JPS5950567A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPS5950567A JP57159611A JP15961182A JPS5950567A JP S5950567 A JPS5950567 A JP S5950567A JP 57159611 A JP57159611 A JP 57159611A JP 15961182 A JP15961182 A JP 15961182A JP S5950567 A JPS5950567 A JP S5950567A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、自己整合構造全実現した高速の電界効果トラ
ンジスタに係り、特に高速・高集積の集積回路として好
適な電界効果トランジスタの製造方法に関するものであ
る。
〔従来技術〕
電界効果トランジスタ（ＦＥＴ）は、第１図に示すよう
に、ＧａＡｓ等の半導体基板１の表面部に形成したチャ
ネル層２とその上部のゲート電極３及びチャネル層２と
オーミツク接触されたソース電極４とドレイン電極５と
からなる。６は電極４，５とチャネル２間のオーミツク
接１独性？高めるために形成された高濃度層である。
このトランジスタは、５から４にチャネル層２全通して
流れるドレイン電流７ｒゲート電１執に印加した電界で
制御することにより動作ｊ一る。
従来のホトリソグラ７イシこよって形成されたトランジ
スタでは、ゲート３とソース４との間隔はマスク合わせ
の精度で決まるため、１〜１．５μＩｎ離さざるを得な
い。このため、ゲート・ソース間の抵抗は（ソース抵抗
）８数十オームとなり、この間の電圧降下が犬き〈、ド
レイン電流６を十分とることができない。また、この抵
抗のために、このトランジスタの利得が小さくなるとと
もに、動作速度が１氏下するっ 従って、トランジスタの性能向上には、ソース抵抗８紫
下げることが重要となる。これ全実現するために、第２
図及び第３図に示す自己整合型“ＦＥＴが提案されてい
る。
第２図に示すＦＥＴではゲート電極３に対して高濃度層
６′？自己整合することによυ極限まで近づけている。
この高濃度層６′のキャリア濃度は約Ｉ　Ｘ　１　０Ｉ
８ｃｍ−３であシ、チャネル層２に比べてひと桁高く、
従って抵抗８′は従来の約１０分の１となる。
しかし、ソース・ドレイン４．５は従来のホトリソグラ
フイで作成しているため、ゲート３との間隔は近付ける
ことはできず、１〜１．５μｍと大きく、抵抗８′の直
は１０Ωが下限である（９はパツシベーション用の絶縁
膜でアル）。
これに対して、第３図に示す自己整合型ＦＥＴが考えら
れている。第３図において（ａ）は中１ｄ］プロセスを
示す図であり、（りはＦ’ＥＴ完成図である。
このＦＥＴでは、ゲート電極３とチーＶネル２、高濃度
層６′？形成後、毛縁ａ１０’ｉマスクとしてゲート電
極３全サイドエッチングし、ゲート３と６′との分離ケ
行った。さらに、この絶縁膜１０をマスクとしてソース
・ドレイ／用の金属膜？基板１に対して垂直方向１１か
ら蒸着する。このようにして、ソース４′とドレイン５
′は、ゲート３とそのサイドエッチング遺だけ隔てて形
成することが可能となる（第３図（ａ））。このサイド
エッチング量１２は、０．１〜０．４μｒｎ程度の間で
利御でき、ソース抵抗を数オーム以下にできる。しかし
ながら、このＦＥＴでＶよ第３図（ｂ）に示すように、
ゲート３とノース４、ドレイン５との間にはすき間がで
きるため、これらの闇でショート金起こしやすいととも
に、この間のＱ　ａ　Ａ　８表面に蒸着時の金属粒子が
付着し、ＦＥＥ劣化の原因となる。
〔発明の目的〕
本発明の目、杓は、上記の自己整合型Ｆ　Ｅ　Ｔの欠点
？解決し、ゲート亀極に対し、高濃度層だけでなく、ソ
ース及びドレイン電極をも自己整合して形成し、かつ、
劣化のない高信順性のＦＥＴ素子及びその夷造法ケ提供
することにある。
〔発明の概要〕
本発明の骨子を説明する。
本発明においては、第４図に示すように、ゲート電極３
形成後、第３図に示したＦＥＴの場合と同様に、絶縁膜
１０をマスクとして、ゲート電１眞３をリ゛イドエッチ
ングし、これによって生じたすき間に、絶縁膜１０をエ
ッチングするプロセスでエッチングされにくい他の絶縁
，ｆｉ１２′｛ｉｌ−埋め込んだ後ソース及びドレイ／
用の金属膜？蒸着する。
このようにして、ゲート３とソース・ドレインは絶縁膜
１２を介して絶縁さｎるとともに、この部分のＧａＡｓ
表面の露出？防ぐ。
このようにして、ゲートに対して高＃度層だけでなく、
ソース・ドレインをも極限まで近付けて形成することが
可能となり、かつ劣化の少ない高信頼性のＦＥＴ素子の
作製が可能となる。
〔発明の実施例１ 以下に、実施例ｔ用いて本尤明を詳しく説明する。第Ｅ
ｌ（ａ）〜（ｈ）に本発明の実施例の自己整ｄ型Ｆ’Ｅ
Ｔの作製手＋１１ｔｌｌ示す。図はいずれも半導体装置
の断面図である。
本実施例のＦＥＴの作製にあたっては、まず第５図（ａ
）に示すように、Ｇ　ａＡ　ｓ基板１のＦＥＴ部にホト
レジスト膜（厚さ約１μｍ）１３ｋマスクとしてＳｉイ
オン１４ｉ注入した後、８５０Ｃでアニールすることに
よって、チャンネル層２を形成する。チャンネル層のキ
ャリアｄｉは最高直で約Ｉ　Ｘ　ｌ　Ｏ”釧−３程度と
する。
次に、第５図（ｂ）に示すように゛ｌ’ｉ／Ｗから成る
金属膜１５業ＧａＡｓ表面にスノくツタリングによシ８
４する。そして、ホトレジスト族１６とＳｉＯｚ膜１７
によって形成したゲート醒極ノくターン全丈って、Ｔｉ
／Ｗ膜１５ｋエッチングし、第５図（Ｃ）に示すように
ゲート電極３？形成する，エノチンクｆｄ　Ｃ　Ｆ　４
　ガスと０２ガス？用いたドライエッチングによわ行う
、 さらに、ホトレジスト膜ｌ８でソース・ドレイン以外の
部分を覆った後、Ｓｉイオン１９を注入し、（ピーク濃
度、約Ｉ　Ｘ　１　０Ｉ８ｃｍ−Ｊ）　、ホトレジスｌ
・膜１６．１８’ｉ除去した後、８５０Ｃでアニールす
ることによシ、高濃度層６′金形成する。
このようにして、高濃度層６′はゲート電極３に対して
自己整合さγＬる（語５図（ｄ））。
次に、第５図＜ｅ）に示すようｔ・で、ＣｖＤ法によっ
てＳｊ０２膜（厚さ約５００人）’ｋ基板ｌ全面に被着
した後、プラズマＣＶＤによって窒化シリコン膜２０を
被着する。このようにして、ゲート側面部２１は、ｌ化
シリコン膜２０によって埋め込まれる。なお、Ｓｉ０２
膜１９は窒化シリコン膜２０を被着する時に生じるＱ　
ａ　Ａ　Ｓ基板のダメージ？防止するために被着してい
る。
このゲート側面部の埋め込みｔ行った後、再度ソース・
ドレイン以外の部分？レジスト膜２２で覆った後、窒化
シリコン．ａ　２　０　ｋ　、Ｃ　Ｆ４ガス？用いた指
向性のドライエッチングで除去し、さらにＳ　ｉＯｚ　
Ｊ摸１　９　’ｆｃフツ酸系のエッチング液でエツチン
グする。このようにして、ゲート側面部２１？絶縁，膜
で覆ったまま、ノース・ドレイン部の窓開け？行うこと
ができる（渠５図げ））。そして、この部分にＡｕＯｅ
／Ｎｉから成る金属多層膜全蒸着して、ソース４′とド
レイン５′？形成する。
このようにしＣ，ノース・ドレインもゲート電極３に対
して自己整合される（第５図（ｇ））。
なお、２４．２３はソース・ドレイン形成時についた金
属ケ示している。
最後に、ノース・ドレイン部以外の所についた金属２３
？レジスｌ’　膜２　２　ｋｇノ管することりごよシリ
フトオフし、さらに、ゲート部についた金属２４は、Ｓ
ｉＵ２Ｊｌｌｌ　７　ｋｆａＭｔ　ルコトＴ　！Ｊ　７
　｝　オフする。このようにして、第５図！、ｈ）に示
すよりなＰＥＴ素子を完成する。
また、本実施例では、ゲート亀極３はエツチンオフ グ法で形成したが、リフト法で形成してもよい。
Δ すなわち、Ｓｊ０２膜全基板表面に波着した後、ゲート
部の窓開け？ホトリソグラフイによって行った後、その
部分（′こＴｉ／Ｗ４のゲート金属金被着するう 基板としては、ＱａＡｓの他、ＩｒｔＰ，Ｓｉ，ＱａＳ
ｂＱｅ，（｝ａＡｔＡｓ等でもよい。また、ゲート電極
どしては、’Ｉ’ｌ／Ｗの他Ｔｉ／Ｗのシリサイド、或
いは、ＴｉＳｉｚ，ｗｓｉ２，Ｉ｛ｆｓｉ２のシリサイ
ドでもよく、また、Ｔｉ，Ｗ，Ｈｆ等の窒化膜でもよい
。
〔発明の効果〕
以上実施例を用いて詳述したごとく、本発明によれば、
ゲート電極に対して、高濃度層だけでなくソース・ドレ
イン電極をも自己整合して形成することが可能となり、
ＦＥＴ素子の微小面積化が図れるとともに、ソース抵抗
全極限まで低減することができ、ＦＥＴの高速動作全達
成することができる。
また、ソース・ドレインはゲート電極と絶縁膜によって
隔てらｎており、絶縁破壊金起こしにくいとともに、（
｝　ａ　Ａ　ｓ表面は金Ａ膜か絶縁膜によって完全に覆
われているために、高信頼性のＦＥＴ素子金得ることが
できる。
図面の簡単な説明　　　　　″ 第１図は電界効果トランジスタ（ＦＥＴ）’ｋ説明する
断面図、第２図、第３図は従来の自己整合型電界効果ト
ランジスタケ説明する断面図、第４図は本発明全説明す
る断面図、第５図は本発明の実施例のＦＥＴ素子の作製
手順？示す装置の断面図である。
■・・・ＱａＡｓ等の半導体基板、２・・・チャネル層
、３・・・ゲート電極、４，４′・・・ソース電極、５
．５′・・・ドレイン電極、６．６’・・・高濃度層、
７・・・ドレイン電流、８・・・ソース抵抗、９．２０
は絶縁嘆、２１・・・ゲート側面部被覆用絶縁膜。　　
　　　　　．一，＝３６４−

Claims (1)

    【特許請求の範囲】
  1. １．半導体基板上に、第一層として半導体基板とショッ
    トキー接合會なす金属ｔ１第二層として第一層の金属？
    エッチングできるエッチング法でエッチングされない材
    料ｔ被着する工程と、第二層？マスクとして第一層の金
    属全サイドエッチングしゲート電極全形成する工程と、
    第二層と第一層と？マスクとしてイオン打込みをする工
    程と、第一層と第二層に対してエッチングに対し選択性
    ？有する第三の材料により、ゲート電極以外の半導体基
    板表面を覆う工程と、その第三層？第二層全マスクとし
    、ゲート電極側面部？残してエッチングする工程と、そ
    のエッチングさｎた部分にソース／ドレイン屯極全形成
    する工程と葡含むこと全特徴とする電界効果トランジス
    タの製造方法。
JP57159611A 1982-09-16 1982-09-16 電界効果トランジスタの製造方法 Granted JPS5950567A (ja)

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