WO1993005602A1 - Systeme de transmission multiplex - Google Patents

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Kunio Odaka
Kyosuke Hashimoto
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Furukawa Electric Co Ltd
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    • H04L2012/40273Bus for use in transportation systems the transportation system being a vehicle

Definitions

  • the present invention relates to a multiplex transmission method for transmitting data between multiplex nodes connected to a plurality of networks.
  • a plurality of multiplex nodes provided with a communication control circuit are connected to each other via a common signal transmission line (data bus) composed of twisted pair wires or the like to form a loop-type multiplex communication network (hereinafter referred to as a “multiple transmission network”).
  • a common signal transmission line data bus
  • twisted pair wires or the like a loop-type multiplex communication network
  • networks with various responsibilities for example, different transmission speeds
  • the communication control circuit includes a microprocessor (CPU) that performs electronic processing control, a multiplex transmission control Ic that controls network transmission, a transmission and reception buffer, an interface, and the like.
  • CPU microprocessor
  • a gateway node receives transmission data from a multiplex node (transmission multiplex node) connected to one network, and further, the gateway node receives data to be gated from the transmission data. If it was determined to be a signal, this data signal was immediately transmitted to the other network.
  • a multiplex node transmission multiplex node
  • the gateway node When a transmission request is sent from a reception multiplex node connected to one network to a transmission multiplex node connected to the other network, the gateway node transmits this transmission request to the corresponding transmission multiplex node. Transmit. When the return data corresponding to the transmission request is transmitted from the transmission multiplex node, the gateway node captures the return data, and then transmits the return data to the reception multiplex node. Was.
  • a multiplex transmission system capable of reducing data processing and network traffic of a multiplex node on the reception side.
  • a multiplex transmission system according to the present invention comprises at least two multiplex nodes mutually connected via a common signal transmission path, and at least two systems to which the respective multiplex nodes are connected.
  • a signal transmission line a storage unit that is connected to the signal transmission line and stores data input through the signal transmission line, and an identification unit that identifies data input through the signal transmission line.
  • Transmission control means having
  • the gateway node 30 is configured by connecting a CPU 30a for multiplex transmission control, communication control circuits 30b and 30c, an internal memory 30d, and the like.
  • the communication control circuits 30b and 30c each include a control IC, a network buffer and an interface for transmitting and receiving data signals to and from the network, and the like.
  • the communication control circuits 30b and 30c write data from the CPU 30a into the network transmission buffer, and when the writing is completed, the transmission buffer data is interfaced.
  • the networks 10 and 20 via the network are also, Control circuit 30b, 30 When receiving, the data input from the network 10 and 20 via the interface is written to the network receive buffer, and received when the writing is completed.
  • the buffer data is sent to the CPU 30a, and data signals are sent to and received from the networks 10 and 20.
  • the network 10 is connected to multiplex nodes such as a brake control computer, a steering control computer, a transmission computer, and a suspension computer. This constitutes a traveling control system.
  • the network 20 is connected to multiple nodes such as an electronic meter, an air conditioner switch, and a combination switch, and forms a body control system.
  • the CPU 30a determines which data of the network 10 data frame is to be converted and how to transmit it to the network 20 according to the ID data. Is determined. In the embodiment, when the ID data power is "0 0" to "7F", a predetermined frame conversion is performed, and when the ID data power is "80" or more, no frame conversion is performed. .
  • FIG. 2 is a schematic diagram showing one embodiment of a data frame format configuration when the multiplex transmission system of the present invention is used in a vehicle.
  • Each data frame has a data structure including a start bit, ID data, data, an ACK signal area, and the like.
  • the CPU 30a performs frame conversion of this frame from the network 10 in the case of this ID power “80”, that is, in the case of the data frame shown in FIG. 2 (c). Directly into the transmission buffer of the communication control unit 30c (step 103). If the ID force is not "80", it is determined whether or not the ID force is "0 0" (step 104).
  • the CPU 30a converts the data frame from the network 10 into a transmission frame for the network 20 according to the “0 0”. (Step 105). Then, the transmission frame is written into the transmission buffer of the communication control unit 30c (step 110). If the ID is not “0 0”, the ID is determined to be the corresponding number. If the ID is not any, then it is determined whether the ID is “20” (Step 10). 6) o
  • the CPU 30a converts this frame from the network 10 into “20”.
  • the transmission frame is converted into a transmission frame for the network 20 with the corresponding ID power "07" (see Fig. 2 (b)) (step 107).
  • the transmission frame is written into the transmission buffer of the communication control unit 30c (step 110). If the ID is not "20”, the ID is determined to be the corresponding number. If the ID is not any, then the ID is determined to be "7F" (step 108) ).
  • the CPU 30a converts the data frame from the network 10 into a transmission frame for the network 20 according to the above “7F”. Yes (Step 109). Then, the transmission frame is written into the transmission buffer of the communication control unit 30c (step 110). If the ID force is not "7F", the reception process is terminated.
  • the communication control circuit 30 c is used for the network.
  • the data frame having the frame structure such as the ID data and the plurality of data in the transmission buffer for the network 20 is transmitted to the network 20 having the transmission request. Can be returned to multiple nodes.
  • the ID data when the ID data is data in an area where frame conversion is performed, frame conversion according to the ID can be performed, and when the ID data is data in an area where frame conversion is not performed. Can send the frame back directly to another network. For this reason, in this embodiment, even if data transmission is performed from a newly added multiplex node during use of the multiplex transmission system, use of the multiplex transmission system is interrupted, and the data conversion operation of the complicated transmission control unit is stopped. There is no need to change the design, and the data frame can be returned directly to another network. In addition, in this embodiment, depending on the D data, frame conversion and some other processing are not required, so that the storage capacity of the program memory of the transmission control unit can be made small, and high-speed reception processing is possible. become.
  • the present invention is not limited to this.
  • the same reception processing can be performed when sending a data frame if. to this Data transmission is performed more efficiently.
  • the CPU 30a is connected to the networks 10 and 20 via the communication control circuits 30b and 30c, respectively, and is connected to the data buses 10a and 20a respectively. Determines whether the data fetched for each multi-node and stored in the network buffer can be transmitted to the other network.
  • the CPU 3Oa stores the transmitted data in an internal Temporarily write and store in memory 30d.
  • the CPU 30a When it becomes possible to transmit data to the other network, the stored transmission data is read out from the save internal memory 30d, converted into a data signal corresponding to the responsiveness of the other network, and then converted to the other. It implements a gateway function for sending to multiple nodes in the network. Therefore, between the data buses 10a and 20a of the networks 10 and 20,
  • the CPU 30a performs another process of the target. If the data signal is a target signal of the gateway, it is determined whether transmission to the network 20 on the receiving side is possible (step 203). The above determination is based on the communication control circuit that monitors the usage status of the network 20. From road 30c ⁇ ⁇ It is determined based on a predetermined signal indicating the presence or absence of the above-mentioned use state.
  • the CPU 30a when data transmission to the network 20 is possible, the CPU 30a writes the data signal into the network transmission buffer of the communication control circuit 30c (step 204). ), End the reception processing operation. If data transmission to the network 20 is not possible, the evacuation internal memory 30d has a storage capacity sufficient to temporarily store the data signal to be transmitted to the network 20. It is determined whether there is room (step 205).
  • the CPU 30a writes the data signal to the evacuation internal memory 30d if the evacuation internal memory 30d has sufficient storage capacity (step 206), and executes the reception processing operation. To end. Also, if there is not enough room to write the transmission data to the evacuation internal memory 30d, the network 10 on the transmission side indicates that the gateway function of the gateway node cannot be executed. A warning signal is transmitted and broadcast (step 207), and the reception processing operation ends.
  • FIG. 5 is a flowchart showing a timer interrupt routine periodically performed by the CPU 30a.
  • the CPU 30a determines whether or not a data signal to be gatewayed exists in the save internal memory 30d at predetermined time intervals (step 301). Here, the CPU 30a terminates this interrupt routine if no data signal exists in the save internal memory 30d. Further, when a data signal is present in the evacuation internal memory 30d, the use state of the network 20 is determined to determine whether data transmission is possible (Step 302).
  • the CPU 30a ends the interrupt routine when the network 20 is in use and data transmission is not possible.
  • the corresponding data signal for one frame is read from the evacuation internal memory 30 d, and the data signal is subjected to communication control.
  • the circuit 30 is written to the network transmission buffer (step 303). Further, the data signal corresponding to the data read from the save internal memory 30d is deleted (step 304), and the timer interrupt routine is terminated.
  • the CPU 30a stores the data signal to be transmitted in the temporary save internal memory 30d, and stores the data signal in the temporary save internal memory 30d.
  • the stored data signal can be written to the network buffer.
  • the communication control circuit 30c upon completion of the data writing in the network buffer, completes the frame configuration of the ID data and the plurality of data in the network buffer. This data signal can be transmitted to the multiplex node 11 of the network 20 that has requested transmission. If the storage capacity of the evacuation internal memory 30 d for temporarily storing the data signal is over, the CPU 30 a can notify the network 10 to that effect.
  • the CPU 30a reads the corresponding data from the internal memory 30d in response to the transmission request of the multiplex node connected to the other data bus, and reads the data signal corresponding to the response of the other network.
  • a gateway function is implemented that converts the data to, then returns it to the requested multiple node. Therefore, signals can be transmitted between the data buses 10a and 20a of the networks 10 and 20.
  • Step 401 When the CPU 30a receives a data signal, it Judgment based on whether the overnight signal is received from the network 10 and the ID data of the data signal, etc. (Step 401) o
  • the CPU 30a next determines whether or not the data signal is received from the network 20 (step 402). If this data is received from the network 10, it is determined whether or not the data signal is a signal from the multiplex node 11, based on the ID data of the signal, etc. (Step 4003) ).
  • the CPU 30a performs the above-described reception processing. End the operation.
  • the data signal It is determined whether the signal indicates a transmission request to the multiplex node 11 (Step 406).
  • a data signal having a frame configuration such as ID data and a plurality of data in the network buffer is transmitted. Can be transmitted to multiple nodes 11 of network 20 that requested transmission o
  • a timer counter circuit is provided in a gate-twist node to detect a data input time as shown in FIG. .
  • FIG. 1 The components other than the Anode 30 are the same as those shown in FIG. 1, and the description is omitted here.
  • the gateway node 30 is composed of a CPU 30a, communication control circuits 30b, 30c, and internal components similar to those of the gateway node of FIG. It is configured by connecting a timer counter circuit 30d in addition to the memory 30d.
  • the CPU 30a is connected to the networks 10 and 2 via the communication control circuits 30b and 30c, respectively, and fetched from the data buses 10a and 20a for each multiplex node. Reads new data stored in the network buffer. Then, the CPU 30a compares the last data written in the internal memory 30d with the new data. A comparison with the evening is made to determine the agreement between the two data. Also,
  • the CPU 30a controls the timer counter circuit 30d to count until the input is completed, and the count value is set to a predetermined time T.
  • T 5 [ms ec]
  • the reason why the set predetermined time T is set to 5 [msec] is that the data frame of the data signal is usually slightly more than 4 [msec], and the time to capture this data signal and the ACK signal area of the data frame ( This is because retransmission is considered to have been completed within at least 5 [msec] from the reception of the first data overnight when calculating the time to recognize (see Fig. 2).
  • the CPU 30a determines that the newly input data signal is the same as the data signal retransmitted due to the transmission error. Judge and stop sending the data signal to the other network. Otherwise, the CPU 30a judges that the input data signal is new data, and if the two data do not match or the count value is other than the predetermined time T, the CPU 30a determines that the input data signal is new data. Write to internal memory 30d. After that, the CPU 30a reads out the corresponding data from the internal memory 30d, converts the data into a data signal corresponding to the response of the other network, and then outputs the multiplexed data that has been requested to be transmitted. Gateway machine to return to Noh is realized. Therefore, data signals can be transmitted between the data buses 10a and 0b of the networks 10 and 20.
  • the CPU 30a When a data signal is received from the network 10, the CPU 30a receives this data signal from the communication control circuit 30b. Then, the data signal is compared with the data last written in the internal memory 30d, and it is determined whether or not both data match (step 501).
  • step 502 even when the count value of the timer counter circuit 30e is equal to or longer than the predetermined time T, the CPU 30a newly transmits the acquired data signal from the network 10 as described above. It is determined that the received data signal is a data signal, and the data signal is stored in the internal memory 30d, and then written in the network transmission buffer of the communication control circuit 30c (step 503). Further, the count value of the timer counter circuit 30e is cleared, and the count is restarted (step 504). If the count value is less than the predetermined time T, the fetched data signal is determined to be a signal due to retransmission, and the timer counter circuit 30e is not written into the memory in step 503 without writing. The count value is cleared, the count is restarted (step 504), and the receiving operation of the next input data signal is performed.
  • the CPU 30a determines that the data signal input from the network 10 is the same as the data written last in the internal memory 30d, and that the input time of this data signal is within the predetermined time T. In this case, it is possible to determine that the input data signal is a data signal retransmitted from the multiplex node 11 and skip the transmission process to the network 20. In addition, the CPU 30a operates when both data do not match.
  • the input data signal is a new data signal transmitted from the network 10 if the input time of the data signal is longer than the predetermined time T or more. It is possible to perform transmission processing to the network 20.
  • the transmission control of data signals from the network 10 to the network 20 has been described.
  • the present invention is not limited to this, and the transmission of data signals from both networks is not limited to this. Control can be similarly performed. Therefore, in this case, data transmission can be performed more efficiently.

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Description

明 細 書
多重伝送方式
技 術 分 野
本発明は、 複数のネッ トワークに接続された多重ノー ド間で、 データの伝送を行うための多重伝送方式に関す
Ό
背 景 技 術
多重伝送方式においては、 通信制御回路を設けた複数 の多重ノードを、 ツイストペア電線等からなる共通の信 号伝送路 (データバス) で相互に接続してループ型の多 重通信ネッ トワーク (以下、 「ネッ トワーク」 という。 ) を構成してデータ信号の多重伝送を行うものがある。 さらに、 これを発展させ、 この構成で種々の応答性を持 つ (例えば伝送速度が異なる) 複数のネッ トワークを、
C P Uによるゲートウェイ機能を有する伝送制御部 (ゲ 一トウニイノード) で接続して多重伝送を行う多重伝送 方式がある。 なお、 通信制御回路は、 電子処理制御を行 うマイクロプロセッサ (C P U ) に、 ネッ トワークの伝 送制御を行う多重伝送制御用 I c、 送受信用のバッファ 及びィンターフヱース等から構成される。
この多重伝送システムでは、 一方のネッ トワークに接 続された多重ノード (送信多重ノード) からの送信デー タをゲートウェイノードが受信し、 さらにゲートウェイ ノードがこの送信データをゲートゥヱイするべきデータ 信号と判断した場合には、 このデータ信号を速やかに他 方のネッ トワークへ送信していた。
また、 一方のネッ トワークに接続された受信多重ノー ドから他方のネッ 卜ワークに接続された送信多重ノード に伝送要求があると、 ゲートゥヱイノードは、 この伝送 要求を該当する送信多重ノードに伝送する。 そして、 ゲ —トウエイノードは、 この送信多重ノードから上記伝送 要求に応じた返送データが送信されると、 この返送デ一 タを取り込み、 その後、 この返送データを受信多重ノ一 ドに送信していた。
ところが、 この多重伝送方式では、 新たな多重ノード を一方のネッ トワークに接続し、 この多重ノードからの データを他方のネッ トワークに送信する場合には、 この ような送信の事態が生じるたびに多重伝送システムの使 用を中断し、 ゲートウェイノードの複雑なデータ変換動 作を設計変更しなければならない。 このため、 データ変 換動作の設計変更に時間がかかり、 その間システムが使 用できなくなると共に、 製作コス卜が高くなるという欠 点があった。
また、 一方のネッ トワークで多重伝送されるデータの 内、 ごく一部のデータを他方のネッ トワーク内の多重ノ ―ドが必要としている場合でも、 ゲートゥヱイノードは 、 この多重伝送されるデータの全てをゲートゥヱイしな ければならない。 このため、 他方のネッ トワーク内のデ 一タ トラフィ ック量が増えるばかりでなく、 この他方の ネッ トワーク内の多重ノ一ドにおけるデータ処理量も增 大するという欠点があった。
発 明 の 開 示
この発明の目的は、 使用途中のネッ トワークにおいて 、 新たに接続された多重ノードから他のネッ トワークへ のデータ伝送を行う事態が生じても、 多重伝送システム の使用を中断することなく、 データ伝送を効率的に行う ことができる多重伝送方式を提供することにある。
また、 この発明の他の目的は、 受信側の多重ノードの データ処理及びネッ トワークのトラフイ ツク量を軽減す ることができる多重伝送方式を提供することにある。 上記目的を達成するため、 この発明の多重伝送方式は 、 共通の信号伝送路を介して相互に接続された少なく と も 2つの多重ノードと、 当該各多重ノードが接続された 少なく とも 2つの系統の信号伝送路と、 当該信号伝送路 にそれぞれ接続され、 該信号伝送路を介して入力するデ 一夕を記憶する記憶部と前記信号伝送路を介して入力す るデータを識別する識別部とを有する伝送制御手段とを 備ん
上述したように、 この発明は、 多重ノードが送信し、 信号伝送路を介して記憶部に記憶されたデータに対して 、 識別部が上記データ内の識別データの識別を行って送 信を行う他方の系統のデータにデ一タ変換を行うか否か 判断し、 データ変換が必要な場合には、 識別データに応 じてデータを変換した後、 他方の系統のネッ トワークの 、 受信側多重ノ一ドに伝送し、 データ変換が必要ない場合 には、 データ変換せずにこの受信側多重ノ一ドにデータ を伝送する。 このため、 新たに追加された多重ノードが 、 他のネッ トワークの多重/一ドと通信する場合でも、 データ変換動作を設計変更する必要がなくなり、 多重伝 送システムを継続して使用することができる。
図 面 の 簡 単 な 説 明
図面は、 この発明の一実施例を示し、 第 1図はこの発 明に係る多重伝送方式の一実施例の構成を示す構成プロ ック図、 第 2図はこの発明の多重伝送方式を自動車等の 車両に用いた場合のデータフレームのフォーマツ ト構成 の一実施例を示す模式図、 第 3図は第 1図に示したゲー トウニイノードの第 1実施例における受信処理動作を説 明するためのフローチヤ一卜、 第 4図は第 1図に示した ゲートウェイノードの第 2実施例における受信処理動作 を説明するためのフローチヤ一卜、 第 5図は第 1図に示 したゲートウェイノードのタイマ割り込みルーチンを示 すフローチャート、 第 6図は第 1図に示したゲ一トウヱ イノードの第 3実施例における受信処理動作を説明する ためのフローチャート、 第 7図はこの発明に係る多重伝 送方式の他の実施例の構成を示す構成ブロック図、 第 8 図は第 7図に示したゲ一トウヱイノ一ドの第 4実施例に おける受信処理動作を説明するためのフローチャートで ある。
発明を実施するための最良の形態 以下、 この発明の実施例を第 1図乃至第 8図の図面を 参照して説明する。
第 1図を参照すると、 各多重ノード 1 1〜 1 5、 2 1 〜2 5は、 応答性 (例えば伝送速度) が異なるものの、 同一の構成ブロックになっているので、 ここでは説明の 都合上代表して多重ノード 1 1の構成を説明する。
多重ノード 1 1では、 電子処理制御を行う C P U 1 1 aに、 ネッ トワークの伝送制御を行う多重伝送制御用 I (:、 送受信用のバッファ及びインタ一フヱ一ス等からな る通信制御回路 1 1 bを接続して構成される。
各多重ノ一ド 1 1〜 1 5の C P Uは、 それぞれ同じ応 答性 (例えば、 データ信号を伝送する時のデータ伝送速 度が高速の応答性) を持つ各通信制御回路を介してそれ ぞれ共通の多重伝送路 (データバス) 1 0 aで接続され てネッ トワーク 1 0を構成している。 各通信制御回路は 、 送信の際には、 ノ ッファに C P Uからのデータを書き 込み、 書き込みが終了するとバッファのデータをイ ンタ ーフヱースを介してデータバス 1 0 aに送出する。 また 、 各通信制御回路は、 受信の際には、 インターフヱース を介してデータバス 1 0 aから入力するデータを上記バ ッファに書き込み、 書き込みが終了するとバッファのデ 一夕を C P Uに送出する。
各多重ノード 2 1〜2 5の C P Uは、 それぞれ同じ応 答性 (例えば多重ノ一ド 1 1〜 1 5のデータ伝送速度よ りは低速の応答性) を持つ各通信制御回路を介してそれ ぞれ共通のデータバス 2 0 aで接続されてネッ 卜ワーク 2 0を構成する。 各通信制御回路は、 多重ノ一ド 1 1〜 1 5の通信制御回路と同様に、 C P U及びデータバス 2 0 aとデータ信号の送受信を行う。
データバス 1 0 a、 2 0 aは、 それぞれ 1 0 0 [Kbps ] 以上、 数 1 0 [Kbps] の伝送速度のッイス 卜ペア電線 等からなるデータバスで、 多重ノード 1 1〜 1 5、 2 1 〜 2 5は上記データバス 1 0 a、 2 0 aを介してデータ フレームや肯定応答 (以下、 「A C K:」 という。 ) 信号 等の信号を伝送している。
ゲートゥヱイノード 3 0は、 多重伝送制御用の C P U 3 0 a〖こ、 通信制御回路 3 0 b、 3 0 cと、 内部メモリ 3 0 d等を接続して構成される。 通信制御回路 3 0 b、 3 0 cは、 それぞれ制御用 I C、 ネッ トワークとデータ 信号の送受信を行う各ネッ トヮーグ用バッファ及びイン ターフェース等から構成される。 通信制御回路 3 0 b、 3 0 cは、 送信の際には、 上記ネッ トワーク用送信バッ ファに C P U 3 0 aからのデータを書き込み、 書き込み が終了すると送信バッファのデータをインタ一フヱ一ス を介してネソ 卜ワーク 1 0、 2 0に送出する。 また、 通 信制御回路 3 0 b、 3 0 じほ、 受信の際には、 イ ンター フヱースを介してネッ トワーク 1 0、 2 0から入力する データを上記ネッ トワーク用受信バッファに書き込み、 書き込みが終了すると受信バッファのデータを C P U 3 0 aに送出して、 ネッ トワーク 1 0, 2 0とのデータ信 号の送受信を行う。 ·
C P U 3 0 aは、 通信制御回路 3 0 b、 3 0 cを介し てそれぞれネッ トワーク 1 0、 2 0と接続されている。 この C P U 3 0 aは、 送信要求に応じてデータバス 1 0 a又は 2 0 aから各多重ノ一ドごとに取り込まれてネッ トワーク用受信バッファに格納されているデータを、 内 部メモリ 3 0 dに書き込み、 上記データの識別 ( I D ) データに応じてデータ変換 (例えば、 上記データがフ レ ーム構成にされたデータフレームのフレーム長を変更す るフレーム変換。 或いは、 データフ レーム内の I Dの値 、 もしくはデータ領域のデータビッ トの並びを変換する フ レーム変換をいう。 ) を行うか否か識別する。 そして 、 データ変換が必要な場合には、 C P U 3 0 aは、 デー タを内部メモリ 3 0 dから読み出し、 他方のネッ トヮ一 クの応答性に対応したデータ信号に変換した後、 要求の あった多重ノードに返送するゲートウ イ機能を実現す る。 また、 データ変換が必要でない場合には、 C P U 3 0 aは、 データをこの内部メモリ 3 0 dから読み出し、 他方のネッ トワークの応答性に対応したデータ信号への 変換を行わないそのままの状態で返送している。 従って
、 ネッ トワーク 1 0と 2 0のデータバス 1 0 a, 2 0 a 間では、 信号の伝送が可能になる。
例えば、 上記多重伝送方式を自動車等の車両に用いる と、 ネッ トワーク 1 0は、 ブレーキ制御コンピュータ、 ステアリ ング制御コンピュータ、 トランスミ ッ ショ ンコ ンピュータ、 サスペンショ ンコンピュータ等の多重ノー ドが接続されており、 走行制御系を構成することとなる 。 また、 ネッ トワーク 2 0は、 電子メータ、 エアコンス ィツチ、 コンビネ一ションスィツチ等の多重ノードが接 続されており、 ボディ制御系を構成することとなる。 C P U 3 0 aは、 ゲイ 卜ゥヱイ設計時に、 ネッ トワーク 1 0のデータフレームの内、 どのデータをどの様にフレー ム変換して、 ネッ トワーク 2 0へ伝送するかが、 I Dデ 一夕に応じて決められている。 実施例では、 I Dデータ 力 " 0 0 " 〜 " 7 F " までの場合には、 所定のフレーム 変換を行うものとし、 " 8 0 " 以上の場合には、 フレー ム変換を行わないものとする。
第 2図は、 本発明の多重伝送方式を車両に用いた場合 のデータフレームのフォーマツ ト構成の一実施例を示す 模式図である。 各データフレームは、 スタートビッ ト、 I Dデータ、 データ、 A C K信号領域等を有するデータ 構成になっている。
ここで、 スタートビッ トは、 フレームの開始を示す特 定のビッ トである。 I Dデータは、 宛先を示すアドレス 、 自局を示すア ドレス及びデータのデータ長を示す情報 、 或いはフレームデータの属性 (センサ値情報、 ヮ一二 ング情報) 等から構成されている。 A C K信号領域は、 複数のビッ ト領域からなる。 A C K信号領域は、 各多重 ノードに対し、 その多重ノードのァドレスに対応したビ ッ ト領域を割り当て、 かつ上記割り当てられた各ビッ ト 領域の間に、 各受信多重ノ一ドが正常にフレームを受信 したときに返送する A C K信号を配置している。 送信多 重ノードは、 上記返送される A C K信号によって正常受 信の確認を行うことができる。
この実施例では、 多重ノード 1 1は第 2図 (a ) に示 す I D力 " 2 0 " のフレームに、 スロッ トル開度、 ェン ジン回転数と共に、 チヱ ックエンジンの信号 Aをのせて 送信要求元の多重ノード 2 1に送信するものとする。 C P U 3 0 aは、 チヱックエンジンの信号 Aを多重ノ一ド 2 1へ返送する際に、 同様に多重ノード 2 1へ送らなけ ればならないサイ ドブレ一キスィツチ信号 Bを同一のフ レームにのせた方のが効率がよいので、 第 2図 (b ) に 示すフレーム変換後の I D力 " 0 7 " のフレームに、 上 記信号 Bをのせて返送するものとする。 また、 第 2図 ( c ) に示す I D力く " 8 0 " のフレームは、 新たに追加に なった多重ノード、 例えば多重ノ一ド 1 5の信号 Cをの せたものである。 次に、 各ネッ トヮ一ク間のデータ伝送に対するゲー卜 ウェイノ一ドの第 1実施例における受信処理動作につい て第 3図のフローチャートに基づき説明する。 なお、 こ のフローチャートでは、 代表してフレームの I D力《 "0 0 " , "2 0 " , "7 F" , "8 0 " の場合の処理動作 について述べるが、 ゲートゥヱイノ一ドは、 " 0 0 " 〜 "2 0 " の間の I D、 "2 0 " 〜 "7 F" の間の I Dに 関しては、 それぞれの I Dに応じた送信フレームを作成 するものとする。
C P ϋ 3 0 aは、 ネヅ トワーク 1 0からデータフレー ムの受信があると、 上記フレームを通信制御部 3 O bの 受信バッファから取り込む (ステップ 1 0 1) 。 そして 、 フレームの I D力 "8 0 " かどうか判断する (ステツ プ 1 0 2 ) 。
ここで、 C P U 3 0 aは、 この I D力く "8 0 " の場合 、 すなわち第 2図 (c) に示すデータフレームの場合に は、 ネッ トワーク 1 0からのこのフレームをフレーム変 換を行わずに直接通信制御部 3 0 cの送信バッファへ書 き込む (ステップ 1 0 3) 。 また、 この I D力 " 8 0 " でない場合には、 この Iひカ " 0 0 " かどうか判断する (ステップ 1 0 4) 。
ここで、 C P U 3 0 aは、 この I D力 " 0 0 " の場合 には、 ネッ トワーク 1 0からのデータフレームをこの " 0 0 " に応じたネッ トワーク 20用の送信フレームに変 換する (ステップ 1 0 5) 。 そして、 この送信フレーム を通信制御部 3 0 cの送信バッファへ書き込む (ステツ プ 1 1 0 ) 。 また、 この I D力 " 0 0 " でない場合には 、 I Dが該当する番号を判断し、 いずれにも該当しない 場合には、 次に I D力 " 2 0 " かどうか判断する (ステ ップ 1 0 6 ) o
ここで、 C P U 3 0 aは、 この I D力く " 2 0 " の場合 、 すなわち第 2図 (a) に示すデータフレームの場合に は、 ネッ トワーク 1 0からのこのフレームを " 2 0 " に 応じた I D力 " 0 7 " のネッ トワーク 2 0用の送信フレ ーム (第 2図 (b) 参照) に変換する (ステップ 1 0 7 ) 。 そして、 この送信フレームを通信制御部 3 0 cの送 信バッファへ書き込む (ステップ 1 1 0) 。 また、 この I D力 " 2 0 " でない場合には、 I Dが該当する番号を 判断し、 いずれにも該当しない場合には、 次に I D力く " 7 F" かどうか判断する (ステップ 1 0 8) 。
ここで、 C P U 3 0 aは、 この I D力《 " 7 F " の場合 には、 ネッ トワーク 1 0からのデータフレームを上記 " 7 F" に応じたネッ トワーク 2 0用の送信フレームに変 換する (ステップ 1 0 9) 。 そして、 この送信フレーム を通信制御部 3 0 cの送信バッファへ書き込む (ステツ プ 1 1 0) 。 また、 この I D力 " 7 F" でない場合には 、 上記受信処理を終了する。
これにより、 通信制御回路 3 0 cは、 ネッ トワーク用 バッファのデータ書き込みが終了すると、 上記ネッ トヮ ーク 2 0用の送信バッファ内の I Dデータや複数のデ一 タ等のフレーム構成からなるデータフレームを、 送信要 求のあつたネッ トワーク 2 0の多重ノ一ドに返送するこ とができる。
従って、 本実施例では、 I Dデータがフレーム変換を 行う領域のデータの場合には、 上記 I Dに応じたフレー ム変換を行うことができ、 I Dデータがフレーム変換を 行わない領域のデータの場合には、 そのフレームを直接 他のネッ トワークに返送することができる。 このため、 本実施例では、 多重伝送システムの使用中に新たに追加 された多重ノードからデータ送信があっても、 多重伝送 システムの使用を中断し、 複雑な伝送制御部のデータ変 換動作を設計変更する必要がなくなり、 上記データフレ ームを直接他のネッ トワークに返送することができる。 また、 本実施例では、 ·Ι Dデータによっては、 フ レーム 変換といつた処理が必要ないため、 伝送制御部のプ口グ ラムメモリの記憶容量も小さく構成でき、 かつ高速の受 信処理が可能になる。
なお、 本実施例では、 高速のネッ トワークから低速の ネッ 卜ワークへデータフレームを送信する場合について 説明したが、 本発明はこれに限らず、 低速のネッ トヮ一 クから高速のネッ トワークへデータフレームを送 ifする 場合にも、 同様の受信処理を行うことができる。 これに よりデータ伝送が効率的に行われる。
次に、 この発明に係る多重伝送方式の第 2実施例とし て、 第 1図に示したゲー トゥヱイノー ド 3 0の内部メモ リ 3 0 dを送信データの退避用のメモリとして使用する 場合について説明する。
例えば、 ネッ トワーク 1 0からの送信データをネッ ト ワーク 2 0に送信する際、 ネッ トワーク 2 0が使用中で 、 データ伝送が混み合つている場合、 ゲー トゥヱイノ一 ド 3 0は、 ネッ トワーク 2 0に送信データを送信できな い。 また、 ネッ トワーク 1 0 は、 内部メモリ 3 0 dの記 憶容量がオーバ一している場合には、 定期的に同一の送 信データを送信しなければならないので、 ネッ トワーク
1 0内でのデータ伝送が混み合い、 他の送信データの送 信に支障をきたす。
そこで、 第 2実施例では、 C P U 3 0 aは、 通信制御 回路 3 0 b、 3 0 cを介してそれぞれネッ トワーク 1 0 、 2 0 と接続され、 データバス 1 0 a、 2 0 aから各多 重ノ一 ドごとに取り込まれてネッ トワーク用バッファに 格納されているデータを、 他方のネッ トワークに送信可 能かどうか判断する。 次に、 C P U 3 O aは、 他方のネ ッ トワークがデータ伝送に使用されていて、 ネッ トヮ一 ク用バッファに格納されているデータの送信ができない 場合には、 送信データを待避用内部メモリ 3 0 dに一時 書き込んで蓄える。 そして、 C P U 3 0 aは、 この他方 のネッ トワークへのデータ送信が可能になると、 この蓄 えた送信データをこの待避用内部メモリ 3 0 dから読み 出し、 他方のネッ トワークの応答性に対応したデータ信 号に変換した後、 他方のネッ トワークの多重ノードに送 信するゲートウェイ機能を実現している。 従って、 ネッ トワーク 1 0と 2 0のデータバス 1 0 a, 2 0 a間では
、 信号の伝送が可能になる。
次に、 各ネッ トワーク間のデータ伝送に対するゲート ウェイノ一ドの第 2実施例における受信処理動作につい て第 4図のフローチャートに基づいて説明する。 なお、 この実施例では、 多重ノード 1 1から多重ノード 2 1に 所定のデータを伝送する場合について説明する。
C P U 3 0 aは、 ネッ トワーク 1 0からデータ信号の 受信があると、 通信制御回路 3 0 bから上記データ信号 を取り込む (ステップ 2 0 1 ) 。 そして、 受信したデ一 タ信号がゲートウエイの対象信号であるかどう力、、 デ一 タ信号の I Dデータ等に基づいて判断する (ステップ- 2 0 2 ) o
ここで、 C P U 3 0 aは、 データ信号がゲートウェイ の対象信号ではない場合には、 その対象となる他の処理 を行う。 また、 データ信号がゲートウェイの対象信号の 場合には、 受信側のネッ トワーク 2 0に送信が可能かど うか判断する (ステップ 2 0 3 ) 。 なお、 上記判断は、 ネッ トワーク 2 0の使用状態を監視している通信制御回 路 3 0 cから ί ·上記使用状態の有無を示す所定信号に基 づいて判断される。
ここで、 C P U 3 0 aは、 ネッ トワーク 2 0へのデー タ送信が可能な場合には、 上記データ信号を通信制御回 路 3 0 cのネッ トワーク用送信バッファに書き込んで ( ステップ 2 0 4 ) 、 受信処理動作を終了する。 また、 ネ ッ トワーク 2 0へのデータ送信が不可能な場合には、 待 避用内部メモリ 3 0 dに、 ネッ トワーク 2 0へ送信すベ きデータ信号を一時蓄えておくだけの記憶容量の余裕が あるかどうか判断する (ステップ 2 0 5 ) 。
ここで、 C P U 3 0 aは、 待避用内部メモリ 3 0 dに 記憶容量の余裕がある場合には、 待避用内部メモリ 3 0 dにデータ信号を書き込んで (ステップ 2 0 6 ) 、 受信 処理動作を終了する。 また、 待避用内部メモリ 3 0 dに 送信データを書き込むだけの余裕がない場合には、 送信 側のネッ トワーク 1 0に、 ゲー トウェイノー ドのゲー ト ウェイ機能の実行が不可能である事を、 ワーニング信号 を送信して報知し (ステップ 2 0 7 ) 、 受信処理動作を 終了する。
また、 第 5図は、 C P U 3 0 aが定期的に行うタイマ 割り込みルーチンを示すフローチャー トである。
まず、 C P U 3 0 aは、 所定時間ごとにゲートウエイ . するべきデータ信号が待避用内部メモリ 3 0 d内に存在 するかどうか判断する (ステップ 3 0 1 ) 。 ここで、 C P U 3 0 aは、 待避用内部メモリ 3 0 d内 にデータ信号が存在しない場合には、 この割り込みル一 チンを終了する。 また、 待避用内部メモリ 3 0 d内にデ 一夕信号が存在する場合には、 ネッ トワーク 2 0の使用 状態を判断してデータ送信が可能かどうか判断する (ス テツプ 3 0 2 ) 。
ここで、 C P U 3 0 aは、 ネッ トワーク 2 0が使用状 態にあって、 データ送信が不可能な場合には、 割り込み ルーチンを終了する。 また、 ネッ トワーク 2 0が未使用 状態にあって、 データ送信が可能な場合には、 待避用内 部メモリ 3 0 dから該当する 1 フレーム分のデータ信号 を読み出して、 上記データ信号を通信制御回路 3 0 じの ネッ トワーク用送信バッファに書き込む (ステップ 3 0 3 ) 。 さらに、 待避用内部メモリ 3 0 dから読み出した 分のデータ信号を削除して (ステップ 3 0 4 ) 、 上記タ イマ割り込みルーチンを終了する。
これにより、 C P U 3 0 aは、 ネッ トワーク 2 0が使 用状態でデータ送信が不可能な場合には、 送信するデ一 タ信号を一時待避用内部メモリ 3 0 dに蓄えておき、 デ 一タ送信が可能になると、 上記蓄えたデータ信号をネッ トワーク用バッファに書き込むことができる。 これによ り通信制御回路 3 0 cは、 ネッ トワーク用バッファのデ 一夕書き込みが終了すると、 上記ネッ トワーク用バッフ ァ内の I Dデータや複数のデータ等のフレーム構成から なるデータ信号を、 送信要求のあったネッ トワーク 2 0 の多重ノー ド 1 1 に送信することができる。 また、 デー タ信号を一時蓄えておく待避用内部メモリ 3 0 dの記憶 容量がオーバ一している場合には、 C P U 3 0 aは、 そ の旨をネッ トワーク 1 0に知らせることができる。
従って、 第 2実施例では、 待避用内部メモリの記憶容 量がオーバーしている場合には、 その旨を送信側ネッ ト ワークに知らせることができ、 ゲー トウエイ機能に依存 しない伝送制御方法へ移行するように促すこともでき、 本発明を用いる多重伝送システム全体の安全性を確保す ることができる。
なお、 第 2実施例では、 待避用内部メモリは一のネッ トワークからのデータ信号を記憶する構成のものを示し たが、 本発明はこれのみに限らず、 例えば双方のネッ ト ワークからのデータ信号を記憶させるように構成するこ とも可能である。 この場合には、 ネッ トワークから同一 のデータ信号を何度も送信する手間が省かれ、 効率的に データ伝送を行うことができる。
次に、 この発明に係る多重伝送方式の第 3実施例とし て、 第 1図に示したゲー トウェイノー ド 3 0の内部メモ リ 3 0 dに記憶されたデータのうち、 送信要求に応じた データを送信する場合について説明する。
すなわち、 一方のネッ トワークの多重ノ一ドが、 他方 のネッ トヮ一クの多重ノ一ドから所定のデータを入手す る場合、 ゲートウエイノ一ドを介して他方のネッ トヮ一 クの多重ノ一ドに送信要求を送り、 再びゲートウェイノ 一ドを介して他方のネッ トワークから所定のデータを受 信する必要がある。 このため、 ネッ トワークの専有時間 が長くなって、 他のデータ伝送が遅延して支障をきたす そこで、 C P U 3 0 aは、 通信制御回路 3 0 b、 3 0 cを介してそれぞれネッ トワーク 1 ひ、 2 0と接続され 、 データバス 1 0 a、 2 0 aから各多重ノ一ドごとに取 り込まれてネッ 卜ワーク用バッファに格納されているデ —タを、 内部メモリ 3 0 dに書き込む。 そして、 C P U 3 0 aは、 他方のデータバスに接続された多重ノードの 送信要求に応じて該当するデータをこの内部メモリ 3 0 dから読み出し、 他方のネッ トワークの応答性に対応し たデータ信号に変換した後、 要求のあった多重ノードに 返送するゲートウェイ機能を実現している。 従って、 ネ ッ トワーク 1 0と 2 0のデータバス 1 0 a, 2 0 a間で は、 信号の伝送が可能になる。
次に、 各ネッ 卜ワーク間のデータ伝送に対するゲ一ト ウェイノ一ドの第 3実施例における受信処理動作につい て第 6図のフローチャートに基づいて説明する。 なお、 この実施例では、 多重ノード 1 1から多重ノ一ド 2 1に 所定のデータを伝送する場合について説明する。
C P U 3 0 aは、 データ信号の受信があると、 このデ 一夕信号がネッ トワーク 1 0からの受信かどう力、、 デー タ信号の I Dデータ等に基づいて判断する (ステップ 4 0 1 ) o
ここで、 C P U 3 0 aは、 データ信号がネッ トワーク 1 0からの受信でない場合には、 次にこのデータ信号が ネッ トワーク 2 0か の受信かどうか判断する (ステツ プ 4 0 2 ) 。 また、 このデータがネッ トワーク 1 0から の受信の場合には、 データ信号が多重ノード 1 1からの 信号であるかどう力、、 信号の I Dデータ等に基づいて判 断する (ステツプ 4 0 3 ) 。
C P U 3 0 aは、 その結果、 このデータ信号が多重ノ ード 1 1からの信号でない場合には、 受信処理動作を終 了する。 また、 データ信号が多重ノード 1 1からの信号 である場合には、 通信制御回路 3 O bのネッ トワーク用 バッファから上記受信したデータを取り込み、 内部メモ リ 3 0 dに書き込む (ステツプ 4 0 4 ) 。 さらに、 この 受信データを通信制御回路 3 0 cのネッ トワーク用送信 バッファへ書き込んで (ステップ 4 0 5 ) 、 受信処理動 作を終了する。
また、 C P U 3 0 aは、 ステップ 4 0 2での I Dデー タ等に基づくデータ信号の判断において、 受信されたデ 一夕信号がネッ トワーク 2 0からの受信ではない場合に は、 上記受信処理動作を終了する。 また、 このデータ信 号がネッ トワーク 2 0からの受信の場合には、 データ信 号が多重ノード 1 1に対する送信要求を示すものかどう か判断する (ステップ 4 0 6 ) 。
ここで、 C P U 3 0 aは、 このデータ信号が多重ノー ド 1 1に対する送信要求を示すものでない場合には、 受 信処理動作を終了する。 また、 データ信号が多重ノード 1 1に対する送信要求の場合には、 この内部メモリ 3 0 d内に記億されているデータの中から多重ノード 1 1に 对応したデータを取り込み、 ネッ トワーク 2 0の応答性 に対応した返送データ信号に変換する (ステップ 4 0 7 ) 。 そして、 この返送データ信号を通信制御回路 3 0 c のネッ トワーク用バッファに書き込み (ステップ 4 0 8 ) 、 上記受信処理動作を終了する。
これにより、 通信制御回路 3 0 じほ、 ネッ トワーク用 バッファのデータ書き込みが終了すると、 このネッ トヮ —ク用バッファ内の I Dデータや複数のデータ等のフレ —ム構成からなるデータ信号を、 送信要求のあったネッ トワーク 2 0の多重ノ一ド 1 1に送信することができる o
従って、 第 3実施例では、 C P U 3 ひ aは、 他のネッ トワークの多重ノード 2 1からの送信要求にかかわらず 、 多重ノード 1 1のデータを、 例えばその変化に応じて ゲートゥヱイノード 3 0の内部メモリ 3 0 dに常時記憶 させておく。 そして、 C P U 3 0 aは、 多重ノー ド 2 1 から送信要求があると、 多重ノード 1 1に問い合わせる ことなく、 この内部メモリ 3 0 dから送信要求に対応す るデータを読み出して送信要求元の多重ノード 2 1に返 送することができる。 このため、 送信要求の際に、 ゲ一 トウエイノードは、 送信要求を対応する多重ノ一ドに送 信して該多重ノードからデータを受信する必要がなくな り、 送信要求に対する返送時間を短縮することができる 。 これにより、 第 3実施例では、 送信要求から返送まで の間のネッ トワークの専有時間を短かくすることができ る。 多重ノ一ドは、 送信要求をゲートウヱイノードに送 るだけで、 他のネッ トワークの多重ノードと通信したの と同様、 必要とするデータを得ることができる。 従って 、 第 3実施例では、 データ伝送を効率的に行うことがで きる。
なお、 第 3実施例では、 内部メモリは 1つの多重ノ一 ドからのデータを記憶する構成のものを示したが、 本発 明はこれのみに限らず、 例えば内部メモリの記憶領域を 各多重ノ一ドに対応させて構成し、 各多重ノ一ドからの データを記憶させることも可能である。 これにより、 い ずれのネッ トワークの多重ノ一ドからでも他の多重ノ一 ドのデータを効率良く受信することができる。
次に、 この発明に係る多重伝送方式の他の実施例とし て、 第 7図に示すように、 ゲートゥヱイノード内にタイ マカウンタ回路を備え、 データの入力時間を検出する場 合について説明する。 なお、 第 7図において、 ゲートゥ エイノード 3 0以外の構成部分は、 第 1図と同様の構成 なので、 ここでは説明を省略する。
すなわちゲートウエイソードは、 送信データを正確に 受信しているにもかかわらず、 送信側ネッ 卜ワーク内の 他の多重ノードが不良で A C K信号を送^ ^しない場合で も、 送信元ノードは、 伝送エラーと判断して同一の送信 データを再送信する。 このため、 ゲートウェイノードは 、 ゲートウェイ機能により再送信される同一の送信デー 夕の伝送制御を再び行わなければならず、 受信側ネッ ト ワークへ送信するデータの伝送量を不必要に増大させる 。 これが原因となって受信側ネッ トワーク内のデータ伝 送は混み合い、 他の送信データの送信 (例えば、 受信側 のネッ トワーク内でのデータ伝送) に支障をきたす。 そこで、 第 7図に示すように、 ゲ一トウエイノード 3 0は、 第 1図のゲ一トウエイノードと同様の構成部分で ある C P U 3 0 a、 通信制御回路 3 0 b, 3 0 c、 内部 メモリ 3 0 d等の他に、 タイマカウンタ回路 3 0 dを接 続して構成される。
C P U 3 0 aは、 通信制御回路 3 0 b、 3 0 cを介し てそれぞれネッ トワーク 1 0、 2 ひと接続され、 データ バス 1 0 a、 2 0 aから各多重ノ一ドごとに取り込まれ てネッ トワーク-用バッファに格納されている新たなデ一 タを読み出す。 そして、 C P U 3 0 aは、 この内部メモ リ 3 0 dに最後に書き込まれたデータとこの新たなデ一 夕との比較を行い、 両データの一致を判断する。 また、
C P U 3 0 aは、 この新たなデータの入力があると、 タ イマカウンタ回路 3 0 dを制御し、 入力が終了するまで のカウントを行わせ、 そのカウン卜値が予め設定された 所定時間 T内 (例えば、 T = 5 [ms ec] ) かどうか判断 する。 なお、 設定された所定時間 Tを 5 [msec] とした のは、 データ信号のデータフレームは、 通常 4 [msec] 強であり、 このデータ信号を取り込む時間とデータフレ —ムの A C K信号領域 (第 2図参照) を認識する時間と をあわせて計算すると、 再送信は少なく とも 1つ目のデ 一夕受信から 5 [msec] 以内には終了していると考えら れるためである。
そして、 C P U 3 0 aは、 上記両データが一致し、 力、 つカウント値が所定時間内の場合には、 新たなに入力し たデータ信号は、 伝送エラ一により再送信されたデータ 信号と判断して、 他方のネッ トワークへの上記データ信 号の送信を取りやめる。 また、 C P U 3 0 aは、 それ以 外の場合、 すなわち両データが不一致、 又はカウント値 が所定時間 T以外の場合には、 入力したデータ信号は、 新たなデータと判断し、 該当するデータを内部メモリ 3 0 dに書き込む。 その後、 C P U 3 0 aは、 この内部メ モリ 3 0 dから該当するデータを読み出し、 他方のネッ トヮ一クの応答性に対応したデータ信号に変換した後、 送信要求のあった多重ノ一ドに返送するゲートウエイ機 能を実現している。 従って、 ネッ トワーク 1 0と 2 0の データバス 1 0 a, 0 b間では、 データ信号の伝送が' 可能になる。
次に、 各ネッ トワーク間のデータ伝送に対するゲート ウェイノードの第 4実施例における受信処理動作につい て第 8図のフローチヤ一卜に基づいて説明する。 なお、 この第 4実施例では、 多重ノ一ド 1 1から多重ノ一ド 2 1に所定のデータを伝送する場合について説明する。
C P U 3 0 aは、 ネッ トワーク 1 0からデータ信号の 受信があると、 通信制御回路 3 O bからこのデータ信号 を り込む。 そして、 このデータ信号と、 内部メモリ 3 0 dに最後に書き込まれたデータとの比較を行い、 両デ —タがー致するかどうか判断する (ステップ 5 0 1 ) 。
ここで、 C P U 3 ひ aは、 両データが一致する場合に は、 次にタイマカウンタ回路 3 0 eのカウント値が所定 時間 T以上かどうか判断する (ステップ 5 ひ 2 ) 。 また 、 両データが一致しない場合には、 取り込んだデータ信 号は再送信による信号ではなく、 新たにネッ トワーク 1 0から送信されたデータ信号であると判断する。 そして 、 この取り込んだデータ信号を内部メモリ 3 0 dに書き 込んで記憶させた後、 上記データ信号を通信制御回路 3 0 cのネッ トワーク用送信ノ ッファに書き込む (ステツ プ 5 0 3 ) 。 さらに、 C P U 3 0 aは、 タイマカウンタ 回路 3 0 eのカウント値をクリアにし、 改めて " 0 " 力、 らカウントを再スター 卜させ (ステップ 5 0 4 ) 、 次に 入力するデータ信号の受信処理動作を行う。
ステップ 5 0 2において、 C P U 3 0 aは、 タイマ力 ゥンタ回路 3 0 eのカウント値が所定時間 T以上の場合 にも、 上記同様、 取り込んだデータ信号は新たにネッ ト ワーク 1 0から送信されたデータ信号であると判断し、 このデータ信号を内部メモリ 3 0 dに記憶させた後、 通 信制御回路 3 0 cのネッ トワーク用送信バッファに書き 込む (ステップ 5 0 3 ) 。 さらに、 タイマカウンタ回路 3 0 eのカウン ト値をク リアにし、 カウン トを再スター 卜させる (ステップ 5 0 4 ) 。 また、 カウン ト値が所定 時間 T未満の場合には、 取り込んだデータ信号は再送信 による信号と判断してステップ 5 0 3のメモリへの書き 込みを行うことなく、 タイマカウンタ回路 3 0 eのカウ ン ト値をク リアにし、 カウン トを再スター トさせ (ステ ップ 5 0 4 ) 、 次に入力するデータ信号の受信処理動作 を行う。
これにより、 C P U 3 0 aは、 ネッ トワーク 1 0から 入力したデータ信号が、 内部メモリ 3 0 dに最後に書き 込まれたデータと同一で、 かつ、 このデータ信号の入力 時間が所定時間 T内の場合には、 入力したデータ信号が 多重ノー ド 1 1から再送信されたデータ信号と判断して ネッ トワーク 2 0への送信処理をスキップすることがで きる。 また、 C P U 3 0 aは、 両データが一致しない場 合、 又はデータ信号の入力時間が所定時間 T以上の場合 のいずれかに該当する際には、 入力したデータ信号は新 たにネッ トワーク 1 0から送信されたデータ信号である と判断してネッ トワーク 2 0への送信処理を行うこと力く できる。
従って、 第 4実施例では、 ゲートウェイノードが、 デ —タ信号を正確に受信しているにもかかわらず、 伝送ェ ラーが発生した場合、 ゲートウェイノードは再送信され たデータ信号を検出することができる。 このため、 第 4 実施例では、 同一のデータ信号をゲートウエイ機能によ つて送信処理することがなくなり、 受信側ネッ トワーク へ送信するデータの伝送量を削減できる。 これにより、 同一の送信データを再び受信側ネッ トワークに送信する ことがなくなり、 受信側ネッ トワークでのデータ伝送に 悪影響を与えず、 効率的にデータ伝送を行うことができ る ο
なお、 第 4実施例では、 ネッ トワーク 1 0からネッ ト ワーク 2 0へのデータ信号の伝送制御について説明した 力、 本発明はこれのみに限らず、 各ネッ トワーク双方か らのデータ信号の伝送制御にも同様に実施できる。 従つ て、 この場合にはさらに効率的にデータ伝送を行うこと ができる。

Claims

請 求 の 範 囲
1 . 共通の信号伝送路を介して相互に接続された少なく とも 2つの多重ノードと、 当該各多重ノードが接続され た少なく とも 2つの系統の信号伝送路と、 当該信号伝送 路にそれぞれ接続され、 該信号伝送路を介して入力する データを記憶する記憶部を有する伝送制御手段'とを備え 、 当該伝送制御手段が前記記憶されるデータの信号伝送 を、 前記各信号伝送路間で行う多重伝送方式において、 前記伝送制御手段は前記信号伝送路を介して入力するデ 一夕を識別する識別部を備え、 当該識別結果に応じて前 記記憶部に記憶される一方の系統のデータを、 他方の系 統のデータにデータ変換し、 又はデータ変換せずに、 当 該他方の系統の信号伝送路に伝送することを特徴とする 多重伝送方式。
2 . 前記識別部は、 前記入力するデータの識別データに 応じて当該入力するデータを識別することを特徴とする 請求項 1記載の多重伝送方式。
3 . 共通の信号伝送路を介して相互に接続された少なく とも 2つの多重ノードと、 当該各多重ノードが接続され た少なく とも 2つの系統の信号伝送路と、 当該信号伝送 路にそれぞれ接続され、 該信号伝送路を介して入力する データを記憶する記憶部を有する伝送制御手段とを備え 、 当該伝送制御手段が前記記憶されるデータの信号伝送 を、 前記各信号伝送路間で行う多重伝送方式において、 前記伝送制御手段は、 一の系統の前記信号伝送路から送 信された送信データが、 他の系統の前記信号伝送路へ送 信可能かどうか判断し、 送信が不可能な場合には、 前記 記憶部に当該送信デ一タを記億し、 該記憶された送信デ ―タの送信が可能になると当該送信データを前記他の系 銃の信号伝送路へ送信することを特徴とする多重伝送方 式。
4 . 前記伝送制御手段は、 前記送信データの送信が可能 かどうかの判断を、 前記他の系統の信号伝送路の使用状 態に応じて判断することを特徵とする請求項 3記載の多 直 tz:送方式。
5 . 前記伝送制御手段は、 前記記億部による送信データ の記憶が可能かどうか判断し、 記億できない状態の際に は前記一の系統の前記信号伝送路に当該状態を知らせる ことを特徴とする請求項 3及び 4記載の多重伝送方式。
6 . 前記伝送制御手段は、 所定間隔ごと前記記憶部に送 信データが記億されているかどうか判断し、 記憶されて いる際には前記他の系銃の信号伝送路への前記記憶され た送信データの送信が可能かどうか判断し、 当該判断結 果に応じて該送信データの送信を行うことを特徵とする 請求項 5記載の多重伝送方式。
7 . 前記送信データの送信が可能かどうかの判断は、 前 記他の系統の信号伝送路の使用状態に応じて判断される ことを特徵とする請求項&記載の多重伝送方式。
8 . 共通の信号伝送路を介して相互に接続された少なく とも 2つの多重ノードと、 当該各多重ノードが接続され た少なく とも 2つの系統の信号伝送路と、 当該信号伝送 路にそれぞれ接続され、 該信号伝送路を介して入力する データを記憶する記憶部を有する伝送制御手段とを備え 、 当該伝送制御手段が前記記憶されるデータの信号伝送 を、 前記各信号伝送路間で行う多重伝送方式において、 前記伝送制御手段は、 いずれかの当該各多重ノードから 送信要求があると、 該送信要求に応じたデータを前記記 憶部から読み出し、 前記送信要求元の多重ノードに送信 することを特徴とする多重伝送方式。
9 . 共通の信号伝送路を介して相互に接続された少なく とも 2つの多重ノードと、 当該各多重ノードが接続され た少なく とも 2つの系統の信号伝送路と、 当該信号伝送 路にそれぞれ接続され、 該信号伝送路を介して入力する データを記憶する記憶部を有する伝送制御手段とを備え 、 当該伝送制御手段が前記記憶されるデータの信号伝送 を、 前記各信号伝送路間で行う多重伝送方式において、 前記伝送制御手段は、 前記データの入力時間を検出する 時間検出部を有し、 前記記憶部に最後に記憶されている データと、 新たに入力したデータとを比較し、 当該比較 結果が同一で、 かつ前記時間検出部で検出された入力時 間が予め決められた所定時間内の場合には、 前記新たに 入力したデータの送信を行わないことを特徴とする多重 伝送方式 c
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI91695C (fi) * 1992-10-05 1994-07-25 Nokia Telecommunications Oy Menetelmä liikenteen priorisoimiseksi runkoverkon kautta yhteen liitettyjen lähiverkkojen välillä
JPH07202927A (ja) * 1993-12-22 1995-08-04 Internatl Business Mach Corp <Ibm> マルチポート・ブリッジ
JP2848245B2 (ja) * 1994-06-06 1999-01-20 ブラザー工業株式会社 プリンタ設定装置
US5910951A (en) * 1996-10-15 1999-06-08 Motorola, Inc. Transmitting device with mobility manager and method of communicating
US5848252A (en) * 1996-11-05 1998-12-08 Motorola, Inc. Peripheral component interconnect gateway controller
JP2955561B1 (ja) 1998-05-29 1999-10-04 株式会社ディジタル・ビジョン・ラボラトリーズ ストリーム通信システム及びストリーム転送制御方法
JP2995177B1 (ja) 1998-07-10 1999-12-27 株式会社ディジタル・ビジョン・ラボラトリーズ ストリーム配信システム
EP2122926B1 (de) * 2006-12-14 2012-04-04 Bayerische Motoren Werke Aktiengesellschaft Verfahren zur Vernetzung von Steuergeräten eines Kraftfahrzeugs, darauf beruhendes Datenbussystem und Computerprogramm-Produkt
US8155829B2 (en) * 2007-11-21 2012-04-10 Denso Corporation Common control apparatus and vehicle control system
JP5574830B2 (ja) * 2010-06-03 2014-08-20 三菱電機株式会社 画像処理装置及び方法、並びに画像表示装置及び方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57131148A (en) * 1981-02-06 1982-08-13 Fujitsu Ltd Storage type data transfer system
JPS58181133A (ja) * 1982-04-16 1983-10-22 Hitachi Ltd 情報伝送方式
JPS5985157A (ja) * 1982-11-06 1984-05-17 Fujitsu Ltd 情報処理方式
JPS59126351A (ja) * 1983-01-06 1984-07-20 Nec Corp 遠方監視制御方式
JPS59158641A (ja) * 1983-02-28 1984-09-08 Niigata Eng Co Ltd デ−タ伝送方式
JPS61176228A (ja) * 1985-01-31 1986-08-07 Oki Electric Ind Co Ltd 網間接続装置におけるパケツト処理方式
JPS62226744A (ja) * 1986-03-28 1987-10-05 Hitachi Ltd ル−プネツトワ−クシステムの伝送装置
JPS62245838A (ja) * 1986-04-18 1987-10-27 Fujitsu Ltd デ−タ通信システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074842A (ja) * 1983-09-30 1985-04-27 Toshiba Corp ロ−カルエリアネツトワ−ク
JPH0618374B2 (ja) * 1985-03-18 1994-03-09 株式会社日立製作所 マルチネツトワ−クシステムのデ−タ伝送方法
JPH0732401B2 (ja) * 1985-04-24 1995-04-10 株式会社日立製作所 伝送制御方式
US4887076A (en) * 1987-10-16 1989-12-12 Digital Equipment Corporation Computer interconnect coupler for clusters of data processing devices
JP2540930B2 (ja) * 1988-02-19 1996-10-09 日本電気株式会社 輻輳制御装置
JPH0750898B2 (ja) * 1988-10-03 1995-05-31 富士通株式会社 時間スイッチ回路
AU611068B2 (en) * 1988-12-20 1991-05-30 Fujitsu Limited System for internetwork communication between local area networks
US5014265A (en) * 1989-11-30 1991-05-07 At&T Bell Laboratories Method and apparatus for congestion control in a data network
US5247514A (en) * 1990-08-09 1993-09-21 Nec Corporation Multiple channel transit call control apparatus

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57131148A (en) * 1981-02-06 1982-08-13 Fujitsu Ltd Storage type data transfer system
JPS58181133A (ja) * 1982-04-16 1983-10-22 Hitachi Ltd 情報伝送方式
JPS5985157A (ja) * 1982-11-06 1984-05-17 Fujitsu Ltd 情報処理方式
JPS59126351A (ja) * 1983-01-06 1984-07-20 Nec Corp 遠方監視制御方式
JPS59158641A (ja) * 1983-02-28 1984-09-08 Niigata Eng Co Ltd デ−タ伝送方式
JPS61176228A (ja) * 1985-01-31 1986-08-07 Oki Electric Ind Co Ltd 網間接続装置におけるパケツト処理方式
JPS62226744A (ja) * 1986-03-28 1987-10-05 Hitachi Ltd ル−プネツトワ−クシステムの伝送装置
JPS62245838A (ja) * 1986-04-18 1987-10-27 Fujitsu Ltd デ−タ通信システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0555477A4 *

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Publication number Publication date
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EP0880251A2 (en) 1998-11-25
DE69132290D1 (de) 2000-08-10
US5388089A (en) 1995-02-07
EP0866584A3 (en) 2001-03-28
EP0555477A1 (en) 1993-08-18
EP0880251A3 (en) 2000-09-06
DE69132290T2 (de) 2001-02-22
EP0880251B1 (en) 2004-02-11

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