WO1994000846A1 - Methode de lecture de donnees et circuit de memoire morte - Google Patents

Methode de lecture de donnees et circuit de memoire morte Download PDF

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Oki Electric Industry Co Ltd
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    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the present invention relates to a read-only memory circuit (ROM circuit) such as an electrically programmable 'read' only memory (EPROM). Background technology,
  • NAND type and NOR type are known as memory cell systems of ROM circuits.
  • the NOR type is more effective than the NAND type in terms of high-speed reading, but the NOR type occupies a larger area of memory cells than the NAND type.
  • Such a ROM circuit is disclosed in, for example, Japanese Patent Laid-Open Publication No. 1-2595956, published on October 17, 1989, and March 1992. It is described in Japanese Patent Laid-Open Publication No. Hei 4-74395 published on the 9th. -.
  • An object of the present invention is to provide a method of reading data that can be read at high speed with low power consumption, and a method of reading data with low power consumption and high-speed read operation.
  • the first invention of the present application selects a predetermined column line and a bit line adjacent to the column line from a plurality of column lines and bit lines by a column selection signal, A predetermined row line is selected from a plurality of row lines by a row selection signal, and the data stored in the memory cells respectively connected to the predetermined column line and the row line are read.
  • the method of reading data to be read on the selected bit line
  • the selected bit line is set to the second potential level lower than the first potential level, and the unselected column line is set. Data is read out at a third potential level lower than the second potential level.
  • the second invention of the present application provides a plurality of column lines, a plurality of bit lines alternately arranged in parallel between the column lines, and the bit line and the column lines.
  • a plurality of row lines arranged substantially orthogonal to each other, and a plurality of control terminals connected to the row lines, and a plurality of row terminals respectively connected between the column lines and the bit lines.
  • a plurality of memory cells each storing data in each memory cell; a row selection circuit for selecting a predetermined row line from the plurality of row lines; and the plurality of columns.
  • a predetermined column line and the bit line adjacent to the column line are selected from the lines, and data stored in the memory cells connected to the selected row line and column line are selected.
  • the selected bit A first potential supply circuit for supplying a first potential to the selected column line; and a second potential lower than the first potential for the selected bit line.
  • a read-only memory circuit is constituted by the position supply circuit. Thus, a read-only memory circuit that operates at high speed with low power consumption can be realized.
  • FIG. 1 is a block diagram of a main part of a ROM circuit showing a first embodiment of the present invention.
  • FIG. 2 is a block diagram of a ROM circuit showing a second embodiment of the present invention. Is a timing chart showing the operation of the ROM circuit shown in FIGS. 1 and 2.
  • FIG. 4 is a block diagram of the ROM circuit showing a third embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of a read only memory circuit (hereinafter referred to as a ROM circuit) showing a first embodiment of the present invention.
  • the ROM circuit includes a memory matrix 100, a row address decoder 110 as a row selection means, a column address decoder 120 as a column selection means, a pull-down circuit 130, and a multiplexer 1. 40, a sense amplifier circuit 150, and an internal constant voltage circuit 160.
  • the memory matrix 100 is a circuit for storing data.
  • the memory matrix 100 is composed of a plurality of alternately arranged bit lines 10 1 — 1, 10 1 — 2 and column lines 10 2 — 1, 10 2 — 2, 10 0 2-3 and a plurality of row lines 103-1 to 103-n arranged substantially orthogonal to these bit lines and column lines.
  • An N-type MOS transistor (between each of the bit lines 1 0 1-1, 1 0 1-2 and the column lines 1 0 2-1, 1 0 2-2, 1 0 2-3) Hereafter referred to as NMOS)
  • Memory cell 10 4 — 0 1 to 10 4 — 0 4, 10 4-1 1 to 10 4- 1,..., 104 n 1 to 104 — n 4 are provided.
  • Each memory cell 10401-104-n4 has its source electrode (hereinafter simply referred to as the source) in each column line 102-1-1! 0 2 — 3 and its drain electrode (hereinafter simply referred to as “drain”) is connected to each bit line 1 0 1-1 and 10 1 — 2 and its gate electrode (hereinafter simply referred to as “gate”).
  • the source source electrode
  • drain drain electrode
  • gate gate electrode
  • the row address decoder 110 is connected to the row lines 103-1 to 103_n.
  • Its select signal X. ⁇ X n selects only one of the row lines 10 3 — 1 to 10 3 — n.
  • the column address decoder 120 decodes the input column address signal, and outputs bit lines 10 1 — 1, 1 0 1 — 2 and column lines 10 2 — 1 to 10 2 — 3 Is a circuit that outputs a plurality of column selection signals ⁇ , YY 3 for selecting the.
  • Multiplexer 140 has bit lines 10 1 — 1, 10 1 — 2 and column lines 10 2 —! 11 0 2 3 3 and bit line 1 0 1 1 1, 1 0 1 2 2 and column line 1 0 2 1 1 to 1 0 2 _ 3 based on the column selection signal ⁇ ⁇ 3
  • the multiplexer 10 is composed of a plurality of switch NMOs 14 1 — 1 to 14 1 14 and ⁇ s 14 2-1-14 2-3. Each switch NMO S 1 4 1 1 to 1 4 1 — 4 has the function of turning on and off with the column selection signals ⁇ ,, ⁇ 2 , ⁇ , respectively.
  • NMOS 11-1-1, 1 1-2 are connected between bit line 101-1 and data bus 170-0-1.
  • NMO S 1 4 1-3, 1 1 — 4 are bit lines 1 0 1 — 2 and data Connected to the terminal 170 0-2.
  • the NMO S 14 2—l to l 4 2 ⁇ 3 have the function of turning on and off with the column selection signals Y,, ⁇ 2 , ⁇ 3, respectively. Connected between 2-3 and GND (ground).
  • the pull-down circuit 130 is composed of NMOS 1311-11 to 1311_3 connected to the column lines 102-1 to 102-3, respectively.
  • the source of each ⁇ OS is connected to GND (ground).
  • the gates of NMOS 1 3 1-1 to 1 3 1-3 receive column selection signals ⁇ ,, ⁇ 2 , ⁇ 3 inverted signals ⁇ ,, ⁇ 2 , ⁇ 3 , respectively.
  • the internal constant voltage circuit 160 is connected to the column line 1 via the multiplexer 140.
  • This internal constant voltage circuit 160 consists of a P-type MOS transistor (hereinafter referred to as PMOS) 161 and NMOS 162 connected in series between Vcc (power supply) and GND.
  • PMOS P-type MOS transistor
  • NMOS 162 connected in series between Vcc (power supply) and GND.
  • NMO S165 connected between the CMOS inverter and the output node N16 of Vcc and the gate is connected to the output node N16 of the inverter.
  • NMOS 166 connected between node N 16 4 and GND and gate connected to output node N 163, and between output node N 166 and GND And a high-resistance element 167 to be connected.
  • Non-volatile memory with electrically writable memory cells may have erroneous data writing or loss if excessive pressure is applied to the source * drain of the memory cell. Therefore, in this embodiment, the output voltage is set to about 1.5 V.
  • a Vcc power supply can be used instead of the internally generated constant voltage source.
  • the internal constant voltage circuit Is only required to supply a potential other than the GND level, and the circuit configuration is not limited to this embodiment.
  • the sense amplifier circuit 150 is a circuit that amplifies and outputs a potential change on the data bus 170.
  • the sense amplifier circuit 150_1 is connected to the sense input node N154
  • a power supply V c connected between the first resistor element 15 3 connected to GND and the sense output node N 15 5 and the sense input node N 15 5 to supply a constant voltage.
  • S s is connected to the gate NMO S 15 2, and PMO S 15 1 is connected between ⁇ ⁇ and the output node N 15 5, and the control signal TTF is given to the gate.
  • the sense amplifier circuit 150-2 has the same circuit configuration as the sense amplifier circuit 150-1.
  • the sense input node is connected to the data bus 170-2, amplifies the potential change on the data bus 170-2, and outputs the sense output to the node N156.
  • the sense amplifier circuit 150 has a resistance value of the first resistance element 15 3, an ON resistance value of the PMOS 15 1, and an NMO S 15 2 so that the sense input is about 0.4 IV. ON resistance value is set.
  • the first advantage is that since the input impedance of the sense amplifier circuit can be reduced, the potential amplitude of the sense input and bit line at the expected values "H" and "L" can be reduced. That is, since the charge / discharge time of the bit line capacitance can be shortened to several PFs during the read operation, high-speed access is advantageous.
  • the second advantage is that the current of the selected memory cell is not impaired.
  • the bit line potential becomes the source potential of the selected memory cell. If the bit line potential is increased, the 0 N current of the memory cell becomes smaller and the advantage over the conventional method is lost. . Therefore, the selected bit line By setting the voltage as close as possible to 0 V, the same memory cell current as in the past can be obtained.
  • the sense amplifier circuit 15 using the memory cells 10 4 — 0 1, 10 4-0 2, 10 4-11 1, 10 4 — 12
  • the read operation of the system of the data bus 170-0-1 connected to 0_1 will be described with reference to the signal waveform diagram shown in FIG. It can be considered that the system of data bus 170-2 performs the same operation.
  • the memory cell 10 4 — 0 2, 10 4-11, 10 4 — 12 The threshold value (V T ) is lower than the Vcc level (power supply potential level), and the memory cell 10 4 — 0 1 means that the data is written so that the threshold is higher than the Vcc level.
  • the row selection signal X, and the column selection signal ⁇ are at the V ee level and the row selection signal X is.
  • X 2 to ⁇ ⁇ and the column selection signals ⁇ 2 , ⁇ 3 are at the G ND level.
  • the inverted signals Y 2 and ⁇ 3 of the column selection signal are at the Vcc level, and Y, is at the GND level.
  • NMO S 1 1 — 2, 1 4 1-3, 1 4 1-4, 1 4 2 — 2, 1 4 2 — 3 are off, and NMO S 1 3 1-2, 1 3 1 — 3 Is turned on, the unselected column lines 102-2 and 102-3 and the bit lines 101-2 are at the GND level.
  • the selected column line 1 0 2 — 1 conducts with the bias bus 1 80 because the NMOS 1 4 2 — 1 is on, and is the same as the output voltage 1.5 V of the internal constant voltage circuit 16 0. Become a level.
  • the selected bit line 1 0 1 — 1 is electrically connected to the data bus 1 7 0 — 1 because the NMOS 1 11 is on.
  • the potential on the data bus 170-1 is the same level as the input voltage 0.1 V of the sense width circuit 150-1.
  • the sense amplifier circuit 1 5 0 — 1 The amount of current generated from the memory cell 104-11 detects the data written in the memory cell 104-11.
  • the memory cells 104 since there is a potential difference of 0.4 IV between the source and drain of the memory cells 104 to 12 on the same row selection line adjacent to the memory cells 104 to 111, the memory cells 104 — There is a leakage current due to the data written to 1 2.
  • the potential difference between the source and the drain of this unselected cell is about 0.4, and even if the floating potential of the source potential of the selected memory cell is considered to be 0.4, the leakage current will be smaller than that of the selected memory cell.
  • the selected memory cell 104-01 supplies current to the sense amplifier circuit 150-1 via the NMOS 114-1.
  • the sense amplifier circuit 150-0 — 1 converts the amount of current that has flowed into a voltage amount, amplifies the voltage amount, and outputs it to the output node N155.
  • the row select signal X. Column selection signal Y, Vce level, row selection signal X , ⁇ X flesh, the column selection signal Y 2 , ⁇ ⁇ ⁇ goes to the GND level, and the operation shifts to the data read operation of the memory cell 104-01.
  • NM 0 S 1 4 2 — 1 turns on, the column Since the inverted signal Y, of the selection signal Y, is at the GND level, the NMOS 1 3 1 — 1 is off, and the selected column line 1 0 2 — 1 conducts with the output of the internal constant voltage circuit 16 0. ..
  • the control signal "C-F is" H "level, that is, explaining the case of the standby state.
  • Row selection signal X. ⁇ X N, the column selection signal ⁇ Upushiron 3 in the standby state is GND level. It is The present invention is not particularly limited to this, and it is only necessary that the current between the source and the drain of all the memory cells does not flow when either the row or column select signal is at the GND level. inverted signals Y,, Y 2, Y 3 is all V CC level. If the standby state is P MO S 1 6 1 is turned off, NMO S 1 6 2 is turned on, N 1 6 4 is ⁇ ! ⁇ D level, turning off NMOS 165.
  • the output of the internal constant voltage circuit 160 becomes GND level by the high resistance element 167, and the DC current consumption in this circuit is reduced. Since the control signal "C-E" is at the V CC level even in the sense amplifier circuit 150-1 , the power supply V CC No direct path Sense input N 15 4 is at GND level by resistor element 15 3.
  • the sense amplifier circuit 15 0 transitions to a stable state In this case, since the state where the sense input becomes 0.1 V is a steady state, the sense amplifier circuit 150-0-1 is connected to the data bus 170-0-1 and selected. Tabitrai One battery is charged from the GND level to 0. IV.
  • the sense amplifier circuit 150-1 and the data bus 170-0-1 and the selected bit line become ready to read the data of the selected memory cell as soon as they enter the operating state.
  • the internal constant voltage circuit 160 sets the N 164 to the Vcc level at the same time as the control signal goes to the “L” level, and the NMOS bus 165 changes the bias bus 180 to 1.5 V. Start charging. Since the load on the internal constant voltage circuit 160 from the standby state to the operation state is only the selected column line, it can be charged to 1.5 V immediately.
  • FIG. 3 the same elements as those shown in FIG. 1 are denoted by the same equal signs. Their function can be easily understood from the above description.
  • the column lines 1 0 2 — 1, 1 0 2 — 2, 1 0 2 _ 3 are connected to the bias bus 1 8 0 — 1, 1 8 0 — 2, 1 8 0-
  • the internal constant voltage circuits 16 0 — 1, 16 0-2, and 16 13 are connected to the internal constant voltage circuits 16 0 — 1, 16 0-2, and 16 13 respectively.
  • the internal constant voltage circuits 16 0 — 1, 16 0-2, 16 0 — 3 receive column address selection signals ⁇ ,, ⁇ 2 , ⁇ 3 , respectively. Since the circuit configuration of these internal constant voltage circuits is the same, the internal voltage control circuit 160-1 will be described as a representative.
  • the internal constant voltage circuit 160-1 is obtained by adding the following configuration to the internal constant voltage circuit 160 shown in FIG.
  • An NMOS 168 having an electrode connected to the output node ⁇ 163 and a source electrode connected to GND, and a gate electrode connected to the gate electrode via an inverter 169.
  • the gate electrode is connected to the gate electrode of PMOS 161 and the gate electrode of NMOS 162, that is, to the input of the CMOS inverter.
  • the internal constant voltage circuits 16 0 — 2 and 16 0 — 3 are the same as the internal constant voltage circuit 16 0 — 1.
  • the multiplexer 140 is composed of NMO S 14 1 _l to 14 14 14, and the NMO S 14 2-1 to 14 2-3 shown in FIG. 1 can be omitted.
  • the bit lines 1 0 1 — 1 and 1 0 1 — 2 are connected to the data bus 170 0 — 1 and 170 0-2 via the multiplexer 140 and the data bus is connected to the data bus.
  • the sense amplifier circuit 180 is connected.
  • FIG. 4 the same elements as those shown in FIG. 1 are denoted by the same reference numerals. Their function can be easily understood from the above description.
  • an NMOS 156 is provided between the node # 154 and the GND power supply.
  • the gate electrode of NMOS 156 is connected to node ⁇ 155.
  • a potential supply circuit 190 for applying a potential substantially equal to the input level (0.1V) of the sense amplifier circuit is provided for the unselected column lines.
  • This potential supply circuit 190 is connected to the node N connected to each of the source electrodes of NMOS 13 1 — 1, 13 1-2, 13 1 — 3 of the pull-down circuit 130 shown in FIG. 1 9 1
  • This circuit 190 consists of the following elements: the source electrode is connected to GND, and the drain is connected to the node N 19
  • NMOS 1 92 connected to 1 and its gate electrode is connected to node N 1
  • the source electrode is connected to node N 19 1 and the drain electrode is connected to node N 19
  • NMOS 194 connected to 3 whose gate electrode is a power supply V c that supplies a constant voltage.
  • a PMOS 195 whose source electrode is connected to the power supply Vcc and whose drain electrode is connected to the node N193, and whose gate electrode has an internal control signal
  • a PMOS 197 to which I I is applied a PMOS 197 having an I source electrode connected to a power supply V cc and a drain electrode connected to a node N 196; An internal control signal is applied to the gate electrode.
  • MO ⁇ ⁇ is given by PMO S 197:
  • An NMOS 198 having a source electrode and a drain electrode connected to the node N 196, the gate electrode of which is a power supply V c .
  • NMO S connected to ns
  • the source electrode is connected to GND, and the drain electrode is NMOS 1
  • An NMO SI 99 connected to the source electrode of N.98, the NMO S 199 having its gate electrode connected to the node N 193;
  • This potential supply circuit 190 has the same circuit configuration as the sense amplifier circuit 150, as is clear from the figure. With such a configuration, the operation level of the potential supply circuit 190 can be adjusted to the sense input level (0.4) of the sense amplifier circuit. In other words, when the potential of the node N 191 falls even slightly below the sense input level (0.1 V), the amplified potential appears at the node 193. When the potential of the node 193 drops, the NMOS 199 turns off. As a result, the potential of the node 196 rises.
  • NMOS 200 In response to the rise in the potential, NMOS 200 turns on. NMOS 200 supplies current until the potential of node 191 reaches the sense input level. Any excess supply of current will increase the potential at node N193. As a result, NMOS 199 turns on, and the potential of node 196 drops. As a result, the NMOS 200 turns off, and the current supply is stopped.
  • the potential of the node N 191 rises above the sense input level, the potential amplified by the NMOS 194 appears at the node N 193. Thereby, the 0 N resistance of NM 0 S 192 becomes small. Therefore, the potential of the node N 191 rapidly returns to the sense input level.
  • a sense amplifier circuit (150) having a sufficient discharge capacity is combined with an inverter having a charge capacity and NMOS. This makes it possible to set the potential of the node N 191 near the sense input level. This reduces the leakage current of unselected memory cells. As a result, an operating margin in a wide power supply voltage operating range can be obtained.
  • the potential supply circuit 190 does not flow any current.
  • the potential of the node N 191 immediately changes to the sense input potential.
  • the operation of the ROM circuit of this embodiment is basically the same as that of the first embodiment, so that it can be easily understood from the above description.
  • the potential supply circuit 190 in the present embodiment includes at least the minimum unit circuit connection of a transistor array connected in series between the power supply Vcc and GND out of the sense amplifier circuit. Since the same function can be obtained, the present invention is not limited to the configuration shown in this embodiment. Industrial applicability
  • the present invention can be applied to a semiconductor memory device, particularly to a read-only memory circuit (ROM circuit).
  • ROM circuit read-only memory circuit
  • a potential is applied only to the selected column line and the selected bit line. Low power consumption can be achieved.
  • the selected bit line is configured to be supplied with a potential from the above-described sense amplifier circuit, high integration of the circuit can be realized.
  • the pull-down circuit shown in FIG. 1 can be omitted, and the configuration in the multiplexer 140 can be simplified. Around the memory matrix Design flexibility is increased.
  • the potential of a column line becomes the sense input potential immediately when a column line is selected by a column selection signal, so that a higher-speed ROM circuit can be implemented. realizable.

Landscapes

  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

明 細 書 データの読み出し方法及び読み出し専用メモリ回路 技術分野
本発明は、 電気的プログラマブル ' リー ド ' オンリ ' メモリ （ E P R OM) 等のような読み出し専用メモリ回路 （R OM回路） に関するもの である。 背景技術 ，
—般に、 R OM回路のメモリセル方式としては、 NAND型と NOR 型とが知られている。 高速読み出しの点で、 NOR型は NAND型より も効果的であるが、 N 0 R型は N A N D型に比べてメモリセルの占有面 積が大き く なる。
そこで、 近年、 NOR型を改良した仮想接地型メモリアレイ （V i r t u a 1 G N D e m o r A r r a y ) 方式が提案されている c しかし、 従来の仮想接地型メモリァレイ方式の R OM回路においては、 待機状態においても内部定電圧回路を動作状態にしておく必要があり、 消費電力が大き く なつてしまう。
このような R OM回路は、 例えば、 1 9 8 9年 1 0月 1 7日に公開さ れた日本国公開特許公報、 平 1 — 2 5 9 5 5 6号及び 1 9 9 2年 3月 9 日に公開された日本国公開特許公報、 平 4一 7 4 3 9 5号に記載されて いる。 -.
本願発明の目的は、 低消費電力で高速に読み出しができるデータの読 み出し方法、 及び低消費電力、 かつ、 高速な読み出し動作が可能な R 0
M回路を提供するこ とである。 発明の開示
前記目的を達成するために本願第 1 の発明は、 列選択信号により複数 の列ライ ン及びビッ トライ ンの中から所定の列ライ ン及びその列ライ ン に隣接するビッ トライ ンを選択し、 行選択信号により複数の行ライ ンの 中から所定の行ライ ンを選択し、 前記所定の列ライ ン及び行ライ ンにそ れぞれ接続するメモリセル内に格納されたデ一夕を前記選択されたビッ トライ ン上に読み出すデータの読み出し方法において、
前記所定の列ライ ンを第 1 の電位レベルにするとほぼ同時に、 前記選 択されたビッ トライ ンを前記第 1 の電位レベルより低い第 2の電位レべ ルにし、 非選択の列ライ ンを前記第 2の電位レベル以下の第 3の電位レ ベルにしてデータを読み出すようにしたものである。
これにより、 低消費電力で高速な読み出しが実現できる。
さらに、 前記目的を達成するために本願第 2の発明は、 複数の列ライ ンと、 前記列ライ ン間に交互に平行配置された複数のビッ トライ ンと、 前記ビッ トライ ン及び列ライ ンに実質的に直交して配置された複数の行 ライ ンと、 前記行ライ ンに接続された制御端子を有し、 前記列ラ ンと 前記ビッ トライ ンとの間にそれぞれ接続された複数のメモリセルであつ て、 各メモリセル内にはそれぞれデータを記憶する前記複数のメモリセ ルと、 前記複数の行ライ ンの中から所定の行ラインを選択する行選択回 路と、 前記複数の列ライ ンの中から所定の列ライン及びその列ライ ンに 隣接する前記ビッ トライ ンを選択し、 前記選択された行ライ ンと列ライ ンとに接続する前記メモリセル内に記憶されたデータを前記選択された ビッ トライ ン上に読み出す列選択回路と、 前記選択された列ライ ンに第 1 の電位を供給する第 1 電位供給回路と、 前記選択されたビッ トライ ン に前記第 1 の電位より低い第 2の電位を供給する第 2電位供給回路と、 非選択の列ライ ンに前記第 2の電位以下の第 3の電位を供給する第 3電 位供給回路とにより読み出し専用メモリ回路を構成したものである。 これにより、 低消費電力で高速に動作する読み出し専用メモ リ回路が 実現できる。 図面の簡単な説明
第 1 図は本発明の第 1 の実施例を示す R OM回路の要部プロ ッ ク図、 第 2図は本発明の第 2の実施例を示す R OM回路のプロッ ク図、 第 3図 は第 1 図および第 2図.に示される R OM回路の動作を示すタイ ミ ングチ ヤー 卜、 第 4図は本発明の第 3の実施例を示す R OM回路のプロ ッ ク図 である。 発明を実施するための最良の形態 ， 第 1 図は本発明の第 1 の実施例を示す読出し専用メモ リ回路 （以下、 R OM回路と言う） のブロ ッ ク図である。 この R OM回路はメモ リマ ト リ クス 1 0 0、 行選択手段である行ァ ドレスデコーダ 1 1 0、 列選択手 段である列ァ ドレスデコーダ 1 2 0、 プルダウン回路 1 3 0、 マルチプ レクサ 1 4 0、 センス増幅回路 1 5 0、 内部定電圧回路 1 6 0を備えて いる。
メモリマ ト リ クス 1 0 0は、 データを記憶する回路である。 このメモ リマ ト リ クス 1 0 0は交互に配置された複数のビッ トライ ン 1 0 1 — 1， 1 0 1 — 2、 及び列ライ ン 1 0 2 — 1， 1 0 2 — 2 , 1 0 2 — 3 と、 こ れらのビッ トライ ン及び列ライ ンにほぼ直交して配置された複数の行ラ イ ン 1 0 3 — 1 〜 1 0 3 _ nとを備えている。 それらの各ビッ トライ ン 1 0 1 - 1 , 1 0 1 — 2 と列ライ ン 1 0 2— 1 , 1 0 2 — 2， 1 0 2 — 3 との間には、 N型 MO S トランジスタ （以下、 NMO Sという） から なる メモ リ セル 1 0 4 — 0 1 〜 1 0 4 — 0 4 , 1 0 4 - 1 1 ~ 1 0 4 - 1 ， ···， 1 0 4 n 1〜 1 0 4 — n 4がそれぞれ設けられている。 各 メモ リ セル 1 0 4 0 1〜 1 0 4 - n 4 は、 そのソース電極 （以下、 単 にソースという） が各列ライ ン 1 0 2 — 1 〜！ 0 2 — 3 に接続され、 そ の ドレイ ン電極 （以下、 単に ドレイ ンという） が各ビッ トライ ン 1 0 1 - 1 , 1 0 1 — 2に接続され、 そのゲー ト電極 （以下、 単にゲー トとい う） が各行ライ ン 1 0 3 — 1〜 1 0 3 — nに接続されている。
行ア ドレスデコーダ 1 1 0は、 行ライ ン 1 0 3 — 1〜 1 0 3 _ nに接 続されている。 行ア ドレスデコーダ 1 1 0は入力される行ァ ドレス信号 を解読して複数の行選択信号 X。 〜X„ を行ライ ン 1 0 3 — 1〜 1 0 3 _ nにそれぞれ出力する。
その選択信号 X。 ~Xn によって、 行ライ ン 1 0 3 — 1〜 1 0 3 — n のうち 1 本だけが選択される。
列ァ ドレスデコーダ 1 2 0は、 入力される列ァ ドレス信号を解読し、 ビッ トライ ン 1 0 1 — 1、 1 0 1 — 2、 及び列ライ ン 1 0 2 — 1〜 1 0 2 — 3を選択するための複数の列選択信号 Υ , 〜Y3 を出力する回路で ある。
マルチプレクサ 1 4 0は、 ビッ トライ ン 1 0 1 — 1 , 1 0 1 — 2及び 列ライ ン 1 0 2— ！〜 1 0 2 — 3に接続され、 列選択信号 ~Υ3 に 基づき ビッ トライ ン 1 0 1 — 1 , 1 0 1 — 2及び列ライ ン 1 0 2 — 1〜 1 0 2 _ 3のいずれか一組を選択する回路である。 このマルチプレクサ 1 0は複数のスィ ッチ用 NMO S 1 4 1 — 1〜 1 4 1 一 4及び ΝΜΟ S 1 4 2 - 1 - 1 4 2 - 3で構成されている。 各スィ ッチ用 NMO S 1 4 1 一 1〜 1 4 1 — 4 は列選択信号 Υ , ， Υ2 , Υ でそれぞれオン、 オフする機能を有する。 そのうち NMO S 1 1 ― 1， 1 1 — 2は、 ビッ トライ ン 1 0 1 — 1 とデータバス 1 7 0 — 1 との間に接続される。
NMO S 1 4 1 - 3 , 1 1 — 4 はビッ トライ ン 1 0 1 — 2 とデータバ ス 1 7 0— 2 との間に接続されている。 また、 NMO S 1 4 2— l〜 l 4 2 - 3は列選択信号 Y , ， Υ2 , Υ 3 でそれぞれオン、 オフする機能 を有し、 各列ライ ン 1 4 2— 1〜 1 4 2— 3 と GND (接地） との間に 接続されている。
プルダウン回路 1 3 0は、 列ライ ン 1 0 2— 1〜 1 0 2— 3にそれぞ れ接続される NMO S 1 3 1 一 1〜 1 3 1 _ 3から構成される。 各 ΝΜ O Sのソースは GND (接地） に接続される。 また、 NMO S 1 3 1 - 1〜 1 3 1 — 3の各ゲ— トには、 列選択信号 Υ , , Υ2 , Υ3 の反転信 号 Υ, , Υ2 , Υ3 がそれぞれ入力される。
内部定電圧回路 1 6 0は、 マルチプレクサ 1 4 0を介して列ライ ン 1
0 2— 1〜 1 0 2— 3に接続される。 この内部定電圧回路 1 6 0は Vcc (電源） と GNDとの間に直列に接続される P型 MO S トラ ンジスタ (以下、 PMO Sという） 1 6 1 と NMO S 1 6 2とからなる CMO S イ ンバ一夕と、 Vccと内出力ノー ド N 1 6 3 との間に接続され、 ゲー ト がイ ンバー夕の出力ノー ド N 1 6 に接続される NMO S 1 6 5 と、 ノ — ド N 1 6 4 と GNDとの間に接続され、 ゲー トが出カノー ド N 1 6 3 に接続される NMO S 1 6 6 と、 出力ノー ド N 1 6 3 と GNDとの間に 接続される高抵抗素子 1 6 7とから構成されている。 また、 CMO Sィ ンバー夕の入力、 すなわち PMO S 1 6 1および NMO S 1 6 2のゲ一 卜には、 データ読出しの待機状態 動作状態を制御する内部制御信号 Ι ΕΓが与えられる。 ！ 電気的にデータが書込みできるメモリセルを有する不揮発性メモリは- メモリセルのソース * ドレイ ン に過剰な范圧を印加すると、 データの 誤書込み、 消失する場合がある。 そこで、 本実施例においては出力電圧 を 1. 5 V程度としたが、 マスク R OMなどの場合は内部生成定電圧源 の代わりに単に Vcc電源を用いるこ ともできる。 また、 内部定電圧回路 は GNDレベル以外の電位を供給できればよく、 回路構成は本実施例の 限りではない。
センス増幅回路 1 5 0は、 データバス 1 7 0上の電位変化を増幅して 出力する回路である。
このうちセンス増幅回路 1 5 0 _ 1 は、 センス入力ノー ド N 1 5 4 と
G N Dとの間に接続された第 1の抵抗素子 1 5 3 と、 センス出力ノー ド N 1 5 5 とセンス入力ノー ド N 1 5 5 との間に接続され、 定電圧を供給 する電源 Vc。„sがゲー トに接続される NMO S 1 5 2 と、 ¥^と出カノ — ド N 1 5 5 との間に接続され、 制御信号 TTFがゲー 卜に与えられる P MO S 1 5 1 とから構成される。
センス増幅回路 1 5 0— 2は、 センス増幅回路 1 5 0— 1 と同一の回 路構成である。 そのセンス入力ノー ドは、 データバス 1 7 0— 2に接続 され、 データバス 1 7 0— 2上の電位変化を増幅して、 センス出;^ノー ド N 1 5 6に出力する。
このセンス増幅回路 1 5 0は、 センス入力が約 0. I V程度になるよ うに第 1 の抵抗素子 1 5 3の抵抗値、 PMO S 1 5 1の ON抵抗値、 及 び NMO S 1 5 2の ON抵抗値が設定されている。 このように設定する ことにより次の 2つのメ リ ッ 卜がある。 第 1のメ リ ッ トはセンス増幅回 路の入カイ ンピーダンスを小さ くできるため、 期待値 " H " と " L " で のセンス入力、 ビッ トライ ンの電位振幅を小さ くできることである。 す なわち、 読出し動作時の数 P Fに及びビッ トライ ン容量の充放電時間を 小さ くすることができるため、 高速アクセスが有利となるのである。 第 2のメ リ ツ トは、 選択メモリセルの電流を損なわないことである。 この 方式では、 ビッ トライ ンの電位が選択メモリセルのソース電位となるた め、 ビッ トライ ン電位を上げると、 メモリセルの 0 N¾流が小さ く なり, 従来方式に対する優位性が失われてしまう。 そこで選択ビッ トライ ン電 位を 0 Vに極力近く することにより、 従来とほぼ同じメモリセル電流が 得られる。
以上のように構成される R OM回路において、 メモリセル 1 0 4 — 0 1 , 1 0 4 - 0 2 , 1 0 4 - 1 1 , 1 0 4 — 1 2を用いてセンス増幅回 路 1 5 0 _ 1 に接続されたデータバス 1 7 0 — 1 の系の読出し動作を、 第 2図に示される信号波形図を参照して説明する。 データバス 1 7 0 — 2の系は、 同様の動作をすると考えればよい。
なお、 メモリセル 1 0 4 — 0 2 , 1 0 4 - 1 1 , 1 0 4 — 1 2はしき い値 （VT ) が Vccレベル （電源電位レベル） より低く、 メモリャル 1 0 4 — 0 1 はしきい値が Vccレベルより高く なるようにデータが書込ま れているものとする。
最初に、 制御信号" C~ETが " L " レベルで動作状態のままで、 ア ドレス 信号が変化する場合を説明する。
メモリセル 1 0 4 - 1 1 が選択される場合、 行選択信号 X , 、 列選択 信号 Υ , が Ve eレベル、 行選択信号 X。 ， X2 ~Χη 、 列選択信号 Υ2 , Υ3 が G ND レベルである。 この時、 列選択信号の反転信号 Y2 、 Υ3 は V c cレベル、 Y, は GN Dレベルである。 これにより、 NMO S 1 1 — 2 , 1 4 1 - 3 , 1 4 1 - 4 , 1 4 2 — 2 , 1 4 2 — 3がオフ、 N MO S 1 3 1 - 2 , 1 3 1 — 3がオンとなるため、 非選択の列ライ ン 1 0 2 - 2 , 1 0 2 — 3及びビッ トライ ン 1 0 1 — 2は GNDレベルであ る。 選択された列ライ ン 1 0 2 — 1 は、 NMO S 1 4 2 — 1 がオンなの で、 バイアスバス 1 8 0 と導通し、 内部定電圧回路 1 6 0の出力電圧 1 . 5 Vと同レベルになる。 選択されたビッ トライ ン 1 0 1 — 1 は NMO S 1 1 一 1 がオンのため、 データバス 1 7 0 — 1 と導通する。 そのた め、 データバス 1 7 0 — 1上の電位はセンス增幅回路 1 5 0 — 1 の入力 電圧 0. 1 Vと同レベルになっている。 センス増幅回路 1 5 0 — 1 は、 メモリセル 1 0 4 — 1 1 から発生する電流量によってメモリセル 1 0 4 - 1 1 内に書込まれたデ一夕を検出する。 ここでメモリセル 1 0 4 — 1 1 に隣接する同一行選択ライ ン上のメモリセル 1 0 4 — 1 2のソース ' ドレイ ン間には 0. I Vの電位差があるため、 メモリセル 1 0 4 — 1 2 に書込まれたデータによって漏れ電流が存在する。 しかし、 この非選択 セルのソース · ドレイ ン間電位差は約 0. I Vであり、 選択されたメモ リセルのソース電位の浮き電位 0. I Vを考慮しても、 漏れ電流は選択 されたメモリセルの 1 Z 1 0以下に設定できるため、 特に問題はない。 選択されたメモリセル 1 0 4 — 0 1 は NMO S 1 4 1 一 1 を介してセ ンス増幅回路 1 5 0 — 1 に電流を流し込む。 センス増幅回路 1 5 0 — 1 は流れ込んできた電流量を電圧量に変換し、 その電圧量を増幅して出力 ノー ド N 1 5 5に出力する。
次に、 列選択信号 Y , が GNDレベル、 Y2 が Vccレベルとなり、 メ モリセル 1 0 4 — 1 2の読出しを行う場合、 選択された列ライ ン 1 0 2 一 2は、 NMO S 1 4 2 — 2がオン、 NMO S 1 3 1 — 2がオフとなる ので内部定電圧回路 1 6 0の出力電圧 1 . 5 Vとなる。 非選択の列ライ ン 1 0 2 — 1 は NMO S 1 3 1 一 1 がオン、 NMO S 1 4 2 — 1 がオフ となるので非選択時の電位、 すなわち GNDレベルになる。 NMO S 1 4 1 - 1 がオフ、 NMO S 1 4 1 — 2がオンであるため、 ビッ トライ ン 1 0 1 - 1 はセンス増幅回路 1 5 0 — 1 と導通状態であり、 ビッ トライ ン 1 0 1 _ 1上には選択されたメモリセル 1 0 4 — 1 2に書込まれたデ ―夕が読み出される。 この場合、 メモリセル 1 0 4 — 1 1 とメモリセル 1 0 4 - 1 2に書込まれているデータは同じであるため、 選択されたビ ッ トライ ン 1 0 1 — 1 及びセンス増幅回路 1 5 0 — 1 の状態は変化しな い。
次に、 行選択信号 X。 、 列選択信号 Y , が Vceレベル、 行選択信号 X , 〜X„ 、 列選択信号 Y 2 、 Υ が G N D レベルとなり、 メモリセル 1 0 4 - 0 1 のデータの読出し動作に移った場合について説明する。 NM 0 S 1 4 2 — 1 がオン、 列選択信号 Y , の反転信号 Y, が G N D レベル のため NM O S 1 3 1 — 1 がオフなので、 選択された列ライ ン 1 0 2 — 1 は、 内部定電圧回路 1 6 0の出力と導通し 1 . 5 Vとなる。 NMO S 1 4 2 — 2がオフ、 Y2 が V CCレベルのため NMO S 1 3 1 _ 2がオン であるため非選択の列ライ ン 1 0 2 _ 2の電位レベルは G N D レベルと なる。 選択されたメモリセル 1 0 4 — 0 1 しきい値 VT は V ccレベルよ り高いため、 メモリセルから電流パスのなく なつたビッ トライ ン 1 0 1 一 1 は " L " レベルの読出し時の電位へと遷移する。
次に、 制御信号" C—Fが " H" レベル、 すなわち待機状態の場合を説明 する。 待機状態では行選択信号 X。 ~X N 、 列選択信号 〜Υ 3 は G N D レベルである。 これは特にこのように限られるものでなく、 行また は列選択信号のうちどちらかが全て G N Dレベルになることにより全て のメモ リ セルのソース · ドレイ ン間電流が流れなければよい。 列選択信 号の反転信号 Y, 、 Y2 、 Y3 は全て V CCレベルになる。 待機状態の場 合は P MO S 1 6 1 がオフ、 NMO S 1 6 2がオンで、 N 1 6 4 は〇！^ D レベルとなり、 NMO S 1 6 5がオフとなる。 これにより、 内部定電 圧回路 1 6 0の出力は高抵抗素子 1 6 7により G N D レベルとなり、 こ の回路での直流電流の消費はない。 センス増幅回路 1 5 0 — 1 において も制御信号 "C—E"が V C Cレベルであるため、 電源 V C Cから G N Dへの直接 パスはない。 センス入力 N 1 5 4は抵抗素子 1 5 3によって GN Dレべ ルとなる。 制御信号 ITFが G N D レベルになり R OM回路が動作状態へ と変わると、 センス増幅回路 1 5 0は安定した状態へと遷移する。 この 場合、 センス入力が 0. 1 Vとなる状態が定常状想であるため、 センス 増幅回路 1 5 0 - 1 はデータバス 1 7 0 — 1及び選択されたビッ 卜ライ ン 1 本を GNDレベルより 0. I Vへと充電する。 センス増幅回路 1 5 0 — 1 、 デ一夕バス 1 7 0 — 1 及び選択されたビッ トライ ンは動作状態 に人ると即座に選択されたメモリセルのデータを読出せる状態となる。 また、 内部定電圧回路 1 6 0は、 制御信号 が " L " レベルになる と同時に N 1 6 4が Vc cレベルとなり、 NMO S 1 6 5によってバイァ スバス 1 8 0を 1 . 5 Vへと充電し始める。 待機状態から動作状態にな つた時の内部定電圧回路 1 6 0の負荷は選択列ライ ンのみであるから即 座に 1 . 5 Vに充電することができる。
このように、 本発明によれば、 待機状態において直流電流を全く流す こ となく高速なデータ読出しを実現できる。
さらに、 本発明の第 2の実施例を第 3図を用いて説明する。 第 3図に おいて、 第 1 図に示された要素と同一の要素には、 同一の等号が付され る。 それらの機能は前述の説明から容易に理解できる。
第 3図に示される R OM回路において、 列ライン 1 0 2 — 1 , 1 0 2 — 2 , 1 0 2 _ 3が、 バイアスバス 1 8 0 — 1 , 1 8 0 — 2 , 1 8 0 -
3を介して、 それぞれ内部定電圧回路 1 6 0 — 1 , 1 6 0 - 2 , 1 6 0 一 3に接 ΰ·れる。 -- 内部定電圧回路 1 6 0 — 1 , 1 6 0 - 2 , 1 6 0 — 3には、 それぞれ 列ァ ドレス選択信号 Υ , , Υ2 , Υ3 が入力される。 これらの内部定電 圧回路の回路楕成は同じであるので、 代表して内部 ^圧回路 1 6 0 — 1 について説明する。
この内部定電圧回路 1 6 0 — 1 は、 第 3図から明らかなように、 第 1 図に示される内部定電圧回路 1 6 0に以下の構成を付加したものである < すなわち、 その ドレイ ン電極が出力ノー ド Ν 1 6 3に接続され、 その ソース電極が GNDに接続される NMO S 1 6 8であって、 ゲー ト電極 には、 ィ ンバ一夕 1 6 9を介して、 列ァ ドレス選択信号 Υ , が与えられ る NMO S 1 6 8である。 さらに、 そのゲー ト電極は、 PMO S 1 6 1 のゲー 卜電極及び NM O S 1 6 2のゲー ト電極、 つま り、 CMO Sイ ン バ一夕の入力に接続される。 内部定電圧回路 1 6 0 — 2， 1 6 0 — 3は、 内部定電圧回路 1 6 0 — 1 と同様である。
この場合、 マルチプレクサ 1 4 0は NMO S 1 4 1 _ l〜 1 4 1 一 4 で構成されており、 第 1 図に示される NMO S 1 4 2 - 1〜 1 4 2 — 3 は省略できる。
ビッ トライ ン 1 0 1 — 1 , 1 0 1 — 2はマルチプレクサ 1 4 0を介し て、 デ一夕バス 1 7 0 — 1， 1 7 0 - 2に接続されており、 デ一夕バス にはセンス増幅回路 1 8 0が接続されている。
この R OM回路において、 制御信号" が "Η" レベルの時、 列選択 信号が GNDとなるようにすれば、 回路動作としては第 1 の実施例と全 く 同じである。 すなわち、 待機状態では、 GNDレベルの列選択信号に 応答して、 内部定電圧回路 1 6 0の出力は全て GNDレベルとなる。 こ こから動作状態へ変化すると、 前記内部定電圧回路 1 6 0が選択的に 1 . 5 Vを出力し、 選択された列ライ ンを 1 . 5 Vにする。 そこから選択 されたメモリセルを介して選択ビッ トライ ンへメモリセルに書き込まれ たデータに相当する電流が流れるとセンス増幅回路はその電流量を電圧 量に変換し増幅した電圧として出力する。
さらに、 本発明の第 3の実施例を第 4図を参照して説明する。 第 4図 において、 第 1 図に示された要素と同一の要素には同一の符号が付され る。 それらの機能は前述の説明から容易に理解できる。
本実施例において、 センス増幅回路 1 5 0の第 1 の抵抗素子 1 3に 代えて、 ノー ド Ν 1 5 4 と GND電源との間に NMO S 1 5 6が設けら れている。 NMO S 1 5 6のゲー ト電極は、 ノー ド Ν 1 5 5に接続され る。 この構成により、 ノー ド N 1 5 5の電位が下がった時は、 NMO S 1 5 6の 0 N抵抗 （ N M 0 S 1 5 6が 0 Nした時に、 N M 0 S 1 5 6力 有する抵抗値） が上がる。 ノー ド N 1 5 5の電位が上がった時は、 NM O S 1 5 6の ON抵抗が下がる。 従って、 センス増幅回路の出力に対し て負帰還がかかる。 それ故、 入力電力の振幅が小さ く抑えられ、 データ の高速読出しが可能となる。
また、 本実施例では、 さらに非選択の列ライ ンにセンス増幅回路の入 カレベル （ 0. I V) とほぼ等しい電位を与える電位供給回路 1 9 0が 設けられている。
この電位供給回路 1 9 0は、 第 1図に示されるプルダウン回路 13 0 の NMO S 1 3 1 — 1 , 1 3 1 - 2, 1 3 1 — 3の各ソース電極に接続 されるノー ド N 1 9 1 を有する。 この回路 1 9 0は以下の要素より構成 されている ： ソース電極が GNDに接続され、 ドレイ ンがノー ド N 1 9
1 に接続される NMO S 1 9 2であって、 そのゲ一 ト電極がノー ド N 1
9 3に接続される NMO S 1 9 2と ；
ソース電極がノー ド N 1 9 1 に接続され、 ドレイ ン電極がノー ド N 1 9
3に接続される NMO S 1 9 4であって、 そのゲー ト電極は、 定電圧を 供給する電源 Vc。n sに接続される NMO S 1 9 4 と ：
ソース電極が電源 Vccに接続され、 ドレイ ン電極がノー ド N 1 9 3に接 続される PMO S 1 9 5であって、 そのゲー ト電極には内部制御信号
I Ι ΕΓが与えられる PMO S 1 9 5と ； I ソース電極が電源 Vccに接続され、 ドレイ ン電極がノ一ド N 1 9 6に接 続される PMO S 1 9 7であって、 そのゲー ト電極には内部制御信号
Χ ΕΓが与えられる PMO S 1 9 7と ：
ソース電極を有し、 ドレイ ン電極がノ一ド N 1 9 6に接続される NMO S 1 9 8であって、 そのゲ一 ト電極は電源 Vc。n sに接続される NMO S
1 9 8 と ： ソース電極が GNDに接続され、 ドレイ ン電極が NMO S 1 9 8のソース電極に接続される NMO S I 9 9であって、 そのゲー ト電 極がノー ド N 1 9 3に接続される NMO S 1 9 9 と ；
ソース電極がノ ー ド N 1 9 1 に接続され、 ドレイ ン電極が電源 Vccに接 続される NMO S 2 0 0であって、 そのゲ一 ト電極がノー ド N 1 9 6に 接続される NMO S 2 0 0 と、 より構成される。 I この電位供給回路 1 9 0は、 図より明らかなようにセンス増幅回路 1 5 0 と同様の回路構成を有している。 このように構成することにより、 電位供給回路 1 9 0の動作レベルをセンス増幅回路のセンス入力レベル ( 0. I V) に合わせることができる。 つま り、 ノー ド N 1 9 1の電位 がセンス入力レベル （ 0. 1 V) より も少しでも下がると、 それが増幅 された電位がノ一 ド 1 9 3に現れる。 ノー ド 1 9 3の電位が下がると、 NMO S 1 9 9は O F Fとなる。 それにより、 ノー ド 1 9 6の電位が上 昇する。 その電位上昇に応答して、 NMO S 2 0 0が ONする。 NMO S 2 0 0は、 ノー ド 1 9 1の電位がセンス入力レベルになるまで電流を 供給する。 電流の供給が少しでも過剰になると、 ノー ド N 1 9 3の電位 が上昇する。 その結果、 NMO S 1 9 9が ONし、 ノー ド 1 9 6の電位 が下がる。 それにより、 NMO S 2 0 0は OF Fし、 電流の供給が停止 される。
ノー ド N 1 9 1 の電位が、 センス入力レベルより も上昇した場合には. NMO S 1 9 4により増幅された電位がノー ド N 1 9 3に現れる。 それ により、 N M 0 S 1 9 2の 0 N抵抗が小さ く なる。 従って、 ノー ド N 1 9 1の電位は、 急速にセンス入力レベルに戻る。
以上のように、 本実施例では、 十分な放電能力を有するセンス増幅回 路 （ 1 5 0 ) に、 充電能力を持つィ ンバ一夕と NMO Sとを組み合わせ る。 それにより、 ノー ド N 1 9 1の電位をセンス入力レベル近傍に設定 することが可能となる。 これにより、 非選択のメモリセルの洩れ電流が なく なり、 広い電源電圧動作範囲での動作マージンが得られる。
待機状態、 すなわち内部制御信号" が " L " レベル時、 電位供給回 路 1 9 0は、 全く電流を流さない。
待機状態から動作状態へと移行すると、 前述のように、 ノー ド N 1 9 1 の電位は、 即座にセンス入力電位へと変化する。
本実施例の R O M回路の動作は、 前述の第 1 の実施例と基本的に同じ であるので、 前述の説明より容易に理解できる。
なお、 本実施例における電位供給回路 1 9 0は、 センス増幅回路のう ち、 電源 V c cと G N Dとの間に直列に接続された トランジス夕列の最小 単位の回路結線を最小限含むことによって、 同様の機能が得られるので、 本実施例に示した構成に限られるものではない。 産業上の利用可能性
本願発明は、 半導体記憶装置、 特に、 読み出し専用メモリ回路 （R O M回路） に適用できる。
本願発明によれば、 低消費電力で高速にデータを読み出すことができ ると共に、 それを実現した回路を提供することができる。
より具体的には、 本発明の第 1 の実施例に説明するような方法により データを読み出すようにすれば、 選択された列ライ ン及び選択されたビ ッ トライ ンのみに電位を与えるので、 低消費電力化が可能となる。
さらに、 その選択されたビッ トライ ンには、 前述のセンス増幅回路よ り電位が与えられるような構成にしたので、 回路の高集積化も実現でき る。
また、 第 2の実施例に説明するような回路を構成すれば、 第 1 図に示 されるプルダウン回路を省略でき、 マルチプレクサ 1 4 0内の構成を簡 略化できるので、 種々の回路が複雑に密集するメモリマ 卜 リ クス周辺の 設計の自由度が増す。
また、 第 3の実施例に説明するような回路を構成すれば、 列選 信号 により列ラインが選択されると即座にその列ラインの電位がセンス入力 電位になるので、 さらに高速な R O M回路を実現できる。
本発明のいずれの実施例でも、 R O M回路が待機状態にある場合、 無 効な電流パスが全く ない。
それ故、 前述したように低消費電力化が可能となるのである。

Claims

請求の範囲
1 . 列選択信号により複数の列ライ ン及びビッ トライ ンの中から所定 の列ライ ン及びその列ライ ンに隣接するビッ トライ ンを選択し、 行選択 信号により複数の行ライ ンの中から所定の行ライ ンを選択し、 前記所定 の列ライ ン及び行ライ ンにそれぞれ接続するメモリセル内に格納された データを前記選択されたビッ トライ ン上に読み出すデータの読み出し方 法において、
前記所定の列ライ ンを第 1 の電位レベルにするとほぼ同時に、 前記選 択されたビッ トライ ンを前記第 1 の電位レベルより低い第 2の電位レべ ルにし、 非選択の列ライ ンを前記第 2の電位レベル以下の第 3の電位レ ベルにしてデータを読み出すことを特徴とするデータの読み出し方法。
2 . 前記第 1 の電位レベルは電源電位レベルであり、 前記第 2の電位 レベルは、 前記ビッ トライ ン上に読み出されたデ一夕を増幅するセンス 増幅回路のセンス入力電位レベルであり、 前記第 3の電位レベルは接地 電位レベルであることを特徴とする請求項 1記載のデータの読み出し方 法。
3 . 前記第 1 の電位レベルは電源電位レベルであり、 前記第 2の電位 レベルは、 前記ビッ トライ ン上に読み出されたデータを増幅するセンス 増幅回路のセンス入力電位レベルであり、 前記第 3の電位レベルは実質 的に前記センス入力電位レベルであることを特徴とする請求項 1記載の データの読み出し方法。
4 . 選択信号により、 第 1及び第 2の列ライ ンの中から第 1 の列ライ ンとその第 1 の列ライ ンに隣接する第 1 のビッ トライ ンとを選択し、 前 記第 1 の列ライ ンと前記第 1 のビッ トライ ンとにそれぞれ接続するメモ リセル内に格納されたデータを前記各ライ ン間の電位差に基づいて前記 ビッ トライ ン上に読み出す読み出し専用メモリ回路におけるデータの読 み出し方法において、
前記第 1 の列ライ ンを第 1 の電位レベルにするとほぼ同時に、 前記第 、1 のビッ トライ ンを前記第 1 の電位レベルより低い第 2の電位レベルに し、 前記第 2の列ライ ンを前記第 2の電位以下の第 3の電位にしてデー 夕を読み出すこ とを特徴とする読み出し専用メモリ回路におけるデ一夕 の読み出し方法。
5 . 前記第 1 の電位レベルは電源電位レベルであり、 前記第 2の電位 レベルは、 前記ビッ トライ ン上に読み出されたデータを増幅するセンス 増幅回路のセンス入力電位レベルであり、 前記第 3の電位レベルは接地 電位レベルであることを特徴とする請求項 4記載の読み出し専用メモリ 回路におけるデータの読み出し方法。
6 . 前記第 1 の電位レベルは電源電位レベルであり、 前記第 2の電位 レベルは、 前記ビッ トライ ン上に読み出されたデータを増幅するセンス 窄幅回路のセンス入力電位レベルであり、 前記第 3の電位レベルは実質 的に前記センス入力電位レベルであることを特徴とする請求項 5記載の 読み出し専用メモリ回路におけるデ一夕の読み出し: 5法。
7 . 複数の列ライ ンと、
前記列ライ ン間に交互に平行配置された複数のビッ トライ ンと、 前記ビッ トライ ン及び列ライ ンに実锊的に直交して配置された複数の 行ライ ンと、
前記行ライ ンに接続された制御端子を有し、 前記列ライ ンと前記ビッ トライ ンとの間にそれぞれ接続された複数のメモリセルであって、 各メ モリセル内にはそれぞれデータを記憶する前記複数のメモリセルと、 前記複数の行ライ ンの中から所定の行ライ ンを選択する行選択回路と. 前記複数の列ライ ンの中から所定の列ライ ン及びその列ライ ンに隣接 する前記ビッ トライ ンを選択し、 前記選択された行ライ ンと列ライ ンと に接続する前記メモリセル内に記憶されたデータを前記選択されたビッ トライ ン上に読み出す列選択回路と、
前記選択された列ライ ンに第 1 の電位を供給する第 1 電位供給回路と、 前記選択されたビッ トライ ンに前記第 1 の電位より低い第 2の電位を 供給する第 2電位供給回路と、
非選択の列ライ ンに前記第 2の電位以下の第 3の電位を供給する第 3 電位供給回路とを有することを特徴とする読み出し専用メモリ回路。
8 . 請求項 7記載の前記第 2電位供給回路は、 前記第 2の電位を前記 ビッ トライ ンに供給した後、 前記ビッ トライ ン上に読み出されたデータ に応答した電位を増幅して出力ノー ドより出力する。
9 . 請求項 8記載の前記第 2電位供給回路は、
ソース電極が駆動電源に接続され、 ドレイ ン電極が前記出力ノ一ドに 接続される Pチャ ンネル型 M O S トランジスタであって、 ゲー ト電極に 制御信号が与えられる前記 Pチヤ ンネル型 M O S トランジスタと、 ソース電極が前記ビッ トライ ンに接続され、 ドレイ ン電極が前記出力 ノ一ドに接続される第 1 の Nチャ ンネル型 M O S トランジスタであって, ゲー ト電極に定電圧が与えられる前記第 2の Nチャ ンネル型 M O S トラ ンジス夕 と、
ソース電極が接地電源に接続され、 ドレイ ン電極が前記ビッ トライ ン に接続される第 2の Nチャ ンネル型 M O S トランジスタであって、 ゲー ト電極が前記出カノ一ドに接続される前記第 2の Nチヤ ンネル型 M O S トラ ンジスタとから構成される。
1 0 . 請求項 9記載の読み出し専用メモリ回路であって、
前記第 3電位供給回路は、 前記第 2電位供給回路と同様の回路構成を 有し、 前記所定の列ライ ンが選択されたのに応答して、 前記非選択の列 ラィ ンに前記第 3 の電位を供給する。
1 1 . 第 1 及び第 2の列ライ ンと、
前記第 1 と第 2の列ライ ン間に配置された第 1 のビッ トライ ンと、 前記第 1 の列ライ ンと前記第 1 のビッ トライ ンに接続する第 1 のメモ リセルであって、 第 1 のデータを格納する前記第 1 のメモリセルと、 前記第 2の列ライ ンと前記第 1 のビッ トライ ンに接続する第 2のメモ リセルであって、 第 2のデータを格納する前記第 2のメモリセルと、 前記第 1 の列ラィ ンと前記第 1 のビッ トライ ンを選択し、 前記第 1 の 列ライ ンと前記第 1 のビッ トライ ンとの間の電位差に基づいて、 前記第 1 のデータを前記第 1 のビッ トライ ン上に与える列選択回路と、
前記第 1 の列ライ ンに第 1 の電位を供給する第 1 電位供給回路と、 前記第 1 のビッ トライ ンに前記第 1 の電位より低い第 2の電位を供給 する第 2電位供給回路と、
前記第 2の列ライ ンに前記第 2の電位以下の第 3の電位を供給する第 3電位供給回路とを有することを特徴とする読み出し専用メモ リ回路。
1 2 . 請求項 1 1 記載の前記第 2電位供給回路は、 前記第 2の電位を 前記ビッ トライ ンに供給した後、 前記ビッ トライ ン上に読み出されたデ -夕に応答した電位を増幅して出力ノー ドより出力する。
1 3 . 請求項 1 2記黻の前記第 2電位供給回路は、
ソース電極が駆動電源に接铳され、 ドレイ ン電極が前記出力ノー ドに
！ 接続される Pチャ ンネル型 M O S トランジスタであって、 ゲー ト電極に 制御信号が与えられる前記 Pチヤ ンネル型 M O S トランジスタと、 ソース電極が前記ビッ トライ ンに接続され、 ドレイ ン電極が前記出力 ノー ドに接続される第 1 の Nチャ ンネル型 M O S トランジスタであって. ゲ一 ト電極に定電圧が与えられる前記第 2の Nチャ ンネル型 M O S トラ ンジス夕 と、 ソース電極が接地電源に接続され、 ドレイ ン電極が前記ビッ トライ ン に接続される第 2の Nチャ ンネル型 M O S トランジスタであって、 I ゲー ト電極が前記出力ノー ドに接続される前記第 2の Nチヤ ンネル型 M O S トランジスタとから構成される。
1 4 . 請求項 1 3記載の読み出し専用メモ リ回路であって、 前記第 3電位供給回路は、 前記第 2電位供給回路と同様の回路構成を 有し、 前記所定の列ライ ンが選択されたのに応答して、 前記非選択の列 ライ ンに前記第 3の電位を供給する。
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