WO1994015366A1 - Dispositif a semiconducteurs - Google Patents

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Hisayuki Shimada
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of operating at an ultra-high speed.
  • CMOS complementary metal-oxide-semiconductor
  • BiCMOS complementary metal-oxide-semiconductor
  • GaAs gallium-oxide-semiconductor
  • Josephson devices As a part of research on ultra-high-speed LSI, various devices such as fine CMOS, BiCMOS, hetero bipolar, GaAs, and Josephson devices have been developed.
  • silicon-based technology is expected to be a further semiconductor integrated circuit technology in the future.
  • the BiCMOS also does not satisfy the above requirements, is excellent in the symmetry of the circuit operation, and has a large noise margin.
  • CMOS is essential to ensure system reliability.
  • Equation (1) shows the relationship between the current and voltage in the MOS FET saturation region.
  • the device dimensions are scaled down to one ( ⁇ > 1). Even if both the gate width W and the gate length L are reduced to one, the driveable drain current ID does not change.
  • the thickness of the gate insulating film is reduced to l / ⁇ , the gate insulating film capacitance c QX is multiplied, and the drivable drain current i D is multiplied.
  • the load capacitance (normal gate capacitance) driven by this transistor is represented by C () X LW, but this value decreases to 1 / H. Therefore, charge and discharge the load capacity 2i
  • the time required to complete the process is reduced by a factor of one. As described above, a higher speed can be achieved by improving the current driving capability of the element and reducing the load capacitance with the miniaturization.
  • the speed of development to miniaturization has begun to slow down due to manufacturing equipment or fundamental limitations.
  • the planar dimensions such as the gate length L have reached 0.5 to 0.2 mm, which is the theoretical limit of pattern formation by light. Attempts have been made to form dimensions less than 0.1 / m using X-rays and electron beams. However, it is currently in the development stage.
  • the force thermal oxide film S io 2 normal silicon is used, 'now that the thickness becomes thinner to 5 nm, it is approaching its limit.
  • the gate insulating film if it is as it is, if the thickness is reduced to about 3 nm, current will flow directly from the tunnel phenomenon, and the gate insulating film will not function as an insulating film. In other words, it can be said that the insulating film has reached the limit where it cannot be made thinner in principle. Therefore, it is extremely difficult to improve the current driving capability by reducing the thickness of the gate insulating film.
  • the channel width W is as large as several 10 / zm to several 100 / m. Value is required.
  • the transistors used in the output stage to the output circuit to the external circuit must have a very large channel width W.
  • Figure 16 shows the structure of a conventional transistor.
  • (a) is a plan view
  • (b) is a cross-sectional view along AA ′
  • (c) is an equivalent circuit of (a) and (b).
  • 1601 is a gate electrode formed of n + polycrystalline silicon
  • the source, drain, 1 6 0 4 gate insulating film formed by S i 0 2, 1 6 0 5 is a field oxide film.
  • such a transistor has a gate electrode itself.
  • FIG. 17 shows an equivalent circuit diagram of the transistor. If the wiring length for connecting the source and ground send level is increased, the parasitic resistance R e and parasitic Indakutansu L e is ignore
  • the voltage drop in the source wiring is determined by the sum of the product of the parasitic resistance and the current and the product of the parasitic inductance and the time derivative of the current.
  • the term of the time derivative of the current becomes large, and the parasitic inductance greatly contributes to the voltage drop.
  • the problem of the parasitic resistance and the parasitic inductance also appears.
  • FIG. 18 is a graph showing the relationship between the signal amplitude and the position when a high-frequency signal is applied from one end of the gate of the transistor in FIG. It shows how the voltage amplitude attenuates as the signal propagates through the gate electrode.
  • the resistance of the gate electrode increases, high-frequency components are attenuated, and even if the gate width W is increased, it cannot be used effectively as a whole.
  • Figure 19 shows the signal attenuation when the signal propagates 1 mm, 2 mm, 3 mm, and 4 mm on the wiring.
  • electric field components directed in the signal propagation direction cause power consumption in the silicon substrate, causing significant waveform attenuation.
  • the waveform of the high-speed signal propagating through the wiring is distorted, which has been a great barrier to high-speed operation.
  • Fig. 20 shows an example of a commonly used method of forming an LDD structure as a countermeasure against a high electric field near the drain, which is one of the causes of degradation of device characteristics due to miniaturization.
  • a polysilicon gate as a mask, after ion implantation of ⁇ relatively low concentrations (e.g. 1 X 1 0 13 cm one 2), depositing a CVDS I_ ⁇ 2 film. Then, a side wall is formed by isotropic mode reactive ion etching, and source Z drain ion implantation is performed.
  • ⁇ relatively low concentrations e.g. 1 X 1 0 13 cm one 2
  • the conventional transistor For example a gate insulating film (S io 2 ) Cannot be used due to the direct tunnel current of the insulating film.
  • a transistor with a large gate width W for driving a large current is used, There is a problem that it takes a finite time to turn on the transistor from one end to the other, and the waveform of the high-speed signal transmitted through the wiring is broken.
  • an object of the present invention is to provide a semiconductor device which has a large power driving capability and enables high-speed operation. Disclosure of the invention
  • a first semiconductor region of a first conductivity type is provided on a metal substrate via a first insulating film, and a first semiconductor region of a second conductivity type is provided in the first semiconductor region.
  • Source and drain regions are formed, and a first metal gate electrode is formed on a region separating the first source and drain regions via a second insulating film.
  • a preferred embodiment of the present invention is a semiconductor device in which the second insulating film has a relative dielectric constant of 8 or more and a film thickness tj of the second insulating film satisfies the following expression (2).
  • the second insulating film is formed by oxidizing the semiconductor region and an insulating film having a relative dielectric constant of 8 or more, and has a relative dielectric constant of 8 or more.
  • This is a semiconductor device having a stacked structure with an oxide film having a thickness smaller than the thickness of an insulating film.
  • the second insulating film is thickened at an end of the metal gate electrode, and oxidizes the first metal gate electrode to form the metal gate electrode.
  • a semiconductor device in which an oxide of a metal constituting the metal gate is formed between an end of the metal gate and the second insulating film.
  • the first semiconductor region has a thickness of 0.01 to 0.1 ⁇ m, and a distance between the source and drain regions is 0.25 ⁇ m or less. It is a semiconductor device.
  • the first insulating film has a periodic step.
  • at least one of the first insulating film, the first semiconductor region, and the second insulating film is a semiconductor formed by a dual frequency excitation sputtering method. It is a body device.
  • a second semiconductor region of a second conductivity type is formed on the metal substrate via the first insulating film, and a first conductive region is formed in the second semiconductor region.
  • a second source / drain region of a mold type, and the second metal gate electrode is formed on a region separating the second source / drain region via the second insulating film; This is a semiconductor device which is in contact with one of the metal gate electrodes.
  • the impurity concentration in a portion of the first drain region adjacent to the first semiconductor region of the first conductivity type is lower than the impurity concentration in the first source region.
  • the first source region is connected to the metal substrate by a metal wiring.
  • the second source region is connected to a metal plate having a width larger than the metal wiring width above the second source region by a metal wiring. It is preferable that at least one of the substrate and the metal plate is provided with a mechanism through which a fluid flows. Action
  • the present invention by forming a thin semiconductor layer on the metal substrate via the first insulating film, it is possible to suppress the attenuation of the signal waveform generated when the silicon substrate is used.
  • the metal wiring on the metal substrate via the insulating film by providing the metal wiring on the metal substrate via the insulating film, the electric field component directed in the signal propagation direction is eliminated, and only the component perpendicular to the signal propagation direction is eliminated, thereby avoiding waveform attenuation.
  • the thickness and the channel length of the semiconductor region of the present invention are preferably 0.11 to 0.1 ⁇ m and 0.25 ⁇ m, respectively. Within this range, signal waveform attenuation can be further suppressed, Further, the gate delay time can be reduced, and for example, an ultra-high-speed operation of 20 ps or less can be realized.
  • the metal substrate may be a conductive material having high conductivity, and another substance may be present under the substrate.
  • the first insulating film may be a material having a high thermal conductivity.
  • Wide-gap semiconductors such as diamonds and SiC can also be used.
  • the second insulating film having a relative dielectric constant of 8 or more is used.
  • a dielectric constant of 25 Ta. 0 5 film is preferably used.
  • a current approximately 7 times or more can flow in comparison with the conventional device using Sio 2 as the gate oxide film.
  • miniaturization can be achieved in about 1/7.
  • the present invention can realize a high current driving capability that cannot be realized in a conventional transistor using Sio 2 as a gate oxide film, and can achieve extremely miniaturization by the present invention.
  • the current driving capability of the transistor can be increased.
  • the large insulating film dielectric constant is equivalently possible to reduce the thickness of the S io 2. Therefore to define the equivalent oxide film thickness in the case of using a large insulating film dielectric constant (S io 2 terms) t '.
  • the transistor using the SiO 2 gate oxide film has a high current driving capability that cannot be realized with a transistor using the SiO 2 gate oxide film. If the gate oxide film thickness satisfies Equation 2, it is possible to realize a high current driving capability that cannot be realized by a conventional semiconductor device.
  • the dielectric constant of the gate insulating film 8 or higher to pass 3 nm thickness of S I_ ⁇ 2 conventional transistor and the current had use of the thickness of the gate oxide film, 6 nm or less Good on. Since the leakage current due to the direct tunneling phenomenon decreases exponentially with the film thickness, a gate insulating film of 6 nm or more has a sufficient margin for the leakage current due to the direct tunneling phenomenon. Therefore, the reliability of the transistor can be improved.
  • These insulating films may be oxidized after forming the metal film, or may be formed directly as oxidized films.
  • the second insulating film has an insulating film having a relative dielectric constant of 8 or more; It is preferable to have a laminated structure with the oxide film of the semiconductor.
  • the interface state density of the semiconductor can be reduced, and a larger current can be driven.
  • the thickness of the oxide film must be smaller than the thickness of the insulating film having a relative dielectric constant of 8 or more.
  • the thickness of the insulating film below the end of the metal gate electrode is thicker than that of the central portion.
  • the voltage concentration effect can be prevented, and the withstand voltage can be further increased.
  • a metal having a small specific resistance is used as the gate electrode.
  • signal amplitude attenuation can be greatly suppressed by using A1. Therefore, by using the A1 electrode, it is possible to drive over the entire gate width.
  • a step of angstrom accuracy serving as a growth nucleus of silicon is provided on the surface of the first insulating film.
  • the in-plane rotation direction of the silicon crystal grains can be made uniform, and a higher quality silicon single crystal can be obtained. That is, when a silicon film having a uniform rotation direction covers the surface of one layer on the first insulating film, the subsequent silicon atoms are deposited by obtaining information of the base, so that a single-crystal silicon layer is formed. At this time, the silicon atoms are given the optimum migration energy by the effect of the low-energy ion irradiation, and a single crystal film with no dense crystal defects can be obtained.
  • 0.5 to 5.0 Onm are provided at a period of 0.2 to 5.0 // m, so that a higher quality silicon crystal can be formed.
  • a material of the first insulating film As a material of the first insulating film, a material having high thermal conductivity is preferable, and A 1 N is particularly preferable. By using A 1 N with high thermal conductivity on a metal substrate, the heat generated by the transistor can be immediately released to the outside, resulting in lower thermal noise levels and improved circuit operation reliability .
  • first and second insulating films and the semiconductor film of the present invention various vacuum film forming methods can be used.
  • the device is preferably used.
  • CMOS structure as a circuit type, so that a noise margin is increased even with a decrease in power supply voltage.
  • heat generated by ultra-high-speed operation in CMOS is immediately released to the outside through the A1N insulating film with high thermal conductivity provided on the metal substrate and the metal substrate as described above.
  • the thermal noise level which is the critical noise, has been reduced, and the reliability of circuit operation has been improved.
  • FIG. 1 is a schematic sectional view of a semiconductor device according to a first embodiment.
  • Figure 2 is a schematic diagram of a dual-frequency excitation plasma processing system.
  • FIGS. 3 (a) and 3 (b) show various insulating films on which a single-crystal silicon layer is grown.
  • FIG. 4 shows the drain current of the transistor according to Example 1 normalized by the gate length L and the gate width W. 4 is a graph showing the relationship between the voltage and the drain voltage.
  • Fig. 5 is a graph showing the signal amplitude attenuation when a high-frequency signal is input from one end of the gate.
  • FIG. 6 is a graph showing deterioration of a pulse waveform propagating at a normal temperature on a wiring provided on a metal substrate of the present invention via an insulating film on a metal substrate.
  • Figure 7 relates to Example 2, a) is a schematic sectional view of a semiconductor device, (b) is a graph showing the difference in interface state with and without S io 2.
  • FIGS. 8A and 8B relate to the third embodiment.
  • FIG. 8A is a schematic cross-sectional view of a gate electrode end of a semiconductor device, and FIG. Graph shown.
  • FIG. 9 is a schematic sectional view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view showing a procedure for manufacturing the semiconductor device of FIG.
  • FIG. 11 is a diagram showing drain current-voltage characteristics normalized by the gate length L and the gate width W.
  • FIG. 12 is a schematic sectional view of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 13 is a diagram showing an output voltage waveform of the switching operation of the CMOS inverter of the present embodiment.
  • FIG. 14 is a schematic sectional view of a semiconductor device showing a sixth embodiment of the present invention.
  • FIG. 15 is a graph showing a relationship between power consumption and temperature rise measured by an IC chip having an area of 2 ⁇ 2 cm manufactured using the semiconductor device of this example.
  • FIGS. 16A and 16B are schematic diagrams of a conventional semiconductor device.
  • FIG. 16A is a plan view
  • FIG. 16B is a cross-sectional view
  • FIG. 16C is an equivalent circuit diagram.
  • FIG. 17 is an equivalent circuit diagram of a conventional transistor.
  • FIG. 18 is a graph showing how the signal amplitude attenuates when a high-frequency signal is input from the gate end in the apparatus of FIG.
  • FIG. 19 is a graph showing the deterioration of a pulse waveform propagating on a wiring provided on a conventional silicon substrate via an insulating film at normal temperature.
  • FIG. 20 is a diagram illustrating an example of a conventional method of forming an LDD structure.
  • FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
  • an A 1 N (thermal conductivity: 18 OW / mK) insulating film (first insulating film) 102 is formed on a Cu substrate 101, and a single crystal is formed thereon.
  • a silicon layer 103 was deposited to produce a CMOS inverter circuit.
  • the gate oxide film (second insulating film) 104 is Ta 2 O 5 (relative permittivity: 25) with a thickness of 5 nm, and the gate electrode 105 is composed of A 1
  • the A1 wiring 106 in contact with the source and drain regions and the gate electrode is insulated from other semiconductor regions via an insulating film.
  • FIG. 2 shows a schematic diagram of a dual-frequency excitation plasma processing apparatus.
  • the apparatus has a sample 108 inside the chamber 107 and a sample mounting portion placed in parallel with the sample 108, and is provided with a gas inlet 11 ° and a vacuum exhaust system 111.
  • the RF power supply 112 used for plasma discharge is independently coupled to the target 108 and the sample 109 via a matching circuit 113 to control the self-bias of the sample 109. it can.
  • shields 114 are provided so as to surround the electrodes, and the potential of the shields can be controlled by applying an external bias.
  • the evacuation system 111 is composed of an oil-free magnetically levitated turbo-molecular pump and a dry pump, and the ultimate degree of vacuum in the chamber 107 achieves an ultra-high vacuum of the order of 10_1G .
  • Ultra-high purity argon gas is supplied from the gas inlet 110.
  • an A1N film is formed as a first insulating film on a Cu substrate to a thickness of 200 nm, and 2 ⁇ 2 m of various heights (0.5 to 11.4 nm) is formed by jet etching.
  • a step was formed in which the convex portions of were periodically arranged at a gap of 1 m.
  • Figure 3 shows the surface image of the A 1 N film.
  • a high-resolution atomic force microscope which can be observed in ultra-high purity gas and ultra-high vacuum, was used to observe the shape of the steps on the atomic order.
  • crystalline silicon was formed in the form of 0 ⁇ 01 to 0 ⁇ 1.
  • the obtained crystalline silicon film was a single crystal film that was dense and had no crystal defects.
  • a silicon film aligned in the rotating direction covers the surface of one layer on the insulating film, and the subsequent silicon atoms are deposited by obtaining the information of the base. It is believed that a con layer is formed. It is thought that the silicon atoms at this time are given the optimal migration energy by the effect of low energy ion irradiation, and a single crystal film without dense crystal defects can be obtained. In this example, a single crystal having fewer defects was obtained when the step was in the range of 0.5 to 5.0 nm.
  • An insulating film T a 2 0 5 is formed over the single crystal silicon film 1 0 3, followed by A 1 0. 5 // After m formed, performs patterning of the gate electrode, the putter training source 'drain
  • the source and drain were formed by ion implantation, and a MOS transistor was prototyped.
  • the source / drain regions were formed by ion implantation in a self-aligned manner using the A1 gate electrode as a mask.
  • the annealing of the ion-implanted layer was performed at a low temperature of 450 ° C.
  • the ion implantation apparatus, 1 0 has a higher degree of vacuum than one 9 T orr, using ultra clean ion implantation apparatus which is designed to contamination with spa Ttaringu chamber metal material by the ion beam is sufficiently low.
  • Figure 4 shows the relationship between drain current and drain voltage normalized by the gate length L and gate width W.
  • the transistor of the present invention S i 0 2 to show that can flow is indeed about seven times the current than the conventional one used in a gate oxide film.
  • This has a dielectric constant of gate one Bok voltage corresponds with what is T a 2 0 5 of the present invention is about 7 times the 3.9 of S i 0 2.
  • the dielectric constant is increased about 7 times, and the gate capacitance per unit area is increased about 7 times, so that the channel carrier concentration that can be induced with the same voltage is also increased about 7 times, and the current that can flow is also increased. That was about a seven-fold increase.
  • Figure 5 shows the results of comparison of the signal amplitude attenuation when a high-frequency signal is input from one end of the gate electrode between the conventional polycrystalline silicon electrode and the A1 electrode.
  • the signal amplitude is significantly attenuated, whereas in the case of the A1 electrode, it is not so much attenuated. Therefore, by using the A1 electrode, it was possible to drive the entire gate width.
  • Figure 6 shows the degradation of the pulse waveform propagating over the wiring provided on the metal substrate via the insulating film at room temperature. Attenuation of the signal waveform generated on a silicon substrate hardly occurs when a metal substrate is used. That is, by providing the metal wiring on the metal substrate with the insulating film interposed therebetween, the electric field component directed in the signal propagation direction is eliminated, and only the component perpendicular to the signal propagation direction is provided, thereby avoiding waveform attenuation.
  • the MOSFET having a channel length of 0.25 m or less, and the thickness of Si is set to 0.06 / m, thereby achieving an ultra-high speed with a gate delay time of 20 ps or less. Operation has been confirmed.
  • FIG. 7 shows a second embodiment of the present invention.
  • FIG. 7A is a sectional view of a semiconductor device according to the present invention. Between the silicon thin film 2 0 1 and T a 2 0 5 film 2 0 2 Ru first gate one gate insulating film der, S I_ ⁇ 2 film 2 0 3 which is formed by oxidizing the substrate S i is ⁇ Has been entered.
  • the SiO 2 film 203 was formed in an oxygen atmosphere at 300 ° C. Then a metal T a using two-frequency excitation plasma processing apparatus of FIG. 2, deposited by bias sputtering evening method, a T a 2 0 5 film 2 0 2 performs continuous direct oxidation without breaking vacuum Formed. Otherwise, the procedure of Example 1 was repeated to fabricate a CMOS Impa overnight.
  • the interface between the silicon thin film and the gate insulator corresponds to a channel portion through which current flows
  • the interface characteristics affect the device characteristics of the semiconductor device. For example, interface If the level density is large, the carriers in the channel will be scattered and the mobility will decrease. A decrease in mobility leads to a decrease in current drive capability. Therefore, the interface state density must be kept as low as possible.
  • the thickness of the S i 0 2 film 2 0 3 is increased, T a 2 0 5 film 2 0 determined by the series combined capacitance of a 2 gate one preparative capacity is reduced, the high dielectric gate Ichito insulating film since the effect resulting in one such small, the thickness of the S i 0 9 film 2 0 3 has to be thinner than T a 2 0 5 film 2 0 2 as a first gate insulating film.
  • FIG. 8 shows a third embodiment of the present invention.
  • Figure 8 (a) shows a cross-sectional view of the gate electrode.
  • 3 0 1 drain, 3 0 2 A 1 gate electrode, 3 0 3 shows a T a n O c.
  • the surface of the A1 gate electrode was post-oxidized by anodization.
  • the gate electrode end portion 3 0 4 bites oxide A 1 2 0 3 of A 1 occurs, the gate insulating film thickness of this portion was found to be thicker than the flat portion 3 0 5 .
  • FIG. 8 (b) shows the relationship between the thickness of the oxide film formed by the anodic oxidation method and the breakdown voltage of the gate insulating film.
  • the withstand voltage of the gate insulating film is about 4 ⁇ cm. ing.
  • Post-oxidation film 5 nm, and the improvement of the withstand voltage was almost the same thickness as gate insulating film T a 2 0 5 is saturated. Breakdown voltage at this time, about 5. 5 MV / cm can be said to be T a 2 0 5 of the intrinsic breakdown voltage used here. In other words, it indicates that the electric field concentration effect (edge effect) at the gate electrode edge can be completely prevented.
  • the first gate insulating film (second insulating film) was used T a Ri O c as 3 0 3, A 1 2 0 . Needless to say, this may be the case. Further, the post-oxidation film, the A 1 gate one Bok electrode was used A 1 2 0 3 anodized, the gate electrode end portion Any other insulating film can be used as long as it can increase the thickness of the insulating film.
  • FIG. 9 shows a fourth embodiment of the present invention.
  • the LDD structure is formed only in the drain portion.
  • FIG. 1 One example of realizing this structure is shown in FIG. First, a resist layer having an opening only in the drain region is formed by lithography. Next, an oxide film is formed only in the opened drain region, and a side wall is formed only in the drain region by isotropic mode reactive ion etching. The resist is stripped and source Z drain ion implantation is performed.
  • Figure 11 shows the drain current-voltage characteristics normalized by the gate length L and the gate width W. It can be seen that at the same drain voltage, the transistor having the LDD structure only in the drain region according to the present invention can flow almost twice as much current as the transistor having the conventional LDD structure. This is because the transistor of the present invention does not have the parasitic resistance in the low-concentration layer in the source region, which was present in the conventional LDD structure, so that there is no voltage drop in the source region and high current driving capability can be obtained. It shows that. As for the withstand voltage, almost the same result as the conventional LDD structure was obtained.
  • the parasitic resistance in the source region is reduced, and the electric field relaxation effect near the drain is sufficiently provided to achieve high reliability and high current driving capability. Can be realized.
  • FIG. 12 shows a fifth embodiment of the present invention.
  • a CMOS configuration in which the source 1203 of the n-type MOS transistor is connected to the Cu substrate 1201 directly below, and the source 1202 of the p-type MOS transistor is connected to the Cu wiring 1204 directly above
  • An inverter circuit was prototyped. The other detailed description is the same as in the first embodiment, and will not be repeated.
  • the Cu substrate 1 201 is grounded, and the Cu wiring 1204 is connected to the power supply voltage. In this case, the area of the Cu wiring 1204 was set to 2/3 of the chip area.
  • FIG. 13 shows the output voltage of the switching operation of the CMOS inverter in this embodiment. 3 shows a pressure waveform.
  • the transistor of the present invention obtains an almost ideal output waveform as compared with the conventional one shown by the dotted line in the source wiring diagram 9. This is because, in the conventional transistor, the parasitic resistance of the source wiring cannot be ignored, and the effective current driving capability is reduced.
  • the parasitic resistance of the source wiring This corresponds to the fact that the parasitic inductance is negligible and high current drive capability is realized. That is, with the transistor of the present invention, high current driving capability was achieved, and the delay time of the switching operation was successfully reduced as much as possible.
  • FIG. 14 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention. Grooves through which water flows are made in the metal substrate. At this time, the flow rate of water is 6 mZ sec, the number of grooves is 200 in a 2 x 2 cm chip, and the size of the grooves is 5 // m square.
  • FIG. 15 shows the relationship between power consumption and temperature rise measured by an IC chip having an area of 2>: 2 cm manufactured using the semiconductor device of this example.
  • the power consumption is 1-0 W
  • the temperature rise of the conventional IC chip is 200 ° C
  • the temperature rise of the IC chip incorporating the semiconductor device of the present invention is 25 ° C. ing.
  • the thermal noise level that increases in proportion to the temperature rise can be kept low, and an ultra-high-speed operation and a highly accurate switching operation can be realized.
  • performance degradation such as a change in transistor threshold and a decrease in mobility due to a rise in temperature was also minimized.
  • a semiconductor device is provided with a first conductive type first semiconductor region on a metal substrate via a first insulating film, and a second conductive type second semiconductor region is provided in the first semiconductor region.
  • One source and drain region is formed, and the first source and drain region is further formed.
  • a structure in which the first metal gate electrode is formed on the region separating the first and second insulating films via the second insulating film makes it possible to provide a semiconductor device having a large current driving capability and capable of high-speed operation .
  • the interface state density of the semiconductor layer can be reduced, and the current driving capability can be further enhanced.
  • the withstand voltage of the gate insulating film can be further improved, and a larger current drive can be performed.
  • high reliability and high current driving capability can be realized by reducing the parasitic resistance in the source region and sufficiently reducing the electric field in the vicinity of the drain.
  • the thermal noise level which increases in proportion to the temperature rise can be kept low, and the switching operation can be realized with ultra-high speed operation and high accuracy.
  • performance degradation such as a change in transistor threshold value and a decrease in mobility due to a rise in temperature can be minimized.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

明細書
半導体装置 .
技術分野
本発明は、 半導体装置に係わり、 特に超高速動作の可能な半導体装置に関す る。 背景技術
現在、 半導体集積回路技術は実に驚くべき速度で進展している。 この驚異的な 進歩は、 素子の微細化に負うところが大きい。 素子の微細化により、 より多くの 素子を 1つのチップ内に集積する事が可能となり、 結果として、 より多くの機能 を実現する事が可能となった。 また、 素子の微細化により高速動作も達成され た。
超高速 L S Iの研究の一貫として、 これまで微細 CMOS、 B i CMOS、 へ テロバイポーラ、 GaA s、 ジョセフソン素子等の様々なデバイスの研究が展開 されてきた。 しかしながら、 室温動作で且つ超高集積化の要求が強く、 今後の半 導体集積回路技術として、 シリコンベースの技術が一層期待されている。 さら に、 微細化に伴う電源電圧の低下による論理振幅の減少及び製造工程の簡略化を 考慮すると、 B i CMOSも上記要求を満たさなくなり、 回路動作の対称性に優 れ、 雑音余裕を大きくとれる CMOSがシステムの信頼性を確保する上で不可欠 となる。
しかしながら、 従来の CMOSでは、 クロック周波数に比例して消費電力、 す なわち発熱が増大し、 熱雑音レベルが上昇してしまうという問題があり、 さらに ラツチアップ現象の問題もある。
回路の高速動作に伴う、 消費電力の増加は、 チップ内温度の上昇につながり、 信頼度と動作性能の劣化につながる問題である。 回路の熱抵抗を R t rc/
W) 、 消費電力を P (W) 、 温度上昇を ΔΤ (°C) とすると、 AT = R t · Pの 関係がある。 ΔΤを回路の許容温度上昇とすれば、 R tの小さいものほど Pを大 きくでき、 高速動作を可能とする。 つまり、 回路の高速動作に於いては、 回路の 熱抵抗をできるだけ小さく しなければならない。
微細化するにつれて MO S F E Tの電流駆動能力が大きくなる事は、 周知の事 実である。 MOS FE Tの飽和領域での電流電圧の関係式を式 （1) に示す。
I 2
D CW/2 L) ' ½ · VTH" (1) 但し、 ox = (£ £0) /dox
ここで
W： ゲ一ト幅
L ： ゲ—ト長
： チヤネル移動度
cox：単位面積あたりのゲート絶緣膜容量
vG：ゲ—ト電圧
V TH
r：ゲート絶縁膜の比誘電率
£ 0：真空の誘電率
dQX： ゲ—ト酸化膜の膜厚
今、 デバイス寸法を 1 ひ ( α > 1 ) にスケールダウンすると仮定する。 ゲー 卜幅 W、 ゲート長 Lが共に 1 ひに縮小されたとしても、 駆動できるドレイン電 流 IDは変わらない。 一方、 ゲート絶縁膜の膜厚 が l/αに縮小されたとす ると、 ゲート絶縁膜容量 cQXがひ倍になり、 駆動できるドレイン電流 iDはひ倍 に大きくなる。 さらに、 このトランジスタが駆動する負荷容量 （通常ゲート容 量） は C()X · L · Wで表されるがこの値は 1 /ひに減少する。 したがって負荷容 量を充放電す 2i
るのに必要な時間は 1/ひ 倍に短縮される。 このように、 微細化 に伴う素子の電流駆動能力の向上と負荷容量の減少により、 高速化が達成され る。
しかしながら、 ここにきて製造装置または原理的な限界等により微細化への展 開のスピードは鈍り始めている。 例えばゲ一卜長 L等の平面的寸法は、 光による パターン形成の理論的限界である 0. 5~0. 2〃mに達している。 X線や電子 線等の利用し、 0. 1 /m以下の寸法を形成しょうとする試みがなされている が、 現在開発段階である。
また、 ゲ一卜絶縁膜としては、 通常シリコンの熱酸化膜 S i o2が用いられて いる力、'、 現在、 その膜厚は 5 n mまで薄くなり、 限界に近づいている。 即ち、 ゲ一ト絶縁膜に関しては、 現状のままだと 3 n m程度まで薄くなると直接トンネ ル現象より電流が流れ、 絶縁膜として機能しなくなってしまう。 つまり絶縁膜に 関しては、 原理的にこれ以上薄くすることのできない限界に達しているといえ る。 したがって、 ゲート絶縁膜の薄膜化による電流駆動能力の向上は、 極めて困 難な状況にある。
一方、 1チップ当たりの機能のさらなる向上の要求から、 チップの大きさは、 素子の微細化とは裏腹に、 段々大きくなつてきている。 それに伴い、 各機能プロ ックをつなぐ配線の長さが長くなつてきている。 その結果、 このような配線を駆 動するトランジスタからみれば、 微細化とともに、 駆動すべき負担が小さくなる どころか逆に大きくなり、 素子の電流駆動能力の向上が一層要求されることにな る。
以上のように大きな負荷を駆動するためのトランジスタは、 極めて大きな電流 駆動能力が要求され、 式 （1 ) が示すように、 チャネル幅 Wは数 1 0 /z mから数 1 0 0 / mの大きな値とすることが要求される。 特に、 外部回路への出力回路へ の出力段に用いるトランジスタは、 非常に大きなチャネル幅 Wを持ったものが必 要となる。
従来のトランジスタの構造を図 1 6に示す。 ここで、 （a ) は平面図、 （b ) は A— A' に沿った断面図、 （c ) は （a ) 及び （b ) の等価回路である。 図において、 1 6 0 1は n +多結晶シリ コンで形成されたゲー ト電極、
1 6 0 2、 1 6 0 3はそれぞれ、 ソース、 ドレイン、 1 6 0 4は S i 02で形成 されたゲート絶縁膜、 1 6 0 5はフィールド酸化膜である。
このような トランジスタは、 図 1 6 ( c ) で示すように、 ゲー ト電極自身が
R C分布定数等価回路となつており、 ゲ—卜の一端 1 6 0 6から他端 1 6 0 7に 信号が伝搬するのに有限の時間がかかる。
次に、 図 1 7に、 トランジスタの等価回路図を示す。 ソースとグラン ドレベル を接続する配線長が長くなると、 寄生抵抗 R eと寄生ィンダクタンス L eが無視で
S きなくなる。 ソ一ス配線での電圧降下は寄生抵抗と電流の積と、 寄生ィンダク夕 ンスと電流の時間微分の積の和で決まる。 特に、 トランジスタを高速で動作させ ようとすると、 電流の時間微分の項が大きくなり、 寄生インダクタンスが電圧降 下に大きぐ関与してくる。 また、 電源ラインとソースを接続する配線場合も、 同 様に寄生抵抗 ·寄生ィンダクタンスの問題が現れてくる。
トランジスタを超高速で動作させるには、 ソース配線の寄生抵抗と寄生ィンダ クタンスが半導体デバイスの高集積化 ·超高速化に、 大きな問題となっていた。 図 1 8は、 図 1 6のトランジスタのゲー卜の一端から高周波信号を印加した場 合に、 信号振幅とその位置との関係を示したグラフである。 信号がゲート電極を 伝搬するにしたがい、 その電圧振幅が減衰する様子を示している。 この様に、 ゲ一卜電極の抵抗が大きくなると、 高周波成分が減衰してしまい、 ゲート幅 Wを 大きく しても、 全体にわたって有効に使うことができなくなる。
また、 図 1 9に、 配線上を 1 mm， 2 mm, 3 mm, 4 mm伝搬した時の信号 の減衰を示す。 図が示すように超高速信号が配線上を伝搬すると、 信号の伝搬方 向を向いた電界成分によりシリコン基板内で電力消費が生じ、 著しい波形の減衰 が起こってしま.う。 このように従来のトランジスタでは配線を伝搬する高速信号 の波形が崩れ、 高速動作の大きな障壁となつていた。
また、 微細化に伴うデバイス特性の劣化の要因の一つとして挙げられる、 ドレ ィン近傍の高電界に対する対策として、 一般に用いられている L D D構造の形成 方法の一例を図 2 0に示す。 ポリシリコンゲートをマスクにして、 比較的低濃度 (例えば 1 X 1 0 13 c m一2) の ι のイオン注入を行った後、 C V D S i〇2膜を 堆積させる。 その後、 等方性モードの反応性イオンエッチングにより、 サイ ドウ オールを形成し、 ソース Zドレインイオン注入を行う。 この構造では、 ドレイン 近傍の電界緩和の効果と n—層の寄生抵抗による電流駆動能力の低下のトレード オフの関係が存在していた。
以上述べたように、 デバイスのより一層の高速化、 高集積化には、 電流駆動能 力のより大きなトランジスタが'必要とされるが、 従来のトランジスタでは、 例え ばゲート絶縁膜 （S i o2) を薄くすると絶縁膜の直接トンネル電流で使えなく なる。 また大電流駆動用のゲ一ト幅 Wの大きなトランジスタを用いた場合には、 トランジスタが端から端までオンするのに有限の時間がかかり、 また、 配線を伝 搬する高速信号の波形が崩れるという問題がある。
以上の状況に鑑み、 本発明は電力駆動能力が大きく、 高速動作を可能とする半 導体装置を提供することを目的とする。 発明の開示
本発明の半導体装置は、 金属基板上に第 1の絶縁膜を介して、 第 1導電型の第 1の半導体領域が設けられ、 該第 1の半導体領域内に第 2導電型の第 1のソース 及びドレイン領域が形成され、 更に該第 1のソース及びドレイン領域を隔てる領 域上に第 2の絶緣膜を介して第 1の金属ゲ一ト電極が形成されていることを特徴 とする。
本発明の好ましい形態は、 前記第 2の絶縁膜の比誘電率は 8以上であり、 その 膜厚 t jが下記式 （2 ) を満足する半導体装置である。
t j ( n m) 3 x ( ε r ε Si02) ( 2 ) 但し、 £ r：前記第 2の絶縁膜の比誘電率
£ Si02： シリコン酸化膜 S i 02の比誘電率
また、 本発明の好ましい形態は、 前記第 2絶縁膜は、 比誘電率が 8以上の絶縁 膜と、 前記半導体領域を酸化することにより形成され、 膜厚が該比誘電率が 8以 上の絶縁膜の膜厚より小さい酸化膜との積層構造をとる半導体装置である。 更に本発明の好ましい形態は、 前記第 2の絶縁膜は、 前記金属ゲート電極端部 で厚くなつていることであり、 また、 前記第 1の金属ゲート電極を酸化し、 該金 属ゲー卜電極の端部と前記第 2の絶緣膜との間に、 該金属ゲ—卜を構成する金属 の酸化物を形成した半導体装置である。
本発明の更に好ましい.形態は、 前記第 1の半導体領域の膜厚は、 0 . 0 1〜 0 . 1〃 mであり、 前記ソース ' ドレイン領域の間隔は 0 . 2 5 β m以下である 半導体装置である。
本発明において、 前記第 1の絶縁膜は、 周期的な段差を有するのが好ましい。 さらに、 本発明の好ましい形態は、 前記第 1の絶縁膜、 第 1の半導体領域、 及 び第 2の絶縁膜の内少なくとも 1つは、 2周波励起スパッタ法で形成される半導 体装置である。
また更に本発明の好ましい形態は、 前記金属基板上に前記第 1の絶縁膜を介し て、 第 2導電型の第 2の半導体領域が形成され、 該第 2の半導体領域内に第 1導 電型の第 2のソース ' ドレイン領域が設けられ、 該第 2のソース ' ドレイン領域 を隔てる領域上に前記第 2の絶縁膜を介して前記第 2の金属ゲー卜電極が形成さ れ、 前記第 1の金属ゲ一ト電極と接繞されている半導体装置である。
更に本発明の好ましい形態は、 前記第 1のドレイン領域の、 第 1導電型の第 1 の半導体領域に隣接する部分における不純物濃度が、 前記第 1のソース領域の不 純物濃度より低いことを特徴とする半導体装置である。
また、 本発明において、 前記第 1のソース領域が、 金属配線により、 前記金属 基板に接続されていることが好ましい。
さらに本発明は、 前記第 2のソース領域が、 金属配線により、 前記第 2のソー ス領域より上部に、 前記金属配線幅より大きな金属板に接続されていると好まし く、 また、 前記金属基板と前記金属板の内少なくとも 1つに、 流体が流れる機構 を具備していることが好ましい。 作用
本発明においては、 金属基板上に第 1の絶緣膜を介して薄層の半導体層を形成 することにより、 シリコン基板を用いた場合に発生する信号波形の減衰を抑える ことができる。 つまり、 金属配線を絶縁膜を介して金属基板に設ける事により、 信号の伝搬方向を向いた電界成分が無くなり、 伝搬方向に垂直な成分のみとなり 波形の減衰が回避される。
また、 本発明の半導体領域の厚さ及びチャネル長は、 それぞれ 0 . 0 1〜 0 . 1〃 m、 及び 0 . 2 5〃 mが好ましく、 この範囲で、 信号波形の減衰を一層 抑制でき、 またゲート遅延時間を小さくすることが可能となり、 例えば 2 0 p s 以下の超高速動作が実現可能である。
なお、 本発明において、 金属基板は導電率の大きな導電性材料であればかまわ ないし、 基板の下に他の物質が存在していてもかまわない。 第 1の絶縁膜は熱伝 導率の大きい材料であれば良い。 また、 半導体膜としてシリコンの他、 例えばダ ィャモン ド、 S i Cのようなワイ ドギヤプ半導体も用いることができる。
本発明の半導体装置では、 第 2の絶縁膜として、 比誘電率が 8以上のものが用 いられる。 例えば、 比誘電率 2 5の T a。05膜が好適に用いられる。 これにより S i 02をゲ—ト酸化膜に用いた従来のものよりも実に約 7倍以上の電流が流す ことができる。 言い換えれば、 駆動電流を据え置くと、 従来の S i 02を用いた トランジスタのゲート面積に比べ、 約 1 /7に微細化が実現できる。 このよう に、 従来の S i o2をゲ一ト酸化膜に用いたトランジスタにおいて実現不可能な 高電流駆動能力が、 そして極限微細化が本発明により実現可能となる。
このように、 単位面積当たりのゲ一ト容量を大きくすれば、 トランジスタの電 流駆動能力を大きくする事ができる。 誘電率の大きい絶縁膜を用いる事は、 等価 的に S i o2の膜厚を薄くする事である。 そこで誘電率の大きい絶縁膜を用いた 場合の等価的酸化膜厚 （S i o2換算） t' を定義する。
t' = (nm) X (ss /er) (3) 但し、 t i :ゲー卜絶縁膜の膜厚
£„ :前記第 1の絶縁膜の比誘電率
ε oi0n： シリコン酸化膜の比誘電率
t ' 、 3 nmであれば、 S i 02ゲート酸化膜を用いたトランジスタでは実現 不可能な高電流駆動能力を持つ事になる。 ゲート酸化膜厚が、 式 2を満足してい れば、 従来の半導体装置では実現不可能な高電流駆動能力が実現できる。
また、 ゲート絶縁膜の比誘電率が 8以上であれば、 3 nm膜厚の S i〇2を用 いた従来のトランジスタと同電流を流すのに、 ゲート酸化膜の厚さは、 6 nm以 上でよい。 直接トンネル現象によるリーク電流は、 膜厚に対して指数関数的に減 少するため、 6 nm以上のゲート絶縁膜は、 直接トンネル現象によるリーク電流 に対し、 充分大きな余裕を持つ。 従って、 トランジスタの信頼性を向上させる事 が可能となる。
以上の第 2の絶縁膜と して具体的には、 例えば T a2Oc, T i 02, A 190。等が挙げられる。 これらの絶縁膜は金属膜を形成後酸化しても、 直接酸 化膜を形成してもよい。
また、 本発明において、 前記第 2絶縁膜は、 比誘電率が 8以上の絶縁膜と、 前 記半導体の酸化膜との積層構造とするのが好ましい。 半導体の酸化膜上に比誘電 率の大きい積層することにより、 半導体の界面準位密度を低減でき、 より大電流 を駆動することが可能となる。 ただし、 酸化膜の膜厚は、 比誘電率が 8以上の絶 縁膜の膜厚より小さくする必要がある。
更に金属ゲ一卜電極の端部下の絶縁膜は、 中央部分より厚くするのが好まし い。 これにより、 電圧集中効果を防止し、 より耐圧を高くすることができる。 本発明では、 ゲー卜電極として比抵抗の小さな金属を用いる。 例えば A 1を用 いることにより信号振幅減衰を大きく抑えることができる。 したがって、 A 1電 極を用いる事によって、 ゲ一ト幅全体にわたって駆動する事が可能となる。 本発明において、 第 1の絶縁膜の表面に、 シリコンの成長核となるオングスト ローム精度の段差を設けてある。 段差の周期と形状を選択することにより、 シリ コン結晶粒の面内回転方向をそろえる事が可能となり、 より高品質なシリコン単 結晶が得られる。 即ち、 第 1の絶縁膜上に回転方向のそろったシリコン膜が 1層 表面を覆うと、 その後のシリコン原子は下地の情報を得て堆積するため、 単結晶 シリコン層が形成される。 この時のシリコン原子は低エネルギーイオン照射の効 果により、 最適なマイグレーションエネルギーが与えられ、 緻密な結晶欠陥の無 い単結晶膜を得ることができる。 上記段差としては、 0 . 5 ~ 5 . O n mでこれ を 0 . 2〜5 . 0 // m周期で配することで一層高品質なシリコン結晶を形成する ことが可能となる。 第 1の絶縁膜の材質としては、 熱伝導率の高いものが好まし く、 特に A 1 Nが好ましい。 金属基板上に熱伝導率の高い A 1 Nを用いることに より、 トランジスタで発生した熱を即座に外部に放出し、 その結果熱雑音レベル を下げ、 回路動作の信頼性を向上させることができる。
本発明の第 1及び第 2絶縁膜、 半導体膜の成膜には、 種々の真空成膜方法を用 いることができる力、 膜の緻密性、 単結晶性から、 特に 2周波励起プラズマプロ セス装置が好適に用いられる。
さらに本発明において、 回路形式として C M O S構造をとるのが好ましい、 こ れにより、 電源電圧低下に対しても雑音余裕が大きくなる。 また、 C M O Sでの 超高速動作により発生する熱は、 前述したように金属基板上に設けた熱伝導率の 高い A 1 Nの絶縁膜、 金属基板を介して即座に外部に放出させる。 こう して、 理 論限界の雑音である熱雑音レベル下げ、 回路動作の信頼性を向上させている。 こ のような構造を持って、 トランジスタ、 配線を設計する事により、 クロックレー 卜が 1 G H zを越える高速動作に対応可能となる。
図面の簡単な説明
図 1は、 実施例 1を示す半導体装置の概略断面図。
図 2は、 二周波励起プラズマプロセス装置の概略図。
図 3 ( a ) 及び図 3 (b ) は、 単結晶シリコン層を成長させる種々の絶縁膜表 図 4は、 実施例 1に係わるトランジスタの、 ゲート長 Lとゲート幅 Wで規格化 したドレイン電流とドレイン電圧の関係を示すグラフ。
図 5は、 ゲート一端から高周波信号を入力した場合の、 信号振幅の減衰の様子 を示すグラフ。
図 6は、 常温で本発明の金属基板上に絶縁膜を介して設けられた配線上を伝搬 するパルス波形の劣化を示すグラフ。
図 7は、 実施例 2に係わり、 a ) は半導体装置の概略断面図であり、 （b ) は S i o 2の有無による界面準位の差異を示すグラフ。
図 8は、 実施例 3に係わり、 （a ) は半導体装置のゲート電極端部の概略断面 図であり、 （b ) は陽極酸化法により形成した後酸化膜厚とゲート絶縁膜耐性の 関係を示すグラフ。
図 9は、 本発明の第 4の実施例の半導体装置の概略断面図である。
図 1 0は、 図 9の半導体装置の作製手順を示す概略断面図である。
図 1 1は、 ゲート長 Lとゲート幅 Wで規格化したドレイン電流電圧特性を示す 図である。
図 1 2は、 本発明の第 5の実施例の半導体装置の概略断面図である。
図 1 3は、 本実施例の CMO Sインバー夕のスイッチング動作の出力電圧波形 を示す図である。
図 1 4は、 本発明の第 6の実施例を示す半導体装置の概略断面図である。 図 1 5は、 本実施例の半導体装置を用いて作製した 2 X 2 c mの面積を持つ I Cチップにより計測した消費電力と温度上昇の関係を示すグラフである。 図 16は、 従来の半導体装置の概略図であり、 （a) は平面図、 （b) は断面 図、 （c) は等価回路図。
図 17は、 従来のトランジスタの等価回路図である。
図 18は、 図 16の装置における、 ゲートー端から高周波信号を入力した場合 の、 信号振幅の減衰の様子を示したグラフ。
図 19は、 常温での従来のシリコン基板上に絶縁膜を介して設けられた配線上 を伝搬するパルス波形の劣化を示すグラフ。
図 20は、 従来の LDD構造の形成方法の一例を示す図である。
(符号の説明）
101 Cu基板、
102 A 1 N絶縁膜、
103 単結晶シリ コン層、
104 ゲート酸化膜、
105 ゲート電極、
106 A 1配線、
107 二周波励起プラズマプロセスチャンバ、
108 ターゲッ ト、
109 試料、
1 10 ガス導入口、
1 1 1 真空排気系、
1 12 RF電極、
1 13 マツチング回路、
1 14 シールド、
201 シリコン薄膜、
202 Ta 2 O r膜、
203 S i〇 9膜、
301 ドレイン、
302 A 1ゲー ト電極、
303 T a 90 Γ . 3 0 ゲ—卜電極端部、
3 0 5 平坦部分。 発明を実施するための最良の形態
(実施例 1 )
図 1は、 本発明の第 1の実施例を示す半導体装置の断面図である。 本実施例で は、 C u基板 1 0 1上に、 A 1 N (熱伝導率： 1 8 OW/mK) 絶縁膜 （第 1の 絶縁膜） 1 0 2を形成し、 この上に単結晶シリコン層 1 0 3を堆積し CMOS構 成インバータ回路を作製した。 ゲート酸化膜 （第 2の絶縁膜） 1 04は、 厚さ 5 nmの T a20「 （比誘電率： 2 5) であり、 ゲー卜電極 1 0 5は A 1で構成さ れている。 またソース及びドレイン領域とゲ一ト電極と接する A 1配線 1 0 6は 絶縁膜を介して他の半導体領域と絶縁されている。
絶縁膜 1 0 2、 単結晶シリコン層 1 0 3、 ゲー卜酸化膜 1 04、 ゲート電極 1 0 5は、 順次二周波励起プラズマプロセス装置を用いて堆積した。 図 2に、 二 周波励起プラズマプロセス装置の概略図を示す。 本装置は、 チャンバ 1 07の内 部に夕ーゲッ 卜 1 0 8とそれと平行におかれた試料取り付け部を有し、 ガス導入 口 1 1 ◦と真空排気系 1 1 1が設けられている。 また、 プラズマ放電に用いる RF電源 1 1 2は、 ターゲッ ト 1 0 8と試料 1 0 9にそれぞれマッチング回路 1 1 3を介して独立に結合され、 試料 1 0 9の自己バイアスを制御することがで きる。 また、 電極を囲むようにシールド 1 1 4を設け、 外部からバイアスをかけ る事でシールドの電位が制御可能となっている。 真空排気系 1 1 1は、 オイルフ リーの磁気浮上型ターボ分子ポンプとドライポンプで構成され、 チャンバ 1 07 の到達真空度は 1 0_1G台の超高真空を達成している。 超高純度のアルゴンガス はガス導入口 1 1 0力、ら供給される。
まず、 C u基板上に第 1の絶縁膜として、 A 1 N膜を 200 nm形成し、 ゥェ ッ トエッチングにより種々の高さ （0. 5〜 1 1. 4 nm) の 2 X 2 mの凸部 が 1 mのギヤップで周期的に並ぶ段差を形成した。 A 1 N膜の表面像を図 3に 示す。 原子オーダーの段差の形状観察には、 超高純度ガス及び超高真空中で観察 可能な高解像度原子間力顕微鏡を用いた。 次に、 結晶シリ コンを 0 · 0 1〜0 · 1 形成した。 得られた結晶シリコン 膜は、 緻密で結晶欠陥の無い単結晶膜であった。
これは、 以上の段差を形成することにより、 まず絶縁膜上に回転方向のそろつ たシリコン膜が 1層表面を覆い、 その後のシリコン原子は下地の情報を得て堆積 するため、 単結晶シリ コン層が形成されると考えられる。 この時のシリコン原子 は低エネルギーイオン照射の効果により、 最適なマイグレーションエネルギーが 与えられ、 緻密な結晶欠陥の無い単結晶膜が得られるものと考えられる。 本実施 例では、 段差が 0 . 5〜5 . 0 n mの範囲で一層欠陥の少ない単結晶が得られ た。
以上の単結晶シリコン膜 1 0 3に T a 205の絶縁膜を形成し、 続いて A 1を 0 . 5 // m形成した後、 ゲート電極のパターニング、 ソース ' ドレインのパター ニングを行い、 イオン注入によりソース ' ドレインを形成して、 M O S型トラン ジス夕を試作した。 なお、 本実施例では、 イオン注入によるソース/ドレイン領 域の形成を A 1ゲート電極をマスクとし、 自己整合的に行った。 イオン注入層の ァニールは、 4 5 0 °Cの低温で行った。 また、 イオン注入装置は、 1 0一 9 T o r rより高い真空度をもち、 イオンビームによるチャンバ金属材料のスパ ッタリングによる汚染が充分低くなるよう設計されたウルトラクリーン化イオン 注入装置を用いた。
図 4は、 ゲート長 Lとゲート幅 Wで規格化したドレイン電流と ドレイン電圧の 関係を示している。 同一の電圧印加条件に対して、 本発明のトランジスタは、 S i 02をゲート酸化膜に用いた従来のものよりも実に約 7倍の電流が流せる事 がわかる。 これは、 ゲ一卜電圧の誘電率が S i 02の 3 . 9に対して本発明の T a 205は約 7倍になっている事と対応する。 つまり、 誘電率が約 7倍になり、 単位面積当たりのゲ一ト容量が約 7倍になったので、 同一電圧で誘起する事ので きるチャネルキヤリァ濃度も約 7倍になり、 流せる電流も約 7倍になったのであ る。 言い換えれば、 駆動電流を据え置くと、 従来の S i o2を用いたトランジス 夕のゲート面積に比べ、 約 1 / 7に微細化が実現できる。 これこそ最も超高性能 化を指向したデバイス寸法の極限微細化に適した選択である。 来の S i o2の ゲート酸化膜では、 3 n m以下の膜厚になると、 直接トンネル電流と呼ばれる リーク電流が生じる事が知られている。 従って、 ゲー ト酸化膜において S i o2を用いた従来の半導体装置においては、 超高性能デバイスの為の極限微 細化に支障をもたらしている。 逆に言えば、 従来の s i o2をゲート酸化膜に用 いたトランジスタにおいて実現不可能な高電流駆動能力が、 そして極限微細化が 本発明により実現できる事を示している。
図 5に、 ゲート電極の一端から高周波信号を入力した場合の、 信号振幅の減衰 の様子を、 従来の多結晶シリコン電極と A 1電極の場合で比較した結果を示す。 抵抗の大きい多結晶シリコン電極の場合は信号振幅が著しく減衰しているのに対 し、 A 1電極の場合は余り減衰しない。 したがって、 A 1電極を用いる事によつ て、 ゲート幅全体にわたって駆動する事が可能となった。
図 6は常温での金属基板上に絶縁膜を介して設けられた配線上を伝搬するパル ス波形の劣化を示す。 シリコン基板で発生する信号波形の減衰は、 金属基板を用 いるとほとんど起こらない。 つまり、 金属配線を絶縁膜を介して金属基板に設け る事により、 信号の伝搬方向を向いた電界成分が無くなり、 伝搬方向に垂直な成 分のみとなり波形の減衰が回避される。
また、 本実施例において、 0. 2 5 m以下のチャネル長を持つ M O S F E T で、 S iの厚さを 0 . 0 6 / mとすることにより、 ゲート遅延時間が 2 0 p s以 下の超高速動作が確認された。
(実施例 2 )
図 7は、 本発明の第 2の実施例を示すものである。 図 7 ( a ) は、 本発明に係 わる半導体装置の断面図を示す。 シリコン薄膜 2 0 1と第 1のゲ一ト絶縁膜であ る T a 205膜 2 0 2との間に、 基板 S iを酸化して形成した S i〇2膜 2 0 3が 揷入されている。
S i 02膜 2 0 3の形成は、 3 0 0 °Cの酸素雰囲気で行った。 続いて金属 T a を図 2の 2周波励起プラズマプロセス装置を用い、 バイアススパッ夕法で成膜 し、 真空を破ることなく連続的に直接酸化を行って T a 205膜 2 0 2を形成し た。 その他は実施例 1と同様にして、 C M O Sインパ'一夕を作製した。
シリコン薄膜とゲ一卜絶縁体の界面は、 電流が流れるチャネル部分にあたる 為、 その界面特性は、 半導体装置のデバイス特性に影響を与える。 例えば、 界面 準位密度が大きいとチャネル中のキヤリャは散乱を受けてしまい、 移動度が減少 する。 移動度の減少は、 電流駆動能力の低下につながる。 従って、 界面準位密度 はできるだけ小さく抑えなければならない。
図 7 ( b ) は、 S i 02膜 2 0 3の有無による界面準位密度の差異を示してい る。 S i 02膜無しの場合に比べ、 本実施例の S i 02膜付きの場合は界面準位密 度が小さく （〜5 X 1 O 10 c m—2) なり、 かつばらつきも小さくなつた。
但し、 S i 02膜 2 0 3の膜厚が厚くなると、 T a 205膜 2 0 2との直列合成 容量で決まるゲ一ト容量が小さくなり、 高誘電体ゲ一ト絶縁膜の効果が小さくな つてしまうため、 S i 09膜 2 0 3の膜厚は第 1ゲート絶縁膜である T a 205膜 2 0 2より薄くする必要がある。
(実施例 3 )
図 8は、 本発明の第 3の実施例を示すものである。
図 8 ( a ) にゲー卜電極部の断面図を示す。 本実施例では、 3 0 1はドレイ ン、 3 0 2は A 1 ゲート電極、 3 0 3は T a nOcを示している。 ソース、 ドレイ ンのイオン注入及びァニール後に、 陽極酸化法によって A 1ゲ一ト電極表面を後 酸化した。 後酸化する事により、 ゲート電極端部 3 0 4に A 1の酸化物 A 1 203 の食い込みが生じ、 この部分のゲート絶縁膜厚は平坦部分 3 0 5よりも厚くなる ことが分かった。
図 8 ( b ) に、 陽極酸化法により形成した後酸化膜厚とゲート絶縁膜耐圧の関 係を示した。 後酸化膜厚が 0の場合、 つまり後酸化を行わない場合、 ゲート絶縁 膜の耐圧は、 4 Μλ c m程度であるのに対し、 後酸化を行い膜厚を増やすにし たがって、 耐性が向上している。 後酸化膜が 5 n mとなり、 ゲー ト絶縁膜 T a 205とほぼ同じ膜厚になったところで耐圧の向上は飽和している。 この時の 耐圧、 約 5 . 5 M V / c.mがここで用いた T a 205の真性耐圧といえる。 つま り、 ゲート電極端での電界集中効果 （端効果） を完全に防止できる事を示してい る。
なお、 本実施例において、 第 1のゲート絶縁膜 （第 2の絶縁膜） 3 0 3として T aり Ocを用いたが、 A 1 20。等でも良い事は言うまでもない。 また、 後酸化膜 として、 A 1ゲ一卜電極を陽極酸化した A 1 203を用いたが、 ゲート電極端部で の絶縁膜厚を大きくできる様な絶縁膜、 絶縁膜形成法であれば他のものでも良 い。
(実施例 4)
図 9は、 本発明の第 4の実施例を示すものである。 903、 905はそれぞれ ソースと ドレイン、 904はし00領域、 901は A 1ゲー ト電極、 902は、 T a205膜を示している。 本発明に於いては、 ドレイン部にのみ LDD構造を形 成した。
この構造を実現する一つの例を図 1 0に示す。 まず、 リソグラフイエ程によ り、 ドレイン領域部のみが開口したレジスト層を形成する。 次に開口したドレイ ン領域部のみに酸化膜を形成し、 等方性モードの反応性イオンエッチングによ り、 ドレイン領域部のみにサイ ドウォールを形成する。 レジストを剥離し、 ソ一 ス Zドレインイオン注入を行う。
本例では、 以下の反応式に従い、 液相で、 レジス ト表面には堆積しない選択性 酸化膜堆積が進行することがわかつた。
【化 1】
H2S i F6+2H20 6HF + Si02 (i)
H3B03+4HF BF4 + H30 + 2H20
図 1 1は、 ゲー卜長 Lとゲート幅 Wで規格化したドレイン電流電圧特性を示し ている。 同一のドレイン電圧に於いて、 本発明のドレイン領域のみ LDD構造を 持つトランジスタでは、 従来の L D D構造を持つトランジスタに比べ、 ほぼ 2倍 の電流が流せることがわかる。 これは、 従来の LDD構造では存在したソース領 域の低濃度層での寄生抵抗が、 本発明のトランジスタでは存在しないため、 ソ一 ス領域での電圧降下がなくなり、 高電流駆動能力が得られたことを示している。 また、 耐圧に関しては、 従来の LDD構造とほぼ同等の結果が得られた。
つまり、 本発明のトランジスタでは、 ソ一ス領域での寄生抵抗を低減し、 ドレ ィン近傍での電界緩和効果を充分に持つ事により高信頼性、 かつ高電流駆動能力 が実現できる事を示している。
(実施例 5 )
図 12は、 本発明の第 5の実施例を示す。 本実施例では、 n型 MO Sトランジ ス夕のソース 1203が直下の C u基板 1201と接続され、 また p型 MOSト ランジス夕のソース 1202が直上の C u配線 1204と接続された、 CMOS 構成インバータ回路を試作した。 その他の詳細な説明は、 第 1の実施例と同じで あるので省略する。 C u基板 1 20 1は接地されており、 また、 C u配線 1204は、 電源電圧と接続されている。 今回、 この Cu配線 1204の面積 は、 チップ面積の 2ノ 3とした。
NMOSの場合、 細く長いソース配線により寄生抵抗 R と寄生インダクタン ス L。nがある。 ドレイ ンに流れ込む電流を ID、 ゲー ト/ソース間の電圧を VGs, そしてトランジスタの相互コンダクタンスを Gmとすると、 実際に流れる 電流 ID' は、 以下の式で表される。 【数 1】
Figure imgf000018_0001
このように、 MOS 卜ランジス夕のソースに、 抵抗やインダクタンスが接続し ていると、 特に高速で動作する場合、 電圧降下が顕著に現れ、 チャネル部を流れ る電流が小さくなつてしまう。 また、 PMOSの場合も同様である。 酉己線幅が細 く配線長が長い配線に電流を流すと、 寄生抵抗 ·寄生ィンダクタンスの効果が顕 著に現れてくるため、 ソース配線での電圧効果が起こり、 トランジスタの電流駆 動能力が低下する。 従って、 ソース配線はできるだけ短く、 大面積の低抵抗金属 板に接続しなければならな L、。
図 13は、 本実施例に於ける CMOSインバー夕のスイッチング動作の出力電 圧波形を示す。 同一の入力電圧波形に対し、 本発明のトランジスタでは、 ソース 配線図 9の点線に示すようにしている従来のものに比べて、 ほぼ理想的な出力波 形を得ている。 これは、 従来のトランジスタでは、 ソース配線に寄生抵抗 '寄生 イングクタンスが無視できず、 実効電流駆動能力が低下しているのに対し、 本発 明のトランジス夕では、 ソース配線の持つ寄生抵抗 ·寄生インダクタンスが無視 でき、 高電流駆動能力が実現されていることと対応する。 つまり、 本発明のトラ ンジスタにより、 高電流駆動能力が達成され、 スィッチング動作の遅延時間を可 能な限り小さくする事に成功した。
(実施例 6 )
図 1 4は、 本発明の第 6実施例を示す半導体装置の断面図である。 金属基板内 に、 水が流れる溝が作り込まれている。 このとき水の流量は 6 mZ s e c、 溝の 数は 2 x 2 c mチップ内に 2 0 0本、 溝の大きさは 5 // m角である。
その他は、 第 1の実施例と同様に作製した。 尚、 本実施例では、 冷媒として、 水を用いたが、 例えばメチルアルコールやアセトンでもよい。 また、 溝の形状や 構造は、 冷却の効果があればよい。
図 1 5は、 本実施例の半導体装置を用いて作製した 2 >: 2 c mの面積を持つ I Cチップにより計測した消費電力と温度上昇の関係を示している。 消費電力が 1 - 0 Wである時、 従来の I Cチップでは温度上昇が 2 0 0 °Cであるのに対し、 本発明の半導体装置を組み込んだ I Cチップでは温度上昇は 2 5 °Cになってい る。
つまり、 本発明の半導体装置を用いることにより、 温度上昇に比例して大きく なる熱雑音レベルを低く保ち、 超高速度動作で、 高精度なスイッチング動作を実 現できる。 また、 温度上昇に伴う、 トランジスタの閾値の変動や移動度の低下等 の性能劣化についても、 最小限に抑えられた。 産業上の利用可能性
本発明により、 即ち半導体装置を、 金属基板上に第 1の絶縁膜を介して、 第 1 導電型の第 1の半導体領域が設けられ、 該第 1の半導体領域内に第 2導電型の第 1のソース及びドレイン領域が形成され、 更に該第 1のソース及びドレイン領域 を隔てる領域上に第 2の絶緣膜を介して第 1の金属ゲート電極が形成された構成 とすることにより、 電流駆動能力が大きく、 高速動作が可能な半導体装置を提供 することが可能となる。
更に、 請求項 4の発明により、 半導体層の界面準位密度を低減でき、 一層電流 駆動能力を高めることが可能となる。
更には、 請求項 5及び 6の発明により、 ゲート絶縁膜の耐圧を更に向上させる ことができ、 一層大きな電流駆動が可能となる。
更に、 請求項 1 1の発明により、 ソース領域での寄生抵抗を低減し、 ドレイン 近傍での電界緩和効果を充分に持つ事により高信頼性、 かつ高電流駆動能力が実 現できる。
更に、 請求項 1 2及び 1 3の発明により、 高電流駆動能力が達成され、 スイツ チング動作の遅延時間を可能な限り小さくすることができる。
また更に、 請求項 1 4の発明により、 温度上昇に比例して大きくなる熱雑音レ ベルを低く保ち、 超高速度動作で、 高精度なスイッチング動作を実現できる。 ま た、 温度上昇に伴う、 トランジスタの閾値の変動や移動度の低下等の性能劣化に ついても、 最小限に抑えることができる。

Claims

請求の範囲
1 . 金属基板上に第 1の絶縁膜を介して、 第 1導電型の第 1の半導体領域が 設けられ、 該第 1の半導体領域内に第 2導電型の第 1のソース及びドレイン領域 が形成され、 更に該第 1のソース及びドレイン領域を隔てる領域上に第 2の絶縁 膜を介して第 1の金属ゲート電極が形成されていることを特徴とする半導体装 置。
2 . 前記第 1の絶縁膜、 第 1の半導体領域、 及び第 2の絶縁膜の内少なくと も 1つは、 2周波励起スパッタ法で形成されたことを特徴とする請求項 1に記載 の半導体装置。
3 . 前記第 2の絶縁膜の比誘電率は 8以上であり、 その膜厚 t jが下記式 ( 1 ) を満足することを特徴とする請求項 1または 2に記載の半導体装置。
t j ( n m ) \ 3 x ( ε r / £ 0 ^ Q )
但し、 ε r ：前記第 2の絶縁膜の比誘電率
£ S i 02： シリコン酸化膜 S i 0ゥの比誘電率 4 . 前記第 2絶縁膜は、 比誘電率が 8以上の絶緣膜と、 前記半導体領域を酸 化することにより形成され、 膜厚が該比誘電率が 8以上の絶縁膜の膜厚より小さ
C、酸化膜との積層構造をとることを特徴とする請求項 1または 2に記載の半導体
5 . 前記第 2の絶縁膜は、 前記金属ゲート電極端部で厚くなつていることを 特徴とする請求項 1乃至 4のいずれか 1項に記載の半導体装置。
6 . 前記第 1の金属ゲ—ト電極を酸化し、 該金属ゲート電極の端部と前記第 2の絶縁膜との間に、 該金属ゲートを構成する金属の酸化物を形成したことを特 徴とする請求項 1乃至 5のいずれか 1項に記載の半導体装置。
.
7 . 前記第 1の半導体領域の膜厚は、 0 . 0 1〜0 . 1 / mであり、 前記 ソース ' ドレイン領域の間隔は 0 . 2 5 m以下であることを特徴とする請求項 1乃至 6のいずれか 1項に記載の半導体装置。 Ί
8 . 前記第 1のソース ' ドレイン領域は、 前記第 1の金属ゲー ト電極に対し て、 自己整合的に形成されていることを特徴とする請求項 1乃至 7のいずれか 1 項に記載の半導体装置。
9. 前記第 1の絶縁膜は、 周期的な段差を有することを特徵とする請求項 1 乃至 4の t、ずれか 1項に記載の半導体装置。
1 0 . 前記金属基板上に前記第 1の絶縁膜を介して、 第 2導電型の第 2の半 導体領域が形成され、 該第 2の半導体領域内に第 1導電型の第 2のソース · ドレ イン領域が設けられ、 該第 2のソース ' ドレイン領域を隔てる領域上に前記第 2 の絶縁膜を介して前記第 2の金属ゲート電極が形成され、 前記第 1の金属ゲート 電極と接続されていることを特徴とする請求項 1乃至 9のいずれか 1項に記載の
1 1 . 前記第 1のドレイン領域の、 第 1導電型の第 1の半導体領域に隣接す る部分における不純物濃度が、 前記第 1のソース領域の不純物濃度より低いこと を特徴とする請求項 1乃至 1 0の t、ずれか 1項に記載の半導体装置。
1 2. 前記第 1のソース領域が、 金属配線により、 前記金属基板に接続されて いることを特徴とする請求項 1乃至 1 1の t、ずれか 1項に記載の半導体装置。
1 3 . 前記第 2のソース領域が、 金属配線により、 前記第 2のソース領域よ り上部に、 前記金属配線幅より大きな金属板に接続されていることを特徴とする 請求項 1 0乃至 1 2のいずれか 1項に記載の半導体装置。
1 4 . 前記金属基板と前記金属板の内少なくとも 1つに、 流体が流れる機構 を具備したことを特徴とする請求項 1 3に記載の半導体装置。
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