JPS60200564A - 薄膜半導体素子集積回路装置 - Google Patents
薄膜半導体素子集積回路装置Info
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- JPS60200564A JPS60200564A JP59056751A JP5675184A JPS60200564A JP S60200564 A JPS60200564 A JP S60200564A JP 59056751 A JP59056751 A JP 59056751A JP 5675184 A JP5675184 A JP 5675184A JP S60200564 A JPS60200564 A JP S60200564A
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- semiconductor
- conductive
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は導電性基板の表面上に形成された絶縁膜の表
面上に複数個の薄膜半導体素子を（１！成要素とする電
気回路が形成された薄膜半導体素子集積回路装置に関す
るものである。
面上に複数個の薄膜半導体素子を（１！成要素とする電
気回路が形成された薄膜半導体素子集積回路装置に関す
るものである。
第１図（４）は薄膜ＭＯＳ ）ランジスタを用いて０Ｍ
０Ｅ＋インバ一タチエイン回路を構成した従来の薄膜半
導体素子集積回路装置の一例を示す要部平面図。
０Ｅ＋インバ一タチエイン回路を構成した従来の薄膜半
導体素子集積回路装置の一例を示す要部平面図。
第１図（Ｂ）は第１図（Ａ）のＩＢ−ＩＢ線での断面図
、喀１図（０）は第１図（４）のＩＣ−１０線での断面
図である。な０Ｍ０Ｓインバータの図示は省略した。
、喀１図（０）は第１図（４）のＩＣ−１０線での断面
図である。な０Ｍ０Ｓインバータの図示は省略した。
図において、ＱＯは導電体または半導体からなる導電性
基板、（１）は導電性基板００の表面上に形成された絶
縁膜、ＯＢおよび６１）は、絶縁膜（ホ）の表面上に横
方向に互いの間に間隔をおいてそれぞれ島状に形成され
ＣＭＯＳインバータチェイン回路の１段目のＣ！ＭＯＳ
インバータを構成するｎチャネルＭＯ８トランジスタ（
以下ｒｎ−ＭＯ８ＴＪと呼ぶ）を形成するためのｐ形多
結晶半導体層（以下ｉ ｐ形多結晶層」と呼ぶ）および
ｐチャネルＭＯ８）ランジスタ（以下ｒ ｐ−ＭＯ８Ｔ
Ｊと呼ぶ）を形成するためのｎ形多結晶半導体層（以下
「ｎ形多結晶」と呼ぶ）、（３１ａ）および（３１ｂ）
はｐ形多結晶層ＯＤの横方向の両端部にそれぞれｎ形不
純物を拡散して形成された１段目の０Ｍ０Ｓインバータ
のｎ−ＭＯ８Ｔのｎ形ソース領域およびｎ形ドレイン領
域、（４１ａ）および（４１ｂ）はｎ形多結晶層ＩＩ）
の横方向の両端部にそれぞれｐ形不純物を拡散して形成
された１段目の０Ｍ０Ｓインバータのｐ−ＭＯ８Ｔのｐ
形ソース領域およびｐ形ドレイン領域、（イ）および（
６）は絶縁膜（ホ）の表面上にｐ形多結晶０１）および
ｎ形多結晶層０］）との間に縦方向に間隔をおいてそれ
ぞれ島状に形成され０Ｍ０Ｓインバ一タチエイン回路の
２段目のＣＭＯＳインバータを構成するｎ−ＭＯ８Ｔを
形成するためのｐ形多結晶層およびｐ−ＭＯ８Ｔを形成
するためのｎ形多結晶層、 （３Ｚａ）および（３２ｂ
）はｐ形多結晶層（イ）の横方向の両端部にそれぞれｎ
形不純物を拡散して形成された２段目のＣ！ＭＯＳイン
バータのｎ−ＭＯ８Ｔのｎ形ソース領域およびｎ形ドレ
イン領域、（４２ａ）および（４２１））はｎ形多結晶
層（６）の横方向の両端部にそれぞれｐ形不純物を拡散
して形成された２段目の０Ｍ０Ｓインバータのｐ−ＭＯ
８Ｔのｐ形ソース領域およびｐ形ドレイン領域、（５１
）および（６１）は多結晶半導体層からなりｐ形多結晶
層ＧＤのｎ形のソース・ドレイン領域（３１ａ）、（３
１ｂ）の間の部分の表面上およびｎ形多結晶層θυのｐ
形のソース・ドレイン領域（ａｌａ）、（ａ、１ｂ）の
間の部分の表面上にそれぞれゲート絶縁膜（５１ａ ）
および（６１ａ）を介して形成された１段目のＣＭＯＳ
インバータのｎ −ＭＯ８Ｔのゲート電極およびｐ −
Ｍ ＯＳ Ｔのゲート電極、 （５２）および（６２〕
は多結晶半導体層からなりｐ形多結晶層６カのｎ形のソ
ース・ドレイン領域（３２ａ） 、 （３２ｂ）の間の
部分の表面上およびｎ形多結晶層（６）のｐ形のソース
・ドレイン領域（４２ａ）、（４２ｂ）の間の部分の表
面上にそれぞれゲート絶縁膜（５２ａ）およびゲート絶
縁膜（６２ａ）を介して形成された２段目の０Ｍ０Ｓイ
ンバータのｎ−ＭＯ８Ｔのゲート電極およびｐ−ＭＯＥ
ＩＴのゲート電ｔｉ 、 （７１）は多結晶半導体層か
らなシ絶縁膜翰の表面の１段目のＣＭＯＳインバータの
多結晶層Ｇυ、Ｃ］）に関し２段目のＣＭＯＳインバー
タの多結晶層Ｃ３２、１２側とは反対側の部分上に形成
され１段目の０Ｍ０Ｅ！インバータのｎ−ＭＯ８Ｔのゲ
ート電［ｘ（５１）およびｐ−ＭＯ８Ｔのゲ→ト電ＦＭ
（６１）を共通に接続するとともに後述の入力端子接続
パッドが接続される入力パッド接続部（７１ａ）を有す
る入力配線膜。
基板、（１）は導電性基板００の表面上に形成された絶
縁膜、ＯＢおよび６１）は、絶縁膜（ホ）の表面上に横
方向に互いの間に間隔をおいてそれぞれ島状に形成され
ＣＭＯＳインバータチェイン回路の１段目のＣ！ＭＯＳ
インバータを構成するｎチャネルＭＯ８トランジスタ（
以下ｒｎ−ＭＯ８ＴＪと呼ぶ）を形成するためのｐ形多
結晶半導体層（以下ｉ ｐ形多結晶層」と呼ぶ）および
ｐチャネルＭＯ８）ランジスタ（以下ｒ ｐ−ＭＯ８Ｔ
Ｊと呼ぶ）を形成するためのｎ形多結晶半導体層（以下
「ｎ形多結晶」と呼ぶ）、（３１ａ）および（３１ｂ）
はｐ形多結晶層ＯＤの横方向の両端部にそれぞれｎ形不
純物を拡散して形成された１段目の０Ｍ０Ｓインバータ
のｎ−ＭＯ８Ｔのｎ形ソース領域およびｎ形ドレイン領
域、（４１ａ）および（４１ｂ）はｎ形多結晶層ＩＩ）
の横方向の両端部にそれぞれｐ形不純物を拡散して形成
された１段目の０Ｍ０Ｓインバータのｐ−ＭＯ８Ｔのｐ
形ソース領域およびｐ形ドレイン領域、（イ）および（
６）は絶縁膜（ホ）の表面上にｐ形多結晶０１）および
ｎ形多結晶層０］）との間に縦方向に間隔をおいてそれ
ぞれ島状に形成され０Ｍ０Ｓインバ一タチエイン回路の
２段目のＣＭＯＳインバータを構成するｎ−ＭＯ８Ｔを
形成するためのｐ形多結晶層およびｐ−ＭＯ８Ｔを形成
するためのｎ形多結晶層、 （３Ｚａ）および（３２ｂ
）はｐ形多結晶層（イ）の横方向の両端部にそれぞれｎ
形不純物を拡散して形成された２段目のＣ！ＭＯＳイン
バータのｎ−ＭＯ８Ｔのｎ形ソース領域およびｎ形ドレ
イン領域、（４２ａ）および（４２１））はｎ形多結晶
層（６）の横方向の両端部にそれぞれｐ形不純物を拡散
して形成された２段目の０Ｍ０Ｓインバータのｐ−ＭＯ
８Ｔのｐ形ソース領域およびｐ形ドレイン領域、（５１
）および（６１）は多結晶半導体層からなりｐ形多結晶
層ＧＤのｎ形のソース・ドレイン領域（３１ａ）、（３
１ｂ）の間の部分の表面上およびｎ形多結晶層θυのｐ
形のソース・ドレイン領域（ａｌａ）、（ａ、１ｂ）の
間の部分の表面上にそれぞれゲート絶縁膜（５１ａ ）
および（６１ａ）を介して形成された１段目のＣＭＯＳ
インバータのｎ −ＭＯ８Ｔのゲート電極およびｐ −
Ｍ ＯＳ Ｔのゲート電極、 （５２）および（６２〕
は多結晶半導体層からなりｐ形多結晶層６カのｎ形のソ
ース・ドレイン領域（３２ａ） 、 （３２ｂ）の間の
部分の表面上およびｎ形多結晶層（６）のｐ形のソース
・ドレイン領域（４２ａ）、（４２ｂ）の間の部分の表
面上にそれぞれゲート絶縁膜（５２ａ）およびゲート絶
縁膜（６２ａ）を介して形成された２段目の０Ｍ０Ｓイ
ンバータのｎ−ＭＯ８Ｔのゲート電極およびｐ−ＭＯＥ
ＩＴのゲート電ｔｉ 、 （７１）は多結晶半導体層か
らなシ絶縁膜翰の表面の１段目のＣＭＯＳインバータの
多結晶層Ｇυ、Ｃ］）に関し２段目のＣＭＯＳインバー
タの多結晶層Ｃ３２、１２側とは反対側の部分上に形成
され１段目の０Ｍ０Ｅ！インバータのｎ−ＭＯ８Ｔのゲ
ート電［ｘ（５１）およびｐ−ＭＯ８Ｔのゲ→ト電ＦＭ
（６１）を共通に接続するとともに後述の入力端子接続
パッドが接続される入力パッド接続部（７１ａ）を有す
る入力配線膜。
（７２）は多結晶半導体膜からなり絶縁膜（ホ）の表面
の１段目の０Ｍ０Ｓインバータの多結晶ＮＩＯυ、θｐ
と２段目のＣＭＯＳインバータの多結晶層（イ）、に）
との間の部分上に形成され２段目のＣＭ’ＯＳインバー
タのｎ −Ｍ ＯＥＩ Ｔ （Ｔ）ゲート雷＠ （５２
）およｒメＤ −ＭＯ８Ｔ １７）ゲート電極（６２）
を共通に接続するとともに後述の１段目ＭＯ８Ｔ連結膜
が接続される１段目ＭＯ８Ｔ連結膜接続部（）２ａ）と
後述の１段目出力取出し配線膜が接続される１段目出力
取出し配線膜接続部（７２ｂ）とを有する１段目出力配
線膜、 （７３）は多結晶半導体膜からなり絶縁膜（１
）の表面の２段目のＣＭＯＳインバータの多結晶（イ）
、に）と３段目のＣＭＯｆ３インバータ（図示せず）と
の間の部分上に形成され３段目のＱＭＯ８インバータの
ｎ−ＭＯ８Ｔのゲート電極（図示せず）とｐ−ＭＯ８Ｔ
のゲート電極（図示せず）とを共通に接続するとともに
後述の２段目ＭＯ８Ｔ連結膜が接続される２段目ＭＯ８
Ｔ連続膜接続部（７３ａ）と後述の２段目出力取出し配
線膜が接続される２段目出力取出し配線膜接続部（ｖ３
ｂ）とを有する２段目出力配線膜、（ＳＯ）は絶縁膜（
４）の表面上、多結晶層Ｇυ、（至）、 ６１） 、（
６）の表面上、ゲート電極（５１） １（５２） ｌ
（６１） ｌ （６２）の表面上および配線膜（７１）
、 （）２）、（７３）の表面上にわたって形成され
た層間絶縁膜、、（９０）は金属膜からなシ層間絶縁膜
（８０）の入力配線膜（７１）の入力パッド接続部（’
７１ａ）に関し１段目のＣＭＯＳインバータの多結晶層
ｃ３勘、 （４１）側とは反対側の部分の表面上に形成
されかつ層間絶縁膜（（イ））の入力配線膜（′１１）
の入力パッド接続部（７１ａ ）の上の部分に設けられ
たコンタクトホール（８）ｌａ）を通して入力パッド接
続部（’７１ａ）に接続され入力端子（図示せず）が接
続される入力端子接続パッド、（１００）は金属膜から
なり層間絶縁膜（８０）の１段目のＣＭＯＳインバータ
のｎ−ＭＯ８Ｔのｎ形ソース領域（３１ａ）。
の１段目の０Ｍ０Ｓインバータの多結晶ＮＩＯυ、θｐ
と２段目のＣＭＯＳインバータの多結晶層（イ）、に）
との間の部分上に形成され２段目のＣＭ’ＯＳインバー
タのｎ −Ｍ ＯＥＩ Ｔ （Ｔ）ゲート雷＠ （５２
）およｒメＤ −ＭＯ８Ｔ １７）ゲート電極（６２）
を共通に接続するとともに後述の１段目ＭＯ８Ｔ連結膜
が接続される１段目ＭＯ８Ｔ連結膜接続部（）２ａ）と
後述の１段目出力取出し配線膜が接続される１段目出力
取出し配線膜接続部（７２ｂ）とを有する１段目出力配
線膜、 （７３）は多結晶半導体膜からなり絶縁膜（１
）の表面の２段目のＣＭＯＳインバータの多結晶（イ）
、に）と３段目のＣＭＯｆ３インバータ（図示せず）と
の間の部分上に形成され３段目のＱＭＯ８インバータの
ｎ−ＭＯ８Ｔのゲート電極（図示せず）とｐ−ＭＯ８Ｔ
のゲート電極（図示せず）とを共通に接続するとともに
後述の２段目ＭＯ８Ｔ連結膜が接続される２段目ＭＯ８
Ｔ連続膜接続部（７３ａ）と後述の２段目出力取出し配
線膜が接続される２段目出力取出し配線膜接続部（ｖ３
ｂ）とを有する２段目出力配線膜、（ＳＯ）は絶縁膜（
４）の表面上、多結晶層Ｇυ、（至）、 ６１） 、（
６）の表面上、ゲート電極（５１） １（５２） ｌ
（６１） ｌ （６２）の表面上および配線膜（７１）
、 （）２）、（７３）の表面上にわたって形成され
た層間絶縁膜、、（９０）は金属膜からなシ層間絶縁膜
（８０）の入力配線膜（７１）の入力パッド接続部（’
７１ａ）に関し１段目のＣＭＯＳインバータの多結晶層
ｃ３勘、 （４１）側とは反対側の部分の表面上に形成
されかつ層間絶縁膜（（イ））の入力配線膜（′１１）
の入力パッド接続部（７１ａ ）の上の部分に設けられ
たコンタクトホール（８）ｌａ）を通して入力パッド接
続部（’７１ａ）に接続され入力端子（図示せず）が接
続される入力端子接続パッド、（１００）は金属膜から
なり層間絶縁膜（８０）の１段目のＣＭＯＳインバータ
のｎ−ＭＯ８Ｔのｎ形ソース領域（３１ａ）。
２段目の０Ｍ０Ｓインバータのｎ−ＭＯ８Ｔのｎ形ソー
ス領域（３２ａ）および３段目以降のＣＭＯＳインバー
タのｎ−ＭＯ８Ｔの各ｎ形ソース領域（図示せず）のそ
れぞれの上の部分の表面上を通るように形成されかつ層
間絶縁膜（８０）のこれらのｎ形ソース領域（３１ａ）
、（３２ａ） 、−−−−のそれぞれの上の部分の表
面上に設けられたコンタクトホール（８３１ｍ）、 （
８３２ａ）、 −一−−を通してｎ形ソース領域（３１
ａ、）、（３２ａ）、−−−−に接続され入力端子接続
パッド（９０）側の端部にｖｓｓ端子（通常零位）を接
続するｖｓｓ端子接続パッド（１０１）が形成された”
ｓｓ配線膜、（１１０）は金属膜からなり層間絶縁膜（
８０）の１段目のＣＭＯＳインバータのｐ−ＭＯ８Ｔの
ｐ形ドレイン領域（４１ｂ） 、 ２段目の０Ｍ０Ｓイ
ンバータのｐ−ＭＯ８Ｔのｐ形ドレイン領域（ａ２ｂ）
および３段目以降のＣＭＯＳインバータのｐ−ＭＯ８Ｔ
の各ｐ形ドレイン領域（図示せず）のそれぞれの上の部
分の表面上を通るように形成されかつ眉間絶縁膜（８０
）のこれらのｐ形ドレイン領域（４１ｂ）、（４ｇｂ）
−−−一のそれぞれの上の部分の表面上に設けられた
コンタクトホール（ｓ４１ｂ）、（ａ４ａｂ）。
ス領域（３２ａ）および３段目以降のＣＭＯＳインバー
タのｎ−ＭＯ８Ｔの各ｎ形ソース領域（図示せず）のそ
れぞれの上の部分の表面上を通るように形成されかつ層
間絶縁膜（８０）のこれらのｎ形ソース領域（３１ａ）
、（３２ａ） 、−−−−のそれぞれの上の部分の表
面上に設けられたコンタクトホール（８３１ｍ）、 （
８３２ａ）、 −一−−を通してｎ形ソース領域（３１
ａ、）、（３２ａ）、−−−−に接続され入力端子接続
パッド（９０）側の端部にｖｓｓ端子（通常零位）を接
続するｖｓｓ端子接続パッド（１０１）が形成された”
ｓｓ配線膜、（１１０）は金属膜からなり層間絶縁膜（
８０）の１段目のＣＭＯＳインバータのｐ−ＭＯ８Ｔの
ｐ形ドレイン領域（４１ｂ） 、 ２段目の０Ｍ０Ｓイ
ンバータのｐ−ＭＯ８Ｔのｐ形ドレイン領域（ａ２ｂ）
および３段目以降のＣＭＯＳインバータのｐ−ＭＯ８Ｔ
の各ｐ形ドレイン領域（図示せず）のそれぞれの上の部
分の表面上を通るように形成されかつ眉間絶縁膜（８０
）のこれらのｐ形ドレイン領域（４１ｂ）、（４ｇｂ）
−−−一のそれぞれの上の部分の表面上に設けられた
コンタクトホール（ｓ４１ｂ）、（ａ４ａｂ）。
−一一一を通してｐ形ドレイン領域（４１１）） 、
（４２１））、 −−−１ｃ接続され入力端子接続パッ
ド（９０）側の端部にＶゆ端子（通常圧の電位）を接続
するｖＤＤ端子接続パッド（ＬＬｌ）が形成されたｖ３
）Ｄ配線膜、（１２１）は金属膜からなシ層間絶縁膜（
８０）の１段目の０Ｍ０Ｓインバータのｎ−ＭＯ８Ｔの
ｎ形ドレイン領域（ｓｌｂ）の上の部分の表面上および
ｐ−ＭＯ８Ｔのｐ形ソース領域（４Ｘａ）の上の部分の
表面上にわたって形成され層間絶縁膜（（イ））のこれ
らのｎ形ドレイン領域（３１ｂ）の上の部分およびｐ形
ソース領域（４１ａ）の上の部分にそれぞれ設けられた
コンタクトホール（８３１ｂ）および（８４１＆）を通
してｎ形ドレイン領域（３１ｂ）およびｐ形ソース領域
（４１ａ）に接続されかつ層間絶縁膜（（イ））の１段
目出力配線ＨＩＥ （’７２）の１段目ＭＯ８Ｔ連結膜
接続部（７２ａ）の上の部分に設けられたコンタクトホ
ール（ｓ７２ａ）を通して１段目ＭＯ８Ｔ連結膜接続部
（’７２ａ ）に接続された１段目ＭＯ８Ｔ連結膜１．
． （１２２）は金属膜からなり層間絶縁膜（８０）の
２段目のＣＭＯＳインバータのｎ−ＭＯ８Ｔのｎ形ドレ
イン領域（３２ｂ）の上の部分の表面上およびｐ −Ｍ
Ｏ８Ｔのｐ形ソース領域（４Ｚａ）の上の部分の表面上
にわたって形成され眉間絶縁膜（８０）のこれらのｎ形
ドレイン領域（３ｚｂ ）の上の部分およびｐ形ソース
領域（４２ａ ）の上の部分にそれぞれ設けられたコン
タクトホール（５ｓｚｂ ）および（ｓ４２ｂ）を通し
てｎ形ドレイン領域（３２ｂ）およびｐ形ソース領域（
４２ａ）に接続されかつ層間絶縁膜（８０）の２段目出
力配線膜（’７３）の２段目ＭＯ８Ｔ連結膜接続部（７
３ａ）の上の部分に設けられたコンタクトホール（ｓ７
ｓａ）を通して２段目ＭＯ８Ｔ連結膜接続部（７３ａ
）に接続された２段目ＭＯ８Ｔ連結膜、（１３１）は金
属膜からなり層間絶縁膜（８０）の１段目出力配線膜（
７２）の１段目出力取出し配線膜接続部（）２１））の
上の部分から１段目出力配線膜（７２）側とは反対側に
伸びる部分の表面上に形成され眉間絶縁膜（（イ））の
１段目出力取出し配線膜接続部（７２ｔ））の上の部分
に設けられたコンタクトホール（８）２１））を通して
１段目出力吹出し配線膜接続部（Ｖ２ｂ）に接続された
１段目出力取出し配線膜、（１３２）は金属膜からなり
層間絶縁膜（８０）の２段目出力配線膜（７３）の２段
目出力取出し配線膜接続部（７３ｂ）の上の部分から２
段目出力配線膜（７３）側とは反対側に伸びる部分の表
面上に形成され眉間絶縁膜（８０）の２段目出力取出し
配線膜接続部（’７３ｂ）の上の部分に設けられたコン
タクトホール（８’／３’ｂ）を通して２段目出力吹出
し配線膜接続部（’／３ｂ）に接続された２段目出力取
出し配線膜である。
（４２１））、 −−−１ｃ接続され入力端子接続パッ
ド（９０）側の端部にＶゆ端子（通常圧の電位）を接続
するｖＤＤ端子接続パッド（ＬＬｌ）が形成されたｖ３
）Ｄ配線膜、（１２１）は金属膜からなシ層間絶縁膜（
８０）の１段目の０Ｍ０Ｓインバータのｎ−ＭＯ８Ｔの
ｎ形ドレイン領域（ｓｌｂ）の上の部分の表面上および
ｐ−ＭＯ８Ｔのｐ形ソース領域（４Ｘａ）の上の部分の
表面上にわたって形成され層間絶縁膜（（イ））のこれ
らのｎ形ドレイン領域（３１ｂ）の上の部分およびｐ形
ソース領域（４１ａ）の上の部分にそれぞれ設けられた
コンタクトホール（８３１ｂ）および（８４１＆）を通
してｎ形ドレイン領域（３１ｂ）およびｐ形ソース領域
（４１ａ）に接続されかつ層間絶縁膜（（イ））の１段
目出力配線ＨＩＥ （’７２）の１段目ＭＯ８Ｔ連結膜
接続部（７２ａ）の上の部分に設けられたコンタクトホ
ール（ｓ７２ａ）を通して１段目ＭＯ８Ｔ連結膜接続部
（’７２ａ ）に接続された１段目ＭＯ８Ｔ連結膜１．
． （１２２）は金属膜からなり層間絶縁膜（８０）の
２段目のＣＭＯＳインバータのｎ−ＭＯ８Ｔのｎ形ドレ
イン領域（３２ｂ）の上の部分の表面上およびｐ −Ｍ
Ｏ８Ｔのｐ形ソース領域（４Ｚａ）の上の部分の表面上
にわたって形成され眉間絶縁膜（８０）のこれらのｎ形
ドレイン領域（３ｚｂ ）の上の部分およびｐ形ソース
領域（４２ａ ）の上の部分にそれぞれ設けられたコン
タクトホール（５ｓｚｂ ）および（ｓ４２ｂ）を通し
てｎ形ドレイン領域（３２ｂ）およびｐ形ソース領域（
４２ａ）に接続されかつ層間絶縁膜（８０）の２段目出
力配線膜（’７３）の２段目ＭＯ８Ｔ連結膜接続部（７
３ａ）の上の部分に設けられたコンタクトホール（ｓ７
ｓａ）を通して２段目ＭＯ８Ｔ連結膜接続部（７３ａ
）に接続された２段目ＭＯ８Ｔ連結膜、（１３１）は金
属膜からなり層間絶縁膜（８０）の１段目出力配線膜（
７２）の１段目出力取出し配線膜接続部（）２１））の
上の部分から１段目出力配線膜（７２）側とは反対側に
伸びる部分の表面上に形成され眉間絶縁膜（（イ））の
１段目出力取出し配線膜接続部（７２ｔ））の上の部分
に設けられたコンタクトホール（８）２１））を通して
１段目出力吹出し配線膜接続部（Ｖ２ｂ）に接続された
１段目出力取出し配線膜、（１３２）は金属膜からなり
層間絶縁膜（８０）の２段目出力配線膜（７３）の２段
目出力取出し配線膜接続部（７３ｂ）の上の部分から２
段目出力配線膜（７３）側とは反対側に伸びる部分の表
面上に形成され眉間絶縁膜（８０）の２段目出力取出し
配線膜接続部（’７３ｂ）の上の部分に設けられたコン
タクトホール（８’／３’ｂ）を通して２段目出力吹出
し配線膜接続部（’／３ｂ）に接続された２段目出力取
出し配線膜である。
次に、このようだ構成された従来例の作用について説明
する。
する。
まず、ｖ８Ｂ端子接続パッド（刀１）の電位を零にし。
ＶＤＤ端子接続パッド（１１１）の電位を正のＶ−にす
る。
る。
このような状態において、入力端子接続パッド（９０）
の電位を零にすると、１段目の０Ｍ０Ｓインバータのｎ
−ＭＯＥＴのゲート電ｆＭ （５１）およびｐ−ＭＯＥ
Ｔのゲート電極（６１）の電位が零になるので、ｎ−Ｍ
ＯＥＴがＯＦＦ状態になり、ｐ−ＭＯＥＴがＯＮ状態に
なるから、１段目ＭＯ８Ｔ連結膜（１２１）の電位、１
段目出力配線膜（７２）の電位および１段目出力吹出し
配線膜（１３１）の電位がｖＤＤになる。そして、１段
目出力配線膜（７２）の電位がｖＤＤになると、２段目
のＯＭＯＳインバータのｎ−ＭＯＥＴのゲート電極（５
２）およびｐ−ＭＯＥＴのゲート電ｆｆｉ、 （６２）
の電位がｖＤＤになるの電位、２段目出力配線膜（７３
）の電位および２段目出力取出し配線膜（連２）の電位
が零になる。
の電位を零にすると、１段目の０Ｍ０Ｓインバータのｎ
−ＭＯＥＴのゲート電ｆＭ （５１）およびｐ−ＭＯＥ
Ｔのゲート電極（６１）の電位が零になるので、ｎ−Ｍ
ＯＥＴがＯＦＦ状態になり、ｐ−ＭＯＥＴがＯＮ状態に
なるから、１段目ＭＯ８Ｔ連結膜（１２１）の電位、１
段目出力配線膜（７２）の電位および１段目出力吹出し
配線膜（１３１）の電位がｖＤＤになる。そして、１段
目出力配線膜（７２）の電位がｖＤＤになると、２段目
のＯＭＯＳインバータのｎ−ＭＯＥＴのゲート電極（５
２）およびｐ−ＭＯＥＴのゲート電ｆｆｉ、 （６２）
の電位がｖＤＤになるの電位、２段目出力配線膜（７３
）の電位および２段目出力取出し配線膜（連２）の電位
が零になる。
また、入力端子接続パッド（９０）の電位をｖＤＤにす
ると、上述の場合とは逆に、１段目ＭＯ８Ｔ連結ｌｌα
（１２１）の電位、１段目出力配線膜（）２）の電位お
よび１段目出力吹出し配線膜（１３１）の電位が零にな
り。
ると、上述の場合とは逆に、１段目ＭＯ８Ｔ連結ｌｌα
（１２１）の電位、１段目出力配線膜（）２）の電位お
よび１段目出力吹出し配線膜（１３１）の電位が零にな
り。
２段目ＭＯ８Ｔ連結［１１（１２２）の電位、２段目出
力配線膜（）３）の電位および２段目出力取出し配線膜
（１３２）の電位がｖ］）Ｄになる。
力配線膜（）３）の電位および２段目出力取出し配線膜
（１３２）の電位がｖ］）Ｄになる。
このようにして、入力端子接続パッド（９０）に零電位
を１０″としｖＤＤ電位を１ゝ１“とする２値付号を入
力すると、奇数段目の出力取出し配線膜から入力端子接
続パッド（９０）への入力２値信号とは逆の２値付号が
得られ、偶数段目の出力取出し配線膜から入力端子接続
パッド（９０）への入力２値信号と同様の２値付号が得
られる。
を１０″としｖＤＤ電位を１ゝ１“とする２値付号を入
力すると、奇数段目の出力取出し配線膜から入力端子接
続パッド（９０）への入力２値信号とは逆の２値付号が
得られ、偶数段目の出力取出し配線膜から入力端子接続
パッド（９０）への入力２値信号と同様の２値付号が得
られる。
ところで、この従来例では、０Ｍ０Ｓインバ一タチエイ
ン回路を構成する０Ｍ０Ｅ！インバータの段数が多くな
ると、例えばＶｓｓ配線膜（１００）の長さが長くなる
ので−■ｓｓ端子接続パッド（１０１）からｖｓｓ配線
膜（ｌＯＯ）が共通に接続中る各ｎ −Ｍ’ＯＳ Ｔの
ｎ形ソース領域（３１ａ）、（３２ａ）、−−−一まで
の距離すなわち抵抗の違いによって、これらのｎ形ソー
ス領域（３１ａ） 、（３２ａ）、−−ｍ−の電位にｖ
ｓｓ配線膜（コｏｏ）を流れる電流による差ができる。
ン回路を構成する０Ｍ０Ｅ！インバータの段数が多くな
ると、例えばＶｓｓ配線膜（１００）の長さが長くなる
ので−■ｓｓ端子接続パッド（１０１）からｖｓｓ配線
膜（ｌＯＯ）が共通に接続中る各ｎ −Ｍ’ＯＳ Ｔの
ｎ形ソース領域（３１ａ）、（３２ａ）、−−−一まで
の距離すなわち抵抗の違いによって、これらのｎ形ソー
ス領域（３１ａ） 、（３２ａ）、−−ｍ−の電位にｖ
ｓｓ配線膜（コｏｏ）を流れる電流による差ができる。
従って、このような電位の差を小さくするためには、ｖ
８８配線膜（１００）の横方向の幅を広くしてｖ８ｓ配
線膜（ｘｙｏ）−の抵抗を小さくしなければならなりの
で、基板面積が大きくなるという欠点があった。
８８配線膜（１００）の横方向の幅を広くしてｖ８ｓ配
線膜（ｘｙｏ）−の抵抗を小さくしなければならなりの
で、基板面積が大きくなるという欠点があった。
また、各段のＣＭＯＳインバータの出力を取出す出力取
出し配線膜（１３１）、（１３２Ｌ−−−一が■ｓｓ配
線膜（１００）と交差するようになるので、これらの出
力取出し配線膜（１３１）、（’１３２）、−−−−を
ｖｓｓ配線膜（１００）との間に眉間絶縁膜（８０）が
介在するようにして配線しなければならないので、配線
構成が複雑になるという欠点もあった。
出し配線膜（１３１）、（１３２Ｌ−−−一が■ｓｓ配
線膜（１００）と交差するようになるので、これらの出
力取出し配線膜（１３１）、（’１３２）、−−−−を
ｖｓｓ配線膜（１００）との間に眉間絶縁膜（８０）が
介在するようにして配線しなければならないので、配線
構成が複雑になるという欠点もあった。
この発明は、上述の欠点を除去する目的でなされたもの
で、導電性基板の表面上に形成された絶縁膜の表面上に
、一部分に共通の所定電位にすべき活性領域を有する複
数個の薄膜半導体素子を構成要素とする電気回路が形成
されたものにおいて。
で、導電性基板の表面上に形成された絶縁膜の表面上に
、一部分に共通の所定電位にすべき活性領域を有する複
数個の薄膜半導体素子を構成要素とする電気回路が形成
されたものにおいて。
これらの薄膜半導体素子の活性領域がそれぞれ絶縁膜を
貫通する導電性膜で導電性基板に接続されるようにする
ことによって、基板面積を小さくすることができるとと
もに配線構成を簡単にすることができる薄膜半導体素子
集積回路装置を提供するものである。
貫通する導電性膜で導電性基板に接続されるようにする
ことによって、基板面積を小さくすることができるとと
もに配線構成を簡単にすることができる薄膜半導体素子
集積回路装置を提供するものである。
第２図（４）は薄膜ＭＯ８）ランジスタを用いてＣＭＯ
Ｓインバータチェイン回路を構成したこの発明の第１の
実施例の薄膜半導体素子集積回路装置を示す要部平面図
、第２図（Ｂ）は第２図（Ａｔの■Ｂ−■Ｂ線での断面
図、箔２図（０）は第２図（Ａ）の■ｑ−Ｉｃ線での断
面図である。なお、 ｏＭｏｓインバータチェイン回路
の３段目以降のＣ！ＭＯＳインバータの図示は省略した
。
Ｓインバータチェイン回路を構成したこの発明の第１の
実施例の薄膜半導体素子集積回路装置を示す要部平面図
、第２図（Ｂ）は第２図（Ａｔの■Ｂ−■Ｂ線での断面
図、箔２図（０）は第２図（Ａ）の■ｑ−Ｉｃ線での断
面図である。なお、 ｏＭｏｓインバータチェイン回路
の３段目以降のＣ！ＭＯＳインバータの図示は省略した
。
図において、第１図に示した符号と同一符号は同等部分
を示す。なお、この実施例での複数個の薄膜半導体素子
の共通の所定電位にすべき活性領域は各段のＣＭＯＳイ
ンバータのｎ−ＭＯＥＴのｎ形ソース領域（３１ａ）、
（３２ａ）、−−−一である。
を示す。なお、この実施例での複数個の薄膜半導体素子
の共通の所定電位にすべき活性領域は各段のＣＭＯＳイ
ンバータのｎ−ＭＯＥＴのｎ形ソース領域（３１ａ）、
（３２ａ）、−−−一である。
さて、（１４１）は眉間絶縁膜（８０）および絶縁膜（
イ）の１段目の０Ｍ０８インバータのｎ−ＭＯＥＴのｎ
形ソース領域（３１ａ ）のｎ形ドレイン領域（３ｘｂ
）側とは反対側の近傍の部分にｎ形ソース領域（３１
ａ）との間に間隔をおいてｎ形ソース領域（３１ａ）と
平行だ設けられたコンタクトホール、 （１４２）は、
コンタクトホール（１４１）と同様に、２段目のＯＭＯ
Ｓインバータのｎ−ＭＯＢＴのｎ形ソース領域（３２ａ
）の近傍の部分に設けられたコンタクトホール、（１
５１）は層間絶縁膜（８０）の表面上にコンタクトホー
ル（８３１ａ）。
イ）の１段目の０Ｍ０８インバータのｎ−ＭＯＥＴのｎ
形ソース領域（３１ａ ）のｎ形ドレイン領域（３ｘｂ
）側とは反対側の近傍の部分にｎ形ソース領域（３１
ａ）との間に間隔をおいてｎ形ソース領域（３１ａ）と
平行だ設けられたコンタクトホール、 （１４２）は、
コンタクトホール（１４１）と同様に、２段目のＯＭＯ
Ｓインバータのｎ−ＭＯＢＴのｎ形ソース領域（３２ａ
）の近傍の部分に設けられたコンタクトホール、（１
５１）は層間絶縁膜（８０）の表面上にコンタクトホー
ル（８３１ａ）。
（１４１）を覆うように形成され一方の側部側がコンタ
クトホー／ｌ／ （ｓ３ｉａ）を通してｎ形ソース領域
（３１ａ）に接続されるとともに他方の側部側がコンタ
クトホール（１４１）を通して導電性基板００に接続さ
れこの実施例での導電性膜である金属膜、（１５２）は
、金属膜（１５１）と同様に１層間絶縁膜（８０）の表
面上に形成され一方の側部側がコンタクトホール（８３
２ａ）を通してｎ形ノース領域（３２ａ）に接続される
とともに他方の側部側がコンタクトホール（１４２）を
通して導電性基板α０に接続されこの実施例での導電性
膜である金属膜、（１６１）は金属膜からなり層間絶縁
膜（８０）の表面上に一方の端部が１段目ＭＯ８Ｔ連結
膜（１２１）の１段目出力配線膜（７２）との接続部分
に接続され他方の端部が金属ＩＪ （Ｍａｌ）側の方向
に伸びるように形成された１段目出力取出し配線膜、（
１６２）は金属膜からなり層間絶縁膜（８０）の表面上
に一方の端部が２段目ＭＯＥＩＴ連結膜（１２２）の２
段目出力配線膜（７３）との接続部分に接続さね、他方
の端部が金属膜（正２）側の方向に伸びるように形成さ
れた２段目出力取出し配線膜である。なお５図示してな
いが。
クトホー／ｌ／ （ｓ３ｉａ）を通してｎ形ソース領域
（３１ａ）に接続されるとともに他方の側部側がコンタ
クトホール（１４１）を通して導電性基板００に接続さ
れこの実施例での導電性膜である金属膜、（１５２）は
、金属膜（１５１）と同様に１層間絶縁膜（８０）の表
面上に形成され一方の側部側がコンタクトホール（８３
２ａ）を通してｎ形ノース領域（３２ａ）に接続される
とともに他方の側部側がコンタクトホール（１４２）を
通して導電性基板α０に接続されこの実施例での導電性
膜である金属膜、（１６１）は金属膜からなり層間絶縁
膜（８０）の表面上に一方の端部が１段目ＭＯ８Ｔ連結
膜（１２１）の１段目出力配線膜（７２）との接続部分
に接続され他方の端部が金属ＩＪ （Ｍａｌ）側の方向
に伸びるように形成された１段目出力取出し配線膜、（
１６２）は金属膜からなり層間絶縁膜（８０）の表面上
に一方の端部が２段目ＭＯＥＩＴ連結膜（１２２）の２
段目出力配線膜（７３）との接続部分に接続さね、他方
の端部が金属膜（正２）側の方向に伸びるように形成さ
れた２段目出力取出し配線膜である。なお５図示してな
いが。
３段目以降のＣＭＯＳインバータについても、金属膜（
１５１） ｌ （易２）および出力取出し配線膜（１６
１） 、 （１６２）と同様の金属膜および出力取出し
配線膜が形成されている。
１５１） ｌ （易２）および出力取出し配線膜（１６
１） 、 （１６２）と同様の金属膜および出力取出し
配線膜が形成されている。
この実施例では、導電性基板（１υの電位を零にし、■
ゆ端子接続パッド（１１１）の電位を正のＶゆにすれば
、第１図に示した従来例と同様に、入力端子接続パッド
（９０）に零電位をゝゝ０″としＶＤＤ電位をゝゝｌ“
とする２値付号を入力すると、奇数段目の出力取出し配
線膜から入力端子接続パッド（９０）への入力２値信号
とは逆の２値付号が得られ、偶数段目の出力数出し配線
膜から入力端子接続パッド（美）への入力２値信号と同
様の２値付号が得られる。
ゆ端子接続パッド（１１１）の電位を正のＶゆにすれば
、第１図に示した従来例と同様に、入力端子接続パッド
（９０）に零電位をゝゝ０″としＶＤＤ電位をゝゝｌ“
とする２値付号を入力すると、奇数段目の出力取出し配
線膜から入力端子接続パッド（９０）への入力２値信号
とは逆の２値付号が得られ、偶数段目の出力数出し配線
膜から入力端子接続パッド（美）への入力２値信号と同
様の２値付号が得られる。
しかも、 （３ＭＯＳインバータチェイン回路を構成す
るＣＭＯＳインバータの段数が多くなっても、ＣＭＯＳ
インバータのｎ−ＭＯＢＴのｎ形ソース領域（３１ａ、
）。
るＣＭＯＳインバータの段数が多くなっても、ＣＭＯＳ
インバータのｎ−ＭＯＢＴのｎ形ソース領域（３１ａ、
）。
（３２ａ）、−−−一がそれぞれ金属膜（１５１） 、
（１５２） 、 −−−−によって導電性基板α０に
接続されてｈるので、これらのｎ形ソース領域（３１ａ
）、（３２ａ）、−−一−の電位に差ができない。
（１５２） 、 −−−−によって導電性基板α０に
接続されてｈるので、これらのｎ形ソース領域（３１ａ
）、（３２ａ）、−−一−の電位に差ができない。
また、第１図に示した従来例のようなりｓｓ配線膜（Ｘ
Ｏ）が不要となるので、基板面積を従来例のそれより小
さくすることができ、その上配線構成を従来例のそれよ
＃）簡単にすることができる。
Ｏ）が不要となるので、基板面積を従来例のそれより小
さくすることができ、その上配線構成を従来例のそれよ
＃）簡単にすることができる。
箸３図（４）は薄膜ＭＯ８トランジスタを用いて０Ｍ０
Ｓインバ一タチエイン回路を構成したこの発明の第２の
実施例の薄膜半導体素子集積回路装置を示す要部平面図
、第３図（Ｂ）は第３図（Ａ）のｌ［Ｂ−［ｌＢ線で断
面図、第３図（０）は第３図（４）の■ａ−■ｅ線での
断面図である。なお、０Ｍ０Ｓインバ一タチエイン回路
の３段目以降のＣＭＯＳインバータの図示は省略した。
Ｓインバ一タチエイン回路を構成したこの発明の第２の
実施例の薄膜半導体素子集積回路装置を示す要部平面図
、第３図（Ｂ）は第３図（Ａ）のｌ［Ｂ−［ｌＢ線で断
面図、第３図（０）は第３図（４）の■ａ−■ｅ線での
断面図である。なお、０Ｍ０Ｓインバ一タチエイン回路
の３段目以降のＣＭＯＳインバータの図示は省略した。
図において、第１図および第２図に示した符号と同一符
号は同等部分を示す、）（ｌｏａ）は導電体からなる導
電体基板、（１７１）は絶縁膜（ホ）の１段目の０Ｍ０
Ｓインバータのｎ−ＭＯＢＴのｎ形ソース領域（３１ａ
）の下の部分に設けられたコンタクトホール、（１７２
）は、コンタクトホール（１）１）と同様に、２段目の
ＣＭＯＳインバータのｎ−ＭＯＢＴのｎ形ソース領域（
３２ａ ）の下の部分に設けられたコンタクトホール。
号は同等部分を示す、）（ｌｏａ）は導電体からなる導
電体基板、（１７１）は絶縁膜（ホ）の１段目の０Ｍ０
Ｓインバータのｎ−ＭＯＢＴのｎ形ソース領域（３１ａ
）の下の部分に設けられたコンタクトホール、（１７２
）は、コンタクトホール（１）１）と同様に、２段目の
ＣＭＯＳインバータのｎ−ＭＯＢＴのｎ形ソース領域（
３２ａ ）の下の部分に設けられたコンタクトホール。
（１８１）はｎ形多結晶半導体またｉｎ形非晶質半導体
からなりコンタクトホール（１７１）内に形成され一方
の端面がｎ形ソース領域（３１ａ ）接続されるととも
に他方の端面が導電体基板（ｌＯａ）に接続されこの実
施例での導電性膜であるｎ形半導体膜、（１Ｂ２）は。
からなりコンタクトホール（１７１）内に形成され一方
の端面がｎ形ソース領域（３１ａ ）接続されるととも
に他方の端面が導電体基板（ｌＯａ）に接続されこの実
施例での導電性膜であるｎ形半導体膜、（１Ｂ２）は。
ｎ形半導体膜（１８１）と同様に、コンタクトホール（
１′７２）内に形成され一方の端面がｎ形ソース領域（
３２ａ）に接続されるとともに他方の端面が導電体基板
（ｌｏａ）に接続されこの実施例での導電性膜であるｎ
形半導体膜である。
１′７２）内に形成され一方の端面がｎ形ソース領域（
３２ａ）に接続されるとともに他方の端面が導電体基板
（ｌｏａ）に接続されこの実施例での導電性膜であるｎ
形半導体膜である。
この実施例においても、第２図に示した第１の実施例と
同様の効果がある。
同様の効果がある。
第４図（菊は薄膜ＭＯ日トランジスタを用いて０Ｍ０Ｓ
インバ一タチエイン回路を構成したこの発明の第３の実
施例の薄膜半導体素子集積回路装置を示す要部平面図、
第４図（Ｂ）は第４図（Ａ）の■Ｂ−■Ｂ線での断面図
、第４図（０）は第４図（４）のｙｃ−ｙａ線での断面
図である。なお、Ｃ！ＭＯＳインバータチェイン回路の
３段目以降の０Ｍ０Ｂインバータの図示は省略した。
インバ一タチエイン回路を構成したこの発明の第３の実
施例の薄膜半導体素子集積回路装置を示す要部平面図、
第４図（Ｂ）は第４図（Ａ）の■Ｂ−■Ｂ線での断面図
、第４図（０）は第４図（４）のｙｃ−ｙａ線での断面
図である。なお、Ｃ！ＭＯＳインバータチェイン回路の
３段目以降の０Ｍ０Ｂインバータの図示は省略した。
この実施例の構成は、第３図に示した第２の実施例にお
ける導電体基板（１０ａ ）に替えて半導体基板（１０
１））とその上に形成された高融点金属膜（１９０）と
からなるこの実施例での導電性基板を用いた以外は第２
の実施例の構成と同様であるので、この実施例において
も第２図に示した第１の実施例と同様の効果がある。
ける導電体基板（１０ａ ）に替えて半導体基板（１０
１））とその上に形成された高融点金属膜（１９０）と
からなるこの実施例での導電性基板を用いた以外は第２
の実施例の構成と同様であるので、この実施例において
も第２図に示した第１の実施例と同様の効果がある。
第５図（Ａ）は薄［ＭＱＳトランジスタを用いて０Ｍ０
Ｓインバ一タチエイン回路を構成したこの発明の第４の
実施例の薄膜半導体素子集積回路装置を示す要部平面図
、第５図ＣＢ）は第５図（Ａ）のＶＢ−ＶＢ線での断面
図、第５図（０）は第５図（Ａ）のｙａ−ｙａ線での断
面図である。なお、ＣＭＯＳインバータチェイン回路の
３段目以降のＣＭＯＳインバータの図示は省略した。
Ｓインバ一タチエイン回路を構成したこの発明の第４の
実施例の薄膜半導体素子集積回路装置を示す要部平面図
、第５図ＣＢ）は第５図（Ａ）のＶＢ−ＶＢ線での断面
図、第５図（０）は第５図（Ａ）のｙａ−ｙａ線での断
面図である。なお、ＣＭＯＳインバータチェイン回路の
３段目以降のＣＭＯＳインバータの図示は省略した。
この実施例の構成は、第３図に示した第２の実施例に訃
ける導電体基板（ｌｏａ ）に替えて半導体基板（ｌＯ
ｂ）を用いるとともにｎ形半導体膜（１８１） 。
ける導電体基板（ｌｏａ ）に替えて半導体基板（ｌＯ
ｂ）を用いるとともにｎ形半導体膜（１８１） 。
（１Ｂ２）ｌ−−−一に替えてこの実施例での導電性膜
である高融点金属膜（１９１） 、（１９２）、’−−
−−を用いた以外は第２の実施例の構成と同様であるの
で、この実施例においても第２図に示した第１の実施例
と同様の効果がある。
である高融点金属膜（１９１） 、（１９２）、’−−
−−を用いた以外は第２の実施例の構成と同様であるの
で、この実施例においても第２図に示した第１の実施例
と同様の効果がある。
なお、これまで、薄膜ＭＯ８）ランジスタを用いてＣＭ
ＯＳインバータチェイン回路を構成した薄膜半導体素子
集積回路装置を例にとり述べたが、この発明は、導電性
基板の表面上に形成された絶縁膜の表面上に一部分に共
通の所定電位にすべき活性領域を有する複数個の薄膜半
導体素子を構成要素とする電気回路が形成された薄膜半
導体素子集積回路装置一般に適用できる。
ＯＳインバータチェイン回路を構成した薄膜半導体素子
集積回路装置を例にとり述べたが、この発明は、導電性
基板の表面上に形成された絶縁膜の表面上に一部分に共
通の所定電位にすべき活性領域を有する複数個の薄膜半
導体素子を構成要素とする電気回路が形成された薄膜半
導体素子集積回路装置一般に適用できる。
以上、説明したように、この発明の薄膜半導体素子集積
回路装置では、導電性基板の表面上に形成された絶縁膜
の表面上Ｋ、一部分に共通の所定電位にすべき活性領域
を有する複数個の薄膜半導体素子を構成要素とする電気
回路が形成されたものにおいて、これらの薄膜半導体素
子の活性領域がそれぞれ絶縁膜を貫通する導電性膜で導
電性基板に接続されるようにしたので、これらの薄膜半
導体素子の活性領域を共通に接続する配線膜が不要とな
シ、基板面積を小さくすることができるとともに配線構
成を簡単にすることができる。
回路装置では、導電性基板の表面上に形成された絶縁膜
の表面上Ｋ、一部分に共通の所定電位にすべき活性領域
を有する複数個の薄膜半導体素子を構成要素とする電気
回路が形成されたものにおいて、これらの薄膜半導体素
子の活性領域がそれぞれ絶縁膜を貫通する導電性膜で導
電性基板に接続されるようにしたので、これらの薄膜半
導体素子の活性領域を共通に接続する配線膜が不要とな
シ、基板面積を小さくすることができるとともに配線構
成を簡単にすることができる。
第１図（Ａ）は従来の薄膜半導体素子集積回路装置の一
例を示す要部平面図、＃１図（Ｂ）は第１図（Ａ）のＩ
Ｂ−ＩＢ線での断面図、第１図（０）は第１図（Ａ）の
１Ｏ−Ｉｏ線での断面図、第２図（蜀はこの発明の蛤１
の実施例の薄膜半導体素子集積回路装置を示す要部平面
図、第２図ＣＢ）は第２図（Ａ）のＩＩＢ−［ＩＢ線で
の断面図、第２図（０）は第２図（蜀の１ｉｅ−１０線
での断面図、第３図（Ａ）はこの発明の第２の実施例の
薄膜半導体素子集積回路装置を示す要部平面図、第３図
（Ｂ）は第３図（Ａ）の■Ｂ−［ＩＢ線での断面図、第
３図（０）は第３図（蜀の［［０−１ｉｅ線での断面図
、第４図（局はこの発明の第３の実施例の薄膜半導体素
子集積回路装置を示す要部平面図、第４図（Ｂ）は第４
図（Ａ）の■Ｂ−■Ｂ線での断面図、＠４図（０）は第
４図（蜀の■０−■Ｏ線での断面図、第５図（Ａ）はこ
の発明の第４の実施例の薄膜半導体素子集積回路装置を
示す要部平面図、第５図（Ｂ）は第５図（Ａ）の■Ｅ−
ＶＢ線での断面図、第５図（Ｃ）は第５図（蜀のｙａ−
ｙａ線での断面図である。 図において、α（ｊ 、 （ｌｏａ）および（ｌｏｂ）
はそれぞれ導電性基板、導電体基板および半導体基板、
翰は絶縁膜、（Ｓ１ａ ）および（３２ａ）はそれぞれ
１段目および２段目の０Ｍ０Ｓインバータのｎ−ＭＯ８
Ｔのｎ形ソース領域（複数個の薄膜半導体素子の共通の
所定電位にすべき活性領域）、（１５１）および（１５
２）は金属膜（導電性膜） 、（１８１）および（１Ｂ
２）はｎ形半導体膜（薄膜半導体素子の活性領域の導電
形と同−導電形の半導体嘆）、（１９０）は絶縁膜（イ
）と半導体基板（ｘｏｂ）との間に介在する高融点金属
膜、（１９１）および（１９２）は高融点金属膜（導電
性膜）である。 なお１図中同一符号はそれぞれ同一または相当部分を示
す。 第１１１４ 第１図 （Ｅ） ’ｈ￥許庁長官殿 埴肛 １．事件の表示 特願昭５９−０５６’７５１号２、発
明の名称 薄膜半導体素子集積回路装置３、補正をする
者 補正の対象 ４細書の発明の詳細な説明の欄 ６、補圧の内容 （１）明細書の第６頁＊’７行に「多結晶」とあるのを
「多結晶層」と訂正する。 以 上
例を示す要部平面図、＃１図（Ｂ）は第１図（Ａ）のＩ
Ｂ−ＩＢ線での断面図、第１図（０）は第１図（Ａ）の
１Ｏ−Ｉｏ線での断面図、第２図（蜀はこの発明の蛤１
の実施例の薄膜半導体素子集積回路装置を示す要部平面
図、第２図ＣＢ）は第２図（Ａ）のＩＩＢ−［ＩＢ線で
の断面図、第２図（０）は第２図（蜀の１ｉｅ−１０線
での断面図、第３図（Ａ）はこの発明の第２の実施例の
薄膜半導体素子集積回路装置を示す要部平面図、第３図
（Ｂ）は第３図（Ａ）の■Ｂ−［ＩＢ線での断面図、第
３図（０）は第３図（蜀の［［０−１ｉｅ線での断面図
、第４図（局はこの発明の第３の実施例の薄膜半導体素
子集積回路装置を示す要部平面図、第４図（Ｂ）は第４
図（Ａ）の■Ｂ−■Ｂ線での断面図、＠４図（０）は第
４図（蜀の■０−■Ｏ線での断面図、第５図（Ａ）はこ
の発明の第４の実施例の薄膜半導体素子集積回路装置を
示す要部平面図、第５図（Ｂ）は第５図（Ａ）の■Ｅ−
ＶＢ線での断面図、第５図（Ｃ）は第５図（蜀のｙａ−
ｙａ線での断面図である。 図において、α（ｊ 、 （ｌｏａ）および（ｌｏｂ）
はそれぞれ導電性基板、導電体基板および半導体基板、
翰は絶縁膜、（Ｓ１ａ ）および（３２ａ）はそれぞれ
１段目および２段目の０Ｍ０Ｓインバータのｎ−ＭＯ８
Ｔのｎ形ソース領域（複数個の薄膜半導体素子の共通の
所定電位にすべき活性領域）、（１５１）および（１５
２）は金属膜（導電性膜） 、（１８１）および（１Ｂ
２）はｎ形半導体膜（薄膜半導体素子の活性領域の導電
形と同−導電形の半導体嘆）、（１９０）は絶縁膜（イ
）と半導体基板（ｘｏｂ）との間に介在する高融点金属
膜、（１９１）および（１９２）は高融点金属膜（導電
性膜）である。 なお１図中同一符号はそれぞれ同一または相当部分を示
す。 第１１１４ 第１図 （Ｅ） ’ｈ￥許庁長官殿 埴肛 １．事件の表示 特願昭５９−０５６’７５１号２、発
明の名称 薄膜半導体素子集積回路装置３、補正をする
者 補正の対象 ４細書の発明の詳細な説明の欄 ６、補圧の内容 （１）明細書の第６頁＊’７行に「多結晶」とあるのを
「多結晶層」と訂正する。 以 上
Claims (1)
- 【特許請求の範囲】 （１）導電性基板の表面上に形成された絶縁膜の表面上
に一部分に共通の所定電位にすべき活性領域を有する複
数個の薄膜半導体素子を構成要素とする電気回路が形成
されたものにおいて、上記複数個の薄膜半導体素子の上
記活性領域がそれぞれ上記絶縁膜を貫通する導電性膜で
上記導電性基板に接続されるようにしたことを特徴とす
る薄膜半導体素子集積回路装置。 （２）導電性膜が金属膜であることを特徴とする特許請
求の範囲第１項記載の薄膜半導体素子集積回路装置。 （３）導電性基板が導電体基板であって導電性膜が薄膜
半導体素子の活性領域の導電形と同一の導電形の半導体
膜であることを特徴とする特許請求の範囲第１項記載の
薄膜半導体素子集積回路装置。 れた高融点金属膜とからなり導電性膜が薄膜半導体素子
の活性領域の導電形と同一の導電形の半導体膜であるこ
とを特徴とする特許請求の範囲第１項記載の薄膜半導体
素子集積回路装置。 （５）導電性基板が半導体基板であって導電性膜が高融
点金属膜であることを特徴とする特許請求の範囲第１項
記載の薄膜半導体素子集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056751A JPS60200564A (ja) | 1984-03-24 | 1984-03-24 | 薄膜半導体素子集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056751A JPS60200564A (ja) | 1984-03-24 | 1984-03-24 | 薄膜半導体素子集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200564A true JPS60200564A (ja) | 1985-10-11 |
Family
ID=13036222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056751A Pending JPS60200564A (ja) | 1984-03-24 | 1984-03-24 | 薄膜半導体素子集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02502596A (ja) * | 1987-12-19 | 1990-08-16 | ミテル セミコンダクター リミテッド | 半導体装置の製造方法 |
| WO1994015366A1 (fr) * | 1992-12-24 | 1994-07-07 | Tadahiro Ohmi | Dispositif a semiconducteurs |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878455A (ja) * | 1981-10-08 | 1983-05-12 | Nec Corp | 半導体装置の製造方法 |
| JPS5893282A (ja) * | 1981-11-30 | 1983-06-02 | Seiko Epson Corp | 薄膜半導体素子 |
-
1984
- 1984-03-24 JP JP59056751A patent/JPS60200564A/ja active Pending
Patent Citations (2)
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| US5650650A (en) * | 1992-12-24 | 1997-07-22 | Tadahiro Ohmi | High speed semiconductor device with a metallic substrate |
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