WO1996007182A1 - Semiconductor memory device - Google Patents

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WO1996007182A1
WO1996007182A1 PCT/JP1995/001711 JP9501711W WO9607182A1 WO 1996007182 A1 WO1996007182 A1 WO 1996007182A1 JP 9501711 W JP9501711 W JP 9501711W WO 9607182 A1 WO9607182 A1 WO 9607182A1
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node
signal
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potential
conductivity type
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PCT/JP1995/001711
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English (en)
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Inventor
Nobuhiro Kai
Hitoshi Kokubun
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards

Definitions

  • the present invention relates to a storage circuit of a semiconductor storage device, and particularly to a nonvolatile memory such as a mask ROM (read only memory) having a large capacity.
  • a nonvolatile memory such as a mask ROM (read only memory) having a large capacity.
  • Non-volatile memories have an X decoder for driving a read line corresponding to a memory cell.
  • This X-decoder has a P-channel field-effect transistor (PMOS) and an N-channel field-effect transistor (NMOS) connected between the power supply potential and the node. .
  • the connection between the PMOS and NMOS is connected to the word line.
  • An object of the present invention is to provide a memory circuit of a semiconductor device in which leakage current during standby is prevented and power consumption is reduced.
  • a first invention is a first transistor of a first conductivity type connected between a constant potential node and a first node, and connected between the first node and a second node.
  • a second transistor having a second conductivity type opposite to the first conductivity type, a lead wire connected to the second node, and an output portion connected to the first node;
  • a first logic circuit having a plurality of inputs, wherein at least one of the signals input to the plurality of inputs is at a first potential level, a second potential is applied to the second node.
  • a first logic circuit for supplying, and two inputs, one of which is connected to the input of the first logic circuit, and two outputs in response to a chip enable signal.
  • a second logic circuit that outputs an output signal from the first logic circuit, wherein the chip enable signal is a first logic level.
  • the two output units output complementary potential level signals when the chip enable signal is at the second potential level.
  • a storage circuit of a semiconductor device including:
  • the first logic circuit includes, for example, the predecoder unit circuit of FIG. 1 (ii) of the first embodiment and the NAND gate 19 and the inverters 20 and 21 in FIG. 1 (iii). It is a logic circuit configured.
  • the second logic circuit is, for example, the address buffer unit circuit of FIG. 1 (i) of the first embodiment.
  • the second invention is a first transistor of a first conductivity type connected between a constant potential node and a first node, and connected between the first node and a second node.
  • a logic circuit having a plurality of input sections, wherein when the inverted signal of the chip enable signal is at a second potential level, the logic circuit is connected to the second node regardless of the potential levels of the plurality of address signals or the inverted signal thereof.
  • a second potential is supplied, and when the inverted signal of the chip enable signal is at the first potential level, the potential level corresponding to the potential level of each of the plurality of address signals or the inverted signal is changed to the second potential level.
  • 11 is a storage circuit of a semiconductor device including a logic circuit supplied to a node.
  • the logic circuit is, for example, a logic circuit composed of the predecoder unit circuit of FIG. 3 of the second embodiment and the NAND gate 19 and the inverters 20 and 21 in FIG. 1 (iii). is there.
  • a first transistor of a first conductivity type connected between a constant potential node and a first node, and a first transistor connected between the first node and a second node are provided.
  • a second potential is supplied to the second node irrespective of the potential level of the plurality of address signals, and when the chip enable signal is at the second potential level, the potential level of each of the plurality of address signals or its inverted signal is supplied.
  • the potential level corresponding to A storage circuit of a semiconductor device which have a logic circuit for supplying to the second node Before the potential level corresponding to A storage circuit of a semiconductor device which have a logic circuit for supplying to the second node.
  • the logic circuit includes, for example, the predecoder unit circuit in FIG. 4 of the third embodiment, the NAND gate 19 in FIG. 1 (iii), and the inverter circuit.
  • This is a logic circuit composed of 20 and 21.
  • a first transistor of a first conductivity type connected between a constant potential node and a first node; and the first transistor connected between the first node and a second node.
  • a second potential is supplied to the second node regardless of the potential level of the response signal, and when the inverted signal of the chip enable signal is at the first potential level, the second node corresponds to the potential level of the response signal.
  • the potential level to the second A storage circuit of the semiconductors devices and a logic circuit for supplying the over-de.
  • the logic circuit is, for example, a logic circuit composed of NOR 54 and an inverter 55 in the X decoder unit circuit of FIG. 5 of the fourth embodiment.
  • a fifth invention is a first transistor of a first conductivity type connected between a constant potential node and a first node, and the first transistor connected between the first node and a second node.
  • What is claimed is: 1.
  • 5 is a storage circuit of a semiconductor device having the same.
  • the logic circuit is, for example, the NAND gate 63 in the X-decoder unit circuit of FIG. 6 of the fifth embodiment.
  • a semiconductor device comprising:
  • a storage circuit of a semiconductor device having:
  • a seventh invention is a semiconductor device according to the seventh aspect, which is connected between the constant potential node and the first node.
  • FIG. 1 (i) is a diagram showing an address buffer unit circuit.
  • FIG. 1 (ii) is a diagram showing a predecoder unit circuit.
  • FIG. 1 (iii) shows an X decoder unit circuit.
  • FIG. 2 is a diagram showing a typical address buffer unit circuit.
  • FIG. 3 is a diagram showing a predecoder unit circuit in a nonvolatile memory according to a second embodiment of the present invention.
  • FIG. 4 is a diagram showing a predecoder unit circuit in a nonvolatile memory according to a third embodiment of the present invention.
  • FIG. 5 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the fourth embodiment of the present invention.
  • FIG. 6 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the fifth embodiment of the present invention.
  • FIG. 7 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the sixth embodiment of the present invention.
  • FIG. 8 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the seventh embodiment of the present invention.
  • FIG. 9 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the eighth embodiment of the present invention.
  • FIG. 10 is a diagram showing a unit circuit for a P-X decoder in a nonvolatile memory according to a ninth embodiment of the present invention.
  • FIG. 11 is a diagram showing a connection state between the address buffer unit circuit and the predecoder unit circuit.
  • FIG. 12 is a diagram showing a connection state between the X-decoder unit circuit and the circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 (i) shows an address buffer unit circuit
  • FIG. 1 (ii) shows a pre-decoder unit circuit
  • FIG. 1 (iii) shows an X decoder unit circuit
  • FIG. 2 shows a normal address buffer circuit.
  • FIGS. 1 (i), 1 (ii) and 1 (iii) show the unit circuits of the address buffer, predecoder and X decoder. Provided.
  • This address buffer has a 2-input NAND gate 21 to which a TTL (Transistor Transistor Logic) level input address signal ANi and a chip enable signal CE are input.
  • Two inverters 22 and 23 are connected in series to the output section of the NAND gate 21.
  • the output of the inverter 23 is connected to the input of an inverter 24, and the output of the inverter 24 outputs an address signal AN.
  • two inverters 25 and 26 are connected in series to the output section of the inverter 23. From the output section of the inverter 26, an inverted signal of the address signal AN (hereinafter, referred to as AN) is output.
  • This predecoder unit circuit has a NAND gate to which output signals (AN, one AN) of a plurality of address buffer unit circuits are input.
  • AN output signals
  • This NAND gate 17 has three input units is shown.
  • This NAN The three input sections of D gate 17 have three address buffer unit circuits A BN-K
  • the six output signals ABN and ABN + 1 (AN-1, AN, AN + K-AN-K — AN , One of AN + 1) is input.
  • FIG. 11 shows a connection state between the address buffer unit circuit and the predecoder unit circuit.
  • ABN-K ABN, ABN + 1 three address buffer unit circuits (ABN-K ABN, ABN + 1) and eight predecoder unit circuits (PD1, PD2, PD3, PD4, PD5, PD6, PD7, PD8) will be connected.
  • the three inputs of the predecoder PD] are the output signal of the address file unit circuit A BN-1 — AN-1, the address buffer unit circuit A, the output signal of the address buffer A BN, and the address buffer unit circuit.
  • AN + 1 which is the output signal of ABN + 1, is input.
  • -AN-1, AN and AN + 1 are input to the input section of the predecoder PD2, and -AN-K_AN and AN + 1 are input to the input section of PD3.
  • one input of AN-1, one AN and one AN + 1 is input to the input of PD4, A Nl, AN and AN + 1 are input to the input of PD5, and the input of PD6 is input to PD6.
  • Is input AN-1, AN and AN + 1, PD7AN-1, AN and AN + 1 are input, and the input of PD8 is AN-1, AN and AN + 1 is entered.
  • the predecoder unit circuit has three input units, three address buffer unit circuits and eight predecoder unit circuits are connected to form one combination circuit.
  • the X decoder has a two-input NAND gate 19 to which signal A and signal B are input.
  • Two inverters 20 and 21 are connected in series to the output section of the two-input NAND gate.
  • a PMOS 22 and a NMOS 23 are connected in series between the power supply potential node and the output section (n 2) of the inverter 21.
  • the gates of these PMO S 2 2 and NMO S 2 3 Signal C is input.
  • the connection (nl) between the PMOS 22 and the NMOS 23 is connected to the word line W.
  • a plurality of memory cells are connected to this word line.
  • signals A, B and C will be described.
  • the input section of the predecoder unit circuit has three inputs, three address buffer unit circuits and eight predecoder unit circuits are connected to form one combinational circuit (Fig. 11). Is done. Therefore, this combinational circuit has eight outputs.
  • Signal A means the signal output from any of these eight outputs.
  • the signal B means a signal output from any of the eight output units of the combinational circuit composed of another address buffer unit circuit and a predecoder unit circuit.
  • the signal C also means a signal output from any of the eight signals of the other combinational circuits. Therefore, in this case, 8 ⁇ 8 ⁇ 8 X decoder unit circuits are required.
  • the NAND gate 19 of the X decoder unit circuit may be a 6-input NAND gate, and the address signal input to the predecoder unit circuit may be directly input.
  • the predecoder unit circuit is not required. However, if high-speed operation is required, it is better to use a predecoder.
  • the chip enable signal CE is at the L level in the standby state and at the H level in the active state. Therefore, in the standby state, the output of NAND gate 1 is output regardless of the logic level of input address ANi.
  • the force signal goes high. Therefore, the address signal AN goes low, and one AN goes high.
  • only the 3-input NAND gate of PD4 outputs an L level. Therefore, only the predecoder unit circuit PD4 outputs the H level, and the other seven predecoder unit circuits (PD1, PD2, PD3, PD5, PD6, PD7, and PD8) output the L level. Output. Thus, only one of the eight outputs of the combinational circuit outputs an H-level signal.
  • the word line W is connected to the node n2 because the PMOS 22 in FIG. 1 (iii) is non-conductive and the NMOS 23 is conductive. Since the output signal of the NAND gate 19 is at the L level, the output signal of the inverter 2] is at the L level, and the potential of the word line W is at the L level. This is the same state as when one lead line W is selected in the active state.o
  • the PMOS 22 becomes conductive and the NMOS 23 becomes non-conductive, so that the potential of the read line W becomes H level. Since the output signal of NAND gate 19 is at H level, the output signal of inverter 21 is at H level and the potential of node n2 is at H level.
  • Table 1 summarizes the potentials of signals A, B, and C, the conduction and non-conduction states of transistors 22 and 23, and the potential of node W and node n2.
  • the address buffer unit circuit has a two-input NAND gate 11 to which an input address signal AN i and a chip enable signal CE are input.
  • Two inverters 12 and 13 are connected in series to the output of the NAND gate 11. The output of the inverter 13 is connected to the input of the inverter 14, and the output of the inverter 14 outputs the address signal AN.
  • the address buffer unit circuit has a two-input NAND gate 15 to which the output signal of the inverter 13 and the chip enable signal CE are input.
  • the output of the NAND gate 15 is connected to the inverter 16.
  • the inverted output of the address signal AN—AN is output from the output section of the inverter 16 when the CE signal is at the H level.
  • Each combinational circuit uses three address buffer unit circuits AB. Therefore, the circuit shown in FIG. 12 employs nine address sniffer unit circuits AB.
  • the six address buffer unit circuits A B in the combinational circuits 1 and 2 in FIG. 12 at least one address buffer unit circuit may have the configuration shown in FIG. 1 (i). The remaining address buffer unit circuits may have the configuration shown in FIG.
  • the chip enable signal CE is at the L level in the standby state, Goes to H level in active state. Therefore, in the circuit of FIG. 1 (i), in the standby state, the output signal of the NAND gate 11 becomes H level regardless of the logic level of the input address ANi. Therefore, the address signal AN becomes L level. Since the chip enable signal CE is also input to one input of the NAND gate 15, the output of the NAND gate 15 becomes H level and one AN becomes L level.
  • one of the eight ⁇ 3> pre-decoders PD in the combinational circuit 1 always receives one signal having a low ⁇ mo> level.
  • Table 2 summarizes the potentials of signals A, B, and C, the on / off states of transistors 22 and 23, and the potentials of word line and node n2.
  • an address buffer unit circuit for outputting both the L level address AN and one AN is provided, so that the output of the node n2 is set to the H level during the chip standby. Can be fixed to the level. Therefore, regardless of whether the signal C of the predecoder unit circuit is at the L level or the H level, the logic levels of all the word lines W are always set to the H level during chip standby. Therefore, at the time of chip standby, the node n 2 (NMOS 23 drain) and the node n l (NMOS 23 source) are always at the H level, and leakage current due to the short channel effect can be prevented.
  • FIG. 3 is a diagram showing a predecoder unit circuit in a nonvolatile memory according to a second embodiment of the present invention.
  • the predecoder unit circuit connected to the address buffer is improved.
  • This predecoder unit circuit has a NOR gate.
  • NOR gate 31 The output of the NOR gate 31 is connected to two inverters 32 and 33 in series. NOR gate 31 has the output addresses AN-1, AN, AN + 1 of the address buffer unit circuit and the chip enable signal. A signal CE complementary to CE is input.
  • AB is the address buffer unit circuit of Fig. 2
  • PD of combinational circuit 1 is the predecoder unit circuit of Fig. 3
  • XDn is the X decoder of Fig. 1 (ii).
  • a unit circuit will be described.
  • any one of the predecoder unit circuits of the combinational circuits 1 and 2 may have the configuration shown in FIG. 3.
  • the signal ⁇ ⁇ is always at an L level, that is, the NAND gate of the X decoder XD in Fig. (Iii) 19 Since an L-level signal (A) is always input to one of the input sections, the output of the NAND gate 19 of the X-decoder goes high and the potential of the node n2 goes high. Therefore, even if an H level or an L level is input to the gates of PMOS 22 and NMS 23 for driving each lead line, the levels of all word lines are fixed at the H level.
  • the predecoder unit circuit that outputs the L level signal is provided, so that the output of the node n2 can be fixed at the H level during chip standby. Therefore, regardless of the output signal of the address buffer unit circuit, the logic levels of all the lead lines W are always set to the H level during chip standby. Therefore, during chip standby, node n 2 (drain of NMOS 23) and node nl (source of NMOS 23) are always at the H level, which is caused by the short channel effect. Leak current can be prevented.
  • FIG. 4 is a diagram showing a predecoder unit circuit in a nonvolatile memory according to a third embodiment of the present invention.
  • the predecoder unit circuit connected to the address buffer is improved.
  • This pre-decoder unit circuit has a NAND gate 41, and an output portion of the NAND gate 41 is connected to an inverter 42.
  • the NAND gate 41 receives the output address AN- of the address buffer unit circuit AN-, AN + 1, and the chip enable signal CE.
  • AB is the address buffer unit circuit in Fig. 2
  • PD in combinational circuit 1 is the predecoder unit circuit in Fig. 4
  • XDn is X in Fig. 1 (ii).
  • a decoder unit circuit will be described.
  • any one of the predecoder unit circuits of the combinational circuits 1 and 2 may have the configuration shown in FIG. 3.
  • the NAND 41 is at the L level regardless of the logic levels of the address signals AN-1, AN, and AN + 1.
  • the signal of is output.
  • the signal A is always at the L level.
  • the signal at the L level is always input to one of the input sections of the NAND gate 19 of the X decoder XD in FIG. 1 (iii).
  • the output of the NAND gate 19 becomes H level, and the potential of the node n 2 becomes H level. Therefore, even if an H level or an L level is input to the gates of the PMOS 22 and the NMOS 23 for driving each of the word lines, the levels of all the word lines are set to the H level. Fixed to the bell.
  • a predecoder unit circuit that outputs an L level signal is provided, so that the output of the node n2 can be fixed at the H level during chip standby. Therefore, the logic levels of all word lines W are always set to the H level during chip standby, regardless of the output signal of the address buffer unit circuit. Therefore, at the time of the chip standby, the node n 2 (the drain of the NMOS 23) and the node n 1 (the source of the NMOS 23) are always at the H level, and the leakage current due to the short channel effect can be prevented.
  • the speed can be increased as compared with the second embodiment due to the mutual inductance effect of the transistor.
  • the number of transit evenings can be reduced.
  • FIG. 5 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the fourth embodiment of the present invention.
  • the X decoder unit circuit is improved.
  • This X-decoder unit circuit has a NAND gate 51, and two inverters 52, 53 are connected in series to the output of the NAND gate 51. Output signals A and B of the predecoder unit circuit are input to the NAND gate 51.
  • the output of the inverter 53 is connected to one input terminal of the NOR gate 54.
  • the other input terminal of the NOR gate 54 receives one CE signal.
  • An inverter 55 is connected to the output of the NOR gate 54.
  • PMO S 22 and NMO S 23 are connected in series between the node n 2 (the output section of the inverter 55) and the power supply potential node.
  • the gates of PMO S 22 and NMO S 23 are not Number C is entered.
  • the connection (nl) between the PMOS 22 and the NMOS 23 is connected to the word line W.
  • a plurality of memory cells are connected to this word line.
  • signals A, B, and C are output signals of combinational circuits 1, 2, and 3 shown in FIG.
  • AB is the address buffer unit circuit in Fig. 2
  • PD in combinational circuit 1 is the pre-decoder unit circuit in Fig. 1 (ii)
  • XDn is the X decoder in Fig. 5.
  • a unit circuit will be described.
  • the potential of the node n2 becomes H level. Therefore, even if an H level or L level is input to the gates of PMOS 22 and NMOS 23 for driving each word line, the level of all word lines is fixed to the H level. .
  • the potential of the node n2 is set to the H level. Since the N 0 R gate 54 and the inverter 55 are provided in the X decoder unit circuit, the chip standby Sometimes node n 2 (the drain of NMOS 3) and node nl (the source of NMOS 3) are always at the H level, preventing leakage current due to the short channel effect.
  • the address buffer unit circuit in FIG. 2 and the predecoder unit circuit in FIG. 1 (ii) can be used, and the number of transistors can be reduced.
  • FIG. 6 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the fifth embodiment of the present invention.
  • the X decoder unit circuit is improved.
  • the X-decoder unit circuit has a NAND gate 61, and an output of the NAND gate 61 is connected to an inverter 62.
  • the output signals A and B of the predecoder unit circuit are input to the NAND gate 61.
  • the output of the inverter 62 is connected to one input terminal of the NAND gate 63.
  • the CE signal is input to the other input terminal of the NAND gate 63.
  • PMO S 22 and NM ⁇ S 23 are connected in series similarly to FIG. 1 (i i i).
  • the signal C is input to the gates of the PMOS 22 and the NMOS 23.
  • the connection (n 1) between the PMOS 22 and the NMOS 23 is connected to the word line W.
  • a plurality of memory cells are connected to this word line.
  • signals A, B, and C are output signals of combinational circuits 1, 2, and 3 shown in FIG.
  • AB is the address buffer unit circuit in Fig. 2
  • PD in combinational circuit 1 is the predecoder unit circuit in Fig. 1 (ii)
  • XDn is X
  • the PMO S 2 2 ⁇ 1 ⁇ 1052 for driving each lead wire Even if H level or L level is input to the gate of 3, the level of all the lead lines is fixed to H level.
  • the NAND gate 63 for setting the potential of the node n 2 to the H level is provided in the X decoder unit circuit, so that the node n 2 ( The drain of the NMOS 23) and the node nl (the source of NMOS 23) are always at the H level, thereby preventing leakage current due to the short channel effect.
  • the inverter 55 of the fourth embodiment can be omitted, the speed can be further increased. Further, the number of transistors can be reduced.
  • FIG. 7 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the sixth embodiment of the present invention.
  • the X decoder unit circuit is improved.
  • This X-decoder unit circuit has a NAND gate 71, and an inverter 72 is connected to the output of the NAND gate 71.
  • the output signals X and CE of the predecoder unit circuit are input to the NAND gate 71.
  • PM0S22 and NM0S23 are connected in series between the node n2 and the power supply potential node.
  • the output of the inverter 72 is input to the gate of the PMOS 22 and the NMOS 23.
  • the connection (n 1) between the PMOS 22 and the NMOS 23 is connected to the word line W.
  • a plurality of memory cells are connected to this lead line.
  • PMOSs 73 and 74 are connected between the power supply potential node and the nodes n1 and n2, respectively.
  • the CE signal is input to the gates of the PMOS 73 and 74.
  • the sources for forcibly setting the potential levels of the nodes n1 and n2 to the H level are connected to the PMOS 73, Since 74 is provided in the X decoder unit circuit, nodes n 2 and n 1 are always at the H level during chip standby, so that leakage current due to the short channel effect can be prevented.
  • the PMOSs 73 and 74 directly input the level of the signal CE to the gate and fix the logic level of the node n2 to the H level, the access to the memory cell in the thousand enable operation is performed in the first embodiment. Faster than compared.
  • FIG. 8 is a diagram showing an X-decoder unit circuit in the nonvolatile memory according to the seventh embodiment of the present invention.
  • the X decoder unit circuit is improved.
  • the X-decoder unit circuit has a NAND gate 81, and the NAND gate 81 receives the output signal X and the CE signal of the pre-decoder unit circuit.
  • PMOS22 and NM0S23 are connected in series between the node n2 and the power supply potential node.
  • the output of the NAND gate 81 is input to the gates of the PMOS 22 and the NMOS 23.
  • the connection (n 1) between PM 0 S 22 and NMOS 23 is connected to a lead wire W. A plurality of memory cells are connected to this lead line.
  • NMOS transistors 82 and 83 are connected between the ground potential node and the nodes n1 and n2, respectively. This NMOS 82, 8 Gate 3 receives the CE signal.
  • the source for forcibly setting the potential levels of the node n1 and the node n2 to the L level is connected to the NMOS 82 connected to the ground potential.
  • , 83 are provided in the X-decoder unit circuit, so that the nodes n2 and n1 are always at the L level during chip standby, thereby preventing leakage current due to the short channel effect.
  • the NMOSs 82 and 83 directly input the level of the signal CE to the gate and fix the logic level of the node n2 to the H level, the access to the memory cells in the chip enable operation is the Faster than compared.
  • the inverter 72 in the seventh embodiment can be omitted, and the speed can be increased. Further, the number of transistors can be reduced.
  • FIG. 9 is a diagram showing a P-X decoder unit circuit in a nonvolatile memory according to an eighth embodiment of the present invention.
  • the X decoder unit circuit is improved. Since the configuration of this X-decoder unit circuit is similar to the circuit configuration of FIG. 8, only different parts will be described in detail.
  • a transistor that forcibly sets the logic level of the word line and the node n2 is connected to one end of the node on the node n2 side. Department.
  • the transistors 92 and 93 for forcibly setting the logic levels of the word line and the node n2 are provided at the end of the bridge line opposite to the node n2. ing.
  • the X decoder of FIG. 9 operates in the same manner as the circuit of FIG. 8, but since the NMOSs 92 and 93 are provided at the end of the word line opposite to the node n2, the chip enable signal When the CE is input from the side opposite to the node n 2, the access speed is increased.
  • FIG. 10 is a diagram showing a unit circuit for a P-X decoder in a nonvolatile memory according to a ninth embodiment of the present invention.
  • the X decoder unit circuit is improved. Since the configuration of this X-decoder unit circuit is similar to the circuit configuration of FIG. 8 or FIG. 9, only different parts will be described in detail.
  • a transistor for forcibly setting the logic levels of the word line and the node n2 is provided at one end of the word line.
  • transistors 102, 103, and 104 which forcibly set the logic level of the lead line and the node n2 are connected to the word lines. It is provided at both ends of the wire. Therefore, regardless of the length of the word line, the potential of the pad line and the node n2 can be quickly set to the L level, and the access speed to the chip enable signal CE can be increased.
  • the present invention is not limited to the above embodiment, and various modifications are possible.
  • the logic levels at both ends (node n1 and node n2) of the NMOS connected to the word line are set to the same potential level during chip standby.
  • the configuration can be appropriately modified depending on the application. Further, in the above embodiments, the description has been made on the assumption that the nonvolatile memory is used. However, the present invention is applicable to other semiconductor memory devices.
  • the logic levels of both ends (node n1 and node n2) of the NMOS connected to the read line at the time of standby are the same.

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Description

明細書 半導体装置の記憶回路 技術分野 本発明は、 半導体記憶装置の記憶回路、 特に、 大容量化されたマスク R OM (リード . オンリ . メモリ） 等の不揮発性メモリに関するものであ
O o 背景技術 従来の不揮発性メモリでは、 メモリセルに対応したヮ一 ド線を駆動す るための Xデコーダを有している。 この Xデコーダは、 電源電位とノー ドとの間に接続されている Pチャネル型電界効果トランジスタ （以下 PM O Sという） と Nチャネル型電界効果トランジスタ （以下 NMO Sとい う） とを有している。 この PMO Sと NMO Sとの接続部力、 ワード線に 接続されている。
しかしながら、 この Xデコーダの NMO Sは、 マスク ROMの大容量 化に伴いゲート長が縮小されている。
そのため、 スタンバイ状態において、 ワード線が高電位レベル （以下、 Hレベルという） であってかつノードが低電位レベル （以下、 Lレベルと いう） の場合、 PMOSにおいてショートチャネル効果により、 リーク電 流が流れる可能性があった。 発明の開示 本発明は、 スタンバイ時のリーク電流を防止し、 消費電力を減少させ た半導体装置の記憶回路を提供することを目的とする。
第 1の発明は、 一定電位ノードと第 1 のノー ドとの間に接続された第 1導電型の第 1のトランジスタと、 前記第 1のノードと第 2のノードと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ ス夕と、 前記第 2のノードに接続されたヮ一ド線と、 前記第 1のノード にその出力部が接続され、 複数の入力部を有する第 1の論理回路であつ て、 前記複数の入力部に入力される信号の少なく とも 1つが第 1の電位 レベルである時、 前記第 2のノードに第 2の電位を供給する第 1の論理 回路と、 2つの入力部を有し、 そのうちのいずれか一方の出力部が前記 第 1の論理回路の入力部に接続され、 チッブイネーブル信号に応答して 2つの出力部から出力信号を出力する第 2の論理回路であって、 チップ イネ一ブル信号が第 1の電位レベルの時に、 2つの出力部から第 1の電 位レベルの信号を出力し、 チップイネーブル信号が第 2の電位レベルの 時に、 2つの出力部から互いに相補的な電位レベルの信号を出力させる 第 2の論理回路と、 を有する半導体装置の記憶回路である。
ここで、 第 1の論理回路は、 例えば、 第 1の実施例の図 1 ( i i ) のプ リデコーダ単位回路および図 1 ( i i i ) 中の N A N Dゲート 1 9および インバ一タ 2 0、 2 1で構成される論理回路である。
また、 第 2の論理回路は、 例えば、 第 1の実施例の図 （ i ) のァドレス バッファ単位回路である。
第 2の発明は、 一定電位ノードと第 1のノ一ドとの間に接続された第 1導電型の第 1のトランジスタと、 前記第 1のノードと第 2のノードと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ ス夕と、 前記第 2のノー ドに接続されたヮー ド線と、 前記第 1のノー ド に接続され、 複数のア ドレス信号またはその反転信号とチップイネ一ブ ル信号の反転信号が入力される複数の入力部を有する論理回路であつ て、 前記チッブイネーブル信号の反転信号が第 2の電位レベルの時に、 前記複数のァドレス信号またはその反転信号の電位レベルにかかわらず 前記第 2のノードに第 2の電位を供給し、 前記チップィネーブル信号の 反転信号が第 1の電位レベルの時に、 前記複数のァドレス信号またはそ の反転信号のそれぞれの電位レベルに対応した電位レベルを前記第 2の ノードに供給する論理回路とを有する半導体装置の記憶回路である。
ここで、 論理回路は、 例えば、 第 2の実施例の図 3のプリデコーダ単 位回路および図 1 ( i i i ) 中の N A N Dゲー ト 1 9およびインバータ 2 0、 2 1で構成される論理回路である。
第 3の発明は、 一定電位ノードと第 1のノー ドとの間に接続された第 1導電型の第 1のトランジスタと、 前記第 1 のノードと第 2のノードと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ スタと、 前記第 2のノ一ドに接続されたヮ一ド線と、 前記第 1のノ一ド に接続され、 複数のァドレス信号またはその反転信号とチップィネーブ ル信号が入力される複数の入力部を有する論理回路であって、 前記チッ ブイネーブル信号が第 1の電位レベルの時に、 前記複数のァドレス信号 またはその反転信号の電位レベルにかかわらず前記第 2のノードに第 2 の電位を供給し、 前記チッブイネーブル信号が第 2の電位レベルの時 に、 前記複数のァドレス信号またはその反転信号のそれぞれの電位レべ ルに対応した電位レベルを前記第 2のノー ドに供給する論理回路とを有 する半導体装置の記憶回路である。
ここで、 論理回路は、 例えば、 第 3の実施例の図 4のプリデコーダ単 位回路および図 1 ( i i i ) 中の N A N Dゲート 1 9およびインバー夕 2 0、 2 1で構成される論理回路である。
第 4の発明は、 一定電位ノードと第 1のノードとの間に接続された第 1導電型の第 1のトランジスタと、 前記第 1のノードと第 2のノードと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ スタと、 前記第 2のノードに接続されたワード線と、 前記第 1のノード にその出力部が接続され、 複数のァドレス信号またはその反転信号に応 答した応答信号とチッブイネーブル信号の反転信号が入力される複数の 入力部を有する論理回路であって、 前記チッブイネーブル信号の反転信 号が第 2の電位レベルの時に、 前記応答信号の電位レベルにかかわらず 前記第 2のノー ドに第 2の電位を供給し、 前記チップイネ一ブル信号の 反転信号が第 1の電位レベルの時に、 前記応答信号の電位レベルに対応 した電位レベルを前記第 2のノードに供給する論理回路とを有する半導 体装置の記憶回路である。
ここで、 論理回路は、 例えば、 第 4の実施例の図 5の Xデコーダ単位 回路中の N O R 5 4およびイ ンバ一タ 5 5で構成される論理回路であ る o
第 5の発明は、 一定電位ノードと第 1のノードとの間に接続された第 1導電型の第 1のトランジスタと、 前記第 1のノードと第 2のノードと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ スタと、 前記第 2のノードに接続されたワード線と、 前記第 1のノー ド に接続され、 複数のァドレス信号またはその反転信号に応答した応答信 号とチッブイネーブル信号が入力される複数の入力部を有する論理回路 であって、 前記チップイネ一ブル信号が第 1の電位レベルの時に、 前記 応答信号の電位レベルにかかわらず前記第 2のノードに第 2の電位を供 給し、 前記チップィネーブル信号が第 2の電位レベルの時に、 前記応答 信号に対応した電位レベルを前記第 2のノードに供給する論理回路とを 有する半導体装置の記憶回路である。
ここで、 論理回路は、 例えば、 第 5の実施例の図 6の Xデコーダ単位 回路中の N A N Dゲート 6 3である。
第 6の発明は、 一定電位ノー ドと第 1のノー ドとの間に接続された第
1導電型の第 1のトランジスタと、 前記第 1のノードと第 2のノードと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ ス夕と、 前記第 2のノー ドに接続されたヮ一ド線と、 前記一定電位ノー ドと前記第 1 のノ一 ドとの間に接続され、 そのゲー ト電極にチッブイ ネーブル信号が入力される第 1導電型の第 3のトランジスタと、 前記一 定電位ノー ドと前記第 2のノー ドとの間に接続され、 そのゲー ト電極に チップイネ一ブル信号が入力される第 1導電型の第 4のトランジスタと を有する半導体装置の記憶回路である。
第 7の発明は、 一定電位ノードと第 1のノードとの間に接続された第
1導電型の第 1のトランジスタと、 前記第 1のノードと第 2のノー ドと の間に接続された前記第 1の導電型と逆の第 2導電型の第 2のトランジ ス夕と、 前記第 2のノー ドに接続されたヮー ド線と、 接地電位ノードと 前記第 1のノードとの間に接続され、 そのゲー ト電極にチッブイネ一ブ ル信号の反転信号が入力される第 1導電型の第 3のトランジスタと、 接 地電位ノ一ドと前記第 2のノードとの間に接続され、 そのゲート電極に チッブイネーブル信号が入力される第 1導電型の第 4のトランジスタと を有する半導体装置の記憶回路である。 図面の簡単な説明 図 1 ( i ) は、 アドレスバッファ単位回路を示す図である。
図 1 ( i i ) は、 プリデコーダ単位回路を示す図である。
図 1 ( i i i ) は Xデコーダ単位回路を示す図である。
図 2は、 通常のァドレスバッファ単位回路を示す図である。
図 3は、 本発明の第 2の実施例の不揮発性メモリ中のプリデコーダ単 位回路を示した図である。
図 4は、 本発明の第 3の実施例の不揮発性メモリ中のプリデコーダ単 位回路を示した図である。
図 5は、 本発明の第 4の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
図 6は、 本発明の第 5の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
図 7は、 本発明の第 6の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
図 8は、 本発明の第 7の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
図 9は、 本発明の第 8の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である
図 1 0は、 本発明の第 9の実施例の不揮発性メモリ中のプ Xデコーダ 単位回路を示した図である。
図 1 1に、 ァドレスバッファ単位回路とプリデコーダ単位回路の接続 状態を示す図である。
図 1 2は、 Xデコーダ単位回路と図 1 1に示した回路の接続状態を示 す図である。 発明を実施するための最良の形態
[第 1の実施例]
図 1 ） 、 図 1 ( i i )および図 1 ( i i i ) は、 本発明の第 1の実施 例の不揮発性メモリを説明するための図である。 図 1 ( i ) は、 ア ドレス バッファ単位回路、 図 1 ( i i ) は、 プリデコーダ単位回路、 図 1 ( i i i ) は Xデコーダ単位回路を示したものである。 また、 図 2は、 通常のァ ドレスバッファ回路を示したものである。
図 1 ( i ) 、 図 1 ( i i ) および図 1 ( i i i ) では、 ア ドレスバッ ファ、 プリデコーダと Xデコーダの単位回路を示した力 実際の不揮発 性メモリにおいてはメモリセルに対応してそれぞれ複数設けられてい る。
まず、 図 2の通常のア ドレスバッファ単位回路の構成を説明する。 こ のアドレスノくッファは、 T T L (Transistor Transistor Logic) レベルの入力 ァドレス信号 AN i とチッブイネーブル信号 C Eとが入力される 2入力 NANDゲート 2 1を有している。 この NANDゲー ト 2 1の出力部に は、 2個のインバ一タ 2 2、 2 3が直列に接続されている。 このイン バ一タ 23の出力部には、 インバータ 24の入力部が接続され、 このィ ンバータ 24の出力部からはア ドレス信号 ANが出力される。 また、 ィ ンバ一夕 23の出力部には、 2個のインバータ 2 5、 2 6が直列に接続 されている。 このインバー夕 2 6の出力部からはァドレス信号 ANの反 転信号（以下— ANと示す） が出力される。
次に、 図 1 ( i i ) のプリデコーダ単位回路の構成を説明する。 このプ リデコーダ単位回路は、 複数のァ ドレスバッファ単位回路の出力信号 （A N、 一AN)が入力される NANDゲートを有している。 ここでは、 NA NDゲ一 ト 1 7が 3つの入力部を有する場合を示してある。 この NAN Dゲ一ト 1 7の 3つの入力部には、 3つのァドレスバッファ単位回路 A BN-K ABNおよび ABN+1の 6つの出力信号（AN-1、 AN、 AN+K 一 AN-K — AN、 一 AN+1) のうちのいずれか 3つの信号が入力される。 図 1 1に、 ァドレスバッファ単位回路とプリデコーダ単位回路の接続状態 を示す。 図に示すように、 この場合、 3つのア ドレスバッファ単位回路 (ABN-K ABN、 ABN+1) と、 8つのプリデコーダ単位回路（ P D 1、 PD2、 PD3、 PD4、 P D5、 P D6、 P D7、 P D8) とが接続されるこ とになる。 プリデコーダ P D】の 3つの入力部には、 アドレス ファ単 位回路 A BN-1の出力信号である— AN-1、 ァドレス ファ単位回路 A BNの出力信号である AN、 およびア ドレスバッファ単位回路 ABN+1の 出力信号である AN+1が入力される。 同様に、 プリデコーダ PD2の入力 部には、 —AN-1、 ANおよび一 AN+1が入力され、 PD3の入力部には、 - AN-K _ ANおよび AN+1が入力される。 さらに、 P D4の入力部に は、 一 AN-1、 一ANおよび一 AN+1が入力され、 PD5の入力部には、 A N-l、 ANおよび AN+1が入力され、 PD6の入力部には、 AN-1、 ANおよ び一 AN+1が入力され、 P D7AN-1、 — ANおよび AN+1が入力され、 P D8の入力部には AN-1、 一ANおよび一AN+1が入力される。 このよう に、 プリデコーダ単位回路の入力部を 3つとした場合は、 3つのアドレ スバッファ単位回路と 8つのプリデコーダ単位回路が接続され一つの組 み合わせ回路を構成する。
次に、 図 1 ( i i i ) の Xデコーダの回路構成について説明する。 Xデ コーダは、 信号 Aおよび信号 Bが入力される 2入力 NAN Dゲー ト 1 9 を有している。 この 2入力 N AN Dゲー トの出力部には、 2つのイン バータ 2 0、 2 1が直列に接続されている。 また、 電源電位ノードとィ ンバ一タ 2 1の出力部（n 2 ) との間には P MO S 22と NMO S 2 3が 直列に接続されている。 この PMO S 2 2 と NMO S 2 3のゲートには 信号 Cが入力される。 また、 この P M O S 2 2 と N M O S 2 3 との接続 部 （n l ) は、 ワード線 Wに接続されている。 このワード線には複数のメ モリセルが接続される。
ここで、 信号 A、 Bおよび Cについて説明する。 先にも説明したよう に、 プリデコーダ単位回路の入力部を 3入力とした場合、 3つのアドレ スバッファ単位回路と、 8つのプリデコーダ単位回路が接続され一つの 組み合わせ回路 （図 1 1 ) が構成される。 従って、 この組み合わせ回路は 8つの出力部を有することになる。 信号 Aは、 この 8つの出力部のいず れかから出力される信号を意味する。 また、 信号 Bは、 別のア ドレス バッファ単位回路回路とプリデコーダ単位回路とで構成される組み合わ せ回路の 8つの出力部のいずれかから出力される信号を意味する。 ま た、 信号 Cは、 さらに、 他の組み合わせ回路の 8つの信号のいずれかか ら出力される信号を意味する。 従って、 この場合は、 8 X 8 X 8個の X デコーダ単位回路が必要となる。
ここで、 Xデコーダ単位回路の N A N Dゲー ト 1 9を 6入力の N A N Dゲートとし、 プリデコーダ単位回路に入力されるァドレス信号を直接 入力してもよい。 この場合、 プリデコーダ単位回路は必要なくなる。 し かしながら、 高速動作が要求される場合は、 プリデコーダを用いた方が 良い。
次に、 図 2のァ ドレスバッファ単位回路、 図 1 ( i i ) のプリデコーダ 単位回路および図 1 ( i i i ) の Xデコーダ単位回路の動作を説明する。 本発明は、 スタンバイ状態におけるリーク電流の防止を目的としている ので、 スタンバイ状態の動作について特に説明する。
チッブイネーブル信号 C Eは、 スタンバイ状態の時 Lレベルであり、 アクティブ状態の時 Hレベルとなる。 従って、 スタンバイ状態において は、 入力アドレス ANiの論理レベルにかかわらず、 N A N Dゲート 1の出 力信号は、 Hレベルとなる。 従って、 アドレス信号 ANは、 Lレベルと なり、 一ANは Hレベルとなる。 この場合、 図 1 1の組み合わせ回路の 8つのプリデコーダ単位回路のうち、 P D4の 3入力 NAN Dゲートのみ は、 Lレベルを出力する。 従って、 プリデコーダ単位回路 P D4のみ Hレ ベルを出力し、 他の 7つのプリデコーダ単位回路 （P D1、 P D2、 P D 3、 P D5、 P D6、 P D7、 P D8) は Lレベルを出力する。 このように、 組み合わせ回路の 8つの出力部のうちただ 1つの出力部のみが Hレベル の信号を出力する。
従って、 8 X 8 X 8個の Xデコーダ単位回路のうち、 信号 A、 Bおよ び Cがともに Hレベルの信号となる回路はただ 1つである。 この場合、 図 1 ( i i i ) の PMO S 2 2は非導通状態、 NMO S 2 3は導通状態と なるので、 ワード線 Wは、 ノー ド n 2に接続される。 また、 NAN D ゲー ト 1 9の出力信号は、 L レベルとなるので、 インバ一タ 2 】 の出力 信号は Lレベルとなり、 ワード線 Wの電位は Lレベルとなる。 これは、 ァクティブ状態において一本のヮ一ド線 Wが選択された場合と同じ状態 こある o
また、 8 X 8 X 8個の Xデコーダ単位回路のうち、 信号 A = Hレべ ル、 B = Hレベルおよび C = Lレベルとなる回路は、 7つある。 この場 合、 PMO S 2 2は導通状態、 NMO S 2 3は非導通状態となるので、 ワード線 Wの電位は、 Hレベルとなる。 また、 NANDゲート 1 9の出 力信号は、 Lレベルとなるので、 インバータ 2 1の出力信号は Lレベル となり、 ノード n 2の電位は Lレベルとなる。
また、 8 X 8 X 8個の Xデコーダ単位回路のうち、 信号 A= Lレべ ル、 B = Hレベルおよび C = Lレベルとなる回路は、 4 9個ある。 この 場合、 PMO S 2 2は導通状態、 NMO S 2 3は非導通状態となるの で、 ワード線 Wの電位は、 Hレベルとなる。 また、 NAN Dゲート 1 9 の出力信号は、 Hレベルとなるので、 イ ンバー夕 2 1の出力信号は Hレ ベルとなり、 ノー ド n 2の電位は Hレベルとなる。
また、 8 X 8 X 8個の Xデコーダ単位回路のう ち、 信号 A= Lレべ ル、 B = Hレベルおよび C = Hレベルとなる回路は、 7つある。 この場 合、 PMO S 2 2は非導通状態、 NMO S 2 3は導通状態となる。 ま た、 NAN Dゲー ト 1 9の出力信号は、 Hレベルとなるので、 イ ンバ一 夕 2 1の出力信号は Hレベルとなり、 ノー ド n 2の電位は Hレベルとな る。 従って、 ワー ド線 Wの電位は、 Hレベルとなる。
また、 8 X 8 X 8個の Xデコーダ単位回路のう ち、 信号 A = Hレべ ル、 B = Lレベルおよび C = Lレベルとなる回路は、 4 9つある。 この 場合、 PMO S 2 2は導通状態、 NMO S 2 3は非導通状態となるの で、 ワー ド線 Wの電位は、 Hレベルとなる。 また、 N ANDゲー ト 1 9 の出力信号は、 Hレベルとなるので、 イ ンバ一タ 2 1の出力信号は Hレ ベルとなり、 ノー ド n 2の電位は Hレベルとなる。
また、 8 X 8 X 8個の Xデコーダ単位回路のう ち、 信号 A = Hレべ ル、 B = Lレベルおよび C = Hレベルとなる回路は、 7つある。 この場 合、 PMO S 2 2は非導通状態、 NMO S 2 3は導通状態となる。 ま た、 NAN Dゲー ト 1 9の出力信号は、 Hレベルとなるので、 インバー 夕 2 1の出力信号は Hレベルとなり、 ノー ド n 2の電位は Hレベルとな る。 従って、 ワー ド線 Wの電位は、 Hレベルとなる。
また、 8 X 8 X 8個の Xデコーダ単位回路のう ち、 信号 A= Lレべ ル、 B = Lレベルおよび C = Hレベルとなる回路は、 4 9つある。 この 場合、 PMO S 22は非導通状態、 NMO S 23は導通状態となる。 ま た、 N AN Dゲー ト 1 9の出力信号は、 Hレベルとなるので、 ィ ンバ一 タ 2 1の出力信号は Hレベルとなり、 ノー ド n 2の電位は Hレベルとな る。 従って、 ワー ド線 Wの電位は、 Hレベルとなる。 また、 8 X 8 X 8個の Xデコーダ単位回路のうち、 信号 A= Lレべ ル、 B = Lレベルおよび C = Lレベルとなる回路は、 34 3個ある。 こ の場合、 PMOS 22は導通状態、 NMO S 23は非導通状態となるの で、 ヮード線 Wの電位は、 Hレベルとなる。 また、 NAN Dゲート 1 9 の出力信号は、 Hレベルとなるので、 インバータ 2 1の出力信号は Hレ ベルとなり、 ノード n 2の電位は Hレベルとなる。
表 1に、 信号 A、 Bおよび Cの電位、 トランジスタ 2 2、 23の導通 非導通状態、 およびヮード線 Wとノード n 2の電位をまとめて表示し た。
【表 1】
Figure imgf000014_0001
ここで、 先述したように、 信号 A = Hレベル、 B = Hレベルおよび C =Lレベルとなった場合、 ワード線 Wの電位が Hレベルとなり、 ノード n 2の電位は Lレベルとなるので、 トランジスタ 23においてショ一ト チャネル効果によりリーク電流が生じ、 つ一ド線 Wに電流が流れる可能 性がある。 次に、 図 1 ( i ) のア ドレスバッファ単位回路の構成を説明する。 この 了 ドレスバッファ単位回路は、 入力ァドレス信号 AN i とチップイネ一 ブル信号 C Eとが入力される 2入力 NANDゲート 1 1を有している。 この N ANDゲート 1 1の出力部には、 2個のインバータ 1 2、 1 3が 直列に接続されている。 このインバ一タ 1 3の出力部には、 インバ一タ 1 4の入力部が接続され、 このイ ンバ一タ 1 4の出力部からはァ ドレス 信号 ANが出力される。 さらに、 このア ドレスバッファ単位回路は、 ィ ンバ一タ 1 3の出力信号とチップイネ一ブル信号 CEとが入力される 2 入力 NANDゲート 1 5を有している。 この NANDゲ一 ト 1 5の出力 部にはインバータ 1 6が接続されている。 このイ ンバ一夕 1 6の出力部 からは C E信号が Hレベルの時にァドレス信号 ANの反転信号— ANが 出力される。
次に、 この図 1 ( i ) のア ドレスバッファ単位回路を用いた回路の動作 について図 1 1、 および図 1 2を参照しながら説明する。
図 1 2は、 前述した 8 X 8 X 8個 （5 1 2個） の Xデコーダ （XD n ： n=l〜512) の 3つの端子 （A n、 B n、 C n ) と、 3つの組み合わせ回 路 1、 2、 3 との接続関係を示したものである。 各組み合わせ回路に は、 3つのア ドレスバッファ単位回路 A Bが用いられている。 従って、 図 1 2で示した回路には、 9つのァドレスノ ッファ単位回路 ABが使用 されている。 ここで、 図 1 2の組み合わせ回路 1、 2中の 6つのアドレ スバッファ単位回路 A Bのうち、 すくなく とも一つのァ ドレスバッファ 単位回路が図 1 ( i ) で示した構成であればよい。 残りのァドレスバッ ファ単位回路は、 図 2で示した構成でよい。
ここでは、 図 1 2の組み合わせ回路 1中の唯一のァドレスバッファ単 位回路が図 1 ( i ) で示した構成である場合について説明する。
チッブイネーブル信号 C Eは、 スタンバイ状態の時 Lレベルであり、 ァクティブ状態の時 Hレベルとなる。 従って、 図 1 ( i ) の回路では、 ス タンバイ状態においては、 入力ァドレス ANiの論理レベルにかかわらず、 NAN Dゲー ト 1 1の出力信号は、 Hレベルとなる。 従って、 ア ドレス 信号 ANは、 Lレベルとなる。 また、 NANDゲー ト 1 5の一方の入力 にもチップィネーブル信号 C Eが入力されるので、 NANDゲ一 ト 1 5 の出力は Hレベルとなり、 一ANは Lレベルとなる。
この場合、 組み合わせ回路 1中の 8つの 3入力プリデコーダ P Dの入 力端子には必ず少な〈 ともし レベルの信号が 1つ入力される。 言い替え れば、 3つの入力のうち 3つと も Hレベルが入力されるプリデコーダは ない。 従って、 8つのプリデコーダ P Dの出力は、 すべて Lレベルとな る。 従って、 図 1 ( i i ) の Xデコーダ XDの NANDゲー ト 1 9に入力 部の一方には必ず Lレベルの信号 （A)が入力される。 つまり、 NAND ゲー ト 1 9の 2つの入力部の両方に Hレベルの信号が入力されることは ない。 従って、 Xデコーダの NANDゲー ト 1 9の出力は、 Hレベルと なり、 ノー ド n 2の電位は Hレベルとなる。
表 2に、 信号 A、 Bおよび Cの電位、 トランジスタ 22、 23の導通 /非導通状態、 およびワー ド線とノー ド n 2の電位をま とめて表示し た。
【表 2】
A Tr22 Tr23 W n2 対応する Xデコーダ
B C
の個数 （個） し H し ON OFF H H 56 し H H OFF ON H H 8 し し H OFF ON H H 56 し し し ON OFF H H 392 このように、 本発明の第 1の実施例においては、 図 1 ( i ) のア ドレス バッファ単位回路において、 チップィネーブル信号が無効の時、 つま り、 信号 C Eが Lレベルの時、 アドレス信号 AN、 一ANはともに Lレべ ルとなる。 これにより、 このア ドレスバッファ単位回路に接続されたす ベてのプリデコーダが Lレベルの信号を出力し、 Xデコーダのノード n 2の電位を Hレベルとすることができる。 すなわち、 ノード n 2を Hレ ベルのヮ一 ド線 Wと同じ電位レベルに固定することができる。 そのた め、 各ワー ド線を駆動するための P MO S 2 2および NMO S 2 3の ゲ一 トに Hレベルまたは Lレベルが入力されても、 すべてのヮ一 ド線の レベルは、 Hレベルに固定される。
従って、 この実施例では、 信号 C Eが L レベルの時、 共に Lレベルのァ ドレス AN、 一ANを出力するア ドレスバッファ単位回路を設けているの で、 チップスタンバイ時にノード n 2の出力を Hレベルに固定できる。 従って、 プリデコーダ単位回路の信号 Cが L レベルであっても Hレベル であっても、 すべてのワー ド線 Wの論理レベルをチップスタンバイ時に 常に Hレベルにする。 そのため、 チップスタンバイ時にノード n 2 (NM O S 2 3のドレイン） とノー ド n l (NMO S 2 3のソース） は常に Hレ ベルとなり、 ショートチャネル効果によるリーク電流を防止できる。
[第 2の実施例]
図 3は、 本発明の第 2の実施例の不揮発性メモリ中のプリデコーダ単 位回路を示した図である。
この第 2の実施例では、 ァドレスバッファに接続されるプリデコーダ 単位回路を改良している。 このプリデコーダ単位回路は、 N O Rゲート
3 1を有し、 NO Rゲート 3 1の出力部には、 2個のインバー夕 3 2、 3 3が直列に接続されている。 N O Rゲー ト 3 1には、 ア ドレスバッ ファ単位回路の出力アドレス AN-1、 AN、 AN+1とチップイネイブル信号 CEに対して相補的な信号一 CEが入力される。
次に、 第 2の実施例の不揮発性メモリの回路動作について説明する。 この場合は、 図 1 2に示した回路において、 ABを図 2のァドレスバッ ファ単位回路とし、 組み合わせ回路 1の P Dを図 3のプリデコーダ単位 回路とし、 XD nを図 1 ( i i ) の Xデコーダ単位回路とした場合につい て説明する。 ここで、 図 1 2の 3つの組み合わせ回路うち、 組み合わせ 回路 1 もしくは 2のどちらか一方のプリデコーダ単位回路が図 3で示し た構成であればよい。
まず、 図 3の回路において信号一 C Eの論理レベルが Hレベルの時、 すなわち、 チップスタンバイ時に、 N〇R 3 1の出力はァドレス信号 A
N-l、 AN、 AN+1の論理レベルにかかわらず、 Lレベルの信号を出力す 従って、 信号 Αは常に Lレベルとなる、 つま り、 図 （ i i i ) の Xデ コーダ XDの NANDゲー ト 1 9に入力部の一方には必ず Lレベルの信 号 （A)が入力されるので、 Xデコーダの NANDゲート 1 9の出力は、 Hレベルとなり、 ノー ド n 2の電位は Hレベルとなる。 そのため、 各 リード線を駆動するための PMO S 22および NM〇 S 23のゲートに Hレベルまたは Lレベルが入力されても、 すべてのワー ド線のレベル は、 Hレベルに固定される。
従って、 この実施例では、 信号 CEが Lレベルの時、 Lレベルの信号 を出力するプリデコーダ単位回路を設けているので、 チップス夕ンバイ 時にノード n 2の出力を Hレベルに固定できる。 従って、 ア ドレスバッ ファ単位回路の出力信号にかかわらず、 すべてのヮード線 Wの論理レべ ルをチップスタンバイ時に常に Hレベルにする。 そのため、 チップスタ ンバイ時にノード n 2 (NMOS 23のドレイン） とノード n l (NMO S 2 3のソース） は常に Hレベルとなり、 ショートチャネル効果による リーク電流を防止できる。
[第 3の実施例]
図 4は、 本発明の第 3の実施例の不揮発性メモリ中のプリデコーダ単 位回路を示した図である。
この第 3の実施例では、 アドレスバッファに接続されるプリデコーダ 単位回路を改良している。 このプリデコーダ単位回路は、 NANDゲ一 ト 4 1を有し、 NANDゲー ト 4 1の出力部には、 インバ一夕 4 2が接 続されている。 NANDゲート 4 1には、 ア ドレスバッファ単位回路の 出力ア ドレス AN-し AN、 AN+1とチップイネイブル信号 CEが入力され る。
次に、 第 3の実施例の不揮発性メモリの回路動作について説明する。 この場合は、 図 1 2に示した回路において、 A Bを図 2のア ドレスバッ ファ単位回路とし、 組み合わせ回路 1の PDを図 4のプリデコーダ単位 回路とし、 XD nを図 1 ( i i )の Xデコーダ単位回路とした場合につい て説明する。 ここで、 図 1 2の 3つの組み合わせ回路うち、 組み合わせ 回路 1 もしくは 2のどちらか一方のプリデコーダ単位回路が図 3で示し た構成であればよい。
まず、 図 3の回路において信号 C Eの論理レベルが Lレベルの時、 す なわち、 チップスタンバイ時に、 NAND 4 1はァドレス信号 AN-1、 A N、 AN+1の論理レベルにかかわらず、 Lレベルの信号を出力する。
従って、 信号 Aは常に Lレベルとなる、 つまり、 図 1 ( i i i )の Xデ コーダ XDの NANDゲー ト 1 9に入力部の一方には必ず Lレベルの信 号が入力されるので、 Xデコーダの NANDゲー ト 1 9の出力は、 Hレ ベルとなり、 ノード n 2の電位は Hレベルとなる。 そのため、 各ヮード 線を駆動するための PMO S 22および NMOS 23のゲートに Hレべ ルまたは Lレベルが入力されても、 すべてのワード線のレベルは、 Hレ ベルに固定される。
従って、 この実施例では、 信号 C Eが Lレベルの時、 Lレベルの信号 を出力するプリデコーダ単位回路を設けているので、 チップスタンバイ 時にノード n 2の出力を Hレベルに固定できる。 従って、 ア ドレスノ ッ ファ単位回路の出力信号にかかわらず、 すべてのワード線 Wの論理レべ ルをチップスタンバイ時に常に Hレベルにする。 そのため、 チップス夕 ンバイ時にノー ド n 2 (NMO S 2 3のドレイ ン） とノー ド n l (NMO S 2 3のソース） は常に Hレベルとなり、 ショー トチヤネル効果による リーク電流を防止できる。
さらに、 第 2の実施例と異なり、 N AN Dゲート 4 1および C E信号 を用いているので、 トランジス夕の相互ィンダクタンス効果から第 2の 実施例よりスピードアップが図れる。 また、 トランジス夕の数の削減が 可能となる。
[第 4の実施例]
図 5は、 本発明の第 4の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
この第 4の実施例では、 Xデコーダ単位回路を改良している。 この X デコーダ単位回路は、 NANDゲート 5 1を有し、 NAN Dゲート 5 1 の出力部には、 2個のインバ一タ 5 2、 5 3が直列に接続されている。 NANDゲート 5 1には、 プリデコーダ単位回路の出力信号 A、 Bが入 力される。 インバー夕 5 3の出力部は、 N 0 Rゲート 5 4の一方の入力 端子に接続される。 この NO Rゲー ト 5 4の他方の入力端子には一 C E 信号が入力される。 NORゲート 5 4の出力部にはィンバ一タ 5 5が接 続されている。 ノード n 2 (ィンバータ 5 5の出力部） と電源電位ノード との間には、 図 1 ( i i i ) と同様に、 PMO S 2 2と NMO S 2 3が直 列に接続されている。 この PMO S 2 2 と NMO S 2 3のゲートには信 号 Cが入力される。 また、 この PMO S 2 2 と NMO S 2 3との接続部 (n l ) は、 ワード線 Wに接続されている。 このワード線には複数のメモ リセルカ接続される。
ここで、 信号 A、 Bおよび Cは、 それぞれ図 1 2で示した組み合わせ 回路 1、 2、 3の出力信号である。
次に、 第 4の実施例の不揮発性メモリの回路動作について説明する。 この場合は、 図 1 2に示した回路において、 A Bを図 2のァドレスバッ ファ単位回路とし、 組み合わせ回路 1の P Dを図 1 ( i i ) のプリデコー ダ単位回路とし、 X D nを図 5の Xデコーダ単位回路とした場合につい て説明する。
まず、 図 5の回路において C E信号の論理レベルが Lレベルの時、 す なわち、 チップスタンバイ時に、 N 0 Rゲー ト 54の出力は信号 A、 B の論理レベルにかかわらず、 Lレベルの信号を出力する。
従って、 ノード n 2の電位は Hレベルとなる。 そのため、 各ワー ド線 を駆動するための PMO S 2 2および NMO S 2 3のゲートに Hレベル または Lレベルが入力されても、 すべてのワード線のレベルは、 Hレべ ルに固定される。
従って、 この実施例では、 信号 C Eが Lレベルの時、 ノード n 2の電 位を Hレベルにする N 0 Rゲート 5 4およびインバータ 5 5を Xデコー ダ単位回路中に設けたので、 チップスタンバイ時にノー ド n 2 (NMO S 2 3のドレイン） とノー ド n l (NMO S 2 3のソース） は常に Hレベル となり、 ショートチヤネル効果によるリーク電流を防止できる。 第 4の 実施例においては、 図 2のア ドレスバッファ単位回路および図 1 ( i i ) のプリデコーダ単位回路を用いることができ、 トランジスタ数を削減す ることが可能となる。 [第 5の実施例]
図 6は、 本発明の第 5の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
この第 5の実施例では、 Xデコーダ単位回路を改良している。 この X デコーダ単位回路は、 NANDゲート 6 1を有し、 NANDゲ一ト 6 1 の出力部には、 インバータ 6 2が接続されている。 N AN Dゲー ト 6 1 には、 プリデコーダァ単位回路の出力信号 A、 Bが入力される。 イン バ一タ 6 2の出力部は、 N AN Dゲート 6 3の一方の入力端子に接続さ れる。 この NANDゲート 6 3の他方の入力端子には C E信号が入力さ れる。 NORゲート 6 3の出力部（ノード 2 n 2) と電源電位ノードとの 間には、 図 1 ( i i i ) と同様に、 PMO S 2 2と NM〇 S 2 3が直列に 接続されている。 この PMO S 2 2と NMO S 2 3のゲートには信号 C が入力される。 また、 この PMO S 2 2 と NMO S 2 3との接続部 （n 1 ) は、 ワード線 Wに接続されている。 このワード線には複数のメモリセ ルが接続される。
ここで、 信号 A、 Bおよび Cは、 それぞれ図 1 2で示した組み合わせ 回路 1、 2、 3の出力信号である。
次に、 第 5の実施例の不揮発性メモリの回路動作について説明する。 この場合は、 図 1 2に示した回路において、 ABを図 2のア ドレスバッ ファ単位回路とし、 組み合わせ回路 1の PDを図 1 ( i i ) のプリデコー ダ単位回路とし、 XD nを図 6の Xデコーダ単位回路とした場合につい て説明する。
まず、 図 6の回路において C E信号の論理レベルが Lレベルの時、 す なわち、 チップスタンバイ時に、 NANDゲート 63の出力は信号 A、 Bの論理レベルにかかわらず、 Hレベルの信号を出力する。
従って、 各ヮ一ド線を駆動するための PMO S 2 2ぉょび^^1^1052 3のゲートに Hレベルまたは Lレベルが入力されても、 すべてのヮ一ド 線のレベルは、 Hレベルに固定される。
従って、 この実施例では、 信号 CEが Lレベルの時、 ノード n 2の電 位を Hレベルにする NAN Dゲー ト 63を Xデコーダ単位回路中に設け たので、 チップスタンバイ時にノー ド n 2 (NMOS 23のドレイン） と ノー ド n l (NMO S 2 3のソース） は常に Hレベルとなり、 ショー ト チヤネル効果によるリ一ク電流を防止できる。 第 5の実施例において は、 第 4の実施例のィンバータ 5 5を省略できるので、 よ りスピ一 ド アップが図れる。 また、 トランジスタの数を削減することができる。
[第 6の実施例]
図 7は、 本発明の第 6の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
この第 6の実施例では、 Xデコーダ単位回路を改良している。 この X デコーダ単位回路は、 NAN Dゲー ト 7 1を有し、 NAN Dゲート 7 1 の出力部には、 インバータ 72が接続されている。 NAN Dゲート 7 1 には、 プリデコーダ単位回路の出力信号 Xおよび C E信号が入力され る。 ノー ド n 2と電源電位ノー ドとの間には、 P M 0 S 22と N M 0 S 23が直列に接続されている。 この PMOS 22と NMO S 23のゲー トにはインバータ 72の出力部が入力される。 また、 この PMO S 2 2 と NMOS 23との接続部 （n 1 ) は、 ワード線 Wに接続されている。 こ のヮード線には複数のメモリセルが接続される。
さらに、 電源電位ノードとノード n 1およびノード n 2との間には、 それぞれ PMOS 73、 74が接続されている。 この PMO S 73、 7 4のゲー卜には CE信号が入力される。
次に、 第 6の実施例の不揮発性メモリの回路動作について説明する。 まず、 図 6の回路において C E信号の論理レベルが Lレベルの時、 す なわち、 チップスタンバイ時に、 N ANDゲー ト 7 1の出力は信号 Xの 論理レベルにかかわらず、 Hレベルの信号を出力する。 従って、 イ ン バータ 72は Lレベルの信号を出力し、 ヮード線 Wは Hレベルとなる。 ここで、 C E信号が Lレベルであるため、 PMO S 73、 7 4は導通状 態となり、 ワード線 Wおよびノー ド n 2が Hレベルに固定される。
このように、 第 6の実施例では、 信号 C Eが Lレベルの時、 ノード n 1およびノード n 2の電位レベルを強制的に Hレベルにするソースが電 源電位に接続された PMO S 73 , 74を Xデコーダ単位回路中に設け たので、 チップスタンバイ時にノー ド n 2とノー ド n 1は常に Hレベル となり、 ショートチャネル効果によるリーク電流を防止できる。 また、 PMO S 7 3、 7 4は信号 C Eのレベルを直接ゲートに入力し、 ノード n 2の論理レベルを Hレベルに固定するので、 千ッブイネーブル動作の メモリセルに対するアクセスが第 1の実施例に比べて速くなる。
[第 7の実施例]
図 8は、 本発明の第 7の実施例の不揮発性メモリ中の Xデコーダ単位 回路を示した図である。
この第 7の実施例では、 Xデコーダ単位回路を改良している。 この X デコーダ単位回路は、 N AN Dゲート 8 1を有し、 この NANDゲート 8 1には、 プリデコーダァ単位回路の出力信号 Xおよび CE信号が入力 される。 ノード n 2 と電源電位ノードとの問には、 PMO S 2 2と NM 0 S 2 3が直列に接続されている。 この PMO S 2 2 と NMO S 2 3の ゲートには N ANDゲート 8 1の出力部が入力される。 また、 この PM 0 S 2 2と NMO S 2 3との接続部（n 1 ) は、 ヮード線 Wに接続されて いる。 このヮード線には複数のメモリセルが接続される。
さらに、 接地電位ノードとノード n 1およびノード n 2との間には、 それぞれ NMO S 82、 83が接続されている。 この NMOS 82、 8 3のゲートには— C E信号が入力される。
次に、 第 7の実施例の不揮発性メモリの回路動作について説明する。 まず、 図 8の回路において C E信号の論理レベルが L レベルの時、 す なわち、 チップスタンバイ時に、 N A N Dゲート 8 1の出力は信号 の 論理レベルにかかわらず、 Hレベルの信号を出力する。 従って、 N M O S 2 3が導通状態となり、 ワード線 Wはノード n 2と接続される。 ここ で、 一 C E信号は Hレベルであるため、 N M O S 8 2、 8 3は導通状態 となり、 ヮ一ド線 Wおよびノ一ド n 2がしレベルに固定される。
このように、 第 7の実施例では、 信号 C Eが L レベルの時、 ノー ド n 1およびノード n 2の電位レベルを強制的に Lレベルにするソースが接 地電位に接続された N M O S 8 2 , 8 3を Xデコーダ単位回路中に設け たので、 チップス夕ンバイ時にノード n 2とノード n 1は常に Lレベル となり、 ショートチャネル効果によるリーク電流を防止できる。 また、 N M O S 8 2 , 8 3は信号 C Eのレベルを直接ゲートに入力し、 ノード n 2の論理レベルを Hレベルに固定するので、 チップィネーブル動作の メモリセルに対するアクセスが第 1の実施例に比べて速くなる。
さらに、 N A N Dゲー ト 8 1 を用いたので、 第 7の実施例中のィン バータ 7 2が省略でき、 スピードアップが図れる。 また、 トランジスタ 数の削減が可能である。
[第 8の実施例]
図 9は、 本発明の第 8の実施例の不揮発性メモリ中のプ Xデコ—ダ単 位回路を示した図である。
この第 8の実施例では、 Xデコーダ単位回路を改良している。 この X デコーダ単位回路の構成は、 図 8の回路構成と類似しているため、 異な る部分のみ詳細に説明する。 図 8では、 ワード線およびノード n 2の論 理レベルを強制的に設定すトランジスタを、 ノード n 2側の一ド線の端 部に設けていた。 しかしながら、 図 9の回路においては、 ワード線およ びノード n 2の論理レベルを強制的に設定すトランジスタ 9 2、 9 3 を、 ノード n 2と反対側のヮ一ド線の端部に設けている。
この図 9の Xデコーダは図 8の回路と同様の動作をするが、 N M O S 9 2、 9 3がノード n 2と反対側のワード線の端部に設けられているの で、 チップィネーブル信号 C Eがノード n 2 と反対側から入力されるよ うな構成の場合に、 アクセススピードが速くなる。
[第 9の実施例]
図 1 0は、 本発明の第 9の実施例の不揮発性メモリ中のプ Xデコーダ 単位回路を示した図である。
この第 9の実施例では、 Xデコーダ単位回路を改良している。 この X デコーダ単位回路の構成は、 図 8もしくは図 9の回路構成と類似してい るため、 異なる部分のみ詳細に説明する。 図 8および図 9では、 ワード 線およびノー ド n 2の論理レベルを強制的に設定すトランジスタを、 ワード線のいずれか一方の端部に設けていた。 しかしながら、 図 1 0の 回路においては、 ヮード線およびノード n 2の論理レベルを強制的に設 定すトランジスタく 1 0 2、 1 0 3 >、 く 1 0 4、 1 0 5 >を、 ワー ド 線の両端部に設けている。 従って、 ワード線の長さに関係なくすばやく ヮ一ド線およびノード n 2の電位を Lレベルにすることができ、 チップ ィネーブル信号 C Eに対するアクセススピー ドを速くすることができ
O
なお、 本発明は、 上記実施例に限定されず種々の変形が可能である。 本発明では、 ワード線に接続された N M O Sの両端（ノード n 1とノード n 2 ) の論理レベルをチップスタンバイ時に同じ電位レベルにする構成で あればよく、 ア ドレスバッファ、 プリデコーダおよび Xデコーダの構成 は、 用途に応じて適宜変形が可能である。 さらに、 上記実施例では、 不揮発性メモリを前提として説明したが、 その他の半導体記憶装置においても適用可能である。
産業上の利用可能性 本発明によれば、 チッブイネーブル信号の論理レベルに応じてス夕ン バイ時にヮード線に接続された N M O Sの両端 （ノード n 1 とノー ド n 2 ) の論理レベルを同電位とする構成としたので大容量化に伴ってゲ一 ト 長が縮小された M〇 S トランジスタが使用されたメモリでも、 チップス 夕ンバイ時のリ一ク電流の発生を防止できる。

Claims

求の範囲
1 . 一定電位ノー ドと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、
前記第 1のノードと第 2のノ一ドとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノ一ドに接続されたヮード線と、
前記第 1のノードにその出力部が接続され、 複数の入力部を有する第 1の論理回路であって、
前記複数の入力部に入力される信号の少なく とも 1つが第 1の電位レ ベルである時、 前記第 2のノードに第 2の電位を供給する第 1の論理回 路と、
2つの入力部を有し、 そのうちのいずれか一方の出力部が前記第 1の 論理回路の入力部に接続され、 チップィネーブル信号に応答して 2つの 出力部から出力信号を出力する第 2の論理回路であって、
チッブイネーブル信号が第 1 の電位レベルの時に、 2つの出力部から 第 1の電位レベルの信号を出力し、
千ッブイネーブル信号が第 2の電位レベルの時に、 2つの出力部から 互いに相補的な電位レベルの信号を出力させる第 2の論理回路と、 を有することを特徴とする半導体装置の記憶回路。
2 . 一定電位ノードと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、
前記第 1のノ一ドと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノ一ドに接続されたヮード線と、
前記第 1のノードに接続され、 複数のァドレス信号またはその反転信 号とチッブイネーブル信号の反転信号が入力される複数の入力部を有す る論理回路であって、
前記チッブイネーブル信号の反転信号が第 2の電位レベルの時に、 前 記複数のァドレス信号またはその反転信号の電位レベルにかかわらず前 記第 2のノードに第 2の電位を供給し、
前記チッブイネーブル信号の反転信号が第 1の電位レベルの時に、 前 記複数のア ドレス信号またはその反転信号のそれぞれの電位レベルに対 応した電位レベルを前記第 2のノー ドに供給する論理回路と
を有することを特徴とする半導体装置の記憶回路。
3 . —定電位ノー ドと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、
前記第 1のノードと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノー ドに接続されたワー ド線と、
前記第 1のノー ドに接続され、 複数のア ドレス信号またはその反転信 号とチップィネーブル信号が入力される複数の入力部を有する論理回路 であって、
前記チッブイネーブル信号が第 1の電位レベルの時に、 前記複数のァ ドレス信号またはその反転信号の電位レベルにかかわらず前記第 2の ノードに第 2の電位を供給し、
前記チッブイネーブル信号が第 2の電位レベルの時に、 前記複数のァ ドレス信号またはその反転信号のそれぞれの電位レベルに対応した電位 レベルを前記第 2のノー ドに供給する論理回路と
を有することを特徴とする半導体装置の記憶回路。
4 . 一定電位ノードと第 1のノー ドとの間に接続された第 1導電型の 第 1のトランジスタと、 前記第 1のノードと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノードに接続されたワード線と、
前記第 1のノードにその出力部が接続され、 複数のァドレス信号また はその反転信号に応答した応答信号とチッブイネーブル信号の反転信号 が入力される複数の入力部を有する論理回路であって、
前記チッブイネーブル信号の反転信号が第 2の電位レベルの時に、 前 記応答信号の電位レベルにかかわらず前記第 2のノードに第 2の電位を 供給し、
前記チップィネーブル信号の反転信号が第 1の電位レベルの時に、 前 記応答信号の電位レベルに対応した電位レベルを前記第 2のノ一ドに供 給する論理回路と
を有することを特徴とする半導体装置の記憶回路。
5 . —定電位ノードと第 1のノ一ドとの間に接続された第 1導電型の 第 1のトランジスタと、
前記第 1のノードと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノードに接続されたヮード線と、
前記第 1のノ一ドに接続され、 複数のァドレス信号またはその反転信 号に応答した応答信号とチッブイネーブル信号が入力される複数の入力 部を有する論理回路であって、
前記チッブイネーブル信号が第 1の電位レベルの時に、 前記応答信号 の電位レベルにかかわらず前記第 2のノー ドに第 2の電位を供給し、 前記チッブイネーブル信号が第 2の電位レベルの時に、 前記応答信号 に対応した電位レベルを前記第 2のノー ドに供給する論理回路と
を有することを特徴とする半導体装置の記憶回路。
6 . —定電位ノー ドと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、
前記第 1 のノー ドと第 2のノ一ドとの間に接続された前記第 1 の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノードに接続されたヮード線と、
前記一定電位ノードと前記第 1のノ一 ドとの間に接続され、 そのゲー ト電極にチップィネーブル信号が入力される第 1導電型の第 3のトラン ジス夕と、
前記一定電位ノ一ドと前記第 2のノー ドとの間に接続され、 そのゲー ト電極にチッブイネーブル信号が入力される第 1導電型の第 4のトラン ジス夕と、
を有することを特徴とする半導体装置の記憶回路。
7 . 一定電位ノ一ドと第 1のノードとの間に接続された第 1導電型の 第 1の トランジスタと、
前記第 1のノードと第 2のノ一ドとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、
前記第 2のノードに接続されたワード線と、
接地電位ノードと前記第 1のノードとの間に接続され、 そのゲート電 極にチッブイネーブル信号の反転信号が入力される第 1導電型の第 3の トランジスタと、
接地電位ノードと前記第 2のノードとの間に接続され、 そのゲート電 極にチップイネ一ブル信号が入力される第 1導電型の第 4のトランジス 夕と、
を有することを特徴とする半導体装置の記憶回路。
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