WO1997047071A1

WO1997047071A1 - Circuit electrique

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Description

明細書電気回路発明の詳細な説明技術分野

この発明は、交流を整流する電気回路に関し、特に、低損失で交流を整流する電気回路に関する。背景技術

交流電圧を直流電圧に変換する回路として整流回路が使用されている。従来の整流回路は、シリコンダイオード、ショットキ一バリアダイオード等を用いて構成されている。し力し、従来の整流回路では、その電圧 V f と電流 I f との関係を図 3に破線で示すように、ダイオードの順方向電圧 V f が 0 . 4 V〜1 . 0 V程度であり、整流回路を構成するダイオードでの電圧降下、即ち、損失が大きく、整流の効率が低レ、とレヽぅ問題があつた。この発明は、上述した事情に鑑みてなされたもので、低損失で交流を整流することができる電気回路を提供することを目的とする。発明の開示

上述の目的を達成するため、この発明の第 1の観点にかかる電気回路は、トランジスタと該トランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記トランジスタ前記電流路に順方向電圧が印加された時に、前記

フし、前記制御端に印加する信号を制御して前記ト

することにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする。この発明の第 1の観点にかかる電気回路によれば、トランジスタの電流路に印加されている圧が逆方向電圧の時にトランジスタをオンし、順方向電圧の時にトランジスタをオフする。従って、トランジスタに接続された負荷には、 —方極性の電圧のみが印加される。また、トランジスタのオフ時に、順方向電圧が電流路に印加されるので、大きな耐圧を得ることができる。また、この発明の第 2の観点にかかる電気回路は、

トランジスタと該ドランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記電流路の両端と前記制御端に接続され、前記電流路の両端の間の電位差を検出し、前記トランジスタの前記電流路に前記トランジスタの逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に前記トランジスタの順方向電圧が印加された時に前記トランジスタをオフするように、前記制御端に印加する信号を制御して前記トランジスタをオン又はォフすることにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする。また、この発明の第 3の観点にかかる電気回路は、

トランジスタと該トランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象の整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記電流路の両端と前記制御端に接続され、前記電流路の両端の間の電位差の極性を検出し、前記トランジスタの前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に前記トランジスタをオフするように、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧を整流させる、

ことを特徴とする。この発明の第 2、第 3の観点にかかる電気回路によれば、トランジスタの電流路の両端間に印加されている電圧又はその極性を検出して、逆方向電圧の時にトランジスタをオンし、順方向電圧の時にトランジスタをオフする。従って、トランジスタの電流路の他端側に接続された負荷には、一方極性の電圧のみが印加される。また、トランジスタのオフ時に、順方向電圧が電流路に印加されるので、大きな耐圧を得ることができる。

このような電気回路の場合、供給される整流対象電圧の値やその極性に基づいて、トランジスタをオン♦オフすることも考えられる。しかし、この方法では、負荷がコンデンサや電池のような電圧を持つタイプのものである場合、トランジスタがオンした状態で、電源電圧が負荷の電圧より低くなり、電流が逆流する虞がある。これらの発明では、トランジスタの電流路に印加される電圧を検出しているので、このような問題は発生せず、整流対象電圧を整流することができる。前記トランジスタは、例えば、バイポーラトランジスタから構成される。この場合、前記電流路の両端は前記バイポーラトランジスタのェミッタとコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、前記制御回路は、前記ェミッタと前記コレクタの間の電圧及び又はその極性を検出し、前記ベースに電圧及ぴ電流を供給する手段から構成される。前記バイポーラトランジスタが N P N型の場合、

前記電流路の一端は該 N P Nバイポーラトランジスタのェミッタ、前記電流路の他端はコレクタ、前記制御端はべ一スから構成され、

前記制御回路は、前記ェミッタに前記コレクタより高い正極性の電位が印加された時に、該 N P Nトランジスタをオンさせる電圧及び電流を前記ベースに供給し、前記ェミッタに前記コレクタより低レ、正極性の電圧が印加された時に、該 N P Nトランジスタをオフさせる電圧及び電流を前記べ一スに供給する。また、前記バイポーラトランジスタが P N P型の場合、

前記電流路の一端は該 P N Pバイポーラトランジスタのェミッタ、前記電流路の他端はコレクタ、前記制御端はベースから構成され、

前記制御回路は、前記コレクタに前記ェミッタより高い正極性の電位が印加された時に、該 P N P トランジスタをオンさせる電圧及び電流を前記ベースに供給し、前記コレクタに前記エミッタより低い正極性の電圧が印加された時に、該 P N P トランジスタをオフさせる電圧及び電流を前記べ一スに供給する。前記バイポーラトランジスタは、実質的に同一の厚さを有する半導体層から構成されたェミッタとコレクタと、から構成される。このような構成によれば、実質的にエミッタとコレクタの区別が無くなり、オン時に大きな電流増幅率を確保して、しかも、オフ時に高い耐圧を得ることができる。前記トランジスタを、電界効果トランジスタから構成することも可能である。この場合、前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲートから構成され、前記制御回路は、前記ソースと前記ドレインの間の電圧及び Z又はその極性を検出し、検出した電圧に応じて、前記ゲートに制御電圧を印加する手段から構成される。前記電界効果トランジスタが Nチヤネル型の場合、

前記電流路の一端はソースから構成され、前記電流路の他端はドレインから構成され、前記制御端はゲートから構成され、

前記制御回路は、前記ソースに前記ドレインより高い正極性の電圧が印加された時にオン電圧を前記ゲートに印加し、前記ソースに前記ドレインより低い正極性の電圧が印加された時にオフ電圧を前記ゲートに供給する手段から構成される。前記電界効果トランジスタが Pチヤネル型の場合、

前記制御回路は、前記ソースに前記ドレインよりも低い正極性の電圧が印加された時に該 Pチヤネル電界効果トランジスタをオンさせる電圧を前記ゲ一卜に印加し、前記ソースに前記ドレインよりも高い正極性の電圧が印加された時に該 Pチャネル電界効果トランジスタをオフさせる電圧を前記ゲートに印加する手段から構成される。前記制御回路は、例えば、前記トランジスタの前記電流路の一端に一方の入力端が接続され、前記トランジスタの電流路の他端に他方の入力端が接続され、出力端が前記トランジスタの前記制御端に接続された演算増幅器等の増幅回路から構成される。この場合、前記増幅回路の前記一方と他方の入力端との間に逆方向並列接続されたダイォ一ドと、前記一方の入力端と前記電流路の一端との間又は前記他方の入力端と前記電流路の他端との間に挿入された定電流源と、をさらに配置してもよい。

演算増幅器は、純粋な増幅動作のみならず、コンパレータとして機能するものでもよい。即ち、入力電圧に応じて出力電圧が飽和するような、ものでもよレ、。また、この発明の第 4の観点にかかる電気回路は、

トランジスタと該トランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記トランジスタの前記電流路と前記制御端に接続され、前記電流路の一端と外部回路とのノードに流れる電流の向きに従って、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧を整流させる、

ことを特徴とする。この発明の第 4の観点にかかる電気回路によれば、トランジスタの電流路と外部回路の接続ノード（接続点）に流れる電流の向きに応じて、をオン 'オフする。トランジスタがオンした時には、前記電流はこのトランジスタの電流を介して流れ、負荷回路に供給される。従って、整流された電流を負荷に印加することができる。また、トランジスタのオフ時には、順方向電圧が電流路に印加されるので、大きな耐圧を得ることができる。前記トランジスタは、例えば、バイポーラトランジスタから構成される。この場合、前記電流路の両端は前記バイポーラトランジスタのェミッタとコレクタから構成され、前記制御端はべ一スから構成される。前記制御回路は、前記ベースに電圧及び電流を供給し、前記バイポーラトランジスタをオンさせる。前記バイポーラトランジスタが N P N型の場合は、

前記電流路の一端はエミッタ、他端はコレクタ、前記制御端はベースから構成され、前記制御回路は、前記ェミッタと前記外部回路とのノードに流れる電流の向きを検出して、所定方向の電流を検出した時に、該 N P Nトランジスタをオンさせる電圧及び電流を前記ベースに供給する。この場合、前記エミッタと前記コレクタの間又は前記エミッタと前記ベースの間にダイォ一ドを接続し、前記 N P Nパイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れるように構成してもよい。前記バイポーラトランジスタが P N P型の場合、

前記電流路の一端はェミッタ、他端はコレクタ、前記制御端はベースから構成され、前記制御回路は、前記ェミッタと前記外部回路とのノードに流れる電流の向きを検出して、所定方向の電流を検出した時に、該 P N P トランジスタをオンさせる電圧及び電流を前記べ一スに供給する。これらの場合、前記エミッタと前記コレクタの間又は前記エミッタと前記べ —スの間にダイォードを接続し、前記 N P Nバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れるように構成してもよい。前記トランジスタは、例えば、電界効果トランジスタから構成され、前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲートから構成され、前記制御回路は、前記電界効果トランジスタを領域でオンさせるゲート電圧を前記ゲートに印加する手段から構成される。前記電界効果トランジスタが Nチャネル型の場合、例えば、前記電流路のー端はソース、他端はドレイン、前記制御端はゲートから構成され、前記制御回路は、前記ソースと前記外部回路とのノードに流れる電流が所定方向である時に、該 Nチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加する手段から構成される。前記電界効果トランジスタが Nチャネル型の場合、前記制御回路は、例えば、前記ン一スから前記ドレインに向けて、該 Nチャネル電界効果トランジスタの寄生ダイォードを介して流れる電流を検出して、該 Nチャネル電界効果トランジスタをオンさせる手段から構成される。前記ソースと前記ドレインの間に、ダイオードを接続したり、前記ゲートと前記ソースの間に、定電圧ダイオードを接続したりしてもよい。前記電界効果トランジスタが Pチャネル型の場合、例えば、前記電流路のー端はソースから構成され、他端はドレインから構成され、前記制御端はゲートから構成される。また、前記制御回路は、前記ソースと前記外部回路とのノードに流れる電流が所定方向である時に、該 Pチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加する手段から構成される。前記制御回路は、前記ドレインから前記ソースに向けて、該 Pチャネル電界効果トランジスタの寄生ダイオードを介して流れる電流を検出して、該 Pチヤネル電界効果トランジスタをオンさせる手段から構成されてもよい。

これらの場合、前記ソースと前記ドレインの間にダイオード、又は、前記ゲ —トと前記ソースの間に定電圧ダイォードを接続してもよい。前記制御回路は、例えば、前記トランジスタの前記電流路の一端に接続された一次卷線と、前記一次卷線に磁気的に結合された二次卷線とを備える変成器と、前記変成器の前記二次巻線に接続され、前記二次卷線に発生する電流に応じて前記トランジスタの前記制御端に供給する信号を制御するバイアス回路と、から構成される。前記制御回路は、例えば、前記二次卷線の誘起電流を電圧信号に変換して前記制御端に印加する手段を備えてもよい。この場合、例えば、前記制御回路は、前記二次卷線の誘起電流を電圧信号に変換する変換回路と、該変換回路により変換された電圧信号を増幅して前記トランジスタの前記制御端に印加する手段とから構成される。前記制御回路は、例えば、電力の供給を必要とする能動素子を備え、前記能動素子には前記整流後の電圧が電源として供給されている。この発明の第 5の観点にかかる電気回路は、

トランジスタと該トランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に電源から整流対象電圧を受け、前記電流路の他端に抵抗性の負荷が接続され、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御端には所定の基準電位が印加されている、

ことを特徴とする。この構成は極めて簡単な構成であるが、抵抗性の負荷に整流された電圧を印加することができる。例えば、前記トランジスタの前記制御端と前記電源と前記負荷は実質的に共通の接地点に接続されている。前記制御回路は、前記トランジスタをその飽和領域でオンさせることが望ましレ、。飽和領域では、バイポーラトランジスタのェミッタとコレクタはほぼ同電位である。従って、バイポーラトランジスタのオン時、即ち、負荷に整流された電圧を印加するタイミングでは、トランジスタでの電圧降下はほとんど発生しない。従って、損失が少なく、効率良く、整流が可能となる。第 1〜第 5の癸明において、整流対象電圧は交流信号、直流成分が付加された交流信号（脈流）等でもよく、その波形はサイン波、三角波、矩形波等のいずれでも良い。また、接続とは、結線されていることのみならず、磁気、電界、光等により物理的、電気的に接続されている場合を含む。例えば、トランジスタが制御端に印加される光の量により、オン ·オフするタイプのものである場合には、制御回路と制御端は光により接続される。また、トランジスタがホール素子等の磁界に応答するタイプの場合には、制御端と制御回路は磁界により接続される。また、この発明の第 6の観点にかかる電気回路は、

トランジスタと該トランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に、前記トランジスタをォフし、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする電気回路であって、

前記制御回路は、

電源入力が与えられる一次卷線と、前記一次卷線に誘導結合され、負荷に供給する出力を取り出す二次卷線と、前記一次卷線に誘導結合され、前記二次卷線の出力に対応する出力を呈する検出用卷線とを備える変圧器と、

前記二次卷線の出力電圧と前記検出用卷線の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否か、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果を示す信号を前記トランジスタの前記制御端に印加する検出手段とを備える、

ことを特徴とする。また、この発明の第 7の観点にかかる電気回路は、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向霪圧が印加された時に、前記トランジスタをォフし、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする電気回路であって、

前記制御回路は、

電源入力が与えられる一次卷線と、前記一次卷線に誘導結合され負荷に供給する出力を取り出す二次卷線を有する第 1の変圧器と、

前記第 1の変圧器と並列に且つ前記第 1の変圧器とは絶縁されて設けられ、電源入力が与えられる一次卷線と、前記一次卷線に誘導結合され前記第 1の変圧器の前記二次卷線の出力に対応する出力を呈する検出用卷線を有する第 2 の変圧器と、

ことを特徴とする。第 6及び第 7の観点にかかる電気回路によっても、変圧器の出力する交流電圧を整流することができる。また、この発明の第 8の観点にかかる電気回路は、

半導体スィツチング素子と該半導体スィツチング素子を制御する制御回路とより構成され、

前記半導体スイッチング素子は、一端が電源側に接続され、他端が負荷側に接続された電流路を備え、前記制御回路の制御に従ってオン及びオフし、前記制御回路は、前記半導体スィツチング素子の電流路の両端に接続され、前記電流路に印加される電圧を検出し、検出結果に応じて、前記半導体スイツチング素子に信号を供給して、これをオン又はオフする、

ことを特徵とする。半導体スイッチング素子は、例えば、バイポーラトランジスタ、電界効果トランジスタ、フォトトランジスタ、ホール素子、サイリスタ等を使用することができる。

また、制御回路は、半導体スイッチング素子の特性に応じて、制御用の信号を半導体スイッチング素子に印加する。例えば、半導体スイッチング素子がバィポーラトランジスタの場合には、ベースに供給する電圧と電流を制御して、これをオン ·オフする。また、半導体スイッチング素子が電界効果型トランジスタの場合には、ゲートに印加する電界を制御して、これをオン ·オフする。ゲート電極がある場合には、ゲート電極に印加する電圧を制御する。半導体スィツチング素子がフォトトランジスタの場合には、ベースに照射する光の光量 (又は、強度）を制御して、これをオン 'オフする。半導体スイッチング素子がホール素子の場合には、印加する磁界（磁束）を制御して、これをオン -ォフする。図面の簡単な説明

図 1は、この発明の実施の形態に係る整流回路の回路図である。

図 2 (A) 〜（E) は、図 1の整流回路の動作を説明するためのタイミングチヤ一トである。

図 3は、 N P Nバイポーラトランジスタのエミッタ接地特性とダイォ一ドの電流 ·電圧特性とを示すグラフである。図 4は、図 1の整流回路の具体的構成例を示す回路図である。

図 5 (A) と（B ) は、図 1の整流回路の具体的構成例を示す回路図である。図 6 (A) 〜（C) は、図 5 (A) 、 ( B ) に示す整流回路の動作を示すタィミングチヤ一卜である。

図 7は、図 1の整流回路の具体的構成例を示す回路図である。

図 8は、図 4に示す整流回路の変形例を示す回路図である。

図 9 (A) と（B ) は、図 5 (A) と（B ) に示す整流回路の変形例を示す回路図である。

図 1 0は、図 7に示す整流回路の変形例を示す回路図である。

図 1 1 (A) 〜（E ) は、図 8〜図 1 0に示す整流回路の基本動作を説明するためのタイミングチヤ一トである。

図 1 2は、図 4に示す整流回路の変形例を示す回路図である。

図 1 3は、図 5 (A) 及び（B ) に示す整流回路の変形例を示す回路図である。

図 1 4は、図 7に示す整流回路の変形例を示す回路図である。

図 1 5は、図 1 2に示す整流回路の変形例を示す回路図である。

図 1 6は、図 1 3に示す整流回路の変形例を示す回路図である。

図 1 7は、図 1 4に示す整流回路の変形例を示す回路図である。

図 1 8は、図 1 3に示す整流回路の変形例を示す回路図である。

図 1 9は、図 1 4に示す整流回路の変形例を示す回路図である。

図 2 0は、図 4に示す整流回路の変形例を示す回路図である。

図 2 1は、図 8に示す整流回路の変形例を示す回路図である。

図 2 2 (A) と（B ) は、図 5 (A) と（B ) に示す整流回路の変形例を示す回路図である。

図 2 3 (A) ， ( B ) は、図 9 (A) ， ( B ) に示す整流回路の変形例を示す回路図である。

図 2 4は、図 7に示す整流回路の変形例を示す回路図である。

図 2 5は、図 1 0に示す整流回路の変形例を示す回路図である。

図 2 6は、図 1 2に示す整流回路の変形例を示す回路図である。

図 2 7は、図 1 5に示す整流回路の変形例を示す回路図である。

図 2 8は、図 1 3に示す整流回路の変形例を示す回路図である。図 2 9は、図 1 6に示す整流回路の変形例を示す回路図である。

図 3 0は、図 1 4に示す整流回路の変形例を示す回路図である。

図 3 1は、図 1 7に示す整流回路の変形例を示す回路図である。

図 3 2は、この発明の整流回路の他の実施例を示す回路図である。

図 3 3 (A) 〜（C ) は、図 3 2に示す整流回路の動作を説明するためのタィミングチヤ一トである。

図 3 4は、整流された電圧をオペアンプの電源として使用した整流回路の例を示す回路図である。

図 3 5は、整流された電圧をオペアンプの電源として使用した整流回路の例を示す回路図である。

図 3 6は、抵抗負荷用の整流回路の一例を示す回路図である。

図 3 7は、抵抗負荷用の整流回路の一例を示す回路図である。

図 3 8は、抵抗負荷用の整流回路の一例を示す回路図である。

図 3 9は、トランスの二次卷線の出力によりトランジスタをオン'オフすることにより交流を整流する整流回路の構成の一例を示す図である。

図 4 0 (A) 、 ( B ) は、図 3 9に示す整流回路の動作を説明するためのタィミングチヤ一トである。

図 4 1は、トランスの二次卷線の出力によりトランジスタをオン'オフすることにより交流を整流する整流回路の構成の例を示す図である。

図 4 2は、トランスの構成の一例を示す図である。

図 4 3 (A) 〜（E ) は、図 4 1に示す整流回路の動作を説明するためのタィミングチヤ一トである。

図 4 4は、トランスの二次卷線の出力によりトランジスタをオン'オフすることにより交流を整流する整流回路の構成の例を示す図である。

図 4 5は、トランスの二次卷線の出力によりトランジスタをオン 'オフすることにより交流を整流する整流回路の構成の例を示す図である。

図 4 6 (A) ， ( B ) は、トランスの二次卷線の出力によりトランジスタをオン ·オフすることにより交流を整流する整流回路の構成の例を示す図である。図 4 7 (A) 、 ( B ) は、トランスの二次卷線の出力によりトランジスタをオン♦オフすることにより交流を整流する整流回路の構成の例を示す図である _c 図 4 8 (A) , ( B ) は、トランスの二次卷線の出力によりトランジスタをオン ·オフすることにより交流を整流する整流回路の構成の例を示す図である。図 4 9は、トランスの二次卷線の出力によりトランジスタをオン 'オフすることにより交流を整流する整流回路の構成の例を示す図である。

図 5 0は、トランスの二次卷線の出力によりトランジスタをオン 'オフすることにより交流を整流する整流回路の構成の例を示す図である。

図 5 1 (A) , ( B ) は、トランスの二次巻線の出力によりトランジスタをオン ·オフすることにより交流を整流する整流回路の構成の例を示す図である。図 5 2 (A) , ( B ) は、トランスの二次卷線の出力によりトランジスタをオン ·オフすることにより交流を整流する整流回路の構成の例を示す図である。図 5 3 (A) ， ( B ) は、トランスの二次卷線の出力によりトランジスタをオン ·オフすることにより交流を整流する整流回路の構成の例を示す図である。図 5 4は、トランスの二次卷線の出力によりトランジスタをオン 'オフすることにより交流を整流する整流回路の構成の一例を示す図である。

図 5 5 (A) は、整流回路をブリッジ型に結合して構成した全波整流回路の構成例を示す回路図であり、図 5 5 ( B ) は、二次卷線に中点を持つ変圧器と 2個の整流回路により構成した全波整流回路の構成例を示す回路図である。図 5 6 (A) 〜（C ) は、トランジスタを複数個並列に接続して構成した整流回路の構成例を示す回路図である。

図 5 7は、トランジスタを複数個カスケードに接続して構成した整流回路の構成例を示す回路図である。

図 5 8は、光で制御されるトランジスタを使用した整流回路の構成例を示す回路図である。

図 5 9は、バイポーラトランジスタの構成例を示す図である。

図 6 0は、電界効果型トランジスタの構成例を示す図である。

図 6 1は、図 1 2に示す整流回路の実施例の特性を示す図である。

図 6 2は、図 1 4に示す整流回路の実施例の特性を示す図である。発明を実施するための最良の形態以下、この癸明を実施するための最良の形態を図面を参照して説明する ₍ (N P Nバイポーラトランジスタを用いた整流回路）図 1は、この発明の実施の形態にかかる整流回路の回路図である。

この整流回路は、 N P Nバイポーラトランジスタ 1 1 と、バイポーラトランジスタ 1 1のベースに接続された制御回路 1 3とから構成される。

バイポーラトランジスタ 1 1のエミッタ Eは交流電源 1 5に接続され、バイポーラトランジスタ 1 1のコレクタ Cは負荷 1 7に接続される。制御回路 1 3は、交流電源 1 5に接続され、電源電圧が正極性の際に、バイポーラトランジスタ 1 1を飽和状態でオンさせるのに十分なバイアス電圧（ェミッタ電圧より十分高い電圧）及び電流をベース Bに印加する。一方、交流電源 1 5の出力電圧が負極性の際には、ベース Bに十分低い（ェミッタ電圧に対して負極性の）電圧を印加して、バイポーラトランジスタ 1 1をオフする。なお、負荷 1 7が二次電池の場合等、電圧を有するものの場合には、制御回路 1 3は、エミッタ電圧がコレクタ電圧よりも高い時（正極' [4で高い時）に、バイポーラトランジスタ 1 1を飽和状態でオンさせるのに十分なバイアス電圧（ェミッタ電圧より十分高い電圧）及び電流をベース Bに印加する。一方、エミッタ電圧がコレクタ電圧よりも低い時には、ベース Bに十分低い（エミッタ電圧に対して負極性の）電圧を印加して、バイポーラトランジスタ 1 1をォフする。次に、図 1に示す整流回路の動作を、図 2 (A) 〜（E ) のタイミングチヤ —トを参照して説明する。

なお、図 2 (A) は交流電源 1 5の出力する電源電圧の波形、（B ) は制御回路 1 3の出力する制御信号の電圧（制御電圧）の波形、（C ) はバイポーラトランジスタ 1 1のオン ·オフ、（D ) はバイポーラトランジスタ 1 1のエミッタ .コレクタ間に印加される電圧の波形、（E) は負荷 1 7に印加される電圧の波形、をそれぞれ示す。先ず、図 2 (A) に示す電源電圧が正極性になる（より正確には、ェミッタ電圧がコレクタ電圧より高くなる）と、制御回路 1 3は、バイポーラトランジスタ 1 1のべ一ス Bに、図 2 ( B ) に示す正極性の制御信号を印加する。この制御信号により、図 2 ( C ) に示すように、バイポーラトランジスタ 1 1がォンする。この時、バイポーラトランジスタ 1 1には、通常の使用状態（ェミッタ Eの電圧よりもコレクタ Cの電圧が高い）とは異なり、ェミッタ Eにコレクタ Cよりも高い電圧が印加され、バイポーラトランジスタ 1 1はいわゆるィンバーストランジスタとして機能する。しかし、十分大きな電流增幅率（h f e ) を確保でき、バイアス電流（ベース電流）に対して十分大きな電流をェミッタ Eとコレクタ Cとの間の電流路に流すことができる。また、制御回路 1 3の駆動能力が十分に大きいため、バイポーラトランジスタ 1 1のべ一ス Bには、十分な少数キャリアが注入され、バイポーラトランジスタ 1 1は、飽和領域で動作する。図 3の特性図に示すように、飽和領域では、バイポーラトランジスタ 1 1のエミッタ Eとコレクタ Cの間の電圧はほぼ 0 (短絡状態）であり、ェミッタ Eとコレクタ Cとの電圧はほぼ等しい。さらに、この電圧は破線で示すダイォ一ドの順方向電圧と比較してもはるかに小さい。このため、バイポーラトランジスタ 1 1での電圧降下は図 2 ( E ) に示すようにほぼ 0であり、負荷 1 7には、図 2 (D) に示すように電源電圧とほぼ等しい電圧が印加される。

—方、図 2 (A)に示す電源電圧が負極性になると、制御回路 1 3は図 2 ( B) に示すように、負極性の制御信号をバイポーラトランジスタ 1 1のべ一ス Bに供給する。これにより、図 2 ( C) に示すように、バイポーラトランジスタ 1 1はオフし、図 2 (E ) に示すように負荷 1 7には接地電圧が印加され、図 2 (D) に示すようにエミッタ Eとコレクタ Cとの間に電源電圧が印加される (図 2 (D) はェミッタ Eの電圧を基準とするコレクタ Cの電圧を示す）。この際、バイポーラトランジスタ 1 1は、 j噴方向接続となり、主にコレクタじとベース Bとの間の； P N接合の耐圧により定まる耐圧を得ることができる。このような処理を繰り返す結果、負荷 1 7には、図 2 (E ) に示すように、半波整流された電圧が印加される。図 1の構成によれば、バイポーラトランジスタ 1 1のオン時に、ェミッタ E とコレクタ Cの間の電圧降下がほぼ 0 (例えば、 5 m V〜4 0 mV程度）となる。このため、交流電圧を低損失で整流することができる。

また、バイポーラトランジスタ 1 1のオフ時に、コレクタ Cとベース B間の耐圧でほぼ定まる高耐圧を得ることができる。

また、バイポーラトランジスタ 1 1がオン又はオフするタイミングは、整流対象の電圧がほぼ 0の時なので、整流された電圧にオーバ一シュ一卜やアンダ一シュ一トが発生することもない。なお、バイポーラトランジスタ 1 1としては、単体のバイポーラトランジスタを使用することが望ましく、いわゆるダーリントン構造のトランジスタは、オン時のバイアス電流（ベース電流）が流れないため、望ましくない。整流対象の電圧は、図 2 (A) に示すような、サイン波に限定されず、三角波、矩形波等でもよい。また、平均値が 0にならない電圧、換言すれば、交流成分に直流成分が付加された電圧でもよい。次に、制御回路 1 3の具体的な構成例を図 4を参照して説明する。

この例は、制御回路 1 3をオペアンプ（演算増幅器） 2 1を用いて構成した例である。

図 4において、オペアンプ 2 1の出力端子は電流制限用の抵抗 2 3を介して N P Nバイポーラトランジスタ 1 1のベース Bに接続され、正入力端子はバイポーラトランジスタのェミッタ Eに接続され、負入力端子は定電流源 2 5を介してバイポーラトランジスタのコレクタ Cに接続されている。さらに、正入力端子と負入力端子間には、向きが互いに逆方向になるように並列に接続されたダイォ一ド 2 7 aおよびダイォ一ド 2 7 bが接続されている。なお、オペアンプ 2 1は、バイポーラトランジスタのバイアス電流と比較して、十分大きな電流（2倍程度以上）を駆動する能力を有し、またオペアンプ 2 1に供給される電源の接地（基準）電位は、パイポーラトランジスタ 1 1の 18 ェミッタ電位と一致するようになっている（単一電源で構成する場合には、ォペアンプ 2 1に供給する接地電源をェミッタ Eに供給してもよレ、）。図 4の破線 1 4で囲まれた部分、即ち、パイポーラトランジスタ 1 1、オペアンプ 2 1、抵抗 2 3、定電流回路 2 5、ダイオード 2 7 a， 2 7 bは、集積回路化（I C化）されており、この I C 1 4は、整流対象の電圧が印加される電源端子、整流後の電圧が印加される出力端子、オペアンプ 2 1の電源端子 V DD， VSSの端子の 2端子を有する。この構成において、バイポーラトランジスタ 1 1のエミッタ Eの電圧がコレクタ Cの電圧よりも正極性に高くなると、ダイオード 2 7 aには順方向電圧が印加され、またダイオード 2 7 bには逆方向電圧が印加される。その結果、ォペアンプ 2 1の両入力端子間には、ダイォード 2 7 aを流れる順方向電流による電圧降下が発生する。オペアンプ 2 1は、この電圧を増幅し、正極性の制御 ί言号をバイポーラトランジスタ 1 1のベース Bに印加する。これにより、バイポーラトランジスタ 1 1がオンし且つ飽和領域で動作し、ェミッタ Εとコレクタ Cの間は導通状態となり、ェミッタ Εとコレクタ Cの間の電圧がほぼ等しくなり、電源電圧がほぼそのまま負荷 1 7に印加される。

なお、ダイォ一ド 2 7 aを流れる順方向電流は、定電流源 2 5により一定値に制限され、オペアンプ 2 1及びダイオード 2 7 aは破壊から防護される。電源電圧が負極性になると、バイポーラトランジスタ 1 1のェミッタ Eの電圧がコレクタ Cの電圧よりも正極性に低くなると、ダイオード 2 7 aには逆方向電圧が印加され、ダイォ一ド 2 7 bには順方向電圧が印加される。その結果、オペアンプ 2 1の両入力端子間には、ダイオード 2 7 bを流れる順方向電流による電圧降下が発生する。この電圧はオペアンプ 2 1により増幅され、バイポ —ラトランジスタ 1 1のベースには負極性の制御信号が印加される。この制御信号により、バイポーラトランジスタ 1 1はオフし、ェミッタ Eとコレクタ C の間は不導通状態となり、電源電圧はバイポーラトランジスタ 1 1のェミッタ Eとコレクタ Cとの間にほぼ印加され、負荷 1 7には、接地電圧が印加される。なお、ダイオード 2 7 bを流れる順方向電流は、定電流源 2 5により一定値に制限され、オペアンプ 2 1及びダイオード 2 7 bは破壊から防護される _c このようにして、図 4の整流回路でも、図 2 (A) 〜（E ) に示すように、交流電源電圧を効率良く整流することが可能になる。

しかも、 I C 1 4の外部から制御信号を供給する必要が一切ない。

この実施の形態では、エミッタ Eとコレクタ Cの間の電圧の極性に応じて、バイポーラトランジスタ 1 1をオン ·オフするので、負荷 1 7が電圧を有する場合でも、電流の逆流を防止できる。例えば、負荷 1 7が一定電圧の二次電池である場合に、単純に交流電源 1 5の出力電圧の極性に応じてバイポーラトランジスタ 1 1をオン ·オフするのでは、電源電圧が二次電池の出力電圧よりも低い時に、電流が逆流（電池が放電）してしまうが、図 4の構成ではこのような問題は発生しない。なお、定電流源 2 5を電流制限用の抵抗ゃ定電流ダイォ一ド等で置換することも可能である。また、演算増幅器に限らず、任意の増幅器を使用することができる。

また、ダイオード 2 7 aおよび 2 7 bの組をッュナ一ダイォ一ドゃ抵抗で置換してもよい。図 5 (A) ，（B) は、この整流回路の他の具体例を示す。

この整流回路は、制御回路 1 3を変成器（以下、電流トランス（CT: Current

Transformer) ) 3 1とオペアンプ 3 3から構成した例を示す。

電源 1 5からバイポーラトランジスタ 1 1のェミッタ Eに至る電流路には、電流トランス 3 1の一次卷線が介在されている。図 5 (A) では、バイポーラトランジスタ 1 1のェミッタ Eとコレクタの間には、ェミッタ Eからコレクタ Cに向かって順方向となるようにダイォ一ド 1 1 bが接続されている。なお、ダイオード 1 1 bの代わりに、ショットキ一バリアダイオード、ファーストリカバリーダイオード等を接続してもよレゝ。また、図 5 ( B) では、バイポーラトランジスタ 1 1のエミッタ Eとべ一ス Bの間には、エミッタ Eからベース Bに向かって順方向となるようにダイォ一ド 1 1 bが接続されている。電流トランス 3 1の二次卷線は一次卷線に磁気的に結合されており、その一端は電源 1 5に接続されている。一次卷線と二次卷線は互いに逆向きの起電力を発する（加極性を示す）。二次卷線の一端と他端との間には、互いに逆方向に接続された電圧制限用のダイォ一ド 3 5が接続されている。

さらに、二次卷線の一端の電圧はオペアンプ 3 3の負入力端子にそのまま印加され、二次卷線の他端の電圧は抵抗 3 7を介してオペアンプ 3 3の正入力端子に印加されている。また、オペアンプ 3 3はわずかに負極性にオフセッ卜が付加されている。この結果、オペアンプ 3 3に有意の入力がない時オペアンプ 3 3の出力は負極性を示し、雑音等によりバイポーラトランジスタ 1 1が過つてオン状態となることを防止する。なお、抵抗 3 7の代わりに電池等の直流電源を、正入力端子と直流電源の負側が接続される向きに接続してもよい。オペアンプ 3 3の出力端子は電流制限用抵抗 3 9を介してバイポーラトランジスタ 1 1のべ一ス Bに接続されている。

また、バイポーラトランジスタ 1 1のエミッタ Eはオペアンプ 3 3の接地電圧端子 G NDに接続されている。図 5 (A) の破線 1 4で囲まれた部分、即ち、バイポーラトランジスタ 1 1、変成器 3 1、ォペアンブ 3 3、ダイオード 3 5、抵抗 3 7、 3 9は、ハイプリッド I C化されており、この I C 1 4は、整流対象の電圧が印加される電源端子、整流後の電圧が印加される出力端子、オペアンプ 2 1の電源端子 VDD， V SSの端子の 2端子を有する。図 5 (A) , ( B ) に示す整流回路の動作を図 6 (A) 〜（C ) のタイミングチャートを参照して説明する。

まず、図 6 (A) に示す電源電圧が正極性になると、ダイオード 1 l bの順方向導通特性により、図 5 (A) の回路では、ェミッタ E側からコレクタ C側に電流が流れる。このときのエミッタ Eとコレクタ Cとの間の電圧は図 6 (B ) に示すように、 0 . 6 V程度（ショットキーバリアダイオードを接続した時は 0 . 4 V程度）になる。また、図 5 ( B ) の回路では、ェミッタ E側からベース B側に電流が流れる _c この電流により、電流トランス 3 1の二次卷線にも電圧が発生する。ォペアンプ 3 3は、二の電圧を増幅し、正極性の制御信号をバイポーラトランジスタ 1 1のベース Bに印加する。これにより、バイポーラトランジスタ 1 1がオンし、エミッタ Eとコレクタ Cとの間の電圧はほぼ 0 Vに低下し、負荷 1 7にほぼ電源電圧が印加される。電源電圧が低下し、電流が O Aに近づくと、二次側の誘導電圧も小さくなり、オペアンプ 3 3が負極性側にバイアスされているため、オペアンプ 3 3は、負極性のバイアス信号をベース Bに印加し、バイポーラトランジスタ 1 1をオフする。ただし、ダイオード 1 1 bを介して、電流が流れ、バイポーラトランジスタ 1 1のェミッタ Eとコレクタ Cとの間には、ダイォード 1 1 bの順方向電圧が印加される。また、電源電圧が負極性になると、バイポーラトランジスタ 1 1およびダイオード 1 1 bは不導通状態になる。このため、電流トランス 3 1の一次卷線には電流が流れず、その二次卷線にも電流は癸生しない。し力し、オペアンプ 3 3は、負側にバイアスされているため、負極性の制御信号をバイポーラトランジスタ 1 1のべ一ス Bに印加する。これにより、バイポーラトランジスタ 1 1 が完全にオフし、ェミッタ Eとコレクタ Cとの間に全電源電圧が印加され、負荷 1 7には接地電圧が印加される。このように、図 5 (A) ， (B ) の構成によっても、交流電圧を整流することができる。し力も、バイポーラトランジスタ 1 1が飽和領域でオンしているため、ェミッタ Eとコレクタ Cの間の電圧がほぼ 0 Vであり、損失のほとんどない整流が可能になる。 P 7/01899

22 図 7は、この整流回路の他の具体例を示す。

この整流回路は、制御回路 1 3を、電流トランス 3 1と保護用のダイォ一ド 4 1で構成した例を示す。

電源 1 5からバイポーラトランジスタ 1 1のエミッタ Eに至る電流路には、電流トランス 3 1の一次卷線が介在されている。電流トランス 3 1の二次卷線の一端は加極性を示すように電源 1 5に接続され、二次卷線の他端はバイポーラトランジスタ 1 1のベース Bに接続されている。さらに、バイポーラトランジスタ 1 1のエミッタ Eとべ一ス Bには、ダィォ一ド 4 1のアノードと力ソードがそれぞれ接続されている。図 7に示す整流回路の動作を説明する。

電源電圧が上昇して、正極性になると、ダイォード 4 1の順方向導通特性により、エミッタ E側からベース B側に電流が流れる。このときのェミッタ Eとベース Bとの間の電位差は 0 . 6 V程度（ショットキーバリアダイオードを接続した時は 0 . 4 V程度）になる。この電流により、電流トランス 3 1の一次卷線と二次卷線の卷数比に応じた二次電流が発生し、ベース Bに供給される。また、二次電流によりべ一ス Bはェミッタ Eより電圧が高くなり、ダイオード 4 1は逆電圧となり、ダイォード 4 1には電流は流れない。これにより、バイポーラトランジスタ 1 1がオンし、ェミッタ Eとコレクタ Cとの間の電位差はほぼ 0 Vに低下し、負荷 1 7にほぼ電源電圧が印加される。電源電圧が低下し、電流が O Aに近づくと、電流トランス 3 1の二次側も電圧が減少し、さらに、自己誘導作用により、逆起電圧が発生し、ダイオード 4 1に順方向電流が流れ、ベース Bとェミッタ Eの間に 0 . 6 V程度（ショットキ一パリアダイオードを接続した時は 0 . 4 V程度）の逆バイアス電圧が印加される。従って、図 7の構成によっても、交流電圧を整流することができる。しかも, 電流トランス 3 1の電流駆動能力が大きいため、バイポーラトランジスタ 1 1 のベース Bには、十分なバイアス電流が供給され、バイポーラトランジスタ 1 1は飽和領域でオンする。従って、ェミッタ Eとコレクタ Cの間の電圧をほぼ 0 Vまで低減することができ、損失のほとんどなレ、整流が可能になる。なお、図 7に破線で示すように、バイポーラトランジスタ 1 1のェミッタ E とコレクタ Cの間にダイオード 1 1 bを、ェミッタ Eからコレクタ Cに向かつて順方向となるように接続しても良い。この場合、電源電圧が上昇して、正極性になると、ダイオード 1 1 bを介して電流が流れ、この電流により、電流トランス 3 1の二次卷線に二次電流が発生し、ベース Bに供給され、バイポーラトランジスタ 1 1がオンする。

( P N Pバイポーラトランジスタを用いた整流回路）

上記実施の形態では、整流用のスイッチング素子として、 N P Nバイポーラトランジスタを使用したが、 P N Pバイポーラトランジスタを使用することも可能である。

P N Pバイポーラトランジスタ 5 1を使用した整流回路の一例を図 8、図 9 (A) ，（B ) 、図 1 0に示す。

これらの整流回路の基本構成は図 4、図 5 (A) ， (B ) 、図 7の整流回路の基本構成と同一であり、 P N Pバイポーラトランジスタ 5 1のエミッタ Eが電源 1 5側に接続され、コレクタ Cが負荷 1 7に接続され、ベース Bが制御回路に接続されている。図 9 (A) において、ダイオード 1 1 bないしショットキーバリアダイォードは、バイポーラトランジスタ 5 1のェミッタ Eとコレクタ Cの間に、コレクタ Cからエミッタ Eに向かって順方向となるように接続されている。

また、図 9 ( B ) において、ダイオード 1 1 bは、バイポーラトランジスタ 5 1のエミッタ Eとべ一ス Bの間に、ベース Bからエミッタ Eに向かって順方向となるように接続されている。図 9 (A) ， ( B ) に示す例では、バイポーラトランジスタ 5 1はベース B に正極性の制御信号が印加される二とによりオフ伏態となるため、ォペアンプ 3 3の負入力端子には二次卷線の一端の電圧がそのまま印加され、オペアンプ 3 3の正入力端子には二次卷線の他端の電圧が抵抗 3 7を介して印加されている（オペアンプ 3 3のオフセット電圧を若千プラス電圧側にセットしてもよい）。また、図 1 0に示す整流回路では、電源電圧が負極性になると、コレクタ C →ベース B→ダイォ一ド 4 1→トランス 3 1と電流が流れる。この電流により、電流トランス 3 1の二次卷線に二次電流が発生し、ベース Bに供給され、バイポーラトランジスタ 5 1がオンし、ェミッタ Eとコレクタ Cとの間の電位差はほぼ O Vに低下し、負荷 1 7にほぼ電源電圧が印加される。電源電圧が低下し、電流が O Aに近づくと、電流トランス 3 1の二次側も電圧が減少し、さらに、自己誘導作用により、逆起電圧が発生し、ダイオード 4 1に順方向電流が流れ、ベース Bとェミッタ Eの間に逆バイァス電圧が印加され、バイポーラトランジスタ 5 1はオフする。なお、図 1 0に破線で示すように、バイポーラトランジスタ 5 1のェミッタ Eとコレクタ Cの間にダイォード 1 1 bを、コレクタ Cからエミッタ Eに向かつて順方向となるように接続しても良い。この場合、電源電圧が負極性になると、ダイォ一ド 1 1 bを介して電流が流れ、この電流により、電流トランス 3 1の二次卷線に二次電流が発生し、ベース Bに供給され、バイポーラトランジスタ 5 1がオンする。各制御回路は、電源電圧が負極性の時（より正確には、ェミッタ電圧がコレクタ電圧よりも低い時）、 P N Pバイポーラトランジスタ 5 1を飽和領域でォンし、電源電圧が正極性の時（ェミッタ電圧がコレクタ電圧よりも高い時）、 P N Pバイポーラトランジスタ 5 1をオフする。これらの整流回路によれば、図 1 1に示すように、電源電圧が負極性の時（ェミッタ電圧がコレクタ電圧より低い時）に、バイポーラトランジスタ 51がォンし、バイポーラトランジスタ 51のェミッタ Eとコレクタ Cとの間の電圧がほぼ OVまで低減し、負荷 17に電源電圧が印加される。一方、電源電圧が正極性の時（エミッタ電圧がコレクタ電圧よりも高い時）に、バイポーラトランジスタ 51がオフし、バイポーラトランジスタ 51のエミッタ Eとコレクタ C との間に電源電圧が印加され、負荷 17には接地電圧が印加される。

(Nチャネル型 F ETを用いた整流回路）

また、整流用のスイッチング素子として、電界効果トランジスタ（FET) を使用することも可能である。

Nチャネル型 FET61を用いた整流回路の構成例を図 12、図 13、図 1 4に示す。これらの整流回路の基本構成は図 4、図 5、図 7の整流回路の基本構成と同一であり、 F ET 61のン一ス Sが電源 15側に接続され、ドレイン Dが負荷 17に接続され、ゲート Gが制御回路に接続されている。

各制御回路は、電源電圧が正極性の時（ソース電圧がドレイン電圧よりも高い時）、ゲート Gに正極性の電圧を印加して FET 61を飽和領域でオンさせ、電源電圧が負極性の時（ソース電圧がドレイン電圧よりも低い時）、ゲート G に負極性の電圧を印加して FET 61をオフさせる。これらの整流回路によれば、電源電圧が正極性の時（ソース電圧がドレイン電圧よりも高い時）に、 FET 61が飽和領域でオンするので、 FET61のソース Sとドレイン Dとの間の電圧がほぼ 0 V程度まで低減し、負荷 17に電源電圧が印加される。一方、電源電圧が負極性の時に、 FET61がオフし、ソース Sとドレイン Dとの間に電源電圧が印加され、負荷 17には接地電圧が印加される。

このように、負荷 17には、整流された正極性の電圧が印加される。

なお、図 13及び図 14に示す整流回路において、ダイォード 1 1 bとして、 FET61の寄生ダイオードを使用することも可能である。 (pチャネル型 FE Tを用いた整流回路）

スィツチング用の FET61としては、 Ρチャネル F ΕΤを使用することも可能であり、 Ρチャネル型 FET61を用いた整流回路の構成例を図 15、図 16、図 1 7に示す。

また、スイッチング用の F ΕΤとしては、接合型 FET ( J -FET) 、 M OS (Metal- Oxide- Semiconductor) 型 FET、静電誘導型トランジスタ（S I T) 等の任意の構成のものを使用することができる。また、制御回路が出力する制御信号の電圧は、使用するトランジスタ（バイポーラトランジスタ又は FET) の特性に応じて、任意に選択することができる。

例えば、トランジスタとして、ノーマリ一オン型の素子、例えば、ジャンクシヨン型 FETやデプレッション型 MOSを使用する場合、オン時には、ゲ一ト Gにオン状態を維持するような任意の電圧（例えば、ソース電位と同一の電位）を印加し、オフ時にオフ電圧を印加するようにしてもよレ、。その他、上述の実施の形態で示した数値、電圧値等は例示であり、任意に変更可能である。また、バイアス電圧、ピンチオフ電圧等が、単一のダイオード、ツエナ一ダイオード、抵抗等で得られない場合には、複数を直接に接続する等してもよレ、。

また、 MOSFET等の、制御端の入力インピーダンスが十分に高く素子が破壊される程度の電流が流れ得ない素子の場合、電流制限用の抵抗 23、 39 等は不要である。図 5、 7、 9、 10、 13、 14、 16、 17等では、変成器 31として、一次卷線と二次卷線を有するものを使用したが、例えば、図 13に示す整流回路の変形例として図 18に示すように、図 14に示す整流回路の変形例として図 19に示すように、単巻変圧器 81等を使用することも可能である。一次及び二次卷線を有する変成器 31を使用する場合も、単卷変圧器 81を使用する場合にも、一次端子をトランジスタの電流路の一端に接続し、二次端子を制御端に接続する。 (コレクタが電源側に接続された整流回路）

図 4、図 5 (A) , (B) 、図 7、図 8、図 9 (A) ， (B) 、図 1 0に示す整流回路では、バイポーラトランジスタ 1 1又は 5 1のェミッタが電源側に接続され、コレクタが負荷側に接続されたが、バイポーラトランジスタ 1 1又は 5 1のコレクタが電源側に接続され、エミッタが負荷側に接続された構成の整流回路も可能である。例えば、図 4に示す整流回路を図 20に示すように、図 8に示す整流回路を図 2 1に示すようにそれぞれ変形する 2ことも可能である。

7

図 20及び図 2 1の整流回路では、バイポーラトランジスタ 5 1又は 1 1のェミッタ Eが負荷 1 7に接続され、コレクタ Cが電源 1 5に接続されている。オペアンプ 2 1の出力端は電流制限用の抵抗 2 3を介してパイポーラトランジスタ 5 1、 1 1のベース Bに接続され、その正入力端はバイポーラトランジスタ 5 1、 1 1のエミッタ Eに接続され、その負入力端は定電流源 2 5を介してバイポーラトランジスタ 5 1、 1 1のコレクタ Cに接続されている。また、正入力端と負入力端の間には逆並列接続されたダイォ一ド 2 7 a， 2 7 bが接続されている。また、オペアンプ 2 1の接地端がバイポーラトランジスタ 5 1、 1 1のエミッタに接続されている。

さらに、これらの回路では、オペアンプ 2 1の電源が、整流された電流から取得されている。この構成によれば、オペアンプ 2 1の動作電圧を比較的低い値に設定でき、電源電圧を低くすることができる。同様に、図 5 (A) , (B) に示す整流回路を図 2 2 (A) , (B) に示すように、図 9 (A) ， (B) に示す整流回路を図 2 3 (A) , (B) に示すようにそれぞれ変形することも可能である。図 2 2 (A) ， (B) では、電源 1 5には、 PNP型バイポーラトランジスタ 5 1のコレクタが接続され、そのエミッタ Eは電流トランス 3 1の一次卷線を介して負荷 1 7に接続されている。電流トランス 3 1の二次卷線の一端は負荷 1 7に接続されている。二次巻線の一端と他端との間には、電圧制限用のダイオード 3 5が接続されている。さらに、二次巻線の一端の電圧はオペアンプ 3 3の負入力端子にそのまま印カロされ、二次卷線の他端の電圧は抵抗 3 7を介してオペアンプ 3 3の正入力端子に印加されている。オペアンプ 3 3の出力端子は電流制限用抵抗 3 9を介してバイポーラトランジスタ 1 1のべ一ス Bに接続されている。オペアンプ 3 3 は正極性側にバイアスされている。

また、バイポーラトランジスタ 1 1のエミッタ Eはオペアンプ 3 3の接地電圧端子 G N Dに接続されている。

これらの回路でも、オペアンプ 3 3の動作電圧は整流後の電圧が使用されている。このような構成でも、オペアンプの動作電圧を比較的低い値とし、電源電圧を低く抑えることができる。図 2 2 (A) の構成では、バイポーラトランジスタ 5 1のェミッタとコレクタとの間にダイオード 1 1 bが接続され、図 2 2 ( B ) の構成では、バイポ一ラトランジスタ 5 1のエミッタとべ一スとの間にダイオード 1 1 bが接続されている。

電源 1 5の電圧が負極性になると、ダイオード 1 1 bと電流トランス 3 1の —次巻線と負荷 1 7を介して電流が流れ、二次卷線に電圧が発生する。ォペアンブ 3 3は、この霪圧を増幅し、負極性の制御信号をバイポーラトランジスタ 5 1のベース Bに印加する。これにより、バイポーラトランジスタ 5 1がオンし、エミッタ Eとコレクタ Cとの間の電圧はほぼ O Vに低下し、負荷 1 7にほぼ電源電圧が印加される。電源電圧が上昇し、電流が O Aに近づくと、二次側の誘導電圧も小さくなり、オペアンプ 3 3が正極性側にバイアスされているため、オペアンプ 3 3は、正極性のバイアス信号をベース Bに印加し、パイポーラトランジスタ 5 1をオフする。また、電源電圧が正極性になると、バイポーラトランジスタ 1 1およびダイオード 1 1 bは不導通状態になる。このため、電流トランス 3 1の一次卷線には電流が流れず、その二次巻線にも電流は発生しない。しかし、オペアンプ 3 3は、正側にバイアスされているため、正極性の制御信号をバイポーラトランジスタ 1 1のべ一ス Bに印加する。これにより、バイポーラトランジスタ 1 1 が完全にオフし、ェミッタ Eとコレクタ Cとの間に全電源電圧が印加され、負荷 1 7には接地電圧が印加される。図 2 3 (A) ， (B ) の構成は、図 2 2 (A) ， ( B ) の構成と比較して、 P N P型のバイポーラトランジスタ 5 1が N P N型のバイポーラトランジスタ 1 1に置換され、オペアンプ 3 3が負極性側にバイアスされている点が異なる。 2

9

電源 1 5の電圧が正極性になると、ダイオード 1 1 bと電流トランス 3 1の一次卷線と負荷 1 7を介して電流が流れ、二次卷線に電圧が発生する。ォペアンプ 3 3は、この電圧を増幅し、正極性の制御信号をパイポーラトランジスタ 5 1のべ一ス Bに印加する。これにより、バイポーラトランジスタ 5 1がオンし、ェミッタ Eとコレクタ Cとの間の電圧はほぼ O Vに低下し、負荷 1 7にほぼ電源電圧が印加される。電源電圧が上昇し、電流が O Aに近づくと、二次側の誘導電圧も小さくなり、オペアンプ 3 3が負極性側にバイアスされているため、オペアンプ 3 3は、負極性のバイアス信号をベース Bに印加し、バイポーラトランジスタ 5 1をオフする。

また、電源電圧が負極性になると、パイポーラトランジスタ 1 1およびダイオード 1 l bは不導通状態になる。このため、電流トランス 3 1の一次卷線には電流が流れず、その二次卷線にも電流は発生しない。し力し、オペアンプ 3 3は、負極性側にバイアスされているため、負極性の制御信号をバイポーラトランジスタ 1 1のべ一ス Bに印加する。これにより、バイポーラトランジスタ 1 1が完全にオフし、ェミッタ Eとコレクタ Cとの間に全電源電圧が印加され、負荷 1 7には接地電圧が印加される。このように、図 2 2 (A) , (B ) 、図 2 3 (A) ， (B ) の構成によっても、交流電圧を整流することができる。しかも、バイポーラトランジスタ 1 1 が飽和領域でオンしているため、ェミッタ Eとコレクタ Cの間の電圧がほぼ 0 Vであり、損失のほとんどない整流が可能になる。同様に、図 7に示す整流回路を図 2 4に示すように、図 1 0に示す整流回路を図 2 5に示すように、それぞれ変形することも可能である。また、図 1 2に示す整流回路を図 2 6に示すように、図 1 5に示す整流回路を図 2 7に示すようにそれぞれ変形することも可能である。

また、図 1 3に示す整流回路を図 2 8に示すように、図 1 6に示す整流回路を図 2 9に示すようにそれぞれ変形することも可能である。

これらの整流回路では、トランジスタをオン ·オフするための制御部が接地側（負荷側）に配置されているので、逆電圧時に制御部に電圧がかからず、安全である。また、電源電圧を低く抑えることができる。

また、オペアンプ 2 1、 3 3の動作電圧が整流後の電圧から取得されているので、効率的である。

なお、ダイオード 1 1 bを取り除くことも可能である。また、図 1 4に示す整流回路を図 3 0に示すように、図 1 7に示す整流回路を図 3 1に示すようにそれぞれ変形すること可能である。これらの整流回路では、トランジスタをオン 'オフするための制御部が接地側（負荷側）に配置されているので、逆電圧時に制御部に電圧がかからず、安全である。

なお、ダイオード 1 1 bを取り除くことも可能である。図 3 2は、この癸明の整流回路の他の例を示す。

図 3 2の整流回路 1 0 0において、電界効果トランジスタ 1 1 0は、例えば、 Nチャネル型の MO S— F E Tからなり、そのソースが変成器 1 1 2の二次側コイルに接続され、ドレイン端子 Dが負荷 1 1 3に接続されている。制御回路を構成するオペアンプ 1 1 1の正入力端子には、 F E T 1 1 0のソース端子 Sからの分岐線とゼロ電位の電力供給線とが接続され、負入力端子には、ドレイン端子 Dからの分岐線が抵抗 R aを介して接続されている。また、各入力端子間にはダイォ一ド D rが接続されて電流の廻り込みが防止されている。正バイアス電位 (V c c) の電力供給線とオペアンプ 1 1 1の負入力端子（一）との間には分圧用の抵抗 R cが接続されている。オペアンプ 11 1の出力は、抵抗 Rbを介して FET 110のゲート Gに入力される。抵抗 R aは、例えば、 10 k Ω、抵抗 R bは 2ΜΩ、抵抗 R cは 180 Ω程度が適当である。抵抗 R bは電位の調節に用いるものであるが、 FETの場合には除去してもよい。また、実際の使用時には、例えば、負荷 1 13と並列に所定容量のコンデンサが接続される。図 32の回路においても、 F ET 110への交流電力の入力がない場合、ォぺアンプ 11 1の正負入力端子間は平衡が保たれている。従ってオペアンプ 1 11の出力 S bはゼロ電位となる。この状態で、図 33 (A) に示すように、正弦波状の交流電圧 S aが変成器 11 2から FET 1 10に入力されたとする。 FET 110は、交流電圧 S aが正極性の場合は、ソース端子 Sの電位がドレイン端子 Dの電位よりも僅かに高くなる。この瞬間、オペアンプ 111は、電位差が生じたことを正負入力端子間の電位差により検出し、出力電位 S bを正バイアス電位 (V c c) にする。逆に、交流電圧 S aが正極性から負極性に転じた時点では、ソース端子 Sの電位がドレイン端子 Dの電位よりも低くなるので、オペアンプ 1 11は、これを検出して出力電圧 S bを直ちに負バイアス電位（一 Vc c) とする。図 33 (B) の波形は、このオペアンプ 111の出力電力 S bの電位変化を示す。オペアンプ 1 1 1の出力電圧 S bが正極性のときは FET 1 10がオン状態となり、ソース端子 Sからドレイン端子 Dの方向に電流が流れる。一方、ォぺアンプ 1 1 1の出力電圧 S bが負バイアス電位のときは FE T 1 10がォフ状態となり、電流は遮断される。その結果、負荷 113に印加される電圧（整流電圧） S cは、図 33 (C) に示すように、正弦波の負極性部分のみがカツトされた脈流電圧となる。

FET 1 10のソース端子 S及びドレイン端子 Dに対するこのような電力供給態様は、 FET本来の電力供給態様とは逆である。しかし、この発明では、逆耐圧、即ち電流遮新時のゲート · ドレイン間の電位差は、 F E Tからみれば本来的に配分される電位差なのでかなり高くできる点、順方向での抵抗成分が極めて低く且つ安定している点、逆回復時間が短い点、漏れ電流が少ない点等を積極的に利用するために、上述のような電力供給態様とした。実験によれば、汎用の F E Tであっても逆耐圧は 1 0 0 0 [V] 程度を確保できる。なお、 Nチャネル型の F E Tに代えて、 Pチャネル型の F E Tを使用することも可能である。この場合、電流の向きが異なるだけで同様の動作となる。また、結合型の F E T ( J - F E T) やバイポーラトランジスタを使用した場合も、その入出力端子間の電圧降下に僅かの差が生じるだけで、ほぼ同様の動作となる。このように、本発明の整流回路を用いることにより、順方向電圧降下を従来装置に比べて格段に小さくすることができる。これは、整流時の電力損失やそれに伴う素子内部の発熟が著しく低減することを意味する。しかも、冷却手段を必要としないことから、装置構成のの簡略化や小型化も可能になる。さらに、整流後の電圧をオペアンプの電源として使用することも可能である。例えば、図 4の整流回路の負荷 1 7が図 3 4に示すように電池を含む場合、整流後の正極性の電圧をオペアンプ 2 1の電源端子に供給することにより、ォペアンプ 2 1を駆動することも可能である。同様に、図 4の整流回路の負荷 1 7がコンデンサを含む場合、図 3 5に示すように、整流後の正極性の電圧をォペアンプ 2 1の電源端子に供給することにより、オペアンプ 2 1を駆動することも可能である。この整流回路では、最初は外付けダイオード l i b ( F E Tの時は寄生ダイオードでもよい）により整流電流が流れ、負荷 1 7に電圧が発生する。この電圧により、オペアンプ 2 1 が動作し、トランジスタ 5 1がダイォードとして動作する。また、負荷 1 7が電圧をもたない抵抗等の場合でも、図 3 6に示すように、整流電圧をオペアンプの動作電圧とすることができる。この場合も、最初は外付けダイオード 1 1 bにより整流電流が流れ、負荷 1 7に電圧が発生する。この電圧により、オペアンプ 2 1が動作し、トランジスタ 5 1がダイォ一ドとして動作する。さらに、負荷 1 7が電圧を持たない抵抗等の場合、図 3 7及び図 3 8に示すように、整流回路を簡単な回路で構成することも可能である。図 3 7の構成では、 P N Pバイポーラトランジスタ 5 1のコレクタ Cが電源 1 5の出力に接続され、ベース Bが電流制限用の抵抗 3 1を介して接地され、ェミッタ Eが負荷 1 7に接続されている。この構成では、電源 1 5の出力が正極性の時、 P N Pバイポーラトランジスタ 5 1のコレクタ C→ベース B→抵抗 3 1の経路でベース電流が流れる。このベース電流により、コレクタ C—ェミッタ E→負荷 1 7の経路でコレクタ電流、即ち、負荷電流が流れる。

—方、電源 1 5の出力が負極性の時、 P N Pパイポーラトランジスタ 5 1のコレクタ Cとべ一ス Bの間は逆バイアス電圧となり、ベース電流が流れず、従つて、エミッタ Eからコレクタ Cには電流が流れなレ、。なお、ベース Bとェミッタ Eの間には、ベース Bからェミッタ Eを順方向とするダイオードを接続しても良い。この場合、抵抗 3 1にベース電流が流れるまでの間、このダイオードにベース電流が流れる。図 3 8の構成では、 Pチャネル F E T 7 1のドレイン Dが電源 1 5の出力に接続され、ゲート Gが電流制限用の抵抗 3 1を介して接地され、ソース Sが負荷 1 7に接続されている。さらに、ゲート Gとソース Sの間には、ゲート Gからソース Sを順方向とするゲート保護用のツエナ一ダイォード 4 1が接続されている。この構成では、電源 1 5の出力が正極性の時、寄生ダイオードにより F E T 7 1のドレイン D→ソース S→負荷 1 7の経路で電流が流れ、負荷 1 7には正極性の電圧が印加される。負荷 17の電圧が正極性になれば、ゲート Gの電圧は相対的に負電圧となり、 FET71はオンする。

一方、電源 15の出力が負極性の時、寄生ダイオードには電流が流れず、ゲート Gにもバイアス電圧がかからない。従って、 FET 71はオフ状態となる。

(スィツチング電源）

次に、本発明の整流回路を、スイッチング（SW) 電源に適用した場合の実施形態を説明する。図 39は、この実施形態による SW電源の構成図である。この SW電源 202は、図 39に示すように、矩形波の交番電圧を出力する変成器 1 15と、この変成器 215より得られる交番電圧を整流する半導体能動素子、例えば MOS型一 FET 220とを備えている。変成器 215の二次側コイルには、交番周期が同一で、振幅値が異なる電圧を出力するための二つのタップが設けられている。そして、振幅値の小さい電力出力用の第 1タップと FET220のソース端子 S、振幅値の大きい電力出力用の第 2タップと F ET 220のゲ一ト端子 Gとがそれぞれ接続されている。 FET220のドレイン端子 Dには、平滑用コイル Lを介して負荷 117とコンデンサ、例えば、電解コンデンサ Cが並列に接続されている。このような構成の SW電源 202において、図 40 (A) に示すように、例えば 200 [kHz]の交番周波数で、振幅値が土 5 [V]、電流値が 10 [A] の矩形波の交番信号 S d力変成器 215の第 1タップから FET 220のソ —ス端子 Sに印加され、第 2タップからは ± 12 [V] の振幅値の交番電圧が FET220のゲ一ト端子 Gに印加されるとする。この場合、交番電圧 S dが正極性のときはゲート端子 Gにおける電力の振幅値（12 [V] ) がソース端子 Sにおける電力の振幅値（5 [V] ) よりも相対的に大きくなつて FET 2 20はオン状態、つまりソース端子 Sとドレイン端子 Dとの間が導通状態となり、ソース端子 Sからドレイン端子 Dの方向に電流が流れる。 —方、交番電圧 S dが負極性のとき、 FET 220は、ゲート端子 Gにおける電力の振幅値（一12 [V] ) がソース端子 Sにおける電力の振幅値（一5 [V] ) よりも小さくなるので、オフ状態となり、電流が遮断される。従って、 FET 220からは、図 40 (B) に示すように、交番電圧 S dの正極性成分 S eが出力され、整流が行われる。（なお、正極性成分 S eのうち、平滑用コィル L及びコンデンサ Cにより定まる周波数以上の成分は通過を制限されるため、正極性成分 S eの出力の立ち上がり及び立ち下がりは、実際には瞬時には完了せず、指数関数的に変化する。）このときの順方向電圧降下は、上述した場合と同様、ほぼ 0であり、逆方向のときの漏れ電流も無視し得るほど少ないため、電力損失が低減して効率的な整流が行われる。実際、数時間維続して整流動作させた場合であっても、 FE T 220は発熟せず、放熱板等が不要であることが本発明者により確認されている。また、交番電圧 S dが矩形波であり、正極性から負極性への、及び負極性から正極性への変化時間が短いため、制御回路が不要となる。また、逆方向時の電圧配分は、 FET220にとつてみれば、通常使用時の本来的な電圧配分、即ち、ドレインソース間電圧 Vd sに相当するので、高耐圧化も可能となる。なお、 MOSFETに代えて、バイポーラトランジスタや J一 FETを用いてもほぼ同様の動作となる。但し、この場合は、ゲート端子と変成器 215の第 2タップとの間に電流制限用の素子、例えば、抵抗素子を挿入する。図 41は、この発明の実施の形態にかかるスィツチング電源 202の他の例を示す。この整流回路は、変成器 215と、 FET220と、バイポーラトランジスタ 204と、ダイオード 205と、ベース抵抗 206と、バイアス抵抗 207と、出力端 208から構成される。変成器 2は、図 42に示すように、 1次卷線 Ta、 2次卷線 Tb、検出用卷線 T c及び鉄芯 T dを備える。そして、鉄芯 Tdは矩形をなしており、その対向する一対の脚部のうちの一方の脚部に 1次卷線 T aが卷装され、他方の脚部に 2次卷線 Tbが卷装されている。検出用卷線 T cは、 1次卷線 Taが卷装された脚部と同一の脚部に卷装されており、その卷数は、 2次卷線 Tbの卷数と .

36 同一である。

—次卷線 T aの両端には、外部の交流電源 1の両極間の電圧が印加される。二次卷線 Tbのホットエンドには、 FET220のドレインと、検出用卷線 T cのホットェンドとが接続されている。二次卷線 T bのコールドエンドは出力端 208の正極に接続されており、また、ベース電流を制限するために備えられたベース抵抗 206を介して、バイポーラトランジスタ 204のベース Bに接続されている。検出用卷線 T cのコールドエンドは、バイポーラトランジスタ 204のエミッタ Eに接続されている。

FET 220は、 nチャネル型、エンハンスメント型の MOS (金属一酸化物一半導体） FETからなる。 FET 220のドレイン Dは、変圧器 215の二次卷線 Tb及び検出用巻線 T cのそれぞれのホットェンドに接続されている。ソース Sは、出力端 208の負極に接続されている。ゲート Gは、バイポ —ラトランジスタ 204のコレクタ Cに接続されている。

また、 FET 220のゲート Gとソース Sとの間には、バイアス抵抗 207 が接続されている。

F ET 220のソース Sとドレイン Dの問には、ソースからドレイン Dに向かって順方向となる向きに、ダイオードが接続されている。なお、このダイオードは、別個に生成されたダイオードでもよいし、 FET 220の寄生ダイォードでもよい。バイポーラトランジスタ 204は、 PNP型バイポーラトランジスタからなる。バイポーラトランジスタ 204のコレクタ Cは、 FET220のゲ一ト G に接続され、ェミッタ Eは、検出用卷線 Tcのコールドエンドに接続され、ベ —ス Bは、ベース抵抗 206を介して変圧器 2の二次卷線 Tbのコールドェンドに接続されている。

また、バイポーラトランジスタ 204のベース Bとエミッタ Eの間には、ノくィポーラトランジスタのベース B—エミッタ E間に逆バイアスが印加されるのを防止するためのダイォード 205が、ベース Bからエミッタ Eに向かう方向が順方向となるように接続されている。次に、図 41に示す整流回路の出力端 208の両極間に負荷 217が接続されたときの、動作を、図 43 (A) 〜（E) のタイミングチャートを参照して説明する。

なお、図 43 (A) は交流電源 15の出力する電源電圧の波形、（B) は F ET 220に印加されるゲート電圧の波形、（C) は FET 220のオン 'ォフ、（D) は FET 220のドレイン D—ソース S間に印加される電圧の波形、 (E) は負荷 217に印加される電圧の波形をそれぞれ示す。先ず、図 43 (A) に示す電源電圧が負極性になると（すなわち、一次卷線 Taのホットエンドの電圧がコールドエンドの電圧より低くなると）、二次巻線 T b及び検出用卷線 T cは、ホットエンドの電圧がコールドエンドの電圧より低くなる方向の二次電圧を発生する。このとき、二次卷線 Tbの両端に発生する電圧が、 FET 220のソース S -ドレイン D間に接続されたダイオードを介して負荷に供給される。負荷の電カ消费により、 2次卷線 Tbに負荷電流が流れると、 2次卷線 Tbの內部抵抗及び変圧器 215の磁気抵抗により、二次卷線 Tbの端子間の電圧が低下する。

—方、検出用卷線 T cは、バイポーラトランジスタ 204がオフ状態であれば電流を流さず、オン状態の場合でも、負荷 217には電圧を供給しない。このため、検出用卷線 T cの両端が接続される区間のインピーダンスが負荷 217のインピーダンスより十分高ければ、検出用卷線 Tcの端子間に生じる電圧の低下の幅は、二次卷線 Tbの端子間の電圧より小さい。この結果、二次卷線 Tbのコールドエンドの電圧は、検出用卷線丁 cのコーノレドエンドの電圧より低くなり、両コ一ノレドエンド間の電位差は、二次卷線丁 bの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。そして、両コールドエンド間の電圧は、バイポーラトランジスタ 2 0 4のべ —ス Bとエミッタ Eとの間に印加され、その結果、バイポーラトランジスタ 2 0 4のべ一ス Bの電圧がエミッタ Eの電圧より 0 . 6 V程度以上低い状態になると、バイポーラトランジスタ 2 0 4はオン状態となる。バイポーラトランジスタ 2 0 4がオンすると、検出用卷線 T cのコールドエンドカら、バイポーラトランジスタ 2 0 4のエミッタ E及ぴコレクタ C、バイァス抵抗 2 0 7、 F E T 2 2 0のソース S及びドレイン Dを経て検出用卷線 T cのホットエンドに至る電流路が形成される。この結果、バイアス抵抗 2 0 7の両端には図 4 3 ( B ) に示す電圧降下が生じ、 F E丁 2 2 0のゲート Gの電圧はソース Sの電圧より高くなる。従って、 F E T 2 2 0は順バイアスされた状態となり、図 4 3 (C ) に示すように、 F E T 2 2 0は飽和状態となる。

飽和領域において、 F E T 2 2 0のソース Sとドレイン Dの間の電圧はほぼ 0 (短絡状態）であり、ソース Sとドレイン Dとの電圧はほぼ等しい。さらに、この電圧は、ダイォードの順方向電圧と比較してもはるかに小さい。

このため、 F E T 2 2 0での電圧降下は図 4 3 (D) に示すようにほぼ 0であり、負荷 2 1 7には、図 4 3 (E ) に示すように電源電圧とほぼ等しい電圧が印加される。次に、図 4 3 (A) に示す電源電圧が正極性になると、二次卷線 T b及び検出用卷線 T cは、ホットエンドの電圧がコールドエンドの電圧より高くなる方向の二次電圧を発生する。

このとき、 2次卷線 T bに負荷電流が流れると、 2次卷線 T bの内部抵抗及び変圧器 2 1 5の磁気抵抗により、 2次卷線 T bの端子間の電圧が低下する。 —方で、検出用卷線 T cは、その両端が接続される区間のインピーダンスに比例した量の電圧を生じる。この結果、検出用卷線 T cの両端が接続される区間のインピーダンスが負荷 2 1 7のインピーダンスより十分高いとき、二次卷線 T bのコールドエンドの電圧は、検出用卷線 T cのコールドエンドの電圧より高くなる。そして、この場合も、両コールドエンド間の電位差は、二次卷線 T bの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。そして、両コールドエンド間の電圧は、バイポーラトランジスタ 204のべース Bとエミッタ Eとの間に印加され、バイポーラトランジスタ 204のべ一ス Bの電圧は、エミッタ Eの電圧より高くなる。この結果、バイポーラトランジスタ 204はオフ状態となる。バイポーラトランジスタ 204がオフすると、検出用卷線 T cのコールドエンドから、バイポーラトランジスタ 204のエミッタ E及びコレクタ C、バイァス抵抗 207、 FET220のソース S及びドレイン Dを経て検出用卷線 T cのホットェンドに至る電流路は遮断される。そして、図 43 (B) に示すように、 FET220のゲート Gとソース Sの間には、バイアス電圧が印加されなくなる（すなわち、ゲート Gとソース Sとはほぼ同電位となる）。 FET 220はェンハンスメント型の FETであるので、 FET 220は逆バイアスされた状態となり、図 45 (C) に示すように、 FET220はオフ状態となる。この結果、図 43 (E) に示すように負荷 217には接地電圧が印加され、図 43 (D) に示すようにソース Sとドレイン Dとの間には電源電圧が印加される（図 43 (D) はソース Sの電圧を基準とするドレイン Dの電圧を示す）。このような処理を繰り返す結果、負荷 217には、図 43 (E) に示すように、半波整流された電圧が印加される。図 41の構成によれば、 FET 220がオンしたときに、ソース Sとドレイン Dの間の電圧降下がほぼ 0 (例えば、 5mV〜40mV程度）となる。このため、交流電圧を低損失で整流することができる。

また、 FET 220がオン又はオフするタイミングは、整流対象の電圧がほぼ 0の時なので、整流された電圧にオーバーシュートやアンダーシュ一トが発生することもない。なお、整流対象の電圧は、図 43 (A) に示すような、サイン波に限定されず、三角波、矩形波等でもよい。また、平均値が 0にならない電圧、換言すれば、交流成分に直流成分が付加された電圧でもよい。また、変圧器 215も、上述のものに限られない。例えば、変圧器 215は、図 44に示すように、電源トランス 215 aと、電流検出用の絶縁トランス 2 15 bとからなるものとしてもよレ、。

この場合、図示するように、電源トランス 215 aの 1次卷線と絶縁トランス 216 bの一次卷線とは並列に接続され、共通の両端より交流電源 15の出力電圧を入力する。

そして、電源トランス 215 aの二次卷線のホットェンド及びコールドェンドは、先に述べた変圧器 2の二次卷鎳丁 bのホットェンド及びコールドェンドと同様、 FET220のドレイン及びベース抵抗 206の一端に接続される。また、絶縁トランス 215 bの二次卷線のホットェンド及びコールドェンドは、先に述べた変圧器 2の検出用卷線 T cのホットエンド及びコ一ルドェンドと同様、 FET222のドレイン及ぴバイポーラトランジスタ 204のェミツタに接続される。また、 F ET 220のゲート Gに、バイポーラトランジスタ 204のコレクタ Cの電圧に代えて、コレクタ Cの電圧に所定のバイアス電圧を加算して得られる電圧を加えてもよい。このとき、 FET 220はエンハンスメント型の M OS FETである必要はなく、デプレッション型の MOS FE丁でも、また接合型の FETでも、静電誘導型トランジスタ（S I T) でもよい。また、この整流回路は、 FET220に代えて、 NPN型のバイポーラトランジスタ 220 bを用いて構成してもよい。

この場合、この整流回路は、図 45に示すように、 £丁 220のゲ一ト0. ドレイン D又はソース Sが接続されるべきところに、バイポーラトランジスタ 2 2 0 bのベース、コレクタ又はエミッタが接続されて構成される。

また、バイポーラトランジスタ 2 2 0 bのべ一ス Bとバイポーラトランジスタ 2 0 4のコレクタ Cの間には、バイポーラトランジスタ 2 2 0 bのべ一ス電流を制限するベース抵抗 2 1 0が接続される。このように、 F E T 2 2 0に代えて N P N型のバイポーラトランジスタ 2 2 0 を用いる場合、バイポーラトランジスタ 2 2 0 bのエミッタ Eとベース B との間にはバイアス抵抗 2 0 7が接続されている。

この場合においては、一次電圧が負極性になるとき、コレクタ C—ェミッタ E間にダイオードが存在しなくても、コレクタ C、ベース B及びバイアス抵抗 2 0 7を通じて初期のバイアス電流が流れ、バイポーラトランジスタ 2 2 0 b はオンする。この結果、負荷 2 1 7及び二次卷線 T bには電流が流れ、二次卷線 T bの両端の電圧は低下する。従って、この場合においては、コレクタ一エミッタ E間にダイォードが存在している必要はない。

ただし、二次卷線 T bの両端の電圧の低下量を所望の大きさにする等の目的で、コレクタ c—エミッタ E問に、エミッタ Eからコレクタ Cへの向きが順方向となるようにダイォードを接続してもよレ、。また、この整流回路は、バイポーラトランジスタ 2 0 4に代えて、例えば、 pチャネル型、ェンハンスメント型の MO S F E Tからなる F E T 2 0 4 bを用いて構成してもよい。

このとき、この整流回路においては、図 4 6 (A) 及び（B ) に示すように、バイポーラトランジスタ 2 0 4のべ一ス8、コレクタ C又はエミッタ Eが接続されるべきところに、 F E丁 2 0 4 bのゲート、ドレイン又はソースが接続される。

また、この場合、ベース抵抗 2 0 6は除去してもよい。この場合、二次卷線 T bのコールドエンドと F E T 2 0 4 bのゲ一トは直接接続されていてもよい。また、この場合、 F E T 2 0 4 bには、二次卷線 T bのコ一ルドエンドの電圧に代えて、二次卷線 T bのコールドエンドの電圧に所定のバイアス電圧を加算して得られる電圧を加えてもよい。

このとき、 FET204 bはェンハンスメント型の M〇 S F E Tである必要はなく、デプレッション型の MOS FETでも、 J FET (接合型 FET) でも、また S I Tでもよい。図 45及び図 46 (A) 、 (B) の整流回路が負荷 217を駆動する動作は、図 1の整流回路の動作と実質的に同一である。

すなわち、電源電圧が負極性になると、二次卷線 Tbのコールドエンドの電圧は検出用卷線 T cのコールドェンドの電圧より低くなり、両コールドエンド間の電位差は、二次巻線 Tbの両端問の電圧の量と、検出用卷線 Tcの両端問の電圧の量の差にほぼ等しくなる。

その結果、バイポーラトランジスタ 204のべ一ス Bの電圧がエミッタ Eの電圧より 0. 6 V程度以上低い状態、又は、 FET 204 bのゲートの電圧がピンチオフ電圧より低い状態になると、バイポーラトランジスタ 204又は F ET 204 bはオン状態となる。そして、バイアス抵抗 207の両端には電圧降下が生じ、 FET220又はバイポーラトランジスタ 203 bは順バイアスされた状態となって、飽和する。このとき負荷 217には、電源電圧とほぼ等しい電圧が印加される。

次に、電源電圧が正極性になると、二次卷線 T bのコールドエンドの電圧は検出用卷線 T cのコールドエンドの電圧より高くなり、両コ一ルドェンド間の電位差は、二次卷線 T bの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。

そして、バイポーラトランジスタ 204のべ一ス Bの霪圧がエミッタ Eの電圧より高い状態、又は、 FET 204 bのゲート電圧がピンチオフ電圧より高い状態になると、パイポーラトランジスタ 204又は FET204 bはオフ状態となる。その結果、 FET 220又はバイポーラトランジスタ 220 bは逆バイアスされた状態となり、オフする。このとき負荷 217には、接地電圧が印加される。

このような処理を繰り返す結果、負荷 217には、半波整流された電圧が印加される。また、 F E T 2 2 0又はバイポーラトランジスタ 2 2 0 bは、例えば、図 4 7 (A) 、 (B) 、及び図 4 8 (A) 、 (B) に示すように接続されていてもよい。

すなわち、 F E T 2 2 0のドレイン D又はバイポーラトランジスタ 2 2 0 b のコレクタ Cが出力端の負極に接続され、 F ET 2 2 0のソース S又はバイポ —ラトランジスタ 2 2 0 bのエミッタ Eが二次卷線 T bのホットェンドに接続されていてもよい。図 4 7 (A) 、 (B) 、及び図 4 8 (A) 、 (B) の整流回路においても、電源電圧が負極性になるとき、二次卷線 T bのコールドエンドの電圧は検出用卷線 T cのコールドエンドの電圧より低くなる。その結果、バイポーラトランジスタ 2 0 4のべ一ス Bの電圧がエミッタ Eの電圧より 0. 6 V程度以上低い状態、又は、 F ET 2 04 bのゲートの電圧がピンチオフ電圧より低い状態になると、パイポーラトランジスタ 2 04又は F ET 2 0 4 bはオン状態となる。このとき、この整流回路には、検出用卷線 T cのコールドエンドから、パイポーラトランジスタ 2 0 4のェミッタ Eとコレクタ C (又は、 FET 2 04 b のソース Sとドレイン D) 、バイアス抵抗 2 0 7を経て検出用卷線 T cのホットェンドに至る電流路が形成される。

これにより、バイアス抵抗 2 0 7の両端には電圧降下が生じ、 F ET 2 2 0 又はバイポーラトランジスタ 2 2 0 bは順バイアスされて飽和し、負荷 2 1 7 には、電源電圧とほぼ等しい電圧が印加される。

電源電圧が正極性になり、二次卷線 T bのコールドエンドの電圧が検出用卷線 T cのコールドエンドの電圧より高くなると、バイポーラトランジスタ 2 0 4又は F E T 2 0 4 bは逆バイアスされた状態となって、オフする。

このとき、検出用卷線丁 cのコールドエンドから、バイポーラトランジスタ 204のェミッタ Eとコレクタ C (又は、 F ET 2 04 bのソース Sとドレイン D) 、バイアス抵抗 20 7を経て検出用卷線 T cのホットェンドに至る上述の電流路は遮断され、バイアス抵抗 2 0 7の両端には電圧降下が実質的に生じなくなる。

この結果、 F ET 2 2 0又はバイポーラトランジスタ 2 2 0 bは逆バイアスされてオフし、負荷 2 1 7には、接地電圧が印加される。 .

44 このような処理を繰り返す結果、負荷 21 7には、半波整流された電圧が印加される。さらに、この整流回路は、 pチャネル型 MOS FE丁と NPN型バイポーラトランジスタとを用いて構成することもできる。

pチャネル型 MO S F E Tと N P N型バイポーラトランジスタとを用いた整流回路を図 49に示す。図示するように、この整流回路の基本構成は、図 4 1の整流回路の基本構成と同一である。ただし、 FET 220は pチャネル型 MOSFETからなり、バイポーラトランジスタ 204が NPN型バイポーラトランジスタからなる。そして、二次卷線 T bのコールドエンドは出力端 20 8の負極に接続されており、 FET 220のソース Sが出力端 208の正極に接続されている。

FET 220が pチャネル型 MOS F E Tである場合において、 FET 22 0のソース Sとドレイン Dの間には、ドレイン Dからソース Sに向かって順方向となる向きに、ダイオードが接続されている。このダイオードは、別個に生成されたダイォードでもよいし、 FET 220の寄生ダイォ一ドでもよい。図 49に示す整流回路の出力端 208の両極間に負荷 21 7が接続されたとき、負荷 217は、以下に説明するように駆動される。

先ず、電源電圧が正極性になると、二次卷線 Tb及び検出用卷線 T cは、ホットェンドの電圧がコールドエンドの電圧より高くなる方向の二次電圧を発生する。このとき、二次卷線 T bの両端に発生する電圧が、 FET220のソース S 一ドレイン D間に接続されたダイオードを介して負荷に供給される。負荷の電力消費により、 2次卷線丁 bに負荷電流が流れると、 2次卷線 Tbの内部抵抗及び変圧器 215の磁気抵抗により、 2次卷線 Tbの端子間の電圧が低下する。 —方で、検出用卷線 T cの両端には、その両端が接続される区間のインピーダンスに比例した量の電圧が生じる。この結果、検出用卷線 T cの両端が接続される区間のインピーダンスが負荷 2 1 7のインピーダンスより十分高いとき、二次卷線 T bのコールドエンドの電圧は、検出用卷線 T cのコールドエンドの電圧より高くなる。そして、両コ一ルドエンド間の電位差は、二次卷線 T bの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。そして、両コ一ルドエンド間の電圧は、バイポーラトランジスタ 2 0 4のべ —ス Bとエミッタ Eとの間に印加される。その結果、バイポーラトランジスタ 2 0 4のベース Bの電圧がエミッタ Eの電圧より 0 . 6 V程度以上高い状態になると、バイポーラトランジスタ 2 0 4はオン状態となる。バイポーラトランジスタ 2 0 4がオンすると、検出用卷線 T cのホットェンドから、 F E T 2 2 0のドレイン D及びソース S、バイアス抵抗 2 0 7、バイポーラトランジスタ 2 0 4のコレクタ C及びエミッタ Eを経て検出用卷線丁 cのコールドエンドに至る電流路が形成される。この結果、バイアス抵抗 2 0 7の両端には電圧降下が生じ、 F E丁 2 2 0のゲート Gの電圧はソース Sの電圧より低くなる。従って、 F E T 2 2 0は順バィァスされた状態となり、従って飽和状態となる。

この結果、 F E T 2 2 0のソース Sとドレイン Dの間の電圧はほぼ 0となり、負荷 2 1 7には、電源電圧とほぼ等しい電圧が印加される。次に、電源電圧が負極性になると、二次卷線 T b及び検出用卷線 T cは、ホットェンドの電圧がコールドェンドの電圧より低くなる方向の二次電圧を発生する。

このとき、 2次卷線 T bに負荷電流が流れると、 2次卷線 T bの内部抵抗及び変圧器 2 1 5の磁気抵抗により、 2次卷線 T bの端子間の電圧が低下する。 —方で、検出用卷線 T cの両端には、その両端が接続される区間のインピーダンスに比例した値の電圧が生じる。この結果、検出用卷線 T cの両端が接続される区間のインピーダンスが負荷 .

46

21 7のインピーダンスより十分高いとき、二次卷線 T bのコールドエンドの電圧は、検出用卷線 T cのコールドエンドの電圧より低くなる。そして、この場合も、両コールドエンド間の電位差は、二次卷線 T bの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。そして、両コールドェンド間の電圧は、バイポーラトランジスタ 204のべ —ス Bとエミッタ Eとの間に印加され、バイポーラトランジスタ 204のべ一ス Bの電圧は、エミッタ Eの電圧より低くなる。この結果、バイポーラ卜ランジスタ 204はオフ状態となる。この結果、 FET 220のゲート Gとソース Sとはほぼ同電位となる。 FE T 220はェンハンスメント型の FETであるので、 FET 220は逆バイァスされた状態となり、 FET 220はオフ状態となり、負荷 21 7には接地電圧が印加され、ソース Sとドレイン Dとの間には電源電圧が印加される。このような処理を繰り返す結果、負荷 217には、半波整流された電圧が印加される。なお、 FET220のゲート Gには、バイポーラトランジスタ 204のコレクタ Cの電圧に代えて、コレクタ Cの電圧に所定のバイァス電圧を加算して得られる電圧を加えてもよい。このとき、 FET 220はエンハンスメント型の MOSFETである必要はなく、デプレッション型の MOSFETでも、接合型の FETでも、また S I Tでもよい。また、この整流回路は、 FET2.20に代えて、 PNP型のバイポーラトランジスタ 220 bを用いて構成してもよレ、。

この場合、この整流回路においては、図 50に示すように、 FET 220のゲート G、ドレイン D又はソース Sが接続されるべきところに、バイポーラトラレジスタ 220 bのベース、コレクタ又はエミッタが接続される。

また、バイポーラトランジスタ 220 bのベース Bとバイポーラトランジスタ 204のコレクタ Cの間には、バイポーラトランジスタ 220 bのベース電流を制限するベース抵抗 210が接続される。この場合においては、一次電圧が正極性になるとき、コレクタ C—ェミッタ E間にダイオードが存在しなくても、コレクタ C、ベース B及びバイアス抵抗 207を通じて初期のバイアス電流が流れ、バイポーラトランジスタ 220 b がオンする。この結果、負荷 217及び二次卷線 T bには電流が流れ、二次卷線 T bの両端の電圧は低下する。従って、この場合においては、コレクタ C— エミッタ E間にダイォ一ドが存在している必要はない。

ただし、二次卷線 Tbの両端の電圧の低下量を所望の大きさにする等の目的で、コレクタ C—エミッタ E間に、エミッタ Eからコレクタ Cへの向きが逆方向となるようにダイォ一ドを接続してもよレ、。また、この整流回路は、バイポーラトランジスタ 204に代えて、例えば、 nチヤネノレ型、ェンハンスメント型及び MOS型の FET 204 bを用いて構成してもよレ、。

この場合、この整流回路においては、図 51 (A) 、 (B) に示すように、バイポーラトランジスタ 204のベース B、コレクタ C又はエミッタ Eが接続されるべきところに、 FET 204 bのゲート、ドレイン又はソースが接続される。

また、この場合、ベース抵抗 206は必ずしも必要ではなく、二次卷線 Tb のコールドェンドと FET 204 bのゲ一トは直接接続されていてもよい。また、この場合、 FET204 bには、二次巻線 T bのコールドエンドの電圧に代えて、二次卷線 T bのコールドェンドの電圧に所定のバイアス電圧を加算して得られる電圧を加えてもよい。このとき、 FET 204 bはェンハンスメント型の MOSFE丁である必要はなく、デプレッション型の MOS FE丁でも、接合型の FETでも、また S I Tでもよレヽ。図 50、図 51 (A) 、 (B) の整流回路が負荷 217を駆動する動作は、図 48の整流回路の動作と実質的に同一である。すなわち、電源電圧が正極性になると、二次卷線 T bのコ一ルドエンドの電圧は検出用卷線 T cのコールドエンドの電圧より高くなり、両コールドェンド間の電位差は、二次卷線 T bの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。

その結果、バイポーラトランジスタ 204のベース Bの電圧がエミッタ Eの電圧より 0. 6 V程度以上高い状態、又は、 FET 204 bのゲートの電圧がピンチオフ電圧より高い状態になると、パイポーラトランジスタ 204又は F ET 204 bはオン状態となる。そして、バイアス抵抗 207の両端には鼋圧降下が生じ、 FET 220又はバイポーラトランジスタ 220 bは順バイアスされた状態となって、飽和する。このとき負荷 217には、電源電圧とほぼ等しい電圧が印加される。

次に、電源電圧が負極性になると、二次卷線 Tbのコールドエンドの電圧は検出用卷線 T cのコールドエンドの電圧より低くなり、両コ一ルドェンド間の電位差は、二次卷線 Tbの両端間の電圧の量と、検出用卷線 T cの両端間の電圧の量の差にほぼ等しくなる。

そして、バイポーラトランジスタ 204のべ一ス Bの電圧がエミッタ Eの電圧より低い状態、又は、 FET 204 bのゲート電圧がピンチオフ電圧より低い状態になると、バイポーラトランジスタ 204又は F ET 204 bはオフ状態となる。その結果、 FET 203又はバイポーラトランジスタ 203 bは逆バイアスされた状態となり、オフする。このとき負荷 217には、接地電圧が印加される。

このような処理を繰り返す結果、負荷 217には、半波整流された電圧が印加される。また、 FET 220又はパイポーラトランジスタ 220 bの接続は、上述のものに限られず、例えば、図 52 (A) 、 (B) 、及び図 53 (A) 、 (B) に示すように接続されていてもよい。

すなわち、 FET 220のドレイン D又はバイポーラトランジスタ 220 b のコレクタ Cが出力端の正極に接続され、 FET 220のソース S又はバイポ —ラトランジスタ 220 bのエミッタ Eが二次卷線 T bのホットエンドに接続されていてもよい。図 52 (A) 、 (B) 、及び図 53 (A) 、 (B) の整流回路においても、電源電圧が正極性になったとき、二次卷線 Tbのコールドエンドの電圧は検出用卷線 T cのコールドエンドの電圧より高くなる。その結果、バイポーラトランジスタ 204のベース Bの電圧がェミッタ Eの電圧より 0. 6 V程度以上高い状態、又は、 FET 204 bのゲートの電圧がピンチオフ電圧より高い状態になると、バイポーラトランジスタ 204又は FET 204 bはオン状態となる。

このとき、この整流回路には、検出用卷線 T cのホットェンドカら、バイァス抵抗 207、バイポーラトランジスタ 204のコレクタ Cとェミッタ E (又は、 FET 204 bのドレイン Dとソース S) を経て検出用卷線 T cのコールドエンドに至る電流路が形成される。

これにより、バイァ ^抵抗 207の両端には電圧降下が生じ、 FET 220 又はパイポーラトランジスタ 220 bは順バイアスされて飽和し、負荷 217 には、電源電圧とほぼ等しい電圧が印加される。

電源電圧が負極性になり、二次卷線 T bのコールドエンドの電圧が検出用卷線 Tcのコ一ルドエンドの電圧より低くなると、バイポーラトランジスタ 20 4又は FET 204 bは逆バイアスされた状態となって、オフする。

このとき、検出用卷線 T cのホットェンドからバイアス抵抗 207、バイポ —ラトランジスタ 204のコレクタ Cとェミッタ E (又は、 FET204 bのドレイン Dとソース S)を経て検出用卷線 T cのコールドェンドに至る上述の電流路は遮断され、バイアス抵抗 207の両端には電圧降下が実質的に生じなくなる。

この結果、 FET 220又はバイポーラトランジスタ 220 bは逆バイアスされてオフし、負荷 217には、接地電圧が印加される。

このような処理を繰り返す結果、負荷 217には、半波整流された電圧が印加される。なお、上述の実施の形態で示した数値、電圧値等は例示であり、任意に変更可能である。また、バイアス電圧、ピンチオフ電圧等が、単一のダイオード、ッナ一ダイオード、抵抗等で得られない場合には、複数を直接に接続する等また、 FET204 b力 MOSFET等の、制御端の入力インピーダンスが十分に高く素子が破壊される程度の電流が流れ得ない素子の場合、電流制限用のベース抵抗 206等は不要である。また、この発明にかかるスイッチング電源は、図 54に示すような構成によるものであってもよレヽ。

図示するように、このスイッチング電源は、変圧器 302と、 FET303 と、バイアス抵抗 307と、出力端 308と、抵抗器 311〜312と、バイポーラトランジスタ 313〜314と、ベース抵抗 315と、エミッタ抵抗 3 16と、ダイオード 317とより構成される。変圧器 302は、第 1の実施の形態における変圧器 2と同一のものである。変圧器 302の二次巻線 T bのホットェンドには抵抗器 31 1の一端が接続され、検出用卷線 T cのコールドエンドには抵抗器 312の一端が接続されている。抵抗器 311及び 312のそれぞれの他端は、バイポーラトランジスタ 313のベース Bに接続されている。変圧器 302の二次卷線丁 bのコールドェンド及び検出用卷線 T cのホットェンドとの接続点は接地されている。二次卷線 Tbのホットェンドは、 FET 303のソース Sに接続されている。

FET 303は、 pチャネル型、 MOS型の FETである。 £丁303のソース Sは上述の通り変圧器 302の二次卷線 T bのホットエンドに接続される。ドレイン Dには負荷 309の一端が接続され、他端は接地されている。また、ゲート G—ドレイン間には、バイアス抵抗 307が接続されている。バイポーラトランジスタ 313〜314は、 NPN型のバイポーラトランジスタである。

バイポーラトランジスタ 313のベース Bは、上述の通り、抵抗器 311及び 312の接続点にに接続されている。コレクタ Cは、 FET 303のソース Sに接続され、ェミッタ Eは、バイポーラトランジスタ 314のェミッタ Eに接続されている。

バイポーラトランジスタ 314のコレクタ Cは FET303のゲート Gに接続されている。ェミッタ Eは、バイポーラトランジスタ 313のェミッタ E に接続され、また、ェミッタ抵抗 3 1 6の一端に接続されている。ェミッタ抵抗 3 1 6の他端は、ダイォード 3 1 7のアノードに接続され、ダイォード 3 1 7の力ソードは、検出用卷線 T cのコールドエンドに接続されている。また、バイポーラトランジスタ 3 1 4のベース Bは、ベース抵抗 3 1 5を介して接地されている。

検出用卷線 T cの卷数は、二次卷線 T bと同一又は二次卷線 T bの卷数と単純な比例関係にある卷数である。抵抗器 3 1 1の抵抗値と抵抗器 3 1 2の抵抗値は、二次卷線 T bと検出用卷線 T cの卷数比に対応する。次に、このスイッチング電源の動作を説明する。

変圧器 3 0 2の一次卷線 T aの両端に、交番電源 3 0 1から出力される交番電圧が入力されると、二次卷線 T bからの出力は、 F E T 3 0 3を介して負荷 3 0 9に供給される。

負荷 3 0 9の電力消费により、二次卷線 T bに負荷電流が流れると、二次卷線 T bの内部抵抗及び変圧器 3 0 2の磁気抵抗により、二次卷線 T bの端子間に電圧降下が発生する。

このとき、検出用卷線 T cには負荷電流が流れないため、トランジスタ 3 1 3〜 3 1 4、ベース抵抗 3 1 5、エミッタ抵抗 3 1 7及びダイオード 3 1 7で構成される回路は、抵抗器 3 1 1及び 3 1 2の接続点と接地電位との間の電位関係に応じて、 F E T 3 0 3をスイッチングする。

このスィツチング制御は、負荷電流が増大して二次卷線 T bの電圧降下が大きくなつたときには、 F E丁 3 0 3のゲート Gへのバイアスを深くして、負荷 3 0 9に充分な電力を供給するようにする。

逆に、負荷電流が減少して二次卷線 T bの電圧降下が小さくなったときには、 F E T 3 0 3のゲート Gへのバイアスを浅くして、負荷 3 0 9に供給する電力を減少させるように制御する。なお、 F E T 3 0 3のチャネル型は p型である必要はなく、 n型であってもよレ、。この場合、バイポーラトランジスタ 3 1 3〜3 1 4は、 P N P型のものとする。

さらに、このスィツチング電源は、 1^ 0 3型の？£丁 3 0 3に代えて、任意の半導体スィツチング素子を用いて構成してもよい。

半導体スイッチング素子として、バイポーラトランジスタ等の、制御端に実質的な量の電流が流れることにより電流路が開閉されるものを用いる場合は、制御端とバイポーラトランジスタ 3 1 4のコレクタ Cとの間に、抵抗器等の限流素子を挿入してもよレ、。

(全波整流回路）

以上の実施の形態では、半波整流回路を主に示したが、半波整流回路を組み合わせて全波整流回路を構成することも可能である。

即ち、これらの半波整流回路を図 5 5 (A)に示すように、半波整流回路（図 5 5 (A) ， ( B ) ではダイオードで表す）をブリッジ型に結合して、全波整流回路を構成することも可能である。また、図 5 5 ( B ) に示すように、二次卷線に中点を持つ変圧と 2個の半波整流回路を用いて、全波整流回路を構成することも可能である。図 5 5 (A) 及び（B ) に示す全波整流回路でも、各半波整流回路 D 1〜D 6は、これらに印加される電圧が正極性の時にオンし、負荷には全波整流された電圧が印加される。上記実施の形態では、単一のトランジスタを用いる半波整流回路を示したが、複数のトランジスタを使用してもよレ、。例えば、図 5 6 (A) は、 N P Nバイポーラトランジスタを複数個並列に接続し、制御回路でオン ·オフ制御を行う例を示す。図 5 6 ( B ) は、ジャンクション F E Tを複数個並列に接続し、制御回路でオン *オフ制御を行う例を示す。図 5 6 ( C ) は、 N—チャネルジャンクシヨン F E Tを複数個並列に接続し、制御回路でオン ·オフ制御を行う例を示す。このような構成とすることにより、オン 'オフできる電流量を単一のトランジスタを使用する場合の複数倍にすることができる。また、図 5 7は、複数のトランジスタをカスケード接続した例を示す。この構成によれば、カスケード接続された複数のトランジスタがほぼ同時にオン ' オフされ、耐圧を高めることができる。また、多数のトランジスタをカスケード接続する場合には、トランジスタのオン ·オフの同期を取るため、例えば、図 5 8に示すように、トランジスタとして光に応答してオン ·オフするフォトトランジスタ 2 3 0を使用し、制御回路を、オン ·オフ制御用の光を発光する発光素子 2 3 1を備える構成としてもよい。

また、トランジスタとして、ホール素子を使用することも可能である。この場合は、ホール素子を電源と負荷との間に接続し、ホール素子に印加される電圧又はその極性を検出し、検出結果に応じてホール素子に磁界を印加して、ホ —ル素子をオン又はオフする。

その他、外部からの制御に応じてオン ·オフする任意の半導体スィツチング素子を使用することが可能である。スイッチング素子であるトランジスタとしては、オン抵抗が小さく、オフ時に耐圧が大きいことが望ましい。

このような構成のバイポーラトランジスタとして、例えば、図 5 9に示すように、エミッタ層の厚さ t eとコレクタ層の厚さ t cの厚さが実質的に同一のものを使用することができる。また、電界効果型トランジスタとしては、図 6 0に示すように、ソースとドレインの構造が同一のものを使用できる。図 1 2に示す構成の半波整流回路を構成し、その特性を、通常のシリコンダィォ一ド、ショットキ一バリァダイォ一ドと比較した。比較結果を図 6 1に示す。

この結果は、整流対象の電圧を商用電源とし、負荷 1 7を 1 O A負荷として、 MO S F E Tとして富士電機株式会社製の商品番号 2 S K 9 0 5を使用し、抵抗 2 3の抵抗値を 1 0 0 Ω、オペアンプ 2 1をナショナルセミコンダクタ社から市販されている商品番号 LM 4 5 5 8とした時に得られたものである。図 6 1から明らかなように、図 4の半波整流回路では、オン時の電圧降下（ェミッタ Eとコレクタ C間の電圧）が 0 . 0 I V程度あるのに対し、ショットキ一バリアダイオードで 0 . 4 V、シリコンダイオードで 0 . 9 V程度であり、図 4の半波整流回路により、低損失で交流電圧を整流できることができることがわかる。図 1 4に示す構成の半波整流回路を構成し、その特性を、通常のシリコンダィオード、ショットキーバリアダイオードと比較した。比較結果を図 6 2に示す。

この結果は、整流対象の電圧を商用電源とし、負荷 1 7を 1 O A負荷として、 MO S F E Tとして富士電機株式会社製の商品番号 2 S K 9 0 5を使用し、電流トランス 3 1の卷数比を 1 ： 1 0 0とした時に得られたものである。図 6 2から明らかなように、図 1 4の半波整流回路では、オン時の電圧降下 (ェミッタ Eとコレクタ C間の電圧）、電源電圧が正極性になった直後と、電源電圧が 0 Vになる直前では 0 . 6 V程度になるが、電源電圧が正極性である期間の大部分の期間では、ほぼ 0 Vである。これに対し、ショットキ一バリァダイオードで 0 . 4 V、シリコンダイオードで 0 . 9 V程度であり、図 1 4 の半波整流回路により、低損失で交流電圧を整流できることができることがわかる。実施例 1及び 2からも、この発明の整流回路が、低損失で、効率良く交流電圧を整流できることが証明された。産業上の利用可能性以上のように、本発明にかかる電気回路は、交流電圧'電流を整流するために適している。

Claims

請求の範囲

1. トランジスタ（11、 51、 61、 71) と該トランジスタに接続された制御回路（13) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に、前記トランジスタをォフし、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする電気回路。

2. トランジスタ（1 1、 51、 61、 71) と該トランジスタに接続された制御回路（13) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記電流路の両端と前記制御端に接続され、前記電流路の両端の間の電位差を検出し、前記トランジスタの前記電流路に前記トランジスタの逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に前記トランジスタの順方向電圧が印加された時に前記トランジスタをオフするように、前記制御端に印加する信号を制御して前記トランジスタをオン又はォフすることにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする電気回路。

3. トランジスタ（11、 51、 61、 71) と該トランジスタに接続された制御回路（3) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象の整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記電流路の両端と前記制御端に接続され、前記電流路の両端の間の電位差の極性を検出し、前記トランジスタの前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に前記トランジスタをオフするように、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記卜ランジスタに前記整流対象電圧を整流させる、

ことを特徴とする電気回路。

4 . 前記トランジスタはバイポーラトランジスタ（1 1、 5 1 ) から構成され、

前記電流路の両端は前記バイポーラトランジスタのエミッタとコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、前記制御回路（1 3 ) は、前記ェミッタと前記コレクタの間の電圧を検出し、検出した電圧に応じて、前記バイポーラトランジスタをオン又はオフさせるベ -ス電流を前記べ一スに供給する回路から構成される、

ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

5 . 前記トランジスタはバイポーラトランジスタ（1 1、 5 1 ) から構成され、

前記電流路の両端は前記バイポーラトランジスタのエミッタとコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、前記制御回路（1 3 ) は、前記ェミッタと前記コレクタの間の電圧の極性を検出し、検出した極性に応じて、前記バイポーラトランジスタをオン又はオフさせるベース電流を前記ベースに供給する回路から構成される、ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

6 . 前記トランジスタは N P Nバイポーラトランジスタ（1 1 ) から構成され、

前記電流路の一端は該 N P Nバイポーラトランジスタのエミッタから構成され、前記電流路の他端は該 N P Nバイポーラトランジスタのコレクタから構成され、前記制御端は該 NPNバイポーラトランジスタのベースから構成され、前記制御回路（13) は、前記ェミッタに前記コレクタより高い正極性の電位が印加された時に、該 NPNトランジスタをオンさせる電圧及び電流を前記ベースに供給し、前記エミッタに前記コレクタより低い正極性の電圧が印加された時に、該 NPNトランジスタをオフさせる電圧及び電流を前記ベースに供給する回路から構成される、ことを特徴とする請求項 1， 2又は 3に記載の電気回路。

7. 前記トランジスタは PNPバイポーラトランジスタ（51) から構成され、

前記電流路の一端は該 PNPバイポーラトランジスタのエミッタから構成され、前記電流路の他端は該 PNPバイポーラトランジスタのコレクタから構成され、前記制御端は該 PNPバイポーラトランジスタのベースから構成され、前記制御回路（13) は、前記コレクタに前記ェミッタより高い正極性の電位が印加された時に、該 PNPトランジスタをオンさせる電圧及び電流を前記ベースに供給し、前記コレクタに前記エミッタより低い正極性の電圧が印加された時に、該 PNPトランジスタをオフさせる電圧及び電流を前記ベースに供給する回路から構成される、

ことを特徴とする請求項 1， 2，又は 3に記載の電気回路。

8. 前記トランジスタは電界効果トランジスタ（61、 71) から構成され、前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲートから構成され、前記制御回路（13) は、前記ソースと前記ドレインの間の電圧を検出し、検出した電圧に応じて、前記電界効果トランジスタをオン又はオフさせるゲート電圧を前記ゲートに印加する手段から構成される、ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

9. 前記トランジスタは電界効果トランジスタ（61、 71) から構成され、前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲートから構成され、前記制御回路（1 3 ) は、前記ソースと前記ドレインの間の電圧の極性を検出し、検出した極性に応じて、前記電界効果トランジスタをオン又はオフさせるゲート電圧を前記ゲートに印加する手段から構成される、ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

1 0 . 前記トランジスタは Nチャネル電界効果トランジスタ（6 1 ) から構成され、

前記電流路の一端は該 Nチャネル電界効果トランジスタのソ一スから構成され、前記電流路の他端は該 Nチャネル電界効果トランジスタのドレインから構成され、前記制御端は該 Nチャネル電界効果トランジスタのゲ一卜から構成され、

前記制御回路（1 3 ) は、前記ソースに前記ドレインよりも高い正極性の電圧が印加された時に、該 Nチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加し、前記ソースに前記ドレインょりも低い正極性の電圧が印加された時に、該 Nチャネル電界効果トランジスタをオフさせる電圧を前記ゲ —トに印加する手段から構成される、ことを特徴とする請求項 1， 2又は 3に記載の電気回路。

1 1 . 前記トランジスタは Pチャネル電界効果トランジスタ（7 1 ) カら構成され、

前記電流路の一端は該 Pチャネル電界効果トランジスタのソースから構成され、前記電流路の他端は該 Pチャネル電界効果トランジスタのドレインから構成され、前記制御端は該 Pチャネル電界効果トランジスタのゲートから構成され、

前記制御回路（1 3 ) は、前記ソースに前記ドレインよりも低い正極性の電圧が印加された時に、該 Pチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加し、前記ソースに前記ドレインよりも高い正極性の電圧が印加された時に、該 Pチャネル電界効果トランジスタをオフさせる電圧を前記ゲ一トに印加する手段から構成される、ことを特徴とする請求項 1， 2又は 3に記載の電気回路。

12. 前記制御回路は、 2入力の増幅回路（21) を備え、該増幅回路の一方の入力端は前記トランジスタの前記電流路の一端に接続され、該増幅回路の他方の入力端は前記トランジスタの前記電流路の他端に接続され、該増幅回路の出力端が前記トランジスタの前記制御端に接続されている、

ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

13. 前記制御回路は、 2入力の比較回路（21) を備え、該比較回路の一方の入力端は前記トランジスタの前記電流路の一端に接続され、該比較回路の他方の入力端は前記トランジスタの前記電流路の他端に接続され、該比較回路の出力端が前記トランジスタの前記制御端に接続されている、

ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

14. 前記制御回路は、電源入力が与えられる 1次卷線（Ta) と、前記 1 次卷線に誘導結合され、負荷に供給する電圧を前記トランジスタの前記電流路の一端に供給する 2次卷線（Tb) と、前記 1次卷線に誘導結合され、前記 2 次卷線の出力に対応する出力を供給する検出用卷線（Tc) とを備える変圧器 (215) と、

前記 2次卷線（Tb) の出力電圧と前記検出用卷線（Tc) の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否か、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果に応じて前記トランジスタの制御端子に電圧又は電流を供給する手段（204〜206) と、から構成されている、

ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

15. 前記制御回路は、

電源入力が与えられる 1次卷線と、前記 1次卷線に誘導結合され、負荷に供給する電圧を前記トランジスタの前記電流路の一端に供給する 2次卷線（T b) を有する第 1の変圧器（215 a) と、

前記第 1の変圧器と並列に且つ前記第 1の変圧器とは絶緣されて設けられ、電源入力が与えられる 1次卷線と、前記 1次卷線に誘導結合され前記第 1の変圧器の 2次卷線の出力に対応する出力を供給する検出用卷線（Tc) を有する第 2の変圧器（2 1 5 b ) と、

前記 2次卷線の出力電圧と前記検出用卷線の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否力 \ 及び、前記電流路に前記順方向電圧が印加されている力否かを検出し、検出結果に応じて前記トランジスタの制御端子に電圧又は電流を供給する手段（2 0 4〜 2 0 6 ) と、から構成されている、

ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

1 6 . 前記制御回路は、スイッチング素子（2 0 4 ) と抵抗（2 0 7 ) とを備え、

前記スイッチング素子の制御端は、前記 2次卷線の出力電圧を入力し、前記スィツチング素子の電流路の一端は、前記検出用卷線の出力電圧を入力し、前記スィツチング素子は、前記制御端と前記電流路の一端との間の電圧に応じて、前記電流路から前記抵抗に流れる電流をオン又はオフし、

前記抵抗は前記電流を入力し、前記抵抗の両端の電圧を前記トランジスタの前記電流路の一端と制御端とに印加することにより、前記トランジスタをオン又はオフさせる、

ことを特徴とする請求項 1 4に記載の電気回路。

1 7 . 前記制御回路は、スイッチング素子（2 0 4 ) と抵抗（2 0 7 ) とを備え、

ことを特徴とする請求項 1 5に記載の電気回路。

1 8 . 前記制御回路は、前記負荷（2 1 7 ) が実質的に接続されていないときにおいて前記トランジスタの前記電流路に流れる電流を表す無負荷時電流情報を取得する手段（204〜206) を備え、前記検出結果及び前記無負荷時電流情報に応じて、前記電流路をオン又はオフする前記電圧又は前記電流を前記制御端に出力する、

ことを特徴とする請求項 1、 2又は 3に記載の電気回路。

19. トランジスタ（11、 51、 61、 71) と該トランジスタに接続された制御回路（13) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象の整流対象電圧を受け、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

ことを特徴とする電気回路。

20. 前記トランジスタはバイポーラトランジスタ（11、 51) から構成され、

前記電流路の両端は前記バイポーラトランジスタのェミッタとコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、前記制御回路（13) は、前記ベースに電圧及び電流を供給し、前記バイポ —ラトランジスタをオンさせる手段から構成される、ことを特徴とする請求項 1又は 19に記載の電気回路。

21. 前記バイポーラトランジスタは NPNバイポーラトランジスタ（11) から構成され、

前記電流路の一端は該 NPNバイポーラトランジスタのエミッタから構成され、前記電流路の他端は該 NPNバイポーラトランジスタのコレクタから構成され、前記制御端は該 NPNバイポーラトランジスタのベースから構成され、前記制御回路（13) は、前記ェミッタと前記外部回路とのノードに流れる電流の向きを検出して、所定方向の電流を検出した時に、該 NPNトランジスタをオンさせる電圧及び電流を前記ベースに供給する手段から構成される、ことを特徴とする請求項 20に記載の電気回路。

22. 前記 NPNバイポーラトランジスタ（11) の前記ェミッタと前記コレクタの間に前記エミッタから前記コレクタを順方向としてダイォード（ 11 b) が接続されており、前記 NPNバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 21に記載の電気回路。

23. 前記 NPNバイポーラトランジスタ（11) の前記ェミッタと前記べ —スの間に前記ェミッタから前記ベースを順方向としてダイオード（1 l b) が接続されており、前記 NPNバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 21に記載の電気回路。

24. 前記バイポーラトランジスタは PNPバイポーラトランジスタ（51) から構成され、

前記電流路の一端は該 PNPバイポーラトランジスタのエミッタから構成され、前記電流路の他端は該 PNPバイポーラトランジスタのコレクタから構成され、前記制御端は該 PNPバイポーラトランジスタのベースから構成され、前記制御回路（13) は、前記ェミッタと前記外部回路とのノードに流れる電流の向きを検出して、所定方向の電流を検出した時に、該 PNPトランジスタをオンさせる電圧及び電流を前記べ一スに供給する手段から構成される、ことを特徴とする請求項 20に記載の電気回路。

25. 前記 PNPバイポーラトランジスタ（51) の前記ェミッタと前記コレクタの間に前記コレクタから前記エミッタを順方向としてダイォ一ド（11 b) が接続されており、前記 PNPバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 24に記載の電気回路。

26. 前記 PNPパイポーラトランジスタ（51) の前記エミッタと前記べ —スの間に前記ベースから前記ェミッタを順方向としてダイオード（1 1 b) が接続されており、前記 NPNバイポーラトランジスタがオフの時でも、前記ノ一ドに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 24に記載の電気回路。

27. 前記トランジスタは電界効果トランジスタ（61、 71) から構成され、

前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲートから構成され、前記制御回路（13) は、前記電界効果トランジスタを領域でオンさせるゲ一ト電圧を前記ゲートに印.加する手段から構成される、ことを特徴とする請求項 1、 2又は 19に記載の電気回路。

28. 前記電界効果トランジスタは Nチャネル電界効果トランジスタ（61) から構成され、

前記電流路の一端は該 Nチャネル電界効果トランジスタのソースから構成され、前記電流路の他端は該 Nチャネル電界効果トランジスタのドレインから構成され、前記制御端は該 Nチャネル電界効果トランジスタのゲートから構成され、

前記制御回路（13) は、前記ソースと前記外部回路とのノードに流れる電流が所定方向である時に、該 Nチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加する手段から構成される、ことを特徴とする請求項 27 に記載の電気回路。

29. 前記制御回路（13) は、前記ソースから前記ドレインに向けて、該 Nチャネル電界効果トランジスタの寄生ダイォ一ドを介して流れる電流を検出して、該 Nチャネル電界効果トランジスタをオンさせる手段から構成される、ことを特徴とする請求項 28に記載の電気回路。

30. 前記ソースと前記ドレインの間に、前記ソースから前記ドレインを順方向とするダイオード（l i b) が接続されている、ことを特徴とする請求項

28に記載の電気回路。

3 1. 定電圧ダイオード（4 1) をさらに備え、前記ゲートに該定電圧ダイォードのカソ一ドが接続され、前記ソースに該低電圧ダイォードのアノードが接続されている、ことを特徴とする請求項 28に記載の電気回路。

3 2. 前記電界効果トランジスタは Pチャネル電界効果トランジスタ（7 1) から構成され、

前記制御回路（1 3) は、前記ソースと前記外部回路とのノードに流れる電流が所定方向である時に、該 Pチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加する手段から構成される、ことを特徴とする請求項 2 7 に記載の電気回路。

33. 前記制御回路（1 3) は、前記ドレインから前記ソースに向けて、該 Pチャネル電界効果トランジスタの寄生ダイォ一ドを介して流れる電流を検出して、該 Pチャネル電界効果トランジスタをオンさせる手段から構成される、ことを特徴とする請求項 3 2に記載の電気回路。

34. 前記ソースと前記ドレインの間に、前記ドレインから前記ソースを順方向とするダイオード（l i b) が接続されている、ことを特徴とする請求項 3 2に記載の電気回路。

3 5. 定電圧ダイオード（4 1) をさらに備え、前記ゲートに該定電圧ダイォ一ドのアノードが接続され、前記ソースに言亥低電圧ダイォードのカソ一ドが接続されている、ことを特徴とする請求項 3 2に記載の電気回路。

36. 前記制御回路は、

前記トランジスタの前記電流路の一端に接続された一次卷線と、前記一次卷線に磁気的に結合された二次卷線とを備える変成器（31) と、

前記変成器の前記二次卷線に接続され、前記二次卷線に発生する電流に応じて前記トランジスタの前記制御端に供給する信号を制御する回路（33、 35、 37、 39、 41) と、

力ら構成されている、

ことを特徴とする請求項 19に記載の電気回路。

37. 前記制御回路は、前記二次卷線の誘起電流を電圧信号に変換して前記制御端に印加する手段（33、 35、 37、 39、 41) を備える、

ことを特徴とする請求項 36に記載の電気回路。

38. 前記制御回路は、前記二次卷線の誘起電流を電圧信号に変換する変換回路（35) と、該変換回路により変換された電圧信号を増幅して前記トランジスタの前記制御端に印加する手段（33、 37、 39) を備える、

ことを特徴とする請求項 36に記載の電気回路。

39. 前記制御回路は、電力の供給を必要とする能動素子（21) を備え、前記能動素子には整流後の電圧が電源として供給されている、

ことを特徴とする請求項 1、 2、 3又は 19に記載の電気回路。

40. トランジスタ（11、 51、 61、 71) と該トランジスタに接続された制御回路（13) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に電源から整流対象電圧を受け、前記電流路の他端に抵抗性の負荷（17) が接続され、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御端には所定の基準電位が印加されている、

ことを特徴とする電気回路。

4 1 . 前記トランジスタの前記制御端と前記電源と前記負荷は実質的に共通の接地点に接続されている、

ことを特徴とする請求項 4 0に記載の電気回路。

4 2 . トランジスタ（2 2 0 ) と該トランジスタに接続された制御回路とより構成され、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に、前記トランジスタをォフし、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧を整流させる、

ことを特徴とする電気回路であって、

前記制御回路は、

前記二次卷線の出力電圧と前記検出用卷線の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否力、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果を示す信号を前記トランジスタの前記制御端に印加する検出手段とを備える、

ことを特徴とする電気回路。

4 3 . トランジスタと該トランジスタに接続された制御回路とより構成され、前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記

をオンし、前記電流路に順方向電圧が印加された

フし、前記制御端に印加する信号を制御して前記

することにより、前記トランジスタに前記整流対象電圧を整流させる、ことを特徴とする電気回路であって、

前記制御回路は、

前記二次卷線の出力電圧と前記検出用卷線の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否力 \ 及ぴ、前記電流路に前記順方向電圧が印加されている力否かを検出し、検出結果を示す信号を前記トランジスタの前記制御端に印加する検出手段とを備える、

ことを特徴とする電気回路。

4 4 . 前記制御回路（1 3 ) は、前記トランジスタ（1 1、 5 1、 6 1、 7 1 ) をその飽和領域でオンさせる、

ことを特徴とする請求項 1、 2、 3、 1 9、 4 0、 4 2又は 4 3に記載の電気回路。

4 5 . 半導体スイッチング素子と該半導体スイッチング素子を制御する制御回路とより構成され、

ことを特徴とする電気回路。袖 Π·:害の請求の範囲

[ 1 9 9 7年 1 1月 1 3日（ 1 3 · 1 1. 9 7) 際亊務局受理：出願当初の請求の範囲 1 , 6 , 7. 0及び 1 1 は取り「げられた；出願当初の請求の範囲 4, 5 , 8， 9, 1 2— 1 5 , 1 8 , 2 0， 7, 3 9及び 4 4は補 I された；他の it求の範囲は変史なし。（ 1 2 !¾) ]

1. (削除） 2. トランジスタ（ 1 1、 5 1、 6 1、 7 1 ) と該トランジスタに接続された制御回路（ 1 3 ) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象 ^圧を受け、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記電流路の両端と前記制御端に接続され、前記電流路の両端の間の電位差を検出し、前記トランジスタの前記電流路に前記トランジス夕の逆方向電圧が印加された時に前記トランジス夕をオンし、前記電流路に前記トランジスタの順方向電圧が印加された時に前記トランジスタをオフするように、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記小ランジス夕に前記整流対象電圧を整流させる、

ことを特徴とする電気回路。

3. トランジスタ（ 1 1、 5 1、 6 】、 7 1 ) と該トランジス夕に接続された制御回路（3) とより構成され、

0 前記トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象の整流対象電圧を受け、前記制御回路の制御に従ってオン又はオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記電流路の両端と前記制御端に接続され、前記電流路の両端の間の電位差の極性を検出し、前記トランジスタの前記電流路に逆方向電5 圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に前記トランジスタをオフするように、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記卜ランジス夕に前記整流対象電圧を整流させる、

ことを特徴とする電気回路。

0

4. 前記トランジスタはバイポーラトランジスタ（ 1 1、 5 1 ) から構成さ

補正された用紙（条約第 19条）れ、

前記電流路の両端は前記バイポーラトランジスタのエミッ夕とコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、前記制御回路（ 1 3) は、前記エミッタと前記コレクタの間の電圧を検出し- 検出した電に応じて、前記バイポーラ卜ランジス夕をオン又はオフさせるベ一ス¾流を前記ベースに供給する回路から構成される、

ことを特徴とする請求項 2又は 3に記載の電気回路。

5. 前記トランジスタはバイポーラトランジスタ（ 1 1、 5 1 ) から構成され、

前記電流路の両端は前記バイポーラトランジスタのェミッ夕とコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、前記制御回路（ 1 3) は、前記エミッタと前記コレクタの間の電圧の極性を検出し、検出した極性に応じて、前記バイポーラトランジスタをオン又はオフさせるベース電流を前記ベースに供給する回路から構成される、ことを特徴とする請求項 2又は 3に記載の電気回路。

6. (削除） 7. (削除）

8. 前記卜ランジスタは電界効果トランジスタ（ 6 1、 7 1 ) から構成され、前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲー卜から構成され、

前記制御回路（ 1 3) は、前記ソースと前記ドレインの間の電圧を検出し、検出した電圧に応じて、前記電界効果トランジスタをオン又はオフさせるゲート電圧を前記ゲ一卜に印加する手段から構成される、ことを特徴とする請求項

2又は 3に記載の電気回路。

9. 前記トランジスタは電界効果トランジスタ（ 6 1、 7 1 ) から構成され、前記電流路の両端は前記電界効果トランジスタのソースとドレインから構成

補正された用紙（条約第 19条）され、前記制御端は前記電界効果トランジスタのゲー卜から構成され、前記制御回路（ 1 3 ) は、前記ソースと前記ドレインの間の電圧の極性を検出し、検出した極性に応じて、前記電界効果トランジスタをオン又はオフさせるゲー卜電圧を前記ゲー卜に印加する手段から構成される、ことを特徴とする請求項 2又は 3に記載の電気回路。

1 0 . (削除）

1 1 . (削除）

1 2 . 前記制御回路は、 2人力の増幅回路（2 1 ) を備え、該増幅回路の一方の入力端は前記トランジスタの前記電流路の一端に接続され、該増幅回路の他方の入力端は前記トランジスタの前記電流路の他端に接続され、該增幅回路の出力端が前記トランジスタの前記制御端に接続されている、

ことを特徴とする請求項 2又は 3に記載の電気回路。

1 3 . 前記制御回路は、 2入力の比較回路（2 】）を備え、該比較回路の一方の人力端は前記トランジスタの前記電流路の端に接続され、該比較回路の他方の入力端は前記トランジス夕の前記電流路の他端に接続され、該比較回路の出力端が前記トランジスタの前記制御端に接続されている、

ことを特徴とする請求頃 2又は 3に記載の電気回路。

1 4 . 前記制御回路は、電源入力が与えられる 1次卷線（T a ) と、前記 1 次卷線に誘導結合され、負荷に供給する電圧を前記トランジスタの前記電流路の一端に供給する 2次卷線（T b ) と、前記 1次卷線に誘導結合され、前記 2 次卷線の出力に対応する出力を供給する検出用巻線（T c ) とを備える変圧器 ( 2 1 5 ) と、

前記 2次卷線（T b ) の出力電圧と前記検出用巻線（T c ) の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否か、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果に応じて前記トランジスタの制御端子に電圧又は電流を供給する手段（ 2 0 4〜 2 0 6 )

補正された用紙（条約第 19条）と、から構成されている、

ことを特徴とする請求項 2乂は 3に記載の電気回路。

1 5 . 前記制御回路は、

電源入力が与えられる 1次卷線と、前記 1次巻線に誘導結合され、負荷に供給する電圧を前記トランジスタの前記電流路の一端に供給する 2次卷線（T b ) を有する第 1の変圧器（ 2 1 5 a ) と、

前記第 1の変圧器と並列に且つ前記第〗の変圧器とは絶縁されて設けられ、電源入力が与えられる 1次卷線と、前記 1次卷線に誘導結合され前記第 1の変 ΓΗ器の 2次巻線の出力に対応する出力を供給する検出用巻線（T c ) を有する第 2の変圧器（ 2 1 5 b ) と、

前記 2次巻線の出力電圧と前記検出用卷線の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否か、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果に応じて前記トランジスタの制御端子に電圧又は電流を供給する手段（2 0 4〜 2 0 6 ) と、から構成されている、

ことを特徴とする請求項 2又は 3に記載の電気回路。

1 6 . 前記制御回路は、スィツチング素子（ 2 0 4 ) と抵抗（ 2 0 7 ) とを備え、

前記スイッチング素子の制御端は、前記 2次巻線の出力電圧を入力し、前記スィツチング素子の電流路の一端は、前記検出用卷線の出力電圧を入力し、前記スィツチング素子は、前記制御端と前記電流路の一端との間の電圧に応じて、前記電流路から前記抵抗に流れる電流をオン又はオフし、

前記抵抗は前記電流を入力し、前記抵抗の両端の電圧を前記卜ランジス夕の前記電流路の一端と制御端とに印加することにより、前記卜ランジス夕をオン又はオフさせる、

ことを特徴とする請求項 1 4に記載の電気回路。 1 7 . 前記制御回路は、スイッチング素子（2 0 4 ) と抵抗（2 0 7 ) とを備え、

補正された用紙（条約第 19条) fjij記スイッチング素子の制御端は、前記 2次巻線の出力電圧を入力し、前記スィツチング素子の電流路の一端は、 ^記検出用卷線の出力電圧を入力し、前記スィッチング素子は、前記制御端と前記電流路の一端との間の電圧に応じて、前記電流路から前記抵抗に流れる電流をオン又はオフし、

前記抵抗は前記電流を入力し、前記抵抗の両端の電圧を前記卜ランジス夕の前記電流路の -端と制御端とに印加することにより、前記トランジスタをオン又はオフさせる、

ことを特徴とする請求項〗 5に記載の電気回路。 1 8 . 前記制御回路は、前記負荷（2 1 7 ) が実質的に接続されていないときにおいて前記トランジスタの前記電流路に流れる電流を表す無負荷時電流情報を取得する手段（ 2 0 4〜 2 0 6 ) を備え、前記検出結果及び前記無負荷時電流情報に応じて、前記電流路をオン又はオフする前記電圧又は前記電流を前記制御端に出力する、

ことを特徴とする請求項 2又は 3に記載の電気回路。

1 9 . トランジスタ（ 1 1、 5 】、 6 1、 7 1 ) と該トランジス夕に接続された制御回路（ 1 3 ) とより構成され、

前言己トランジスタは、電流路と制御端を備え、前記電流路の一端に整流対象の整流対象電圧を受け、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御回路は、前記トランジスタの前記電流路と前記制御端に接続され、前記電流路の一端と外部回路とのノ一ドに流れる電流の向きに従って、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電を整流させる、

ことを特徴とする電気回路。

2 0 . 前記トランジスタはバイポーラトランジスタ（ 1 1、 5 1 ) から構成され、

前記電流路の両端は前記バイポーラトランジスタのェミッタとコレクタから構成され、前記制御端は前記バイポーラトランジスタのベースから構成され、

補正された用紙（条約第 19条）前記制御回路（ 1 3) は、前記ベースに電圧及び電流を供給し、前記バイポ —ラトランジスタをオンさせる手段から構成される、ことを特徴とする請求項 1 9に記載の電気回路。 2 】 . 前記バイポーラトランジスタは N PNバイポーラトランジスタ（ 1 1 ) から構成され、

前記電流路の一端は該 N P Nバイポーラトランジスタのエミッ夕から構成され、前記電流路の他端は該 N P Nバイポーラトランジスタのコレクタから構成され、前記制御端は該 N P Nバイポーラトランジスタのベースから構成され、前記制御回路（ 1 3) は、前記エミッタと前記外部回路とのノードに流れる電流の向きを検出して、所定方向の電流を検出した時に、該 N PNトランジス夕をオンさせる電圧及び電流を前記ベースに供給する手段から構成される、ことを特徴とする請求項 20に記載の電気回路。 22. 前記 N P Nバイポーラトランジスタ（ 1 1 ) の前記ェミッタと前記コレクタの問に前記ェミッタから前記コレクタを順方向としてダイオード（ 1 1 b ) が接続されており、前記 N PNバイポーラトランジスタがオフの時でも、前記ノ一ドに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 2 1に記載の電気回路。

23. 前記 NPNバイポーラトランジスタ（ 1 1 ) の前記エミッタと前記べ —スの間に前記ェミッタから前記べ一スを順方向としてダイオード（ l i b) が接続されており、前記 NPNバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 2 1に記載の電気回路。

24. 前記バイポーラトランジスタは P N Pバイポーラトランジスタ（5 1 ) から構成され、

前記電流路の一端は該 P N Pバイポーラトランジスタのェミッ夕から構成され、前記電流路の他端は該 PNPバイポーラトランジスタのコレクタから構成され、前 IL制御端は該 P N Pバイポーラ卜ランジスタのベースから構成され、

補正された用紙（条約第 19条）前記制御回路（ 1 3 ) は、前記エミッタと前記外部回路とのノードに流れる電流の向きを検出して、所定方向の電流を検出した時に、該 P N P トランジスタをオンさせる電圧及び電流を前記ベースに供給する手段から構成される、ことを特徴とする請求項 2 0に記載の電気回路。

2 5 . 前記 P N Pバイポーラトランジスタ（5 1 ) の前記ェミッタと前記コレクタの問に前記コレク夕から前記ェミッタを順方向としてダイォード（ 1 1 ) が接続されており、前記 P N Pバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求項 2 4に記載の電気回路。

2 6 . 前記 P N Pバイポーラトランジスタ（ 5 1 ) の前記ェミッタと前記べースの間に前記ベースから前記ェミッタを順方向としてダイオード（ ] l b ) が接続されており、前記 N P Nバイポーラトランジスタがオフの時でも、前記ノードに前記所定方向の電流が流れることを可能としている、

ことを特徴とする請求 ¾ 2 に記載の電気回路。

2 7 . 前記トランジスタは罨界効果トランジスタ（6 1、 7 1 ) から構成され、

前記電流路の両端は前記電界効果トランジス夕のソースとドレインから構成され、前記制御端は前記電界効果トランジスタのゲ一卜から構成され、

前記制御回路（ 1 3 ) は、前記電界効果トランジスタを領域でオンさせるゲ一卜電圧を前記ゲー卜に印加する手段から構成される、ことを特徴とする請求項 2又は 1 9に記載の電気回路。

2 8 . 前記電界効果トランジスタは Nチャネル電界効果トランジスタ（ 6 1 ) から構成され、

補正された用紙（条約第 19条）前記制御回路（ 1 3 ) は、前記ソースと前記外部 IBJ路とのノードに流れる電流が所定方向である時に、該 Nチャネル電界効果トランジスタをオンさせる電圧を前記ゲートに印加する手段から構成される、ことを特徴とする請求項 2 7 に記載の電気回路。

2 9 . 前記制御回路（ 1 3 ) は、前記ソースから前記ドレインに向けて、該 Nチャネル電界効果トランジスタの寄生ダイォードを介して流れる電流を検出して、該 Nチャネル電界効果トランジスタをオンさせる手段から構成される、ことを特徴とする請求項 2 8に記載の電気回路。

3 0 . 前記ソースと前記ドレインの間に、前記ソースから前記ドレインを順方向とするダイオード（ l i b ) が接続されている、ことを特徴とする請求項

2 8に記載の電気回路。

3 1 . 定電圧ダイオード（4 1 ) をさらに備え、前記ゲートに該定電圧ダイォードのカソードが接続され、前記ソースに該低電圧ダイォードのァノードが接続されている、ことを特徴とする請求項 2 8に記載の電気回路。

3 2 . 前記電界効果トランジスタは Pチャネル電界効果トランジスタ（7 1 ) から構成され、

前記電流路の一端は該 Pチャネル電界効果トランジスタのソースから構成され、前記電流路の他端は該 Pチャネル電界効果トランジスタのドレインから構成され、前記制御端は該 Pチャネル電界効果トランジスタのゲー卜から構成され、

前記制御回路（ 1 3 ) は、前記ソースと前記外部回路とのノードに流れる電流が所定方向である時に、該 Pチャネル電界効果トランジスタをオンさせる電圧を前記ゲー卜に印加する手段から構成される、ことを特徵とする請求項 2 7 に記載の電気回路。

3 3 . 前記制御回路（ 1 3 ) は、前記ドレインから前記ソースに向けて、該 Pチャネル電界効果トランジスタの寄生ダイォ一ドを介して流れる電流を検出

補正された用紙（条約第 19条）して、該 Pチャネル電界効果トランジスタをオンさせる手段から構成される、ことを特徴とする請求頃 32に記載の電気回路。

3 A . 前記ソースと前記ドレインの間に、前記ドレインから前記ソースを順方向とするダイオード（ l i b) が接続されている、ことを特徴とする請求項 3 2に記載の電気回路。

35. 定電圧ダイォード（4 〗）をさらに備え、前記ゲ一卜に該定電圧ダイォードのァノ一ドが接続され、前記ソースに該低電圧ダイォードのカソードが接続されている、ことを特徴とする請求項 3 2に記載の電気回路。

36. 前記制御回路は、

前記トランジスタの前記電流路の一端に接続された一次卷線と、前記一次卷線に磁気的に結合された二次卷線とを備える変成器 (3 1 ) と、

前記変成器の前記二次卷線に接続され、前記二次卷線に発生する電流に応じて前記トランジスタの前記制御端に供給する信号を制御する回路（ 3 3、 3 5, 37、 3 9、 4 1 ) と、

から構成されている、

ことを特徴とする請求項 1 9に記載の電気回路。

37. 前記制御回路は、前記二次卷線の誘起電流を電圧信号に変換して前記制御端に印加する手段（ 3 3、 35、 37、 39、 4 1 ) を備える、

ことを特徴とする請求項 36に記載の電気回路。 38. 前記制御回路は、前記二次卷線の誘起電流を電圧信号に変換する変換回路（ 35 ) と、該変換回路により変換された電圧信号を増幅して前記卜ランジス夕の前記制御端に印加する手段（ 33、 37、 39) を備える、

ことを特徴とする請求項 36に記載の電気回路。 39. 前記制御回路は、電力の供給を必要とする能動素子（ 2 1 ) を備え、前記能動素子には整流後の電圧が電源として供給されている、

補正された用紙（条約第 19条) ことを特徴とする請求項 2、 3又は 1 9に記載の ¾気回路。

4 0 . トランジス夕（ 1 1、 5 1、 6 1、 7 1 ) と該トランジスタに接続された制御回路（ 1 3 ) とより構成され、

前記トランジスタは、電流路と制御端を備え、前記電流路の一端に電源から整流対象電圧を受け、前記電流路の他端に抵抗性の負荷（ 1 7 ) が接続され、前記制御回路の制御に従ってオン及びオフすることにより前記電流路の他端に整流後の電圧を出力し、

前記制御端には所定の基準電位が印加されている、

ことを特徴とする電気回路。

ことを特徴とする請求項 4 0に記載の電気回路。

4 2 · トランジスタ（ 2 2 0 ) と該トランジスタに接続された制御回路とより構成され、

前記制御回路は、前記トランジスタの前記電流路の少なくとも一端と前記制御端に接続され、前記電流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に、前記トランジスタをォフし、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジスタに前記整流対象電圧.を整流させる、ことを特徴とする電気回路であって、

前記制御回路は、

電源入力が与えられる一次巻線と、前記一次巻線に誘導結合され、負荷に供給する出力を取り出す二次巻線と、前記一次卷線に誘導結合され、前記二次卷線の出力に対応する出力を呈する検出用巻線とを備える変圧器と、

前記二次卷線の出力電圧と前記検出用巻線の出力電圧とを入力し、前記電流

補正された用紙（条約第 19条）路に前記逆方向電圧が印加されているか否か、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果を示す信号を前記卜ランジスタの前記制御端に印加する検出手段とを備える、

ことを特徴とする ¾気回路。

前記制御回路は、前記トランジス夕の前記電流路の少なくとも一端と前記制御端に接続され、前記 ¾流路に逆方向電圧が印加された時に前記トランジスタをオンし、前記電流路に順方向電圧が印加された時に、前記トランジスタをォフし、前記制御端に印加する信号を制御して前記トランジスタをオン又はオフすることにより、前記トランジス夕に前記整流対象電圧を整流させる、

ことを特徴とする電気回路であって、

前記制御回路は、

前記第 1の変圧器と並列に且つ前記第 1の変圧器とは絶縁されて設けられ、電源入力が与えられる一次巻線と、前記一次巻線に誘導結合され前記第 1の変圧器の前記二次巻線の出力に対応する出力を呈する検出用卷線を有する第 2の変圧器と、

前記二次卷線の出力電圧と前記検出用巻線の出力電圧とを入力し、前記電流路に前記逆方向電圧が印加されているか否か、及び、前記電流路に前記順方向電圧が印加されているか否かを検出し、検出結果を示す信号を前記トランジス夕の前記制御端に印加する検出手段とを備える、

ことを特徴とする電気回路。

4 4 · 前記制御回路（ 1 3 ) は、前記トランジスタ（ 1 1、 5 1、 6 1、 7 1 ) をその飽和領域でオンさせる、

ことを特徴とする請求項 2、 3、 1 9、 4 0、 4 2又は 4 3に記載の電気回

補正された用紙（条約第 19条）路。

4 5 . 半導体スィツチング素子と該半導体スィツチング素子を制御する制御回路とより構成され、

前記半導体スイッチング素子は、一端が電源側に接続され、他端が負荷側に接続された電流路を備え、前記制御回路の制御に従ってオン及びオフし、前記制御回路は、前記半導体スィツチング素子の電流路の両端に接続され、前記鑲流路に印加される電圧を検出し、検出結果に応じて、前記半導体スイツチング素子に信号を供給して、これをオン又はオフする、

ことを特徴とする電気回路。

補正された用紙（条約第 19条）条約 1 9条に基づく説明書請求の範囲第 2 、 3 、 4 2 、 4 3 、 4 5項の電気回路は、卜ランジス夕の電流路の両端間の電位差又はその極性を検出して、その電流路の両端間に逆方向電圧が印加されている時に、そのトランジスタをオンし、順方向電圧が印加されている時に卜ランジス夕をオフすることにより整流することを特徴としている。

本発明によれば、トランジスタの電流路に印加される電圧を検出しているので、負荷がコンデンザのような電圧をもつものであっても、電流が逆流することを防ぐことができる。また、本発明によれば、トランジスタのオフ時に、順方向電圧が電流路に印加されるので、大きな耐圧を得ることができる。

引用例には、トランジスタの電流路の両端間に逆方向電圧が印加されている時に、そのトランジスタをオンさせる整流回路の記載はない。請求の範囲第 1 9項の電気回路は、卜ランジス夕の電流路の一端と外部回路とのノード（接続点）に流れる電流の向きに従って、そのトランジスタをオン ·ォフさせることにより整流することを特徴としている。

本発明によれば、トランジスタの電流路の一端と外部回路とのノード（接続点）に流れる電流の向きに従って、トランジスタをオン 'オフさせるので、トランジス夕の電流路の一端に接続された負荷に、整流された電流を供給することができる。

引用例には、トランジスタの電流路の一端と外部回路とのノード（接続点）に流れる電流の向きに従って、そのトランジスタをオン ·オフさせる整流回路の記載はない。請求の範囲第 4 0項の電気回路は、トランジスタの電流路の一端に電源から整流対象電圧を受け、電流路の他端に抵抗性の負荷が接続され、トランジスタの制御端には所定の基準電圧が印加されている、整流回路であることを特徴としている。

本発明によれば、極めて簡単な構成であるが、抵抗性の負荷に整流された電圧を印加することができる。

引用例には、トランジスタの制御端に所定の基準電圧が印加されている整流回路の記載はない。