WO1998044395A1

WO1998044395A1 - Horloge electronique

Info

Publication number: WO1998044395A1
Application number: PCT/JP1998/001301
Authority: WO
Inventors: Kenji Ogasawara
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1997-03-27
Filing date: 1998-03-25
Publication date: 1998-10-08
Anticipated expiration: 1999-09-27
Also published as: JP3062995B2; CN1251665A; EP1014233A4; EP1014233A1; US6381702B1; JPH10268073A

Description

明細書電子時計技術分野

本発明は、マイコンを搭載した電子時計に関する。特に精度を調整するための論理緩急回路の動作をマイコンにより制御する高精度電子時計に関するものである。背景技術

通常、電子時計は、 32kHzの水晶発振回路を用い、 1 0秒周期の論理緩急を行っていた。その場合、 1 Z 32768 86400Z 1 0 = 264m secZdayの調整分解能で調整されており、月差数十秒という精度ではほとんど問題にならない値であった。ところがここ数年の間に時計は高精度化に向かい、年差数十秒という高精度電子時計が開発されてきた。年差数十秒という精度を保っためには工場での精度の合せ込みが重要となり、 264m _{S e C}Z dayの調整分解能では対応ができなくなつてきた。

そこで細かい調整分解能を得るために、高精度電子時計においてはさまざまな方式がとられてきた。 1つの方式として、論理緩急を行う周期を延し、調整分解能を細かくするという方式がある。発振回路 201からの信号を分周回路 202 により分周し、第 1の緩急周期カウンタ 203によりカウントされた周期で論理緩急回路 205を動作させ、緩急データ入力ポート 207から取り込まれ、緩急データ記憶回路 206に記憶されたデータにより緩急動作を行っており、例えば 320 秒周期で論理緩急動作を行った場合、 1 / 32768 86400/320 = 8msec dayという調整分解能での合せ込みが可能となり、高精度電子時計を実現させるに十分な分解能を得ている。しかし論理緩急周期を延した場合、調整分解能が細かくなる一方、調整可能範囲が狭くなるというデメリットが生じるため、第 2の緩急周期カウンタ 204により、短い周期での論理緩急動作も行い、短い周期と長い周期での論理緩急動作を組み合わせ、細かい調整分解能と広い調整範囲を実現していた。

しかし、従来の高精度電子時計では、高精度電子時計用のカスタムにを開発する際、論理緩急回路の動作周期や緩急データ入力ポートのビット数を事前に決定し開発を進めて行くため、論理緩急回路の最小分解能および調整範囲は固定されてしまい、実際に工場での精度の合せ込みを行った場合、工場での合せ込み精度のバラツキや温度環境等により狙いの精度に追い込めなくなり、量産の歩留りに大きな影響が出てしまうという問題があった。さらに、発振回路に用いる水晶の周波数がばらついておリ、 I Cで固定された調整範囲を超えていた場合、水晶の選別等によるコストアップも考えられる。また、高精度電子時計用 I cの中には、水晶のエイジング特性等により精度が計時的にずれてきた場合のアフターサービス用の補正手段を持っているものもある力やはり i cを開発する際に決められた調整量が割り当てられているため、小売店等での再調整時には緩急量が粗すぎる、または細かすぎるため、再調整できないという問題も出てしまう。これらの問題は、にを開発して工場や市場に製品が出て初めて解ることであり、歩留り低下、コストアップ、にのハード修正による納期遅延等様々な問題が発生してしまう。

発明の開示

本発明は第 1に、発振回路と、発振回路の出力からシステムクロックを発生させるシステムクロック発生回路と、発振回路の出力を分周する分周回路と、時計の計時動作等の処理手順がプログラミングされている RO Mと、 RO Mにプログラミングされているデータを解読し、各種演算処理を行う CPUと、各種データを記憶する RAMと、演算処理手段に対し割込信号を発生させる割込信号発生回路と、外部から緩急データを取り込むための緩急データ入力ポートと、分周回路の分周比を可変し、精度を調整するための論理緩急回路と、論理緩急回路の緩急量を決定する緩急データを記憶するための緩急データ記憶回路とを有する構成とした。

第 2に第 1の構成に緩急データ入力ポートにより入力された緩急データを補正するためのデータを外部から取り込む緩急補正データ入力ポートを有する構成とした。図面の簡単な説明

図 1は、本発明に係わる電子時計の一例を示す機能ブロック図である。図 2は、従来の電子時計の構成を示す機能ブロック図である。

図 3は、本発明に係わる電子時計の論理緩急回路の緩急量を示す一覧表で図 4は、本発明に係わる電子時計の第 1の実施形態の動作フローを示す図である。

図 5は、本発明に係わる電子時計の第 2の実施形態の動作フローを示す図である。

図 6は、本発明に係わる電子時計の第 3の実施形態の動作フローを示す図である。発明を実施するための最良の形態

図 1は、本発明の代表的な構成の 1例を示す機能ブロック図である。図 1において、発振回路 1 01の出力がシステムクロック発生回路 1 02に入力され、このシステムクロックにより各種演算処理を行う CP U 1 05が動作する。また、発振回路 1 01の出力は分周回路 1 03に入力され、分周回路 1 03に分周された信号により割込信号発生回路 1 07が動作し、 CP U 1 05に対し割込信号を発生する。

分周回路 103の分周比を可変し、精度を調整するための論理緩急回路 109 を動作させるには、割込信号発生回路 107からの割込信号により CPLM 05が割込動作に入り、最初に ROM104のアドレスが決定され、プログラミングデー夕がデータバス 112にのリ CPU 105に送られる。 CPU 105ではプログラミングデータを解読し、各種演算処理が行われる。 CPU 105の割込動作毎に RAM 1 06に割り当てられた論理緩急周期カウンタをインクリメントし、所定の値をカウントすると、 ROM 104のデータによリアドレスバス 113が論理緩急回路 109の動作制御アドレスを選択し、データバス 112により論理緩急回路が動作する。論理緩急回路 109の緩急データは、緩急データ入力ポート 108および緩急補正データ入力ポート 111に割り当てられた入力ポ一卜のデータを ROM104 のデータに従い、アドレスバス 113が入力ポートのアドレスを選択し、 CPU 105 からのリード信号によりデータバス 112に取り込まれ、 CPU105内のアキュ厶レ一タに保存され、アキュムレータのデータは、 ROM 104のデータおよびアドレスバス 113により緩急データ記憶回路 110のアドレスが選択され、データバス 112を介し緩急データ記憶回路 110に記憶される。緩急データ入力ポート 10 8および緩急補正データ入力ポート 111に割り当てられる入力ポートは、外部からデータを取リ込むことができるポートであれば汎用の入力ポートや入出力ポートでかまわない。

図 3は、本発明の論理緩急回路の緩急周期と緩急データの組み合わせによる曰差の緩急量の一覧表である。図 3において、発振回路 101の出力を 32kH zとした場合、緩急データ記憶回路 110を構成する B0〜B5の各ビットは 32kH z、 16kHz, 8kHz、 4kHz、 2kHz、 1 kHzの 1クロックの緩急量に相当し、曰差の緩急量を求める式は次の式で求めることができる。

(1ノ緩急周波数） X86400秒ノ緩急周期（secZday)'''(1)

(1)式を用いて、 B1で 320秒周期の論理緩急動作を行った場合の緩急量は ( 1 Z16384) x 86400/320= 16. 5(msecZday) となる。

図 4は、本発明の電子時計における論理緩急回路 109の動作周期を 10秒と 320秒で行い、緩急データを 10ビットとした場合の動作を示すフローチャートである。図 4において、割込信号発生回路 107からの割込信号により、 CPU105 は割込動作に入り、 RAM105に割り当てられた 10秒周期カウンタおよび 320 秒周期カウンタをインクリメントする（S401)。 10秒周期カウンタが 10になったかを判断し、 10になった場合 S403へ、 10に満たなかった場合、 S406へ分岐する（S402)。 10秒周期カウンタが 10になった場合、緩急データ入力ポート 1 08の 10ビットの内、 10秒周期の緩急データに割り当てられた 5ビットを取り込む（S403)。取り込まれた 5ビットのデータを緩急データ記憶回路 110の B0〜 B4にセットする（S404)。

セットされた緩急デ一タにしたがい、論理緩急回路" !09が動作する（S405)。 10秒周期カウンタが 10に満たなかった場合、 320秒周期カウンタが 320になつたかを判断し、 320になった場合 S407へ、 320に満たなかった場合、 CPU 105を停止し、 HALT動作に入る（S406)。 320秒周期カウンタが 320になつた場合、緩急データ入力ポ一 M 08の 10ビットの内、 320秒周期の緩急データに割り当てられた 5ビットを取り込む（ S 40フ）。取り込まれた 5ビットのデータを緩急データ記憶回路 110の B0~B4にセットする（S408)。セットされた緩急データにしたがい、論理緩急回路 109が動作する（S409)。以上の動作により、論理緩急回路 109は、最小分解能 8mse_CZd_ayから最大で 8. 44secZday の論理緩急を行うことができる。

図 5は、本発明の電子時計における論理緩急回路 109の動作周期を 10秒と

640秒で行い、緩急データを 11ビットとした場合の動作を示すフローチャートである。図 5において、割込信号発生回路 107からの割込信号により、 CPU105 は割込動作に入り、 RAM105に割り当てられた 10秒周期カウンタおよび 640 秒周期カウンタをインクリメントする（S501)。 10秒周期カウンタが 10になったかを判断し、 10になった場合 S503へ、 10に満たなかった場合、 S506へ分岐する（S502)。 10秒周期カウンタが 10になった場合、緩急データ入力ポート 1 08の 11ビットの内、 10秒周期の緩急データに割り当てられた 5ビットを取り込む（S503)。取り込まれた 5ビットのデータを緩急データ記憶回路 110の B0〜 B4にセッ卜する（S504)。

セットされた緩急データにしたがい、論理緩急回路 109が動作する（S505)。 10秒周期カウンタが 10に満たなかった場合、 640秒周期カウンタが 640になつたかを判断し、 640になった場合 S507へ、 640に満たなかった場合、 CPU 105を停止し、 HALT動作に入る（S506)。 640秒周期カウンタが 640になつた場合、緩急データ入力ポート 108の 11ビットの内、 640秒周期の緩急データに割り当てられた 6ビットを取り込む（ S 507 )。取り込まれた 6ビットのデータを緩急データ記憶回路 110の B0〜巳 5にセットする（S508)。セットされた緩急データにしたがい、論理緩急回路 109が動作する（S509)。以上の動作により、論理緩急回路 109は、最小分解能 4ms_ecZdayから最大で 8. 44sec/day の論理緩急を行うことができる。

図 6は、本発明の電子時計における緩急データの補正処理を示すフローチヤ —卜である。図 6において、緩急データ入力ポート 108から読み込まれた緩急データを RAM 106に割り当てられた第 1の演算領域に書き込む（S601)。緩急補正データ入力ポ一卜 111から読み込まれた緩急データを RAM106に割り当てられた第 2の演算領域に書き込む（S602)。第 2の演算領域に書き込まれたデータは ROM 104のプログラミングデータにより B0から B5の該当ビットに割り当てられ、割り当てられたビットに相当する第 1の演算領域のビットに加算または減算する（S603)。演算された第 1の演算領域のデータを緩急データ記憶回路 110にセットする（S604)。以降、図 4または図 5の動作を行う。産業上の利用可能性本発明によれば、上述の如く、緩急周期と緩急データビット数を ROMにプログラミングされたデータにより任意に決定することができるため、精度の調整分解能および調整範囲を工場の製造体制に合わせて、容易に変更することが可能となる。

また、市場での精度の再調整に必要な調整量に関しても、小売店等の情報を元に再度設定し直すことが RO Mにプログラミングされたデータの変更により、容易に可能となる。

Claims

請求の範囲

1 . 発振回路と、前記発振回路の出力からシステムクロックを発生させるシス亍厶クロック発生回路と、前記発振回路の出力を分周する分周回路と、時計の計時動作等の処理手順がプログラミングされている RO Mと、前記 RO Mにプログラミングされているデータを解読し、各種演算処理を行う CPUと、各種データを記憶する RAMと、前記 CPUに対し割込信号を発生させる割込信号発生回路と、外部から緩急データを取り込むための緩急データ入力ポートと、前記分周回路の分周比を可変し、精度を調整するための論理緩急回路と、前記論理緩急回路の緩急量を決定する緩急データを記憶するための緩急データ記憶回路とを有し、前記論理緩急回路は、前記 ROMのデータに従い、前記割込信号発生回路からの信号を受け、前記 CPUにより前記 RAMでカウントされた少なくとも 2 つの周期で動作し、前記緩急データ入力ポートから取り込まれ、前記緩急データ記憶回路に記憶された緩急データと 2つの緩急周期を前記 ROMにプログラミングされたデータにより、任意に組み合わせて動作させることを特徴とする電子時計。

2. 前記緩急データ入力ポートにより入力された緩急データを補正するためのデータを外部から取り込む緩急補正データ入力ポートを有し、前記論理緩急回路は、前記緩急データ入力ポートと前記緩急補正デ一タ入力ポートによリ取リ込まれたデータを前記 RO Mにプログラミングされたデータに従し、、前記 CPUにより前記 RAM上で演算されたデータを前記緩急データ記憶回路に記憶させ、動作することを特徴とする請求項 1記載の電子時計。