WO1998044687A1

WO1998044687A1 - Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem

Info

Publication number: WO1998044687A1
Application number: PCT/JP1998/001431
Authority: WO
Inventors: Yasuyuki Kojima; Takayuki Oouchi; Noboru Akiyama; Masahiro Iwamura; Atsuo Watanabe; Minehiro Nemoto; Seigou Yukutake; Nobuyasu Kanekawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-31
Filing date: 1998-03-30
Publication date: 1998-10-08
Anticipated expiration: 1999-09-30
Also published as: JP4005145B2

Description

明細書

容量性絶縁バリヤを用いるモデム装置及び絶縁力ブラ並びにモデム装置に用いられる集積回路技術分野

本発明は、半導体素子、半導体素子上に形成したキャパシタ、特に高電圧を印加しても、素子を破壊せず危険電圧が二次側に通過しない高耐圧のキャパシタである絶縁バリャ、この絶縁バリャを用いて電気信号を伝達する絶縁カプラあるいはアイソレータあるいは絶縁アンプ (以下、絶縁力ブラと称す）、及び、絶縁力ブラを用いた応用回路、特にモデム装置等の回線インターフェイス回路及びその I c、及び、これらを用いたモデム装置及びシステムに関する。背景技術

通信分野では、公共性の高いネットワーク設備の保護と端末の保護のために、ネットワークと端末の境界 (以下、回線インターフェイスと称す）に高い絶縁性を要求しており、従来から絶縁性の高い通信用の小型トランスが使われてきた。しかし、パーソナル端末の普及発展に伴いポータブル端末用として更なる小型化及び軽量ィ匕が要求されており、トランスに使用する材料や構造の改良では小型化の要求に十分答えられない問題が出てきて、絶縁力ブラの応用が検討されている。

また、計測，医療などの用途では、センサと信号処理回路など、信号検出部分と信号処理部分とを絶縁する必要がある場合があり、絶縁力ブラは、このような場合に、絶縁分離手段として知られている。

これらは、信号電圧が 1 0 O mV程度であるのに対して、商用電源が接触する場合も想定しているのでコモンモード雑音電圧は 1 0 0 V あるいはそれ以上の電圧が加わる場合がある。これらの点から絶縁力ブラと回線インターフェイスは、高耐圧，小型化，低価格化という観点で共通的な課題がある。 - 絶縁力ブラは、絶縁トランスの機能そのものでもあるが、信号伝達時に雑音の混入する問題があり、例えば、商用電源からの大きなコモンモード雑音電圧が加わると小信号伝送用のトランスでは信号伝送の用をなさない場合があり、専用のパルストランスを用いたトランス型絶縁力ブラが使われている。また、絶縁トランスを用いた絶縁力ブラは、一般にその実装形態が大きくなり、また、高価になりがちであるこれを改善するために、発光素子と受光素子を組み合わせた光力プラを用いた絶縁増幅器が考案された。しかし、光力ブラ型絶縁増幅器は、温度などで特性が変化しやすく、高精度化のために、発光受光ダィオードの数や配置，回路等の改善が提案されているが、高価である。また、ユーザーからは、更に小型化の要求があるが、特に、モノリシック半導体ィ匕しょうとすると、シリコン半導体プロセス以外に発光，受光用の他の物質の半導体プロセスが必要で、何種類もの製造プロセスを使用することにより著しく高価になることが予想され現実的には実現出来ない。

小型化，高信頼化，低価格化の目的で、容量性絶縁力ブラが開発されている。絶縁バリヤを構成する個別部品としての高耐圧のキャパシタ技術は電力用あるいはサージ保護用セラミックキャパシタが知られており、これを用いた信号伝送用の回路プロックは容量性絶縁アンプまたは容量性絶縁力ブラと呼ばれ、 1 9 7 0年代から使われている。容量性絶縁バリャを通じて信号を伝送する際の伝送方式には、主に P WM方式（パルス幅変調方式あるいはデューティ制御方式と呼ばれる）が使われるが、 PWM技術は、この容量性絶縁力ブラに使われる以前に、絶縁トランスや光力ブラを用いた絶縁バリヤの構成技術として知られている。

容量性絶縁力ブラでは、さらに、小型化，低価格化，高信頼化を目的として、セラミック基板上に形成した小容量キャパシタの絶縁バリャとフローティングコンパレータを用いて、デューティサイクル変調方式の絶縁増幅器が提案されている。また、さらに小型化するために容量値を下げる提案があり、約 1ないし 3 pFと小さい絶縁バリヤを用いて伝達波形を微分波形とし、微分波形から F M (周波数変調）や P WM変調波形を再生してから、復調する絶縁増幅器の技術が提案されている。

モデム等の回線インターフェイス応用では、 USP4, 757, 528

[Thermally coupled Information transmission across

electrical Isolation boundaries. ] (以下 5 2 8特許と称す) 及び ISSCC86 conference record THPM14. 3 (以下 "発表，，と称す）で Scott し Falater (Harris Semiconductor) らは、容量性絶縁ノくリャを用いたモノリシック半導体化のアイディアについて開示している。また、モノリシック化ではないが、特開平 7— 307708 号公報では、

3つの容量 1"生絶縁バリャとこれを用いたデジタル P WM信号伝送のモデム応用回路方式が提案されている。

今後、これらの回路は、さらに、小型化，低価格化の要求があり、この観点で、これら従来技術を検討すると以下のような課題と問題点力 Sめる。

5 2 8特許以前の技術は、高耐圧性能を有する絶縁バリヤと、入力信号を受けて PWM波形を作成する入力回路と、 PWM波形を再生し復調する出力回路とは別部品であり、これらを組み合わせて実装し、 1つの絶縁力ブラとして構成している。例えば、セラミック基板上に容量性絶縁バリヤを構成し、同一パッケージ上に、 2つ以上の半導体チップを実装して、絶縁力ブラを構成している。つまり、多くの部品を使用した構成になっている。

また、 5 2 8特許及び発表では、モノリシック半導体で応用回路である回線インターフェイスを構成するアイデアとして、原理となる回路模式図と説明によつて容量性絶縁バリャと P WM伝送方式を用レ、ることが示されている。また製法は、モノリシック半導体上に D I (誘電体分離）プロセスによる容量性絶縁バリャと P WM回路からなる絶縁力ブラを形成し、この絶縁力ブラを組み合わせて、音声帯域の信号を伝送するとしている。し力し、開示されているのは熱パルスによる絶縁スィツチの制御に関する技術であり、モノリシック半導体基板上に、どのような構造の絶縁バリヤや回路を、どのような方法によって構成するのか、その結果どのように動作して、どのような効果を示すのかは開示されていない。

さらに、特開平 7— 307708 号公報では、従来 1つの伝送パスに 2つの絶縁バリヤが使われてきたのに対して、 3つの容量性絶縁バリヤで 3つの信号を伝送する回路構成が示されているが、どのように動作させて信号伝送するのかは示されていない。もちろん、これらの回路を絶縁バリヤを含めてモノリシック化する提案はない。

ユーザーは、モデム回路や絶縁力ブラの更なる小型化と低価格を要求しており、この実現のためには、モノリシック半導体化を進めることが必要不可欠だと考えられる。しかしながら、以上のような従来の技術は、モノリシック I C化絶縁力ブラ，モノリシック I C化応用回路、及び、モノリシック I C化回線インターフェイス回路を実現するに当たって、容量性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、それらの配置，配置した回路間の絶縁方法などを、半導体基板の上に、どのように構成して、どのように動作させるのかの技術については、開示されていない。従って、モノリシック I C化する際にどのようにして絶縁耐圧を実現するのか、また半導体上に作成した高耐圧容量の特性もまつたく知られていなレ、。

また、複数の絶縁力ブラを同時に平行して動作させる場合には、一般に、ある絶縁力ブラの動作によって定常的にノイズが発生し、発生するノイズにより他の絶縁力ブラにクロストークが生じて絶縁カプラの伝送特性に影響し、これによつて、絶縁バリヤを経由して伝送する信号の S /Nが劣化する。特にモデム応用のように信号レベルが小さい上に、上りと下りの信号の振幅が大きく違う場合には小さなクロストークも問題である。し力し、これらの問題点に着目して対応した公知技術はない。発明の開示

本発明の目的は、回線と端末の間に必要な絶縁手段を内蔵しつつ、小形で経済的な回線インターフェース回路およびモデム装置を実現することにあり、この為に必要なモノリシックの絶縁バリヤ、及び、該絶縁バリヤを用いたモノリシック絶縁力ブラ、及びこれを用いた応用回路 I C、特に回線インターフェイス回路 I Cを実現することにある o

本発明の他の目的は、半導体基板上に容量性絶縁バリャを構成する技術を提供することにある。

本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを用レ、た絶縁力プラを構成する技術を提供するにある。

本発明のさらに他の目的は、半導体基板上に絶縁力ブラを複数用いた応用回路とくに回線インターフェイスにおいて、その構造，配置，動作方法を提供する。さらに、絶縁力ブラ間のタイミングの同期方法などタイミングハザ一ドゃクロストークによる信号の劣化を低減する技術を提供するにある。本発明のさらに他の目的は、絶縁力プラを用いて回線ィンターフェィスを構成するに対して、回線で通信じなレ、ときに低漏洩電流を実現することにある。

本発明のさらに他の目的は、絶縁カプラにおけるサージ電圧に対する破壊耐カ改善技術を提供するにある。

本発明のさらに他の目的は、絶縁力ブラを使用することによってモデム装置およびシステムを小型化、経済化することにある。

本発明では、大サイズで、且つ高価という従来の問題点を解決するために以下の手段を用いる。

(1) 絶縁バリヤとして、埋め込み絶縁層を内層とする半導体ゥエーハ（SO Iゥエーハ）の表面に、絶縁層に達する絶縁性の帯（以下絶縁帯と称す）を形成し、該絶縁帯の側壁の間で絶縁バリヤを形成するよ

( 2 ) 絶縁バリャ及び絶縁帯で囲んだ複数の回路領域を形成して領域間を絶縁し、モノリシック化した絶縁力ブラを形成する。なお、

(3) 絶縁力ブラには、キャパシタ出力を受ける回路にはアンプゃコンパレータなどの少なくともキャパシタ出力信号用の増幅手段を設ける。 7こ、

(4) モデム装置等の回線インターフェイス回路には、複数のモノリシック絶縁力ブラと回線側回路と端末側回路とを設ける。

(5) I C集積化の形態は

①高耐圧デバィスを含む回線側回路

②低耐圧デバイスである AFE (Analog Front End) を含む端末側回路

③全てを一体化する形態があり、

これらはモノリシック絶縁カプラによってサポートされる。

(6) 低圧側としては特に AFEに複数のモノリシック絶縁力ブラを内蔵する形態がある。

( 7 ) モノリシック A F E集積回路（Ί -A F E ) を用いて回線インターフェース回路を構成し、モデム回路を実現する。

( 8 ) D S P (Digital Signal Processor) と I— A F Eとからなるモデム回路と接続して動作させるに、 D S Pの動作クロックを利用して D S Pと I一 A F Eとこれら絶縁力ブラのタイミング同期を取る。

このようにすることで、絶縁層と絶縁バリャによつて高耐圧を実現し、増幅手段によってストレーキャパシタによる信号振幅の低下を補償し、または動作タイミングを同期することによってクロストークによる信号の劣化を低減して、小型で高性能な絶縁力ブラ及びモデムィンターフェイス回路を実現することができる。

以下さらに、本発明について、若干具体的に説明する。

本発明では、埋め込み絶縁層を内層とする半導体ゥエーハを加工して、絶縁バリヤ，絶縁力ブラ，絶縁力ブラの応用回路、特に回線インターフェイス回路を形成し、必要に応じて絶縁層と配線層を重ねて、さらに、絶縁を兼ねた保護層を形成して半導体 I Cとする。各回路は、絶縁層と絶縁帯と絶縁保護層で囲み、絶縁する。絶縁帯とは、例えば半導体層の表面から絶縁層に達する 1ないし 3ミクロン幅程度の帯状の絶縁パターンであり（厚さは半導体層の厚みに等しく、例えば 1 0ないし 5 0ミクロンになる）、絶縁帯は、半導体面から絶縁内層に達する所定パターンの溝を形成しこれを絶縁物で埋め込むトレンチ法、また、半導体層に酸素イオンを打込んで絶縁領域を作成するイオン打込み法などによって形成する。以下、絶縁帯で囲んだ部分を電極領域，回路領域などと "領域" を付けて称す。

本発明の絶縁力ブラの回線インターフェイス応用では、複数の絶縁力ブラを内蔵する必要があるが、この場合、複数の容量性絶縁力ブラと回線側回路と端末側回路とを設けたモノリシック回線ィンターフェイス I Cを D S Pと A F Eとからなるモデム回路と接続して動作させるに、 D S Pと A F Eとこれら絶縁力ブラの動作クロックのタイミングの同期を取る。また、モデム信号受信用の絶縁力ブラの搬送波クロックは、直流閉結制御信号伝達用力ブラのクロックから再生して用いる。また、直流閉結制御は、絶縁バリヤを使用したチャージポンプ回路によって CMO Sスィツチを駆動して直流閉結する。

本発明の絶縁力ブラにおける絶縁バリヤは、絶縁帯で囲んで電極領域を形成し、複数の電極領域が絶縁帯の一部を共有するように、また、共有長が必要な容量値を得る長さになるように配置してキャパシタを構成する。なお、 3つ以上の電極領域が 2つ以上の絶縁領域を共有するように絶縁帯の形状及び配置を設定することによって、つまり、多重トレンチによって、直列接続したキャパシタを形成するようにしてもよい。また、埋め込み絶縁層は、該絶縁帯の幅に対応した絶縁性能を持つ厚さとする。

本発明の絶縁力ブラは、該絶縁バリヤと入力回路と出力回路とを同ーゥエーハ上に形成することで実現する。各回路は、各々絶縁帯で囲んで他の部分と絶縁する。絶縁バリヤは、原則として入力回路領域及び出力回路領域の境界に配置する。また、これらの回路領域と絶縁バリャを一まとめにしてさらに絶縁帯で囲むようにする。入力回路及び出力回路には各々 PWM変調回路及び PWM復調回路、あるいは、目的によっては、他の回路、例えば、音声周波数帯の信号では∑△変調回路及び復調回路など、振幅方向だけではなく時間軸方向もデジタル化した回路を含める。なお、絶縁バリヤと入力回路及び出力回路との間にダイォードなどの非線型素子で構成した保護回路を配置する。保護回路は回路領域の内部に配置する。

本発明の応用回路は、絶縁力ブラに、さらに、絶縁帯で囲んだ応用回路領域を配置することで実現する。複数の該絶縁力ブラを含む場合には、絶縁バリャを絶縁バリャ配列ラィンに沿って配列してもよレ、。複数の絶縁力ブラを動作させる場合には、搬送クロックは必要に応じて同期させる。回線インターフェイス回路への該絶縁力ブラの応用では回路領域に CMO S回路を含むように、特に、 CMO S回路領域をさらに電源線に接続する PM〇 Sグループ及び接地線に接続する NM 〇Sグループに分けて、絶縁帯によって分離してもよい。電源配線は複数の絶縁力ブラ間にレイァゥトする。各絶縁力ブラの周囲を電源線及び接地線で囲んでもよい。例えば、 CMO S回路にすると、制御電流が不要な電圧制御、および、高オフ抵抗が得られる利点がある一方で寄生トランジスタを含めた PM0Sと NMO Sの貫通現象つまりラッチアップが生じがちであるがこのように領域を分離することで生じにくくできる利点がある。

絶縁内層ゥエーハを用いることで厚さ方向の高耐圧を実現し、同一ゥェ一ハ上に共有する絶縁帯を持つ 2つの電極領域を形成することで極めて小型の絶縁バリヤを実現し、また、同一ゥエーハ上に該絶縁バリャと入力回路及び出力回路の 2つの回路領域を形成することで極めて小型の絶縁力ブラを実現できる。さらに、電極領域を重ねることで容量を直列に接続して水平方向の高耐圧を実現することにより、プロセスの制約から、 1つの絶縁帯の幅を広げられない場合でもさらなる高耐圧を実現できる。さらに、直列容量の配置に際して中間電極をフローティングとすることで強電界部分の跨ぎ配線を少なくなくすることができる。

複数の絶縁力ブラを用いる応用の場合には、電極及び絶縁帯など容量性絶縁バリャの配置を揃えることで、絶縁性能を均質にすることがでさる。

回線ィンターフェイス応用の場合に、複数の絶縁力ブラの搬送ク口ックを同期化することで、伝送信号への PWMクロストークを最小にすることができる。また、回路方式を CMO S回路方式とすることで、回線接続スィッチである直流閉結の制御回路を、チャージポンプを用いて、電圧制御することができる。 CMO S回路方式は、オフ時のスィッチの高インピーダンスを実現し、低漏洩電流を実現する。なお、絶縁バリヤの各端子には外部接続端子と同様に保護回路を設けることで、サージ雑音によるデバィス破壊を防止することができる。図面の簡単な説明

第 1図は本発明の 1実施例のモデム装置の回路プロック図。

図 2は第 1図のモデム装置の動作タイミングチャート。

第 3図は第 1図内の絶縁力ブラの回路ブロック図。

第 4図は第 3図の絶縁力ブラの動作タイミングチヤ一ト。

第 5図はモデム信号処理と絶縁力ブラのタイミングチャート同期。第 6図はタイミング同期の効果を示すタイミングチヤ一ト。

第 7図は第 1図の回路における回線インターフェイス回路の I Cのレイァゥト。

第 8図は第 7図の I Cにおける絶縁力ブラの構造図。

第 9図は第 7図の I Cにおける絶縁バリヤの構造図。

第 1 0図は回線インターフェイス I Cのレイァゥトの変形例。

第 1 1図は本発明に適用する絶縁力ブラ方式の回路ブロック図。第 1 2図は本発明の他の実施例のモデム装置の回路プロック図。第 1 3図はモデムの他の実施例の効果を示すタイミングチヤ一ト。第 1 4図は回線インターフェイス回路の I Cの他の実施例の構造図 o

第 1 5図は本発明の絶縁バリャの他の実施例の構造図。

第 1 6図は本発明の絶縁力ブラの実施例の構造図。

第 1 7図は本発明の絶縁力ブラの他の実施例の構造図。第 1 8図は本発明の絶縁力ブラのさらに他の実施例の構造図。

第 1 9図は本発明の回線インターフェイス I Cを使用したモデム装置の構造図。

第 2 0図は本発明のモノリシック絶縁カップラを内蔵する回線インターフェイス回路の実施例の回路プロック図。

第 2 1図は第 2 0図の回線インターフェイス回路の I C (I- AFE)のレイァゥト構想図。

第 2 2図は第 2 1図の I C (I- AFE)を用いたモデム回路の実施例。第 2 3図は第 2 1図の I C (I- AFE)を用いたモデム装置の実施例。第 2 4図は本発明のモノリシック絶縁力ブラを用いた他の通信装置の実施例。

第 2 5図は本発明のモノリシック絶縁力ブラの他のレイァゥトの実施例。

第 2 6図は本発明のモノリシック絶縁力ブラの他の実施例の回路ブロック図。

第 2 7図は第 2 6図の詳細回路図。

第 2 8図は第 2 7図の詳細回路図の動作タイミングチャート。

第 2 9図は複数の絶縁力ブラを同一の S O I基板に搭載した実施例の回路ブロック図。発明を実施するための最良の形態

以下、実施例にしたがって本発明を説明する。

第 1図から第 9図を用いて本発明の 1実施例であるモデム装置について説明する。

第 1図は本発明の 1実施例のモデム装置の回路プロック図であり、第 1図において、 1はモデム、 2は回線インターフェイス回路であり、モデム回路 1は D S P (Digital Signal Processor：デジタル信号処理専用プロセッサ） 3および A F E (Analog Front End) 4から、また、回線インターフェイス回路 2は端末側回路 5，絶縁力プラ 6，回線側回路 7，高電圧回路 8からなつている。モデム 1の中での DSP 3と AFE4の役割は、 D S P 3がデジタル信号処理、 A F Eがデジタル回路とアナログ回路とのィンターフェイスを受け持つている。モデム機能の大部分は、 DSP 3が受け持つ。即ち、 DSP 3は、端末との間のデジタル情報をやり取りする一方で、デジタル信号処理によって変調，復調，符号化，復号化，フィルタ処理の処理を行い AFE4とデジタル信号をやり取りする。 AFE4は、 ADAnal og to

Digital) 変換や DA ( Digital to Analog ) 変換及びフィルタなどを受け持つている。回線インターフェイス回路 2は DAA (Direct Access Arrangement) とも言い、モデムのアナ口グ信号を直接に電話回線に接続すると同時に、モデムに応対する交■との間で、回線側回路 7及び高電圧回路 8によって、回線接続，ダイヤル信号送出，着信信号検出などの信号をやり取りする機能を持つているほかに、交換機と端末との間の安全上のインターフェイス機能が必要で絶縁力ブラ 6は、この安全上の境界になるものである。

DSP 3の内部は ROM (Read Only Memory：読み出し専用メモリ ) 31， PU (Processing Unit：演算ユニット） 32， RAM (

Random Access Memory：読み書きメモリ） 33，システムインターフェイス 34， SOR (シリアル出力インターフェイス） 35， S I R (シリアル入力インターフェイス） 36， I/O (入出力インターフヱイス） 37， CONT(DSP内部の制御部） 38からなつており、 3つのバス 39— 1， 39— 2， 39— 3で接続している。 D S P 3 は DSPのシステム制御回路 CONT38内のソフトによって制御され、約 40MHzで動作し、 HOST— I Fを通じた端末装置からの指令により動作し、またデータを授受する。通常のモデムは送信と受信の同時通信能力があり、送信データは、 HOST— I Fから入力すると一旦 RAM33に蓄積され ROM31内のデータ、既に蓄積された送信信号を用いて信号変換や符号化ゃフィルタ処理を施して S O R 35を通じて出力される。また、受信信号は AD信号を S I R36から入力した後、 RAMに格納してある送信信号や既に受信した信号と ROM31内のデータを用いて各種フィルタ処理や判定処理，符号変換、などを行う。 I/O 37は DSP 3から外部の回路を制御するための制御信号入出力機能を持っている。

AFE4は、 DA変換器 41， 0変換器42，クロック分周器 4 3からなつており、主として、フィルタや変復調処理をつかさどる D SP 3がモデム信号を入出力するインターフェイス手段をになう。端末側回路 5は、データ及びクロックの接続回路である。絶縁力ブラ 6 は、送信パス 61，受信パス 62， OF HKパス 63， Rd e tパス 64からなつており内部構成や動作についての詳細は、後述する。回線側回路 7は、 2線 Z4線変換回路 71， SW制御回路 72， OSC (ローカル発信回路） 73からなつており、 2線 Z4線変換回路 71 は送信信号パスと受信パスの計 4線と回線側の 2線とを送信信号が受信側に回り込むのを抑制するハイプリッド回路手段である。高電圧回路 8は、直流閉結回路 81及び呼出信号を検出する R i n g (呼出信号）検出回路 82からなつており、直流閉結回路 81は回線接続する 2つの端子 T I P及び R I NGに接続して、制御信号 OFHKのパス 63および SW制御回路 72により直流ループを作る手段である。このモデム回路の構成上の第 1の特徴は 4つの絶縁力ブラ 6によつて回線側と端末側の回路を分離していることである。当然電源も分離しており、回線側電源は、交換局からの給電を用い、端末側は端末の電源を用いる。第 2の特徴は基本クロックを DS P 3から供給していることにあり、図中太い矢印線で示したように、タイミング信号は、モデム 3の CONT 38かち供給したクロック信号 DS PCLKを用いてクロック回路 43からモデム内の AFEの AD変換タイミング（ MCLKS) ， DA変換タイミング（MCLKR) ，モデム 3のデータ伝送タイミングを得るとともに、回線インターフェイス回路 2に供給して絶縁力ブラ 6の送信パス 61及び制御信号送出用絶縁力ブラの OFHKパス 63に与える。一方、モデム信号の受信パス 62は OF HKパス 63の再生クロックを用い、また、制御信号受信用絶縁カプラの Rd e tパス 64は受信待機から R I NG信号受信時のみ有意なので OF HK信号で発振を制御するものとする。このようにすることで Rd e t信号パス以外はモデム 1内の DS P 3の動作タイミングに同期してする。このようにすることにより後述する効果が得られる。次に、第 2図用いてこの回路のモデム機能としての動作を説明する。第 2図には、送信時（a) と、受信時（b) に分けたタイミングチヤートの一例を示している。送信時は、最初に、端末からの指令に従つて D S P 3が I O 37を制御して直流閉結制御信号 OF HKをォンする（T 1) 。直流閉結に対して、回線（即ち、交換機）が応答したならば（T2) 回線インターフェイス回路 2からダイヤル信号を送出する。これは、 OFHK端子を回線規格に合わせてオンオフし直流閉結をオンオフすることで実施する。例えば日本では 1 OPPS (pu lse per second以下同じ）または 2 OPPSである。ダイヤル信号送出を終えると（T 3)、端末は、回線が相手側モデムと接続されるのを待って（T4) 、モデム 1を起動し送信を開始する。モデム 1は起動指令にしたがって、あらかじめ決められた手順にしたがって DS P 3 の SOR35および AFE4の DA変換器 41を通じて送信信号 TX A +および TXA—を発生し、相手モデムとの通信を立ち上げる。回線インターフェイス回路は、 TX A信号を絶縁カプラ 6の送信パス 6 1を通じて 2線 Z 4線変換回路 71に供給する。 2線 4線変換回路 71では受信側への回り込みを低減して、直流閉結回路 81を通じて T I P及び R I NG端子から回線に送信信号を送出する。この送信信号に相手モデムが応答する（T5) と回線上に相手モデムの信号が見えて、逆の経路をたどって、 2線 4線変換回路 71で受信信号が選別され、絶縁カプラ 6の受信パス 62，八 £の八0変換器42， D S P 3の S I R 36を経由してモデム 1に引き渡され、 DS Pの信号処理によって増幅し、フィルタ処理し、復調し、デジタルデータを復元し、受信データとしてホストに引き渡す。通信を停止するときには、端末は、モデム信号のより上位のプロトコルによって端末同士の停止情報をやり取りした後で夫々のモデムに停止指令を出し（R Sオフ）、モデムがこれに応じて信号を停止する（T6， Τ7) 。このやり取りを終えた時点で（Τ8) OFHKをオフする。このようにすると、回線接続端子 T I Ρと R I NG間には Τ 1から Τ 8までの各タイミングに対応して概略第 2図の "T I Ρ— R ING間" のような信号が現れる。

受信時には、回線側から R I NG信号によって起動がかかり（T 1 ) 、回線インターフェイス回路は、これを R I NG検出回路 82で検出すると、速やかに絶縁カプラ 6の Rd e tパス 64を通じてモデム 3に伝達する。モデム 3は、これを 1ノ〇回路 37で知り、これに応答すると送信時同様に直流閉結制御信号◦ F HKを出力して直流閉結する（T2) 。直流を閉結すると局の交換機は R I NG信号を停止する（T3) ので回線の整定時間を待って（T4) 相手モデムがモデム信号を送信してくるので、これを信号 RXA +および RXA—として受信して、受信側モデムがモデム信号であると認識すると、これに応答して送信を開始する（T5) 。通信が完了するときも、 T6， T7 ， Τ8と、送信時とほぼ同様のシーケンスで終了する。これらの受信動作の間、 T 1から T 8までの各タイミングに対応して回線には図のような信号（模式的に示す）が現れる。この動作自体は、通常、規格に従ってレヽる。

図 3は、第 1図の実施例内の絶縁カプラ 6の一パスの回路ブロック図であり、図 3において、 9—1および 9一 2は後述する容量性絶縁バリヤ、 21は入力回路、 22は出力回路で、この絶縁バリヤによつてモデムの端末と交 ^との間の安全上の境界を実現している。入力回路 21は、端子 103を電源及び信号入力とし、変調回路 104，駆動回路 105，保護回路 106からなつており、入力されたアナ口グ信号を変換及び変調して PWM (Puis Width Modulation) 信号に変換し、絶縁バリヤ 9—1及び 9一 2を通じて出力回路 22に信号を伝達する。出力回路 22は、保護回路 107，検出回路 108，復調回路 109からなつており、端子 1 10から電源を供給し、絶縁バリャ 9を通じて来た信号を検出回路 108で検出し、検出信号から積分回路 1 35及び比較回路 1 37によって PWM信号を再生し、また、 PWM信号から入力信号に対応したアナログ信号を再生する。また、検出した信号からタイミング信号を抽出して、これらの信号を出力する機能がある。

入力側の端子 103には、電源端子 VDD 1および VDD2, 接地端子 VSS 1、信号入力として十と一の差動入力、また、変調タイミングとなるクロック入力端子がある。変調回路 104は、比較回路 1 1 1、および搬送波発生回路 1 1 2からなつている。駆動回路 105 は、 PMOSトランジスタ 1 1 3および 1 14と NMOSトランジスタ 1 1 7および 1 18とからなるインバータドライバである。保護回路 106は、ダイオード 121， 122, 123, 124と抵抗 1 2 9， 130からなり、出力回路 22側からのサージ電圧進入による回路破壊を防止する。出力回路 22側の保護回路 107は、抵抗 1 31 ， 1 32、およびダイオード 1 25， 126, 127, 1 28からなり、検出回路 108のトランジスタのゲートを保護している。 PMO S 1 1 5, 1 16および NMOS 1 1 9， 120は帰還抵抗 133及び 1 34を持つィンバータ構成の検出回路である。検出回路 108の出力は積分回路 1 35に接続する。積分回路 135は、ィンバータ出力信号から PWM波形を再生する。 1 36は搬送波のタイミングを再生する回路であり、 1 37は比較回路である。出力回路側の端子 1 1 0は、電源端子 VDD3， VDD4と VS S 2から電力を供給して、処理結果の相補型の信号出力十， —とタイミングクロックを出力する。この構成の特徴は、（1) 2つの絶縁バリヤ 9— 1， 9一 2を用いていること、（2) 外部クロック入力であること、（3) 再生クロック出力があることである。なお、通常の入出力保護回路であるために表記しなかったが、この回路ブロック図における端子 103のうち、信号入力十と一およびクロック入力には、絶縁力ブラとして単独使用する場合には、入力保護回路を設ける。また、この回路構成の説明では PMOS及び NMOSの組み合わせとして示したが、目的によっては、バイポーラプロセスや混在プロセスであってもよい。また、絶縁力ブラを単体使用するのが目的であるときには、クロックを内部発生せさせるようにしてもよい。

次に、第 4図を用いて、この実施例の絶縁力ブラの動作を説明する。第 4図は、図 3の絶縁力ブラの動作タイミングチャートであり、信号伝送方式は、 PWM (パルス幅変調）方式である。伝達すべき波形である入力信号の周波数帯域（ここでは最大約 3.4 kHz) より十分高い（ここでは 1.2288 MHz ： 256倍以上）搬送波を用い、時間軸を細かい周期 T毎に分け、各時刻における入力信号の大きさを各々のパルス幅 tに変換して伝送する。入力信号が 0ボルトのときに t/T=0.5 、つまり、 50%デューティで、入力信号が正に大きくなるほどパルス幅を大きくし、入力信号が負に大きくなるほどパルス幅を狭くするように、デューティ変換する。なお、入力信号は、コモンモードノィズの影響を低減するために入力信号 +及び入力信号 —と差動入力としているが、目的によっては他の入力方式を用いても良い。

第 4図は正弦波を +—入力端子に加えた場合を模式的に示している。絶縁力ブラの外から入力した矩形のクロックを搬送波発生回路 1 1 2によって鋸波形に変換して、搬送波とする。変調回路 1 0 4は、比較回路 1 1 1であり、これらの入力信号を受けてパルスのデューティを変化させた出力 P WM +及び P WM—を出力する。駆動回路 1 0 5 は、この P WM +および P WM—波形を駆動回路 1 0 5に入力し、保護回路 1 0 6を通じて絶縁バリャ 9— 1， 9 - 2の一方の端子に与える。絶縁バリヤ 9— 1， 9— 2のキャパシタ値は、約 l p Fである。保護回路 1 0 6は、数十 n s程度以下の高電圧サージ波形に効果があるような定数にしてあるので、この駆動波形にはほとんど影響しない。絶縁バリヤ 9— 1， 9— 2の他方の電極は、保護回路 1 0 7を通じて検出回路 1 0 8に入力する。この検出回路 1 0 8は、インバータ及び積分回路 1 3 5である。インバータ出力は検出信号 +及び一のように微分波形であり、また、ストレー容量のために著しく減衰しているので、インバータで一旦増幅して積分回路 1 3 5に入力する。積分回路 1 3 5は +及び一の 2つの入力を有する積分器であり、微分波形を入力信号とすることにより図に示すような再生 P WM信号 +及び一を出力する。タイミング再生回路 1 3 6は、 P L L回路で、再生 P WM 信号からタイミング信号成分を抽出する。タイミング波形を用いて鋸波形を作成し、これを再生 P WM信号のタイミングでサンプルホールドすると出力信号 +及び一のような復調波形を再生することができるなお、この絶縁力ブラの回路動作について説明したが、本発明の実施に当たって、 PWMの実現方法は、他の方法でもよい。例えば、変調波形は、三角波としてもよい。三角波を用いると、変調波形の中心タイミングが一定となるので、例えば、復調回路において P L Lのような高精度のタイミング再生方式を採用できる効果がある。また、出力回路では、積分回路の代わりにセットリセット型のフリップフロップを配置してもよレ、。インバータ出力である微分波形の立ち上がりタイミングは、 PWMのタイミング情報そのものであり、負荷抵抗ゃィンバータの特性等を適当に選ぶことによって、そのままフリップフ口ップの制御信号とすることができる。フリップフロップの出力は PW M波形そのものである。

この動作タイミングの特徴は、送信信号，受信信号，回線接続制御信号の 3つの制御信号伝達が平行していることである。このために絶縁力ブラを用いた回線インターフェイスでは、信号のクロストークが雑音となって SN比を劣化させる。そこで、この実施例では、 DS P の動作タイミングとモデム処理タイミングと絶縁力ブラのタイミングとを同期させて、この劣化を抑制している。これを、次の第 5図を用いて説明する。

第 5図（a) (b) はモデム信号処理と絶縁力ブラの動作のタイミング関係を示しており、本実施例の回路構成の特徴は、回線インターフェイス回路の動作タイミングをモデムより供給し、 I C内部の回路動作をこのクロックに同期していることである。第 5図において（a ) はモデム信号処理部分であり、タイミングチャートは模式的であるがチャートの右側に示したような関係にしている。即ち、モデム信号処理部分では、 DS Pを 3 9. 3 2 1 6MH z で動作させ、 AFEには 1. 2288MH z を供給して D A変換タイミング MCLKSおよび AD変換タイミング MC LKRとして用いる。 DA変換及び AD変換方式は 25 6倍オーバーサンプル方式であるため実質は 9. 6ksps である。（b) は回線インターフェイス部分のクロックタイミング関係であり、 DS Pから供給したクロック信号 DS PCLKを NCLK Sとして絶縁力ブラ 6の送信信号パス 6 1および制御信号パス 6 3に供給することでモデムの動作タイミングと同期させる。受信信号パス NCL K Rは制御信号がオン状態のときのみ動作すれば良いので図のようにゲートした波形になっている。また、 R d e tパスのタイミング C LK 2は回線側回路にてローカル発振するがモデム間の信号のやり取りをする際に制御信号 OFHKによって停止させる。

このように DS P, AFE, 絶縁力ブラの動作タイミングを同期させることによる効果を第 6図を用いて説明する。

第 6図において、（a) は鋸波形を搬送波とする場合の PWM変調タイミングを示している。変調は、クロック信号を積分して搬送波形となる鋸波形を作成し、伝送信号と比較することで P WM変調波形が得られる。ここでは受信信号と送信信号と OFHK制御信号を示している。受信信号は第 1図の RXA + , —に示すように、回線での伝送損失の影響を受けて振幅が小さく、 — 20から一 45 d Bm程度である。これに対して送信信号は、自分から送信するので振幅が大きく通常は一 6から一 1 5 d Bm程度である。制御信号は、 5Vのロジックレベルであり最大値である。これらの振幅を PWMデューティに変換すると図のように、小振幅の信号は振れ幅が狭く、大振幅の信号は大きな振れになる。また、信号の性質は、モデム波形は交流信号であるので図のように振れが見え、制御信号は止まってみえる。本実施例では、各絶縁力ブラのタイミングを同期しているので第 6図のように、搬送波形，変調波形，制御信号の PWM波形が整列し、相互の干渉を最小にしている。また、モデム回路では、送受信の信号を所定のタイミングで ADあるいは D A変換しているがモデムからもらうクロックをこれに同期したものとすることで PWM部分で周期 T毎にサンプリングしても、影響を最小にすることができる（非同期ではビート雑音の影響がある）。

クロストーク低減の原理をもう少し詳しく説明すると以下のようになる。

パルス幅変調の絶縁力ブラを複数個同時に動作させると、 PWM波形が重なって、立ち上がりや立ち下がりの位置が近づくので、デバイスゃ回路の電気的な結合によって、自回路の動作によって自回路に発生した雑音が他の回路の動作に影響して、他の回路の立ち上がりや立ち下がりのタイミングを乱す相互干渉、いわゆるクロストークが生じる。 D A Α回路用に 3〜 5個の絶縁力ブラが必要な場合にアナログデータ伝送のために PWM絶縁力ブラを用いる応用では、この乱れによつて波形歪みが生じ、この歪みによつて伝送信号の S ZNが劣化するので、例えば音声信号であれば雑音が增ぇ、モデム応用では伝送誤りとなる。 PWMの搬送クロックタイミングを同期すると図に示すように少なくともロジックレベルのタイミングとアナログ信号のタイミングとの重なりを分けることができる効果がある。また、後述するようなロジックレベルの PWMだけを用いるシステムの場合でもタイミングの乱れがロジックレベル付近に限定されるのでクロストークの影響を最小とする効果がある。

第 6図（b ) は三角波形搬送波に適用した場合の、 PWM変調タイミングを示している。この場合には、搬送波が三角波形となるために三角波の両側に PWM変調タイミングが現れる以外、基本的には同じ問題を含んでいるが、この実施例のようにすることで、同じ効果が得られる。なお、着信検出信号 R d e tを伝達する絶縁力ブラ 1 0 5用のクロックは回線側に配置した発振器 O S C 1 1 2にて発生しているために他の絶縁力プラの動作とタイミングが合わないが、 O F H K制御信号を入力したときに発振を禁止するようにしており、この作用によって発振回路の動作が、モデム通信を始める以前に停止するので、これによつてクロストークの影響を抑制できる効果がある。

第 7図は、この回線インターフェイス I Cのレイァゥト構想図である。第 7図において、 2は回線インターフェイス I Cであり、 2 0 6 — 1， 2 0 6 - 2 , 2 0 6— 3は絶縁帯であり、それぞれ、回線側の端子領域 2 0 1および回線側回路領域 2 0 2 , 端末側回路領域 2 0 4 及び端子領域 2 0 5を囲んでいる。 2 0 3は絶縁力ブラ配列領域で第 1図に示す 4つの絶縁力プラを 1列にならベて配列して!/、る。

このレイアウトの特徴は、（1 ) 容量性絶縁バリヤを用いた絶縁力ブラを 4個用いたこと、（2 ) 回線側回路と端末側回路とを絶縁カブラを間に挟んで分離するように幾何学的に配列したこと、及び、（3 ) 回線側回路及び端末側回路の各々を絶縁帯で囲んだことである。絶縁帯とは、これによつて、回線側，端末側、夫々の回路が絶縁分離されて、各領域の中は、一次回路と二次回路間の耐圧を意識せずに自由に設計でき、また、同時に、絶縁能力の評価，管理等が簡素化される禾 IJ点がある。

なお、この集積回路のパッケージ実装に当たっては、最終的にはパッケージの外に出る部分の空気絶縁に耐える絶縁距離を確保するとともに、内部をモールドして絶縁処理を施すことは言うまでもない。次に、第 8図を用いて、第 7図の絶縁力ブラ部分の構造について説明する。第 8図（a ) は平面図、第 8図（b ) は断面図であり、いずれも駆動回路及び検出回路のみを模式化して示している。第 8図（a ) において、 2 0 3は絶縁カプラ領域であり、 2 0 6は絶縁帯、 2 0 7は絶縁バリヤ、 2 1 1は入力回路領域、 2 1 2は出力回路領域である。絶縁帯 2 0 6は、 2 0 6— 1から 2 0 6— 6まで多くのパターンを形成している。なお、絶縁バリヤ 2 0 7の部分の符号は、煩雑なので一部省略しているが同様である。入力回路領域 21 1および出力回路領域 212は、さらに、 PMOS領域 21 3， 214, 215, 2 16および NMOS領域 21 7, 218からなつている。入力回路の入力端子としては駆動回路の 2つのィンバータ入力端子 I N 1， I N 2を示す。また、出力回路の出力端子としては、検出回路の 2つのィンバータ出力端子 OUT 1， OUT 2を示す。 VDD 1から VDD4 は分離した電源端子、 VS S 1および VS S 2は、分離した接地端子である。平面図（a) の特徴は、（1) 回路領域を絶縁帯によって分離していること、また、（2) 絶縁バリヤとして、絶縁帯を櫛の歯状パターンに形成して、対向面積を稼いでおり、また、（3) 4つのキャパシタを、横方向に直列接続して 2組の絶縁バリャを形成していることである。これらは、前述のように相補的な PWMデジタル波形で駆動する。 2組の絶縁バリヤ間のクロストークは少ないが、問題にするような用途の場合には、これらの間に、即ち、横方向に長いスぺースゃ電源パターン VDD， VS Sの配線パターンを用意して、絶縁バリャの間に配置して結合を緩くすると効果がある。また、絶縁力ブラを複数使用する場合にも同様な配置で効果がある。また、回路領域の中で P M O Sの領域と NMOSの領域とは絶縁帯によって分離する。この分離で、仮に回路に予期せぬサージ電圧が印加されても寄生トランジスタの導通による電源間の短絡，貫通、即ちラッチアップ現象は原理的には生じない。

第 8図（b) において、 231は基板、 232は絶縁層、 233は半導体層、 234は保護層であり、多くの絶縁帯 206によって半導体の領域が形成され、左から、入力回路領域 21 1，絶縁バリヤ 20 7, 出力回路領域 21 2を配列している。この構造は、この実施例では、約 2ミクロン厚さの S i O2 を絶縁層として内層としたシリコンゥエーハ（SO I基板）を用意し、この上にホトマスクを使用した薄膜プロセスを用いて各領域を作成している。第 8図（b ) において、 2 0 6 - 1から 2 0 6— 6の絶縁帯は、約 1 . 5 μ m 幅の S i 0 ₂ 層である。構造的には、絶縁層を内層としたシリコンゥヱーハ上に、入出力回路領域，絶縁バリヤ領域等の、各領域を絶縁帯 2 0 6によつて区分して形成して、さらに、保護層 2 3 4を重ねたようにしている。シリコンゥエーハは、単結晶シリコンの基板 2 3 1に、 S i〇₂— 層、あるいはさらに表面を酸化したポリシリコンを重ねた多層の絶縁層 2 3 2を重ね、さらに単結晶シリコンの半導体層を重ねた構成になつている。張り合わせは、本実施例では、ポリシリコン表面のシリコン酸化膜の表面を鏡面研磨して重ね合わせた後に特定温度で熱処理によって接合する方法を用いる。絶縁帯 2 0 6は、 S i 0₂ 層であり絶縁物である。保護層 2 3 4は、 S i〇₂ ， H L Dあるいは S i Nなどの絶縁物でありこの層の中にポリシリコンゃアルミニウムによる配線層を含んでいる。絶縁帯 2 0 6は、一旦、溝（トレンチ）を掘って S i 0 ₂や B P S Gで埋め込む方法，トレンチ側壁を薄く酸化してからポリシリコンを埋め込む方法、あるいは、？ 1 0ゃ3〇0を塗布する方法、あるいは、上面からの酸素イオン照射で半導体層を絶縁体に変えるなどの方法で形成する。キャパシタは、 3つの電極領域 2 3 6 ， 2 3 7 , 2 3 8と絶縁帯 2 0 6で構成する。このようにすると、絶縁層 2 3 2の厚さに比べて絶縁帯 2 0 6の幅に制限がある溝掘り方式の場合でもキャパシタを直列接続することで絶縁耐圧を確保することができる。

また、電気的な要求が絶縁帯 1つ分の耐圧で良い場合にも、このようにして 2重絶縁を実現することで信頼性の高い部品とすることができる。なお、入力回路領域 2 1 1と出力回路領域 2 1 2は断面で示すと 2 3 5および 2 3 9であり、これらは、 2つの絶縁帯で囲まれており、高い絶縁耐圧が得られる構造になっている。このように、複数の回路を基板から絶縁帯及び絶縁層によつて物理的に絶縁しているので、この集積回路は、パッケージ実装に際して、フレームに直接接着することができ、熱放散が良い利点がある。

次に、第 9図によって、第 8図の絶縁力ブラにおける絶縁バリヤ部分の構造をさらに説明する。第 9図において、（a) は平面図、（b ) (c) は平面図（a) における Α_Α' 断面図である。第 9図（a ) において、 207は絶縁バリヤ、 206— 1， 206- 2, 206 一 3は約 1.5 ミクロン幅の S i〇2 で形成した絶縁帯、 241， 2 42， 243は絶縁帯 206で囲んだ電極領域、 244および 245 は電極領域 241および 242上部の保護層に開けた穴である端子である。第 9図（b) において、 231は約 400ミクロン厚さの S i 基板、 232は約 2ミクロン厚さの絶縁層、 233は約 1 5ミクロン厚さの半導体層、 234は約 5ミクロン厚さの保護層であり、他の符号は（a) と同じである。

断面図からわかるように、絶縁層を内層としたシリコンゥエーハ上にホトマスクを使用した薄膜プロセスを用いて各領域を作成している。絶縁帯は、 Si〇₂層であり絶縁体である。絶縁帯 206は、一旦、溝（トレンチ）を掘って S i O ₂で埋め込む方法、あるいは、上面からの酸素ィオン照射で半導体層を絶縁体に変えるなどの方法で形成する。キャパシタは、 3つの電極領域 241， 242, 243と 2つの絶縁帯 206— 1， 206— 3で構成する。絶縁帯 206を図示したように帯を折りたたむようにパターン化して電極 241， 242と 24 3が接する長さを長くすることで小さな半導体面積で効率よく容量値を得るようにしている。ちなみに、この実施例では約 160ミクロンの正方形で約 2 p F、耐圧は直流耐圧試験で 1絶縁帯当たり約 750 Vの絶縁性能が得られている。端子 244および 245間に高電圧を印加するが、絶縁バリヤ 207の外側からみて、電極領域 241， 2 4 2を絶縁帯で 2重に囲んだパターンになっている。なお、絶縁帯 2 0 6のパターンを形成するに当たっては、鋭角のパターンが生じないように、折りたたむ部分や角部分には、可能な限り円弧パターン（半径 2ないし 5ミクロン）を用いる。絶縁帯 2 0 6— 2の部分は他の回路部分と絶縁分離するために必要である。第 9図（c ) は、絶縁層 1 層当たりの厚さを厚くできなレ、場合の構造図で、絶縁層を 2層とすることで実効的な耐圧を稼ぐことができる。また、多層構造の I Cには反りが少なからず見られるが、絶縁層を多層とし各層の厚さを調節することで、応力を分散して反りを軽減する効果もある。

なお、第 7図のように絶縁力ブラを 1列に整列してレイアウトした例を示したが、第 1 0図に示すように絶縁バリヤの配列は変形可能である。すなわち、第 1 0図は回線インターフェイス I Cの他のレイァゥト構想であり、同図のように、絶縁力ブラを 2つずつ直角方向に配列している。回線側回路と端末側回路との間には 1 5 0 0 V d cの試験電圧が印加されるが、各々の回路領域は、 S O I基板上に夫々絶縁帯で囲って配置してあるので、かなり自在なレイァゥトが可能である但し、領域間の配線及び端子の配列やサイズによって、制約を受ける。なお、このレイアウトの場合、回路領域や端子数にアンバランスがある場合に、効率的な領域配置ができる特徴がある。

次に、第 1 1図を用いて本発明の絶縁力ブラの伝送方式を説明する。第 1 1図には、ブロック図により、（a ) から（f ) までの各種の伝送方式を示している。絶縁バリヤは、本発明のキャパシタである。本発明の絶縁カプラは、絶縁バリヤを 2個使用し、レシーバ側をフロ一ティングとしても正確に信号伝送できるように相補波形で駆動する。入力回路は、電源端子 V D D 1と接地端子 V S S 1とから電源供給を受け、入力端子から受けた信号を絶縁バリヤの一方の端子を駆動する波形に変換して出力する。出力回路は、電源端子 V D D 2と接地端子 V S S 2とから電源供給を受け、絶縁バリャの反対側の端子に現れる波形を検出し出力信号に変換して出力する。変換波形は、振幅方向のみデジタル化する PWM (パルスデューティ変換）あるいは FM ( 電圧—周波数変換)、又は、時間軸方向もデジタル化したデジタル伝送方式など様々な方式を使用することができる。

第 1 1図（b ) は、 PWM伝送方式の場合を示している。 PWM方式は、入力回路で、入力したアナログ信号を信号帯域の数十倍以上の一定周期 Tでサンプリングし、振幅を時間軸方向のデューティ（0 V 入力を 5 0 %デューティ）に変換して伝送し、出力回路では、これを検出して、再びデューティを振幅値に変換することで入力波形を再生し、アナログ信号を出力するものである。デューティをアナログ処理することで、原理的には高い分解能を得ることができる。もちろんデジタル信号を伝送しても良い。

( c ) は、本発明のデジタル伝送の場合を示している。デジタル伝送では、伝送波形に同一レベルが続かないように例えばマンチヱスタ符号などのような符号変換を施してから、絶縁バリヤを駆動し、出力回路では、これを検出して、逆変換し元のデジタル信号を再生する。この場合は入力デジタル信号の転送周波数に同期して符号変換および逆変換を行う。この方法は振幅方向の変換が少ないので雑音の影響を受け難い特徴がある。

( d ) は、 AD変換入力を絶縁バリヤを通じて行う場合を示している。入力回路では、アナログの入力信号を AD変換し、さらに、（c ) と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。

( e ) は、逆に D A変換出力を絶縁バリヤを通じて行う場合を示している。入力回路では、デジタルの入力信号を（c ) と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してから D A変換してアナログ信号を出力する。

(f ) は、（d) と（e) とを組み合わせてアナログ信号の入出力を AD変換及び D A変換を用いて実施する場合を示している。（d) から（f ) の信号伝送方式は、デジタル信号の接続先を DSPとすることにより、モデムなどの音声信号処理アナ口グフロントエンド及び回線インターフェイスに好適な構成である。

これらの方式は、本発明によりモノリシック I Cに集積化することが可能になる。具体的に言えば、上記した容量性絶縁バリヤは、 2つの回路の間を結合するための回路であるが、基板との間のストレー容量が大きく、入力回路，出力回路，絶縁バリヤを別々に作成して組み合わせる場合とは大きな違いがある。このため、絶縁バリヤでの伝送効率が数分の一と悪いのである。上記した実施例では、出力回路の初段に増幅回路を配置して後に検出処理，復調処理を行うようにしている。

第 12図は本発明の他の実施例のモデム装置の回路ブロック図であ。

第 12図において、 251は、この実施例の回線インターフェイス I Cであり、 252は端末側回路、 253は絶縁力プラ、 254回線側回路、 255は高耐圧回路である。また、端末側回路 252は、 D S Pインターフェイス 256, モデムデータの出力インターフェイス SOR261, モデムデータの圧縮回路 262，送信側マルチプレクサ 263，汎用出力レジスタのマスタレジスタ GORM262 ，誤り訂正回路 265，受信側マルチプレクサ 266，受信モデムデータの伸長回路 267,モデムデータの入力インターフェイス S I R26 8，汎用入力データの誤り訂正回路 269，汎用入力レジスタのスレーブレジスタ G I RS 270からなつており、絶縁バリヤ 253は、送信パス用絶縁力ブラ 6— 1及び受信パス用絶縁力ブラ 6— 2からなつており、回線側回路 2 5 4は、送信パスは、回線側送信パスのマルチプレクサ 2 7 1，送信モデムデータの伸長回路 2 7 2， D A変換器 2 7 3，汎用出力信号の誤り訂正回路 2 7 4，スレーブの汎用出カレジスタ 2 7 5， AD変換器 2 7 6， A D変換データの圧縮回路 2 7 7 ，マルチプレクサ 2 7 8，マスタの汎用入力レジスタ G I RM 2 7 9 ，入力データの誤り訂正回路 2 8 0， 2線 4線変換回路 2 8 1， S W制御回路 2 8 3からなつており、高耐圧回路 2 5 5は、直流閉結回路 2 8 2及び呼出信号検出回路 2 8 4からなつている。

この回路構成の特徴は、第 1に AD変換器及び D A変換器を回線側に配置して、絶縁力ブラを通る信号をデジタルデータとしたことにある。このために、後述するように、絶縁バリヤを通す際の耐雑音性能が格段に改善する。また、第 2は、 A D変換信号および D A変換信号を一旦圧縮して絶縁力ブラを通すこととし、この空いた部分に制御信号を誤り訂正符号化してはめ込み、絶縁力ブラ 6を 6— 1及び 6— 2 の 2つと半減していることである。絶縁バリャを半導体基板上に搭載すると大きな面積を必要とするので、データの圧縮伸長及び誤り訂正などの回路追加部分の面積増加を考慮しても、絶縁力ブラの個数が少なくなることは、チップ面積を小さくする上で有利である。さらに、第 3は、機能的には図 1と殆ど同じであり、高耐圧回路 2 5 5の内部回路，回線側回路 2 5 4における 2線 4線変換回路 2 8 1， S W 制御回路 2 8 3はまったく同じ機能である。また、第 4は、マルチプレクサ 2 6 6には絶縁カプラ 6— 2の再生クロック及び D S Pからのクロックの両方を入れてタイミング調整をしていることである。 1 ビットあるいは 2ビットのバッファメモリを配置することでタイミングの調整をすることができる。第 5は、汎用入出力レジスタ G O R, G I尺が、マスタレジスタの内容をスレーブレジスタに逐次転写していることである。もちろんこの回路の変形として、技術が進歩して絶縁力ブラがさらに小さくなつた場合に雑音が少なく誤りにくいときには圧縮や、誤り訂正やマルチプレクサを省略しても良い。

次に、第 1 3図を用いてこの実施例の効果を説明する。

第 1 3図において、（a ) は、鋸波形を搬送波に用いた場合、（b ) は三角波を搬送波に用いた場合を示しており、両図のように送信信号および受信信号がアナログ信号であっても、絶縁バリャにはデジタル P WM信号しか通過せず、 D S P，モデム処理，絶縁力ブラの動作タイミングを同期していることにより、絶縁バリャでの伝送誤りに最も耐える性能とできる。

第 1 4図は、回線インターフェイス I Cを 2チップ構成とした場合を示している。第 1 4図において、 2 9 1は、回線インターフェイスチップ、 2 9 2は端末インターフェイスチップであり、回線インターフェイスチップ 2 9 1には、端子領域 2 9 3，回線側高電圧回路領域 2 9 4，端子領域 2 9 5を配置し、端末インターフェイスチップ 2 9 2には端子領域 2 9 6，回線側低電圧回路領域 2 9 7，絶縁力プラ領域 2 9 8 , 端末側回路領域 2 9 9 , 端子領域 3 0 0を配置した。回線側高耐圧回路領域 2 9 4には、直流閉結回路及び着信（R I N G ) 検出回路を配置した。また、端末インターフェイスチップ 2 9 2の回線側低電圧回路領域 2 9 7には 2線 / 4線変換回路， O F H Kスイツチ（S W) 制御回路及び発信回路を配置した。このようにすることにより、高電圧の回路素子が必要な回線インターフェイスチップ 2 9 1 のプロセス条件を絶縁バリヤや低電圧である回路素子の回路と切り離すことにより効率の良いプロセスを選択できる利点がある。また、 1 つの I Cチップのサイズを小さくすることでプロセスにおける総合的な歩留まりの影饗を低減して、ゥエーハ当たりの I Cチップ取得数を増やす効果もある。また、回線インターフェイスチップは個別部品を用いてディスクリート回路としても良い。このようにすることにより、端末ィンターフェイスチップにはロジック信号及びモデムの信号レベルの信号だけになり、直接回線と接続する部分がなくなるので、モデム以外の応用など、例えば、多機能電話機の内部回路に用いるなど適用範囲を広げやすい効果が生まれる。

第 1 5図は、絶縁バリヤの他の実施例の構造図で、（a) は 1重絶縁、（b) は 2重絶縁、（c) は 2重絶縁の他の変形した実施例の平面図である。第 1 5図において、 207は絶縁バリヤ、 206— 1， 206— 2， 206- 3は絶縁帯、 24 1， 242は絶縁帯 206 で囲んだ電極領域、 244および 245は電極領域 241および 24 2上部の保護層に開けた穴である端子、 30 1— 1及び 30 1— 2はしきりである。第 1 5図（a) 及び（b) は、第 9図の実施例同様に絶縁帯に一切の鋭角をもたないパターンの実施例を示している。

第 1 5図（a) のパターンの特徴は、絶縁帯 206— 1および 20 6— 2の一筆書きで端子 244， 245を有する電極領域 241 , 2 42を形成したことにあり、このようにすると、 T字状に絶縁帯同士が接続する部分を排除することができ、トレンチ法で溝を埋めるときの効率が良いばかりでなく、電界の集中を軽減する効果がある。第 1 5図（b) も同様で、このパターンの特徴は、絶縁帯 206— 3および 206— 4の一筆書きで端子 244， 245を有する電極 241， 242を形成し、これらをそれぞれ、絶縁帯 206— 1， 206- 2 でさらに囲んだことにあり、これによつて、絶縁帯 206— 1と 20 6— 3との間、絶縁帯 206— 3と 206— 4との間で形成した中間電極が形成され、このために 2倍の耐圧性能を出せる効果がある。第 1 5図（c) のパターンは、第 1 5図（a) 及び第 9図の実施例の変形例であり、 2つの T字部を許せば絶縁帯 206— 3で囲ったことで面積効率の良レ、絶縁バリャを実現することができる効果がある。（a ) ( b ) の方法は、さらに直列数を增やす場合にも効率よく展開できる。

本発明は、絶縁力ブラ単体としても有効であり、これを第 1 6図を用いて説明する。第 1 6図は、本発明の絶縁力ブラの 1実施例の構造図であり、第 1 6図における絶縁力ブラ 2 0 3は、第 8図の絶縁カプラ部分に、入力回路用の端子領域 2 0 1および出力回路用の端子領域 2 0 5を設けそれぞの端子を配置したもので、約 2 mm平方の大きさである。このようにすることにより超小型のアナログ PWM方式のモノリシック絶縁力ブラ部品ができる。これは、もちろん後工程でパッケージに実装して使用するがモノリシックであるので極めて小型なために、計測器のプローブや医療用の各種センサのような応用装置の内部に実装し、これらの装置の小型化，高性能化に貢献することができる。

また、第 1 7図は、第 1 6図の 2つの絶縁力ブラを 1チップに搭載する場合のレイアウト構想図である。第 1 7図において、 2 0 3は 2 カプラ内蔵 1チップ絶縁カプラであり、 2 0 3— 1， 2 0 3— 2はそれぞれ内蔵する絶縁力ブラ 1および絶縁力ブラ 2であり、各々絶縁帯 2 0 6— 1および 2 0 6— 2で囲んである。このレイァゥトの特徴は、 ( 1 ) 各絶縁力ブラを絶縁帯 6 2—1及び 6 2— 2で囲んだこと、及び、（2 ) 電界が集中する絶縁バリヤを整列したことである。このようにすることで、 2つの入力と 2つの出力間のいずれとの間に対しても絶縁耐圧を確保することができ、絶縁耐圧を維持しながら自由に各回路要素を配置することができる効果がある。また、この構造により、不要な電気回路的な結合を最小とすることができ、応用範囲を広げることができる。

第 1 8図は、本発明の絶縁力ブラのさらに他の実施例であり、絶縁帯によつて各々絶縁した入力回路及び出力回路を集積回路化して、セラミックキャパシタを絶縁バリヤと組み合わせて絶縁カプラとする場合の集積回路と絶縁力ブラの構造を示している。第 1 8図において、 ( a ) はチップレイアウトの概要であり、（b ) はこの I Cとセラミックキャパシタの回路基板への実装断面図である。第 1 8図（a ) において、 3 0 3は絶縁力プラ用 I Cであり、 2 0 6— 1および 2 0 6 - 2はそれぞれ入力回路領域及び出力回路領域を囲む絶縁帯であり、 3 0 4は外付け絶縁バリヤ、端子領域 2 0 1および 2 0 5はそれぞれ外付け絶縁バリヤ 3 0 4との接続端子 C 1一 Oおよび C 2—〇， C 1― Iおよび C 2— Iを加えている。その他の符号は第 1 6図と同じ意味である。

第 1 8図（b ) において 3 0 3は絶縁力プラ用 I C、 3 0 5および 3 0 6はハンダである。 3 0 7は回路基板で、両面に銅箔 3 0 8， 3 0 9， 3 1 0， 3 1 1の回路接続パターンを有し、必要に応じてスル一ホール 3 1 2 , 3 1 3を設けてある。回路基板 3 0 7は絶縁性を損なわぬ範囲で必要に応じて銅箔を多層にしても構わない。絶縁バリヤ 3 0 4はチップキャパシタであり、回路基板にハンダ 3 1 6， 3 1 7 によって表面実装する。このようにすることで、半導体集積回路で比較的大きな面積を占める絶縁バリャを別チップとして、絶縁力ブラの形状寸法は大きくなるが現実的な価格としたり、また、絶縁バリヤのキャパシタ値を積極的に大きくして動作タイミング周波数を自由に選択できる構成法も可能になる。すなわち、キャパシタ値を大きくすることで低周波数特性が向上するので波形伝送しやすくなり、例えば、チャージポンプ回路などにより小さな電力伝達も可能になる利点があ以上のように、これらの実施例によれば、半導体集積回路上に無理なく絶縁力ブラを形成することが可能であり、集積回路の用途を大きく広げることができる。また、このようにして形成した絶縁力ブラは、小型化と低価格化に大きく貢献する効果がある。

第 1 9図は、本発明のモノリシック回線インターフェイスをカードモデム装置に応用した実施例の概念を示す構造図で、第 1 9図（a) は本発明の実施例、第 19図（b) は従来のカードモデムである。第 1 9図（a) において、 400は本実施例のカードモデム全体を、 4 01は本実施例の回路基板を、 402は本実施例の回線インターフイス I Cを、 403は八？£を、 404は03 を、 405はその他の I Cを、 406は回線側コネクタを、 407は PC側コネクタを、 408はバリスタを、 409は高耐圧キャパシタを、 410はキャパシタを、 41 1から 416はその他の抵抗及びキャパシタ等のチップ部品である。第 19図（b) において、 450は従来のカードモデム全体を、 451は、従来の回路基板を、 452は従来の回線インターフェイスであるライントランスを、 453は AFEを、 454は DS Pを、 455はその他の I Cを、 456は回線側コネクタを、 45 7は PC側コネクタを、 458はバリスタを、 459は高耐圧キャパシタを、 460はキャパシタを、 461から 466はその他の抵抗及びキャパシタ等のチップ部品である。この図はカードモデムの断面を模式的に示したもので、比較して明らかなように、従来のカードモデム 450は、回路基板 451をくり貫いて、くり貫いた部分にライントランス 452を配置しているのに対して、本発明の実施例では回線インターフェイス I C402を 402から 405に示す他の I C とほぼ同様に実装できる。このために、回路基板 401をくり貫く必要がなく経済的である。また、特殊なトランスを使用しないことでも経済的にできる可能性がある。さらに、トランスを省略できることで、更なる小型化の可能性を持っている。

第 20図は、本発明のモノリシックデジタル絶縁力ブラを AFEに応用した場合の 1実施例の回路ブロック図である。この実施例の A F Eは、音声帯域信号処理用で、アナログとデジタルの変換をオーバーサンプル（2MHz) AD及び DA変換し、デシメータ，インタポレータで一旦 32 k s p sに下げ、さらに内部 DS Pによって低域フィルタ処理等をして、最終的に 8 k s p sの速度でデジタルデータを入出力するものである。

第 20図において、 500は、デジタル絶縁カプラ 501ないし 5 06を内蔵したモノリシックアナログフロントエンド（I— AFE) であり、 I— AFE 500は AFE本来のマルチプレクサ（MUX) 51 1，パッドアンプ（PDA) 51 2, プレフィルタ（PF 1) 5 1 3，オーバーサンプル ·アナログ ·ツー ·デジタル変換器 ADC 5 14，デシメータフィルタ（DCM) 51 5， AD変換出力バッファ (ADCR) 516，内蔵（ i n—) DS P 51 7, 受信出力バッフ了 (RXDR) 518とからなるアナログ入力ラインと、送信バッフ了 (TXDR) 521, DA変換入力バッファ（DACR) 522 ，インタポレータ（I NT) 523，オーバーサンプル 'デジタル ' ツー 'アナログ変換器 D AC 514，ポストフィルタ（PF 2) 52 5，アツテネータ（ATT) 526からなるアナログ出力ラインと、 i n-DS P 51 7のデータ入出力転送制御 531, 533及びアナログ入出力端子の 2線 4線変換回路 533に制御回路を加えた構成になっている。 I— AFE 500の内部は、制御回路（CONT) 5 41によってリセットゃパワーダウン制御する。リセット信号は、デジタル絶縁カプラ 506を通じて左側（以下アナログ入出力側）の回路に伝えられ、リセット回路 542でアナログ入出力側の電源オンォフに伴うリセット信号と合成されて、アナログ入出力側回路のリセット信号として用いる。外部装置が I— AFE 500をきめ細かく制御するために制御レジスタ（CONTR) 551及び（STATUS) 554を用いる。 CONTR551 ( (STATUS' ) 553 ) の内容はデジタル絶縁カプラ 504， 503を通じてアナログ（デジタル）入出力回路の制御レジスタ（CONTR' ) 551, S TATUS 554にコピーされアナログ入出力側回路の SW1ないし SW3やその他の回路の制御及び汎用出力ポート（GPO) のレベルを設定する。 I— AFE 500の動作タイミングは、外部（e x_)D S P 536によって与えられる 2MH zのクロック（MCLK) PL Lによって 8倍の 16MHzに変換して、入力された 2MHzと合わせて基本タイミングとして用いる。もちろんアナログ入出力回路にもデジタル絶縁カプラ 505を通じて伝え、タイミング回路 562によつて各種タイミングを発生して用いる。

基準電圧発生回路 563はアナログ入出力回路に単一電源で動作させるための基準電圧を与えるための回路で、基準電圧 VREF ： (V DDI— VSS 1) 2を発生する。

次に動作を説明する。 2線 4線変換回路 533は、 I— AFE5 00をモデム装置に用いる場合に公衆回線の 2線と内部の送信及び受信の 4線との変換をする回路で、回線ィンピーダンス整合及び入出力アンプ機能を持っている。アナログ入力信号は 2線 4線変換回路 53 3を経由するか I N +， I N—端子より直接入力するが、どちらかに合わせてあらかじめ MUX 51 1を信号 SWlによって切り替えて用いる。 PDA51 2は、 O dB， 6 d Bのゲインを信号 S W2切り替えることができる。

PF 1 513は AD変換前に不要な周波数帯の信号を削除するためのアナログフィルタであり、この実施例ではカツトオフ周波数 48 kHzの 2次の低域通過フィルタである。 ADC514は 2Ms p s で動作する 2次の厶∑変調器であり、 0.5 / s ごとに 2ビットの AD変換結果を出力する。この AD変換出力を D CM 51 5に伝え 3 2 k s p sに間引く。 DF 1 515の出力は 16 bitZwになるが 32 k s p sと速度が遅いのでこれを 2M s p sにシリアル変換し、絶縁力ブラ 502を経由してタイミング信号とともにデジタル入出力側回路の ADC516を経由して i n— DSP 517に伝える。 i n -DS P 51 7ではこのデシメータ出力を I I R， F I Rのデジタル信号処理によつて平坦特性補正及び 4 kHz以下の L P F処理を行う。処理結果は 8kspsごとに 16 bitZw のデータとして受信バッファ 518を通じてシリアルに e x-DS P 236に伝える。

次に、アナログ出力ラインは、 e x—DS P 536から出力すべきデータ TXD) を送信バッファ TXDR21 1から 8 k s p s毎に受け取り、 i n— DS P 51 7によってアナログ入力と同様のフィルタ処理を行い、この結果を 16bit/w のデータを DA出力バッファ (DACR) 522を経由して補間処理をしながら 32 k s p sの速度で補間フィルタ（I NT) 523に渡すがここでもシリアル変換して絶縁力ブラ 501を経由する。 I NT 523は、さらに補間処理をして、 6 b i t/w のデータとして、 2Ms p sの速度で DA C 514に渡しアナログ値を出力する。 i n— DSP 517, I NT 523による処理で残った折り返し成分をポストフィルタ PF 2 5 25によって除去し、 O dB，一 6 dB，一∞dBを切り替えることが出来る ATT226を経由して出力する。これらアナログ出力ラインの動作タイミングはアナログ入力ラインのタイミングを用いる。これらの処理のタイミングは、基本的に 2MHzのタイミングの中に同じタイミングの ΔΣ変復調器の処理タイミング、 2Ms p sと 3 2 k s p sで入出力するインタポレータ及びデシメータ処理タイミング、および 32 k s p sと 8 k s p sで入出力する DS P処理タイミングを整然と割り付けたタイミングになっている。従って、絶縁カプラ 201ないし 205でアナログ入出力側回路とデジタル入出力側回路を分けたがこれらを同期して動作させることが必要不可欠でタイミング専用のアイソレータ設定の重要さがここにある。

次に、この I — AF E 5 0 0を6 一03 ? 5 3 6とともにモデムへの応用を説明する。

e x -D S P 5 3 6から見た I — AF E 5 0 0は、アナログ信号の入出力回路であるが、そのサンプルタイミングが重要で、このために、大抵のモデムは、復調時に最も識別判定に有利なタイミングになるように ADC 5 1 4のサンプルタイミングを調整する。このために、 e x— D S P 5 3 6から I — AF E 5 0 0にはク口ック MC LKでタイミングの遅れ進みを伝える。すなわち、タイミングを早めたいときには A f を加え、遅らせたいときには一 A f を加えて I —AF E 5 0 0に知らせる。この処理は、数 1 Om sないし数 1 0 Om s毎に行なわれる。 I — AF E 5 0 0が勝手なタイミングで動作すると、 e x -D S P 5 3 6の要求するタイミングと合わないので、データの過不足が生じて処理タィミングの破綻が生じ大きな雑音が生じることになる。この遅れ進みするクロックに I —AF E 5 0 0を同期させるために I — AF E 5 0 0内部には P L Lを配置して内部タイミングを同期させる。もちろんタイミング精度要求が許すならばモデム内の自動等化手段のタイミング誤差を用いて、補完する方法も有りこの場合は回路的なタイミング調整は実施しない。

この実施例では、デシメータ，インタポレータと i n— D S Pの間のデータ転送はシリアル高速転送にしたために絶縁力ブラ数を減らす効果がある。なお、モデムには複数の規格を含むので複数のサンプルタイミングを要求する場合があるがこれに対応するために P L L 5 6 1及びタイミング回路 5 6 2の分周比を CONTR 5 6 2によって制御可能にしている。さらに、これら制御信号を伝達する絶縁力ブラには、前述した誤り訂正手段を適用することで、動作の安定化を図ることができる。なお、本実施例では、デジタルフィルタを内部 D S P 5 1 7によつて信号処理する構成を示したが、内部 D S Pの処理は AD変換及び D A変換のための専用処理であり、これらの回路は、適当な専用ロジックで形成してもかまわない。専用ロジックで構成することにより、より経済的な集積化がはかれる場合が有る。また、アナログ入力ラインとアナログ出力ラインの 2系統を一つの処理手段で処理してもよい。次に、第 2 1図によって、第 2 0図の回路の集積回路上のレイァゥト概念を示す。第 2 1図において、全体 6 0 0が A F E集積回路全体を示し、 S O I基板の上に形成している。絶縁帯 6 0 1がアナログ入出力回路領域を、絶縁帯 6 0 2が絶縁力ップラ（ I s o 1 a t o r 5 0 1ないし 5 0 6で示す）を、絶縁帯 6 0 3デジタル入出力回路領域を、絶縁帯 6 0 4がゥヱーハ上の他のチップ領域と、領域間を絶縁をする手段であり、また、絶縁帯 6 0 4がスクライブ端面を通じた基板との回路的な結合を防止する手段である。各領域中のさらに細分化した領域に付した名前はそれぞれ第 2 0図と対応している。

このレイァゥトの特徴は、各回路領域をさらにトレンチで囲ってァナログ入出力側回路領域 6 0 1，絶縁力ブラ領域 6 0 2，デジタル入出力側回路領域 6 0 3とし、 ①各領域間に 2重トレンチほどこして領域間絶縁をし、さらに、 ②全体をトレンチ 6 0 4で囲むことでチップ間の絶縁を取っていることである。なおトレンチ 6 0 4は、多重トレンチである。

なお、回路領域 6 0 1ないし 6 0 3内の各回路ブロックはトレンチで囲むことで回路間の絶縁分離及び素子分離をしているがこれをさらに多重トレンチとし、トレンチ間を接地することで相互干渉による雑音シールドを形成することが出来る。また、回路領域のトレンチの多重度は高耐圧キャパシタ部のトレンチの多重度よりも 1段高い多重度とすることで、破壊モードをキャパシタ部に限定するように絶縁協調を考慮している。このことで、規格以上の高電圧がかかった場合でも被害を限定してシステムを構築できる効果がある。

次に、第 22図は、第 20図の I— AFEを適用した DS Pモデムの実施例の回路図である。第 22図において 500は I一 AFE， 7 00は e X— DSPであり、モデムを電話回線と接続すると接続する端子を T I P, R I NGには、抵抗 701， 702と容量 703， 704とサージ保護素子 705とで構成する保護回路を経由して接続する。 706， 707は NMOSトランジスタで形成した SWでこれは受光素子（例えば太陽電池） 708に接続される。受光素子 708 は発光ダイオード 709の光を受けて 706， 707をオンオフしてこのスィッチの右側の回路に T I P, R I NGを通じて供給される電力を供給する。発光ダイオード 709はトランジスタ 710，抵抗 71 1, 71 2からなるスィッチ回路で発光を制御される。このスィツチの制御信号は POWER 〇Nである。ダイオード 71 3， 71 4， 715, 716はブリッジを構成して、 T I P, R I NGに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。柢抗 717， 71 8，容量 71 9，トランジスタ 720， 721 ,抵抗 722,NMOSトランジスタ 723からなる回路は直流閉結回路であり、 I一 AFE 500の制御出力端子 GPOがハイになると NMO Sトランジスタがオンして、抵抗 717と 718のバイアスに従ってダーリントントランジスタ回路 720， 721が動作して、帰還抵抗 722とバランスしたところのループ（閉結）電流を流す。抵抗 72 4， 18 Vツエナーダイオード 725からなる回路は 3端子レギュレータ 726および I -AFE 500に過大な電圧印加を阻止する保護回路である。容量 727は平滑キャパシタ、容量 728及び 740 は I—AFEの出力回路と信号結合用キャパシタである。

モデムで送信するときには、最初に POWER ON信号を発生して NMOSスィツチ 706， 707をオンして 3端子レギュレータ 7 26を回線と接続して AFEに電流を供給し、次に、 TXDから CONTRを通じてGPOをハィレベルにして NMOSスィツチ 72 3オンして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、モデムから I— AFE 500を容量 7 28、 440を通じてダイヤル信号を送出し、交換機が相手モデムを接続するのを待つ。接続された相手モデムは、通常のモデム信号を発生するので、以降お互いに AFEを通じてモデム通信を行う。容量 7 29，ツエナーダイオード 730， 73 1は一定電圧以下の着信信号に応答しなくする感度調整回路で、抵抗 732はダイオード 733 又は発光ダイオード 734の電流制限抵抗であり、ホトトランジスタ 735は抵抗 736を負荷として発光ダイオード 734に着信信号が流れたときに、発光光を検出してモデム 700に R I NG DETE CT信号として伝えるものである。モデムの受信時はこの信号がモデムに通知され、 POWER ON端子がこれに応答して NMOSスィツチ 706， 707及び 723をオンしてループ電流を流して電源を入れ、容量 728および 740を通じてモデム応答信号を返す。これ以降のモデム信号の送受信は、送信時とほぼ同じである。

以上、第 20図から第 22図で説明した本実施例によれば、以下のような特徴と効果が得られる。第 1の特徴は、 I一 AFEの絶縁カブラ配列から左側の個別部品の回路を含めてアナログ入出力側回路はすベて右側のデジタル入出力回路を絶縁していることが特徴である。従来は絶縁トランスを用いて絶縁してむしろ右側においた部分であり、本実施例の I一 AFEによってトランスを削除でき小型なモデム装置を構築することが出来る。また、第 2の特徵は I— AFEのアナログ入出力側の回路に局からの給電を受けて電源を供給していることであり、このためにアナ口グ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第 3の特徴は個別部品部のスィッチを POWER ONスィッチ 706， 70 7とループ電流スィツチ 723とに分けていることで、これによつて回線接続開始時にループ電流を流さずに AFEに電源を供給して例えば、発信者番号通知など、交 ,とモデムでの信号のやりとりに利用することが出来る。

AFE内の絶縁力ブラの挿入位置は第 20図とは変更してもよい。例えば、絶縁力プラを ADC, DACと、デシメータ，インターポレータとの間に配置する。この部分のデータ転送速度は 2 b i t/wX 2M s p sあるいは 6 b i t /wX 2M s p sと速いので絶縁カプラを並列にして用いており、このために、転送動作による遅延時間がほぼ無視できる。このために、例えばエコーキャンセラや終端を i n— DSPで処理する場合には第 20図の場合に比べて、処理性能の制約が少ないメリットがある。

なお、 NMOSスィッチ 706， 707のオンオフ制御回路として、チャージポンプ回路を用いてもよい。チャージポンプ回路は、複数の容量と、この容量に電荷を供給するドライバと、電荷供給を制御する複数のスィツチと力らなり、ドライバとスィツチによりある容量に電荷を供給し、次にスィッチを切り替えて他の容量に電荷を移す、という操作を高速で繰り返すことにより、他の容量に電圧を得る回路である。第 22図の回路にこのチャージポンプ回路を適用すれば、本発明による絶縁バリヤと、インバータドライバとスイッチングダイォードとを加えることによって、シリコン半導体素子のみでオンオフ制御回路を構成できる。従って、オンオフ制御回路を I—AFEと一緒に SO I基板に集積化できるので、モデム装置の部品点数をさらに少なくすることができる。

以上、絶縁力ブラへの AFEへの応用例を示したが、本実施例によれば、上記したように絶縁力プラは I—AFEあたり 8ないし 13個使用するにもかかわらず、チップレイァゥト上は AFE全体の 10% 以下と小面積に出来る効果がある。もちろん絶縁力ップラを並列数の倍数の高速度で動作させて使用することで、絶縁カツブラの使用数を減らすような構成をとつてもかまわなレ、。いずれにしても、絶縁トランスや、外付けの高耐圧キャパシタを用いる絶縁カップラを用いる場合に比較して、著しく小形化できる効果は変わらない。なお、この集積回路は大量生産に適しているために、経済化がはかれることも特長である。特に、最近の高速モデムはトランスに高性能を要求し、この為にコア材にパーマロイなどの高価な材料用いているために、安価な、珪素鋼板を用いる場合に比べて 2ないし 3倍も部品費用がかかっている。この意味で、本実施例を適用すれば、高速モデム分野では、小型化だけではなく、経済化にも大きく寄与する効果がある。なお、以上説明したように、本実施例によれば、極めて小型のオンチップ高耐圧キャパシタ、また、極めて小型のモノリシック絶縁カップラを実現でき、これを用いることで小型な AFEを実現でき、この AFEを用いることで小形、経済的なモデム装置を実現できる効果がある。

第 23図はデム装置と、ホスト（PC) とを組み合わせた通信システムの 1実施例の構成図である。第 23図（a) において、 810は例えば第 22図に記載されたディスクリート回路の部分で、保護素子、接続スィッチ、直流閉結回路、直流閉結スィッチ（DC loop) 、呼出信号検出回路等を含む DA A (Direct Access Arengment) 手段。 81 1は I一 AFEのような絶縁、フィルタ、 AD、 DA手段、 81 2は DS Pのような変調復調手段、 81 3は1^[?11、メモリ、ソフト等から成る伝送制御手段であり、これらでモデム部 800を構成している。また、 801は PCのような応用制御手段で、 WS、 PC、 PDA等の内部のホスト CPUや専用 DS P、または集合モデムの全体制御 CPUであり、ここでは PC基本部又はホストと呼ぶ。

なお、応用制御手段としては、上述したもののほかに、デジタル信号を扱う各種のデジタル機器や端末機器が有る。

第 23図（a) は、 DSP、 MPU、 P Cにより階層的に信号処理を分担するように構成した、いわば、従来型モデム構成に I一 AFE を用いた実施例であり、 I—AFEによって、従来は DAA内にあつた高価で形状が大きい絶縁トランスを削除し、ホトカブラ数を低減して、装置の小型化、経済化に貢献している。なお、モノリシック絶縁力ブラは A F E内に内蔵されたが、必要に応じて他の部分と組み合わせて構成することができる。また、 I— AFEと DSPとを一体ィ匕する集積化をしても良い。

第 23図（b) は I—AFEを用いたソフトモデム装置の 1実施例の構成図である。第 23図（b) において、第 23図（a) と同じ符号は同一名称であり、 822は変調復調手段 81 1と応用制御手段 8 03とを接続するインタフェース（IZF) 手段で約 0. 5Mby t eのバッファメモリとその他の制御論理回路を含む。この構成の特徴は、変調復調手段、伝送制御手段をホスト CPUにより一括処理することで、変調復調手段（DSP) 812、伝送制御手段（MPU) 8 13のハードを削減し、モデム装置の大幅な小型化、経済化を実現するものである。この構成の場合はモデム部分のハードが少なくなつた分、際立ってモノリシック絶縁力ブラによる小型化、経済化の効果が大きく見える。この構成でも、モノリシック絶縁力ブラは AFE以外と組み合わせても良い。 IZF手段は、 AD、 DA変換データを一時記憶するのが主たる機能であり、 I一 AFEと一体化して集積化すれば、一層モデム装置が小型になる。一方、 1/ 手段822は、応用制御手段 803と一体化しても良い。モデム部と PC部が一体となる、ノート PC、 PDA, 集合型モデム装置等では、元々、このモデム部という区分は稀薄であり、他の要請によって配置を決めて良い。以上のように、モデム装置及びモデムを用いた通信システムにおいても、 I一 A F E、つまり、モノリシック絶縁力プラを用いることにより絶縁トランスを削除し、ホトカブラ数を低減して小型化、経済化が図れることが明らかである。

なお、モデム部と P C部の境界は標準化という点では、 P C I規格のような並列バス、 I E E E 1 3 9 4、 U S Bのようなシリアルバスがあり、これらに適合する構成をとるのが本発明の適用を広げるに有効であり、小型化、経済化の効果がある。

第 2 4図は、さらに他の実施例のシステム構成図である。第 2 4図において、 8 5 0はコントローラ、 8 6 0〜8 6 2は絶縁力プラ、 8 5 1はトランシーバ、 8 5 2は電源レギユレータで、これらによって 1つのステーション 8 4 0を構成している。 8 4 1は内部を開示していないが他のステーションであり、図示していないが、更に他の複数のステーションを想定しており、これらのステーションは、信号バス 8 7 1と電源バス 8 7 2と図示していない制御信号バスと、電源 8 8 0とを含むネットワークバス 8 7 0に各々並列に接続している。これらのステーションは、コントローラ及び応用回路（コントローラ側回路部分） 8 5 0と、トランシーバ 8 5 1、電源レギユレータ 8 5 2 (ネットワーク側回路部分）は、絶縁力ブラ 8 6 0〜 8 6 2によつて絶縁分離しており、ネットワーク側回路部分は電源バス 8 7 2より電源を供給するように、トランシーバ 8 5 1は、絶縁力ブラ 8 6 0 〜8 6 2を通じてコントローラ及び応用回路 8 5 0と信号バス 8 7 1 とを接続している。なお、絶縁力ブラはコントローラ及び応用回路 8 5 0とトランシーバ 8 5 1を接続して、トランシーバ 8 5 1のスタンバイ動作を制御する。あるステーション 8 4 0と他のステーションとの間で通信を実行するには、起動するステーションからトランシーバのスタンバイを解除し、受信信号 Rを監視することで、信号バス 8 7 1の空きを知り、他のステシヨン宛の送信信号 Tを送信する。他のステーションは、時々トランシーバのスタンバイを解除して、受信信号 R監視したり、図示せぬネットワークバスの制御信号バスの状態を監視したりして、自分のステーション宛の信号であるかどうかを知り、そうであれば引き続いて信号を受信するというように制御する。なお、これらの制御シーケンスは 1例であり変形は可能である。これらネットワークに接続する機器に共通して云えることは、ネットワークとステーションの絶縁分離である。つまり、モデム同様にネットヮークと端末とは他に異常な事態で異常電圧が発生しても、これを拡散させないようにすることが不可欠であり、従来は高価なトランスゃホト力ブラがこの絶縁手段として使われていた。このために小型化、経済化の問題があった。

本実施例のように、モノリシック絶縁力ブラを適用することで、システムとして小型化、経済化が図れるばかりでなく、コントローラ回路、トランシーバ回路等と適宜組み合わせて I C化することにより、回路としても小型化、経済化が図れる利点がある。

以上、実施例で説明したように、本発明によれば、モデム装置だけでなく、ネットワーク装置の小型化、経済化が実現できるメリットがある。

なお、これらの例では、ネットワークから電源供給がある事例について説明したが、応用回路側から絶縁して電源供給すれば他の通信システム及び装置にも適用できる。この場合、経済化の効果は幾分低下するが、小型化の利点と合わせて有効な場合がある。

第 2 5図は、絶縁体が一筆書きではなく、第 1 5図（c ) のように T字或いは Y字形の接続を許す場合の、第 1 6図に対応した絶縁カブラのレイァゥト図である。第 2 5図において、 2 0 1から 2 0 7は第 1 6図と同一名称である。絶縁帯 2 0 6，は丸で囲んだ 6個所の部分で Y字形の接続部分があり、これによつて、一つの入力回路領域と二つの絶縁バリヤと一つの出力回路領域とを各々絶縁分離している。このように絶縁体 2 0 6 'を配置することで、第 1 6図にあつたような、入力回路と絶縁バリヤの配線や、絶縁バリヤと出力回路間の配線をする際に、高レ、絶縁を考慮する必要があつた領域間の領域や絶縁バリャの中間電極領域との間の絶縁を考慮する必要がなくなる効果がある o

第 2 6図は本発明の実施例であるディジタル絶縁力ブラのプロック図である。

まず、 1次側回路領域と、絶縁バリヤと、 2次側回路領域とは、同一半導体基板上で絶縁分離されている。 P 1 s— i n及び、 P 1 s _ o u tはそれぞれ、絶縁力ブラの入力パルス信号、及び、出力パルス信号である。 9 0 1は入力パルス信号 P 1 s— i nを元に相補のパルス信号を発生する差動增幅回路である。 9 0 2は差動増幅回路 9 0 1 により駆動された相補パルス信号を高い絶縁耐圧をもって、 2次側に結合する容量性の絶縁バリァである。 9 0 3は絶縁バリァ 9 0 2により 1次側から結合された信号を微分する微分回路である。 9 0 4は微分回路 9 0 3により微分された信号対を入力して、微分信号対の各々のエツヂを検出して増幅する遷移検出回路である。 9 0 5は遷移検出回路 4の出力信号を用いて入力パルス信号 P 1 s _ i nを再生（復調 ) して出力パルス信号 P 1 s _ o u tを出力するパルス再生（復調）手段である。

本実施例では絶縁バリア 2を含む全ての回路をモノリシック I C内に構成すると共に、 1次側回路領域と絶縁バリヤと 2次側回路領域とを絶縁分離して同一半導体基板上に形成することによりディジタル絶縁力ブラの小型化を実現できる。また、本実施例では、 1次側から 2 次側への信号転送をディジタノレ信号で行っているためディジタル絶縁力ブラであるが、本実施例の入力部および出力部にそれぞれ、 AD変換回路および D A変換回路を設けることにより、容易にアナ口グ絶縁力ブラを実現することもできる。

第 27図は本発明の実施例であるディジタル絶縁力ブラの具体的な回路図である

。また、第 28図は第 27図の回路の動作波形を示す図である。第 2 7図及び第 28図を用いて本発明によるディジタル絶縁力ブラの具体的な実施例である回路の動作を説明する。

第 27図において、 910は入力パルス信号 P 1 s— i nを入力して相補のパルス信号対 P 1 s—1を出力する差動増幅回路である。初段は CMOSの差動アンプで構成され、基準電圧 Vr e f と入力パルス信号 P 1 s_i nとの比較結果を相補信号で出力する。次段（駆動段）のドライバは CMOSインバータで構成され、これにより、ほぼ電源電圧に等しい振幅を有する相補のパルス信号対（差動増幅回路出力） P i s— 1を出力する。 920は 1次側と 2次側との絶縁耐圧を有する容量性の絶縁バリヤである。 1次側及び 2次側の各々の端子はそれぞれ、高電位電源（ VDD 1又は、 VDD2)との間、また、低電位電源（VS S 1又は、 VS S 2)との間とに逆方向接続のダイォードを設け、ノイズ等によるサージを吸収する手段としている。絶縁バリャそのものも、前述するように、同一半導体集積装置内に形成した高耐圧の容量（キャパシタ）を用いて構成する。 930は、 1次側からの容量性結合により 2次側の端子に微分波形を出力するために設けた微分手段を成す負荷抵抗である。負荷抵抗は高電位電源 VDD 2と 2次側の端子間を短絡するように設けている。このため、 2次側の端子は定常的には高電位電源 VDD 2の電位に固定され、 1次側の端子の "H i" レベルから "Lo" レベルに遷移した時に、 "Lo" レべル側ヘスパイク状の微分波形を発生する。 940は、微分信号対 P 1 s— 3を入力して、入力パルス信号 P 1 s— i nの立ち上がりエツヂと立ち下がりエツヂの各々を検出してワンショットパルス P 1 s— 4 を発生する遷移検出回路である。入力段は、微分信号対 P 1 s— 3を互いに逆接続して入力信号とする、対の CMOS差動アンプを用いる。対の CMOS差動アンプは、各々、シングルエンドの信号を出力する。 CMOS差動アンプの入力信号は定常的に同レベルとなるため、負荷は PMO Sのカレントミラーで構成した。

CMOS差動アンプは微分信号対 P 1 s— 3に電位差が生じた（入力パルス信号 P 1 s— i nが遷移した）時にのみ、その電位差に対する差動出力（個々の CMOS差動アンプはシングルエンド出力） P I s— 40を出力する。よって、対の CMOS差動アンプの出力 P 1 s__40は定常的には同一のレベルとなる。このため、次段の PMOS入力のレベル変換回路の出力は入力信号が同一レベルの時に中間レベル（次段のゲートの論理しきい値付近のレベル）を出力しないように設計する必要がある。例えば、本実施例の場合、次段のフリップフロップからなるパルス再生（復調）回路は CMOSの N ANDゲートで受けるため、 P I s— 40が同一レベルの時は "H i " レベルを出力するようにレベル変換回路の MOSのゲート幅等を設計する。よって、レべル変換回路は、入力側の PMOS 1のゲート幅 Wp 1と NMOS 1のゲート幅 Wn 1との比と、出力側の PMOS 2のゲート幅 Wp 2と N MOS 2のゲート幅 Wn 2との比は同じにならないようにする。遷移検出回路 940の出力は定常的には双方とも "H i " レベルであり、入力パルス信号 P 1 s_i nの遷移に対応して、立ち上がり時に一方に、また、立ち下がり時に他方に "し o" レベルのワンショットパルスを発生する。 9 50は遷移検出回路の出力信号 P 1 s— 4により、入力パルス信号 P 1 s i nを 2次側に再生して出力パルス P 1 s— o n tを出力するフリップフ口ップで構成されたパルス再生回路である。本実施例は 2組の CMOS— NANDゲートで構成されるフリッププロップと、 1組の CMOSインバータのドライバとでパルス再生回路を構成した例である。必要によりフリップフ口ップをリセットするための手段を盛り込むこともできる。

本実施例の絶縁力ブラでは 2次側の端子が負荷抵抗を介して高電位電源 VDD 2に短絡されているため、 1次側の立ち下がり動作が重要になってくる。このため、差動増幅回路 9 1 0の出力段 CMOSインバータは、例えば、 CMOSインバータのように論理しきい値 VLT を、（VDD— VS S) ノ 2より低く設定すると、立ち下がりの遷移時間が短くなりタイミングのバラツキを抑えることができる。本実施例の説明に当たっては回路の遅延時間に関して特に触れていないが、動作の説明に係わる入力パルス信号のパルス幅などに比して回路の遅延時間が十分小さ/、場合であり、回路の遅延時間はあるものの特に考慮しない。

本実施例によれば、回路の構成要素を全て同一の半導体集積回路装置内に構成するため小型化，低価格化，高信頼化が図れる。また、本実施例では絶縁バリヤ前後の回路を差動回路で構成しているためコモンモードノィズの耐性を図ることができ、 S /Nを向上することができる。また、絶縁バリヤ後段の回路を対の差動アンプで構成することにより、 CMRRに優れた増幅回路を実現できる。ここで CMRRとは Co讓 on Mode Rejection Rateの略称であり、いわゆる同相信号除去比のことである。更に回路を単純な CMOSゲートで構成しているため、 5 以下（1. 8 程度まで）の低電圧化にも十分対応できると共に、消費電力を抑える効果もある。

SO Iゥエーハの基板は、本来接地して使用するのが一般的であるが、基板を浮動電位とすることで、入力回路と出力回路間には二重に埋め込み絶縁層が入り、より高い耐圧とすることができる。しかし、一方で、以下のような問題がある。

第 29図は、複数の絶縁力ブラを同一の SO I半導体基板上に搭載した場合に、基板を浮動電位とした場合に問題となる場合のある絶縁力ブラ間のクロストークの影響を軽減する手段を示す。

第 29図において、 ① I N 1と② I N 1は絶縁カプラ 961および 962の信号入力端子を、 ① OUT 2と② OUT 2はアイソレータ 9 61と 962の信号出力端子を示す。端子 POWER 1と POWER 2はそれぞれ絶縁力ブラの一次回路および 2次回路へ供給する電源端子であり、それぞれ容量 963および 964によって S O Iゥエーハの基板 965に接続している。なお、容量 966と 967は絶縁力プラ 961および 962の基板 965との間に存在する浮遊容量であり、大部分は絶縁バリヤと基板との間の結合容量である。このような構成においては、第一の絶縁力ブラ 961が動作すると容量 966を通じて基板に漏れた信号成分が生じ、これが容量 967や図示せぬ 2 次回路と基板の結合容量によつて第二の絶縁力ブラの動作に影響を与える心配があるが、この場合に容量 963および 964を接続したためにを基板に生じた雑音はこれらの容量を通じて低いインピーダンスの電源に吸収される。これらの絶縁力ブラが逆の場合にも同じである。容量ィ直は 966， 967が l pF、 963， 964は l O O pFなレヽし 1000 pFにすると効果が著しい。なお、この実施例では、容量 963， 964は半導体とは別個の部品として説明したが、 I— A FEなどのように、絶縁力ブラ以外の回路面積が大きくて、結果的に一次回路及び二次回路と基板に対するそれぞれの結合用量が大きい場合には容量の付加は不要である。このように、複数の絶縁力ブラが異なる方向を向いている場合にも同様の作用効果が得られる。

以上説明したように、本実施例によれば、基板が浮動電位のときに、一次回路及び二次回路と基板との間の結合容量を大きくとるか半導体の外で基板と電源との間に大きな容量を接続することによってクロストークの影響を軽減することができる効果がある。

なお、基板を浮動電位にしたときに最も高！/、耐圧性能が出せるのは、基板と入力回路の間の結合容量と、基板と出力側回路との結合容量とが、等しい値のときである。しかし何らかの条件で、この容量のバランスが取れない場合には、上記した外付け容量によって、クロストーク対策をかねて兼用することができる。なお、この容量としてサージ吸収素子を用いる事も可能であり、この場合、上記した効果のほかにサージ抑圧の効果が得られる。産業上の利用可能性

本発明によれば、小型で高性能な絶縁力ブラ及びモデムィンターフェイス回路、及び小型で経済的なモデム装置を実現できる効果がある

Claims

請求の範囲

1 . 応用制御手段と回線との間において信号を変調及び復調するモデム装置において、

応用制御手段と回線とを容量性絶縁バリャによつて分離する絶縁力ブラを備え、

少なくとも容量性絶縁バリヤが S O I基板に形成されることを特徴とするモデム装置。

2 . 請求項 1のモデム装置において、回線と接続され回線との間で信号を入出力する回線側回路と、入出力信号を変調または復調する D S

Pと、回線側回路と D S Pとの間のアナログ ·デジタルインターフエースと、を備えることを特徴とするモデム装置。

3 . 請求項 2のモデム装置において、絶縁力ブラは、回線側回路とァナログ ·デジタルインターフェースとの間に接続され、回線側回路及び絶縁力ブラが S O I基板に集積されることを特徴とするモデム装置

4 . 請求項 2のモデム装置において、絶縁カプラは、アナログ 'デジタルインターフェースと D S Pとの間に接続され、回線側回路，アナ口グ ·デジタルィンターフェース及び絶縁力ブラが S〇 I基板に集積されることを特徴とするモデム装置。，

5 . 請求項 2のモデム装置において、容量性絶縁バリヤを使用したチヤージポンプ回路によって CMO Sスィツチを駆動して、回線側回路を制御することを特徴とするモデム装置。

6 . 請求項 2のモデム装置において、直流閉結制御信号をオンすることによつて着信検出信号パスを制御することを特徴とするモデム装置

7 . 請求項 2のモデム装置において、制御信号と D A変換、内部状態信号と AD信号とをマルチプレタスすることを特徴とするモデム装置 o

8 . 請求項 8のモデム装置において、音声帯域信号を圧縮することを特徴とするモデム装置。

9 . 請求項 2のモデム装置において、回線側回路，アナログ ·デジタルインターフェース及び絶縁力ブラの動作タイミングを D S Pの動作クロックと同期させることを特徴とするモデム装置。

10. 請求項 2のモデム装置において、制御信号を誤り訂正符号化してから絶縁力ブラを通じて信号伝送することを特徴とするモデム装置。

11. 応用制御手段と回線との間において信号を変調及び復調するモデム装置において、

回線と接続され回線との間で信号を入出力する回線側回路と、入出力信号を変調または復調する D S Pと、回線側回路と D S Pとの間のアナログ ·デジタルインターフェースと、応用制御手段と回線とを分離する絶縁力ブラと、を備え、

回線側回路，アナログ ·デジタルインターフェース及び絶縁力ブラの動作タイミングを D S Pの動作クロックと同期させることを特徴とするモデム装置。

12. 請求項 1 0のモデム装置において、モデム信号受信用絶縁カプラの搬送波クロックを直流閉結制御信号パス用クロックから再生して用いることを特徴とするモデム装置。

13. 応用制御手段と回線との間において信号を変調及び復調するモデム装置において、

回線と接続され回線との間で信号を入出力する回線側回路と、入出力信号を変調または復調する D S Pと、回線側回路と D S Pとの間のアナログ ·デジタルインターフェースと、応用制御手段と回線とを分離する絶縁力ブラと、を備え、制御信号を誤り訂正符号化してから絶縁力ブラを通じて信号伝送することを特徴とするモデム装置。

14. 応用制御手段と、応用制御手段と回線との間において信号を変調及び復調するモデム装置と、を備えるシステムにおいて、

モデム装置が、応用制御手段と回線とを容量性絶縁バリヤによって分離する絶縁力ブラを備え、少なくとも容量性絶縁バリヤが S O I基板に形成されることを特徴とするシステム。

15. 応用制御手段と回線との間において信号を変調及び復調するモデム装置に用いられる集積回路において、回線と接続され回線との間で信号を入出力する回線側回路と、回線側回路に接続され、回線と応用制御手段との間を絶縁分離する容量性絶縁バリャとを同じ S O I基板に形成したことを特徴とする集積回路。

16. 応用制御手段と回線との間において信号を変調及び復調するモデム装置に用いられる集積回路において、アナログ ·デジタルインターフェースと、アナログ ·デジタルインターフェースに接続され、回線と応用制御手段との間を絶縁分離する容量性絶縁バリャとを同じ S〇 I基板に形成したことを特徴とする集積回路。

17. S O I基板に、埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって絶縁帯を形成し、該絶縁帯で S O I基板のシリコン領域を囲み容量を形成したことを特徴とする容量性絶縁バリャ。

18. 請求項 1 7の容量性絶縁バリヤにおいて、多重の絶縁帯によって直列容量を形成することを特徴とする容量性絶縁バリャ。

19. 請求項 1 7の容量性絶縁バリャにおいて、 S O I基板の表面に、多層の配線層間膜を形成することを特徴とする容量性絶縁バリャ。

20. 同一の S O Iゥェ一ハに、埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって絶縁帯を形成し、該絶縁帯で S O Iゥエーハ上のシリコン領域を囲み容量を形成した容量性絶縁バリャと、入力回路と、出力回路と、を形成し、これらを絶縁帯で囲んで各領域となして領域相互間を絶縁し、入力回路と絶縁バリャの一方の電極間及び容量性絶縁バリャの他方の電極間と出力回路とを配線することを特徴とする絶縁力ブラ。

21. 請求項 2 0の絶縁力ブラにおいて、 S O I基板上に、入力回路の領域と出力回路の領域とを絶縁バリャを挟んで配置することを特徴とする絶縁力ブラ。

22. 請求項 2 0の絶縁力ブラにおいて、絶縁力プラを形成した領域を絶縁帯で囲んだことを特徴とする絶縁力ブラ。

23. 請求項 2 0の絶縁力ブラにおいて、回路領域の内部を、絶縁帯によって、電源に直接接続する回路領域及び接地端子に直接接続する領域とに分離したことを特徴とする絶縁力ブラ。

24. 請求項 2 0の絶縁力ブラにおいて、複数の容量性絶縁バリゃを備え、複数の絶縁バリヤ間の中間領域を接地することを特徴とする絶縁力ブラ。

25. 請求項 2 0の絶縁力ブラにおいて、チップ上の最外周に多重の絶縁トレンチを配置したことを特徴とする絶縁力ブラ。

26. 請求項 2 0の絶縁力ブラにおいて、絶縁バリヤと入力回路及び出力回路との間に非線型素子を有する保護回路を配置したことを特徴とする絶縁力ブラ。

27. 請求項 2 0の絶縁力ブラにおいて、入力回路または出力回路を C MO S回路とし、該 CMO S回路の領域を、絶縁帯によって P MO S 領域及び NMO S領域に分離したことを特徴とする絶縁力ブラ。

28. 請求項 2 0の絶縁力ブラにおいて、入力回路領域，出力回路領域及び容量性絶縁バリヤが絶縁帯で囲まれ、回路領域の絶縁帯の多重度を容量性絶縁バリャの絶縁帯の多重度よりも少なくとも 1段高い多重度とすることを特徴とする絶縁力ブラ。

29. 入力回路と、出力回路と、入力回路と出力回路とを絶縁分離する容量性絶縁バリヤを有し、少なくとも容量性絶縁バリャが S O I基板に形成されることを特徴とする絶縁力ブラ。

30. 少なくとも、入力回路と、出力回路と、入力回路と出力回路とを絶縁分離する容量性絶縁バリャが同一半導体基板に集積化され、容量性絶縁バリヤの出力信号を検出する検出回路の前に前置増幅器を配置したことを特徴とする絶緣カブラ。

31. 同一の S O Iゥエーハに、埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって絶縁帯を形成し、該絶縁帯で S O Iゥエーハ上のシリコン領域を囲み容量を形成した容量性絶縁バリャと、入力回路と、出力回路と、を形成し、容量性絶縁バリヤの領域と、入力回路の領域と、出力回路の領域とを絶縁分離する絶縁帯が、

T字或いは Y字形の接続箇所を有することを特徴とする絶縁力ブラ。

32. 互いに絶縁分離された 1次側である第 1の回路領域と、 2次側である第 2の回路領域とが、同一の半導体基板上に形成され、第 1の回路領域にあって、ディジタル信号である第 1のパルス信号を入力して相補信号である第 2のパルス信号対を出力する差動増幅回路と、前記半導体基板上にあって、第 2のパルス信号対を、電気的に分離した 1次側から 2次側へ結合するキャパシタ対からなる絶縁分離手段と、第 2の回路領域にあって、 1次側からの結合により、第 2のパルス信号対の遷移タイミングに対応した微分波形を有する第 3のパルス信号対を発生する対の微分手段と、第 2の回路領域にあって、第 3のパルス信号対を入力信号とし、前記微分手段により得られた微分信号対のエツヂのタイミングから、ディジタル信号である前記第 1のパルス信号を再生するパルス復調手段とを有することを特徴とする絶縁力ブラ

33. 請求項 3 2の絶縁力ブラにおいて、微分手段が絶縁分離手段の 2 次側の端子と 2次側の高電位電源との間に設けた抵抗素子で構成され、定常レベルが高電位電源レベルであることを特徴とする絶縁力ブラ o

34. 請求項 3 3の絶縁カプラにおいて、第 1のパルス信号を入力して相補信号である第 2のパルス信号対を出力する第 1の差動増幅回路の出力段の論理しきい値が、前記出力段の電源電圧の 2分の 1より低いレベルであることを特徴とする絶縁力プラ。

35. 請求項 3 2の絶縁力ブラにおいて、前記差動増幅回路及び前記パルス復調手段が CMO Sで構成されていることを特徴とする絶縁力プラ。

36. 請求項 3 2において、前記パルス復調手段の初段が対の差動回路で構成されていることを特徴とする絶縁力ブラ。

37. S O Iウェハーに、埋め込み絶縁層に達する溝を絶縁物で充填した帯状の領域を誘電体とした容量領域と、容量駆動回路を含む入力回路領域と、容量経由信号検出回路を含む出力回路領域とを備え、 S O Iウェハーの基板電位を浮動電位とすることを特徴とする絶縁力プラ

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38. S〇 Iウェハー上に、埋め込み絶縁層に達する溝を絶縁物で充填した帯状の領域を誘電体とした容量領域と、容量駆動回路を含む入力回路領域と、容量経由信号検出回路を含む出力回路領域とを備え、 S O Iウェハーの基板電位を浮動電位とし、外付けコンデンサを基板と電源あるいは接地との間に接続することを特徴とするモノリシック絶縁力ブラ。

39. アナログ 'デジタルインターフェースである A F E (Analog

Front End) 回路と、 A F E回路のアナログ入出力回路とデジタル入出力回路との間を絶縁分離する容量性絶縁バリャを有する絶縁力ブラと、を同一の SO I基板上に形成することを特徴とする AFE集積回路。

40. 請求項 39の AFE集積回路において、 AFE回路の AD変換回路及び D A変換回路がオーバーサンプル方式であり、絶縁力ブラを、オーバーサンプル AD回路と AD用デジタル信号処理回路との間，及びオーバーサンプル D A回路と D A用デジタル信号処理回路との間に挿入したことを特徴とする A FE集積回路。

41. 請求項 39の AFE集積回路において、アナログ入出力側回路とデジタル入出力側回路との間にタイミング同期用の絶縁力ブラを配置したことを特徴とする A F E集積回路。

42. 請求項 40の AFE集積回路において、モデム信号処理の結果生じた ADCのサンプルタイミングの遅れ進みを、オーバーサンプルタィミングク口ック周波数の微小変化として AF E回路に伝え、 AF E 回路ではこれに内部クロックを PLL (Phase Locked Loop) 同期して内部タイミングを作成することを特徴とする AFE集積回路。

43. アナログ 'デジタルインターフェースである AFE (Analog Front End) 回路と、 A F E回路のアナログ入出力回路とデジタル入出力回路との間を絶縁分離する容量性絶縁バリャを有する絶縁力ブラと、を備え、アナログ入出力回路側及びデジタル入出力回路側にそれぞれ置いた一組のレジスタと絶縁力ブラとを制御レジスタ手段とすることを特徴とする A FE集積回路。

44. アナログ ·デジタルインターフェースである AFE (Analog Fro nt End) 回路と、 AFE回路のアナログ入出力回路とデジタル入出力回路との間を絶縁分離する容量性絶縁バリャを有する絶縁力ブラと、を備え、アナログ入出力回路側及びデジタル入出力回路側にそれぞれ置いた一組のレジスタとモノリシック絶縁力ブラとを汎用入出力手段とすることを特徴とする AFE集積回路。

45. D A A手段， A F E (Analog Front End) 手段，変調復調手段，伝送制御手段，及び回線と応用制御手段との間の絶縁手段から成り、絶縁手段を容量性絶縁バリヤを備える絶縁力ブラとすることを特徴とするモデム装置。

46. D AA手段， A F E (Analog Front End) 手段，インダーフエイス手段及び、回線と応用制御手段との間の絶縁手段から成り、絶縁手段を容量性絶縁バリャを備える絶縁力ブラとすることを特徴とするモテム装置。

47. 請求項 4 5あるいは請求項 4 6のモデム装置において、 A F E手段に変調復調手段を内蔵したことを特徴とするモデム装置。

48. 請求項 4 5あるいは請求項 4 6のモデム装置において、 A F E手段に複数の絶縁力ブラ及び変調復調手段を内蔵したことを特徴とするモデム装置。

49. 請求項 4 5あるいは請求項 4 6のモデム装置において、モデム部と応用制御手段との間をシリアルバス接続する手段として、モデム部と応用制御手段の双方にシリアルバス接続ハード及びシリアルバス伝送ソフトから成るインターフェイス手段を用いることを特徴とするモデム装置。

50. 請求項 4 5あるいは請求項 4 6のモデム装置と、モデム装置に接続される応用制御手段と、からなるシステム。

51. 少なくとも、ネットワークコントロール及び応用回路手段，トランシ一バ手段，ネットワークコントロール手段及び応用回路手段とトランシーバ手段との間の絶縁手段，及び電源レギユレータ手段と、を含む複数のステーションと、各ステーションの間を接続するネットヮーク手段から成り、絶縁手段が容量性絶縁バリヤを有する絶縁力ブラであることを特徴とする通信装置。

52. 請求項 5 1の通信装置において、絶縁力ブラと、ネットワークコントロール及び応用回路手段あるいはトランシーバ手段と、あるいはこれら両方と、を 1つの半導体チップに集積化したことを特徴とする