JPH0223664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0223664A JPH0223664A JP17412988A JP17412988A JPH0223664A JP H0223664 A JPH0223664 A JP H0223664A JP 17412988 A JP17412988 A JP 17412988A JP 17412988 A JP17412988 A JP 17412988A JP H0223664 A JPH0223664 A JP H0223664A
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- Japan
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- trench
- semiconductor device
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- ion implantation
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- Pending
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はトレンチ構造ＭＯ８ＬＳＩのＳＯ工槽構造化為
の製造方法に関する。
の製造方法に関する。
［従来の技術］
従来、ＭＯＳ ＬＳＩのＳＯ工槽構造化してはＳｉ基
板表面、平面への酸素イオン打込みによる［発明が解決
しようとする課題］ しかし、上記従来技術によると、最近のＭＯ８ＬＳＩの
トレンチ・ゲート化あるいはトレンチ・キャパシタ化に
よる高集積化には、薄いＳ１膜内にはトレンチ・ゲート
やトレンチ・キャパシタを製作することが全く出来ない
と云う課題があった本発明はかかる従来技術の課題をな
くシ、トレンチ・ゲートやトレンチ・キャパシタを用い
たＭＯＳ ＬＳＩのＳＯ工化を可能とする新しい製造
方法を提供する事を目的とする。
板表面、平面への酸素イオン打込みによる［発明が解決
しようとする課題］ しかし、上記従来技術によると、最近のＭＯ８ＬＳＩの
トレンチ・ゲート化あるいはトレンチ・キャパシタ化に
よる高集積化には、薄いＳ１膜内にはトレンチ・ゲート
やトレンチ・キャパシタを製作することが全く出来ない
と云う課題があった本発明はかかる従来技術の課題をな
くシ、トレンチ・ゲートやトレンチ・キャパシタを用い
たＭＯＳ ＬＳＩのＳＯ工化を可能とする新しい製造
方法を提供する事を目的とする。
［課題を解決するための手段］
上記課題を解決するために、本発明は半導体装置の製造
方法に関し、Ｓｉ基板表面からはトレンチが形成され、
該トレンチの側壁に酸素イオンあるいは窒素イオンのい
ずれかあるいは双方をイオン打込みし、いわゆるＳＯ工
溝構造なす手段をとる。
方法に関し、Ｓｉ基板表面からはトレンチが形成され、
該トレンチの側壁に酸素イオンあるいは窒素イオンのい
ずれかあるいは双方をイオン打込みし、いわゆるＳＯ工
溝構造なす手段をとる。
［実施例コ
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すトレンチ構造へのＳＯ
工槽構造適用示す要部の断面図である。
工槽構造適用示す要部の断面図である。
すなわち、３１基板１の表面から、ホト・リソグラフィ
ーとドライ・エツチングによりトレンチ部２を形成し、
酸素イオン打込みを例えば２００ＫｅＶで１０１８／、
ｉ 程度打込み角度を変えて行なう事により０．５μ
ｍ厚さ程度のイオン打込み層３と、［１１μｍ厚さ程度
のＳ１膜４を少くともトレンチ部２内に形成し、前記イ
オン打込み層５はアニール処理により酸化膜層となし、
ＳＯ工溝構造少くともトレンチ内に形成する事ができる
。
ーとドライ・エツチングによりトレンチ部２を形成し、
酸素イオン打込みを例えば２００ＫｅＶで１０１８／、
ｉ 程度打込み角度を変えて行なう事により０．５μ
ｍ厚さ程度のイオン打込み層３と、［１１μｍ厚さ程度
のＳ１膜４を少くともトレンチ部２内に形成し、前記イ
オン打込み層５はアニール処理により酸化膜層となし、
ＳＯ工溝構造少くともトレンチ内に形成する事ができる
。
もし、トレンチ部２外の表面、平面に予じめ酸化膜を形
成して置くと、イオン打込み層６０表面を酸化膜内に閉
じ込める事ができると共に、本例の如き場合にはＳ１膜
４のトレンチ部２外の部分のみ後程酸化処理して平面部
は酸化膜のみとなりトレンチ内のみＳＯ工溝構造なす事
ができる。
成して置くと、イオン打込み層６０表面を酸化膜内に閉
じ込める事ができると共に、本例の如き場合にはＳ１膜
４のトレンチ部２外の部分のみ後程酸化処理して平面部
は酸化膜のみとなりトレンチ内のみＳＯ工溝構造なす事
ができる。
この様にして形成されたトレンチＳｏ工構造はトレンチ
・ゲー）ＭＯＳ ＦＥＴのゲート部や、トレンチ・キ
ャパシタのキャパシタ部として用いる事が出来、とりわ
けトレンチ・キャパシタをダイナミックＲＡＭの製作の
場合の如く、２個並べて形成する場合にトレンチ・キャ
パシタ間の結晶欠陥によって誘起されるリーク電流によ
る情報消えの現象を、イオン打込み層６の絶縁膜化によ
る素子間分離が完全に行なうことによるリーク電流防止
効果による情報消え現象の、防止を計ることができる。
・ゲー）ＭＯＳ ＦＥＴのゲート部や、トレンチ・キ
ャパシタのキャパシタ部として用いる事が出来、とりわ
けトレンチ・キャパシタをダイナミックＲＡＭの製作の
場合の如く、２個並べて形成する場合にトレンチ・キャ
パシタ間の結晶欠陥によって誘起されるリーク電流によ
る情報消えの現象を、イオン打込み層６の絶縁膜化によ
る素子間分離が完全に行なうことによるリーク電流防止
効果による情報消え現象の、防止を計ることができる。
［発明の効果］
本発明により、トレンチ構造ＭＯ８ＬＳＩのＳＯ工溝構
造化計ることができ、ＭＯＳ ＬＳＩの高集積化、高
性能化を計ることができる効果がある。
造化計ることができ、ＭＯＳ ＬＳＩの高集積化、高
性能化を計ることができる効果がある。
第１図は本発明の一実施例を示すトレンチ構造のＳＯＩ
化を示す要部の断面図である。 １・・・・・・・・・Ｓ１基板 ２・・・・・・・・・トレンチ部 ３・・・・・・・・・イオン打込み層 ４・・・・・・・・・＄１膜 ２トレン牛壱Ｐ 以上
化を示す要部の断面図である。 １・・・・・・・・・Ｓ１基板 ２・・・・・・・・・トレンチ部 ３・・・・・・・・・イオン打込み層 ４・・・・・・・・・＄１膜 ２トレン牛壱Ｐ 以上
Claims (1)
- Ｓｉ基板表面からはトレンチが形成され、該トレンチの
側壁に酸素イオンあるいは窒素イオンのいずれかあるい
は双方をイオン打込みし、いわゆるＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造となす事を特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17412988A JPH0223664A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17412988A JPH0223664A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223664A true JPH0223664A (ja) | 1990-01-25 |
Family
ID=15973164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17412988A Pending JPH0223664A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623381A (ja) * | 1992-02-07 | 1994-02-01 | Ebara Infilco Co Ltd | 好気性生物濾床式処理方法および装置 |
| WO1998044687A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem |
| US5943589A (en) * | 1997-01-30 | 1999-08-24 | Nec Corporation | Method of fabricating semiconductor device with a trench isolation |
-
1988
- 1988-07-12 JP JP17412988A patent/JPH0223664A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623381A (ja) * | 1992-02-07 | 1994-02-01 | Ebara Infilco Co Ltd | 好気性生物濾床式処理方法および装置 |
| US5943589A (en) * | 1997-01-30 | 1999-08-24 | Nec Corporation | Method of fabricating semiconductor device with a trench isolation |
| WO1998044687A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem |
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