WO2000001005A1 - Method for forming monocrystalline silicon layer, method for manufacturing semiconductor device, and semiconductor device - Google Patents

Method for forming monocrystalline silicon layer, method for manufacturing semiconductor device, and semiconductor device Download PDF

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    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Definitions

  • the present invention relates to a method of forming a single-crystal silicon layer, a method of manufacturing a semiconductor device, and a semiconductor device, and more particularly to an insulating gate type using a single-crystal silicon layer epitaxially grown on an insulating substrate for an active region.
  • the present invention relates to a method suitable for manufacturing a semiconductor device such as a field effect transistor, and the semiconductor device. Background art
  • a silicon epitaxy growth layer is formed by cooling from indium. Silicon solution or indium gallium. Silicon solution heated to 90 to 93 ° C.
  • MATERIALS LETTERS. Vol. 9. No. 2 and 3 Soo Hong Lee, "Very-low-temperature liquid-phase epaxial growth of silicon”. Jan., 1990) ppo 3-56.
  • a step is formed on a quartz substrate, a polycrystalline silicon layer is formed thereon, and then this is heated to 140 ° C. or more by a laser beam or a strip heater.
  • the heated polycrystalline silicon layer forms an epitaxial growth layer using the steps formed on the quartz substrate as nuclei (Ref. 6, Shizuhiro Furukawa, "Grafoepitaxy", IEICE, Vol. 66, No. 5, pp486-489. (1983. May).
  • Reference 7 Geis, Mf., Et al .: "Crystal lographic orientation of silicon on an amorphous substrate using an artificial-relief grating and Laser crystallization ", Appl. Phys. Letter, 35, 1, p71-74 (July 1979).
  • the epitaxy growth temperature is set to 800 ° C, especially 70 ° C. There was a problem that the temperature could not be significantly reduced from 00 ° C. For this reason, there is no technology capable of performing epitaxial growth at a low temperature on a silicon substrate or the like, or a technology capable of forming a silicon epitaxial growth layer on a large glass plate with a relatively low strain point. . Also, in the technology for forming silicon on a glass plate and using this as the nucleus of epitaxy to grow silicon, silicon is epitaxially grown at low temperature and uniformly. It is not possible. Disclosure of the invention
  • the present invention has been made in view of such a problem, and an object thereof is to uniformly grow a single crystal silicon layer at low temperature even on a large glass substrate having a relatively low strain point, thereby achieving high speed and large scale. It is intended to provide a method for forming a single crystal silicon layer, a method for manufacturing a semiconductor device, and a semiconductor device capable of forming a semiconductor element having a current density.
  • the method for forming a single-crystal silicon layer according to the present invention is as follows: a single-crystal silicon layer is formed on a material layer lattice-matched to the single-crystal silicon layer by a catalytic CVD (Chemical Vapor Deposition) method (a chemical vapor deposition method using a catalyst). It forms a layer.
  • a catalytic CVD Chemical Vapor Deposition
  • Another method for forming a single crystal silicon layer according to the present invention is to form a single crystal silicon layer on a single crystal silicon substrate by a catalytic CVD method.
  • the method of manufacturing a semiconductor device according to the present invention includes, in addition to the step of forming the single-crystal silicon layer, a step of thereafter performing a predetermined process on the single-crystal silicon layer to manufacture a semiconductor device. .
  • a material layer lattice-matching with a single crystal silicon is formed on an insulating substrate, a single crystal silicon layer is formed on the material layer, and the single crystal silicon layer forms a semiconductor element. Is what it is.
  • a material layer for example, a crystalline sapphire layer
  • a material layer lattice-matched with single crystal silicon or a single crystal silicon substrate of balta
  • a catalytic CVD method epitaxial
  • the material layer serving as the nucleus of the silicon epitaxial growth can be formed by a low pressure CVD method (chemical vapor deposition under reduced pressure: substrate temperature of 500 to 600 ° C.).
  • a single-crystal silicon layer is formed on a layer or a single-crystal silicon substrate by a low-temperature film forming technique called catalytic CVD (substrate temperature: 100 to 700 ° C, especially 200 to 600 ° C). Therefore, a single-crystal silicon layer can be uniformly formed on the substrate at a low temperature.
  • the above material layer such as a crystalline sapphire layer or a single crystal silicon substrate is used. Therefore, since the lattice constant is matched with that of single crystal silicon, lattice matching is good, and silicon epitaxial growth becomes easy.
  • (B) Therefore, not only quartz glass, but also a glass substrate with relatively low strain point, a ceramic substrate, or a bulk single-crystal silicon substrate can be easily obtained as a base substrate.
  • the glass substrate can be formed into a wide and long roll shape, and a single-crystal silicon layer can be formed continuously.
  • the quality of the silicon epitaxial layer can be improved. Specifically, since the diffusion amount of the impurity is reduced, the control accuracy of the concentration and the thickness of the silicon epitaxial layer is improved. In particular, when a silicon epitaxial layer is formed on a sapphire substrate, thermal distortion can be reduced, and further, autodoping of aluminum can be suppressed.
  • reaction efficiency of the reaction gas such as silane is high (several percent or less in the conventional CVD method and several tens% in the catalytic CVD method), it saves resources and reduces the burden on the environment and reduces costs. can do.
  • the above-mentioned material layer such as a crystalline sapphire layer acts as a diffusion barrier for various atoms, so that diffusion of impurities from a glass substrate or other substrates can be suppressed.
  • FIG. 1A and 1B are cross-sectional views illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 2A to 2C are cross-sectional views illustrating a manufacturing process following FIG. 1B in the order of steps.
  • 3A to 3D are cross-sectional views illustrating a manufacturing process following FIG. 2C in the order of steps.
  • 4A to 4C are cross-sectional views illustrating a manufacturing process subsequent to FIG. 3D in the order of steps.
  • FIG. 5 is a schematic diagram of a catalytic CVD device used for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • 6A to 6C are cross-sectional views showing the manufacturing process of the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • 7A to 7C are cross-sectional views illustrating a manufacturing process following FIG. 6C in the order of steps.
  • 8A to 8C are cross-sectional views showing the manufacturing process following FIG. 7C in the order of steps.
  • 9A to 9D are cross-sectional views illustrating a manufacturing process following FIG. 8C in the order of steps.
  • FIG. 10A and FIG. 10B are schematic perspective views for explaining the state of silicon crystal growth on an amorphous substrate.
  • FIG. 118 to FIG. 11F are schematic cross-sectional views showing various step shapes and silicon growth crystal orientations in the graphepitaxial technology.
  • FIG. 12 is a photograph showing a single crystal silicon layer on a substrate according to the fourth embodiment of the present invention.
  • FIG. 13 is a photograph showing a single-crystal silicon layer on a substrate according to the fourth embodiment of the present invention.
  • FIG. 14 is a photograph showing a single-crystal silicon layer on a substrate according to the fourth embodiment of the present invention.
  • the single-crystal silicon layer is formed by a catalytic CVD method (substrate temperature: about 100 to 700 ° C., particularly 200 to 600 ° C.). I do.
  • a catalytic CVD method substrate temperature: about 100 to 700 ° C., particularly 200 to 600 ° C.
  • a gas mainly composed of gay hydride is supplied at 800 to 200 ° C, for example, 160 to 180 ° C. It is preferable to deposit a single-crystal silicon layer on the substrate by decomposing it by contact with a catalyst body heated to a temperature lower than the melting point.
  • Silane for example, monosilane, disilane, trisilane
  • tungsten tungsten containing thorium oxide, molybdenum, platinum, palladium, silicon, alumina, metal is used as the catalyst.
  • an insulating substrate particularly a glass substrate having a low strain point
  • a semiconductor crystal layer can be formed over a large glass substrate having an area of lm 2 or more. Since the substrate temperature at the time of performing the catalytic CVD is low as described above, a glass having a low strain point of 470 to 670 ° C. can be used as the glass substrate. This kind of glass is inexpensive and easy to make thin, and a long rolled glass sheet can be produced.
  • a thin epitaxial growth layer can be continuously or discontinuously formed on such a long rolled glass plate.
  • the substance layer can be formed using a substance selected from the group consisting of crystalline sapphire, a spinel structure, and calcium fluoride, or single-crystal silicon.
  • This material layer can be formed as a thin film on an insulating substrate such as a glass substrate, for example, but may also serve as the bulk substrate itself.
  • a single crystal silicon layer is formed by the catalytic CVD method of the present embodiment
  • hydrogen gas is brought into contact with a heated catalyst body, and hydrogen atoms activated thereby are used as an etchant to form a natural oxide film. Can be removed by etching.
  • a semiconductor element can be manufactured by depositing a single-crystal silicon layer using the above-described material layer or single-crystal silicon substrate as a seed, and then subjecting the single-crystal silicon layer to a predetermined treatment.
  • Group 3 or Group 5 element and supplied as such (B, P, S b, A s , etc.) the B 2 H e or PH 3, and an appropriate amount de one-flop
  • the impurity species and / or concentration of the growing silicon epitaxial layer that is, the conductivity type such as P-type and N-type of the single-crystal silicon layer and the Z or carrier concentration.
  • the single crystal silicon layer epitaxially grown on the substrate is applied to the channel region, the source region, and the drain region of the insulated gate field effect transistor, and the impurity species of each of these regions is increased.
  • Z or its concentration can also be controlled.
  • the above-mentioned material layer acts as a seed during the epitaxial growth of the single-crystal silicon layer.
  • a step that becomes a seed for the epitaxial growth is formed on a substrate such as an insulating substrate by reactive ion etching. If a material layer is formed on the substrate including the steps by dry etching such as that described above, the steps also serve as nuclei for epitaxial growth of the single crystal silicon layer. Such a step can be formed in the material layer.
  • a similar step may be formed on the single crystal silicon substrate, the sapphire substrate, or the germanium substrate itself, and the single crystal silicon layer may be epitaxially grown on the substrate including the step.
  • a crystalline sapphire layer formed on an insulating substrate is used as a shield.
  • a single crystal silicon layer is epitaxially grown at a low temperature by a medium CVD method.
  • an insulating substrate 1 made of quartz glass, crystallized glass, or the like (particularly, having a strain point of about 470 to 140.
  • a crystalline sapphire layer (thin film) (thickness: 5 to 200 nm) 50 is formed on one principal surface of 50 micron to several mm thick at ° C.
  • the crystalline sapphire layer 50 is formed by oxidizing trimethylaluminum gas by a known low-pressure CVD method, high-density plasma CVD method, or catalytic CVD method (see JP-A-63-43014). It is made by oxidizing with a reactive gas (oxygen and moisture) and crystallizing.
  • the single crystal silicon layer ⁇ is epitaxially grown to a thickness of several m to 0.05 m (for example, 0.1 m) over the entire surface.
  • This catalytic CVD can be performed using the catalytic CVD apparatus shown in FIG.
  • hydride (eg, monosilane) gas 40 (and, if necessary, doping gas such as hydrogen and B 2 H 6 and PH 3 ) is supplied from the supply pipe to the deposition chamber 4.
  • doping gas such as hydrogen and B 2 H 6 and PH 3
  • a susceptor 42 for supporting the substrate 1 and a coil-shaped catalyst 43 opposed to the susceptor 42 are arranged inside the deposition chamber 41.
  • the substrate 1 is heated by an external heating means 44 (for example, an electric heating means), and the catalyst body 43 is made of, for example, a resistance wire having a melting point or lower (especially 800 to 200 ° C., for example, 160 to 1 It is activated by heating to 800 ° C, or about 180 ° C for tungsten).
  • an external heating means 44 for example, an electric heating means
  • the catalyst body 43 is made of, for example, a resistance wire having a melting point or lower (especially 800 to 200 ° C., for example, 160 to 1 It is activated by heating to 800 ° C, or about 180 ° C for tungsten).
  • a glass substrate 1 on which a crystalline sapphire layer has been formed is passed through an orifice chamber to a substrate 42 (a normal SiC coating) capable of controlling the temperature in the chamber 41.
  • a substrate 42 a normal SiC coating
  • reduce the pressure in the chamber to about l ⁇ 2 xl O- 6 Pa.
  • exhaust the moisture and oxygen introduced into the chamber About 5 minutes.
  • hydrogen is flowed into the chamber, and the flow rate, pressure, and susceptor temperature are controlled to predetermined values.
  • Chamber pressure about 0.1 to 15 Pa.
  • Susceptor temperature 100 to 700 Pa. C (here, set to 200 ° C)
  • Hydrogen flow rate Set to 90 s ccm / min.
  • the temperature of the catalyst body (for example, a thin tungsten wire) 43 is increased.
  • the catalyst temperature ranges from about 160 to 180;
  • the temperature is set to about C (here, the catalyst temperature is set to 180 ° C.), and this state is maintained for 10 minutes.
  • the hydrogen flow rate is reduced to zero and the pressure is reduced to about 1 to 2 xl 0 to 6 Pa.
  • the SiH 4 introduced into the chamber is evacuated (about 5 minutes). After that, the glass substrate having the single-crystal silicon layer formed on the crystalline sapphire film is taken out to the outside of the atmospheric pressure through the mouthpiece chamber.
  • a silicon atom or a group of silicon atoms having high energy is formed by the catalytic reaction or the thermal decomposition reaction by the catalyst body 43, and the seed is formed. Since the monocrystalline silicon layer is deposited on the crystalline sapphire layer 50 to be formed, the single crystal silicon layer can be deposited in a low temperature region which is significantly lower than a deposition temperature in a normal thermal CVD method.
  • the energy required for forming the silicon epitaxial layer can be supplied in two stages.
  • the catalyst 43 at a high temperature for example, 160 to 180 ° C.
  • a reaction gas for epitaxy growth from silane gas, for example, silane and hydrogen.
  • the reactant gas for epitaxy growth from silane gas, for example, silane and hydrogen.
  • the reactant gas for epitaxy growth from silane gas, for example, silane and hydrogen.
  • the reactant gas for epitaxy growth from silane gas, for example, silane and hydrogen.
  • the reactant gas for epitaxy growth from silane gas, for example, silane and hydrogen
  • the silicon, hydrogen atoms or molecules having high energy are brought into contact with the substrate at a relatively high temperature within the above range, particularly by silicon. It supplies the energy needed to align the atoms along the crystal orientation of the substrate.
  • a silicon epitaxial layer can be formed even at 200 to 600 ° C.
  • the silicon is grown heteroepitaxially using the crystalline sapphire layer 50 as a seed, as shown in FIG. 1B, and has a thickness of, for example, about 0.1 // m. Deposited as a crystalline silicon layer 7.
  • silicon for example, a (100) plane is epitaxially grown on the crystalline sapphire layer 50.
  • a gate oxide film 8 having a thickness of 350 is formed on the surface of the single crystal silicon layer 7 by an oxidation treatment (950 ° C.).
  • the P-channel MOS transistor portion is masked with photoresist 9 and the P-type impurity ions are removed. (e.g., B +) 1 0 in the example 1 0 k V 2. implanted at 7 1 0 11 dose of at oms / cm 2, the conductivity type of the single crystal silicon layer 7 and the P-type phased single crystal silicon layer 1 1 I do.
  • the N-channel MOS transistor portion is masked with photoresist 12 this time, and the N-type impurity is masked.
  • ions (for example, P +) 13 are implanted at a dose of 1 ⁇ 10 11 atoms / cm 2 at 10 kV, for example, to form a single-crystal silicon layer 14 that compensates for the P-type of the single-crystal silicon layer 7. .
  • the lead polycrystalline as a gate electrode material The silicon layer 15 is deposited to a thickness of 400 OA by, for example, the CVD method (temperature: 6200 C C). Thereafter, as shown in FIG. 3B, a photoresist 16 is formed in a predetermined pattern, and using this as a mask, the polycrystalline silicon layer 15 is patterned into a gate electrode shape. Furthermore, after removing photoresists 1 6, urchin I are shown in 3 C Figure, for example 9 0 0 ° C in for 60 minutes, the oxidation on the surface of the gate polycrystalline silicon layer 1 5 in the oxidation treatment in 0 2 A film 17 is formed.
  • the P-channel MO transistor portion is masked with a photoresist 18 and an N-type impurity, for example, As + ion 19 is added to, for example, 20 kV at 5 ⁇ 10 15 Ions are implanted at a dose of atoms / cm 2 , and the N + -type source region 20 and the drain region 21 of the N-channel MOS transistor are respectively implanted by annealing in N 2 at 950 ° C. for 40 minutes.
  • the N-channel MOS transistor portion is masked with a photoresist 22 and a P-type impurity such as B + ion 23 is subjected to 5 ⁇ 10 15 at 1 OkV for example.
  • a dose of at om s / cm 2 the P + -type source region 24 and the drain region 25 of the P-channel MOS transistor are annealed in N 2 at 900 ° C. for 5 minutes. Form each.
  • the entire surface C VD method 5 0 0 A thickness at S i 0 2 film 2 6 example 7 5 0 ° C
  • the S i N film 2 7 For example, it is laminated at a temperature of 420 ° C. to a thickness of 2000, and a boron and phosphorus-doped silicate glass (BPSG) film 28 is used as a reflow film, for example, a thickness of 600 A at 450 ° C.
  • the BPSG film 28 is reflowed in N 2 at, for example, 900 ° C.
  • a contact window is opened at a predetermined position of the insulating film, and an electrode material such as aluminum is applied to the entire surface including each hole at 150 ° C. for 1 m by sputtering or the like.
  • the source or drain electrode 29 (S or D) and the gate extraction electrode or wiring 30 (G) of each of the P-channel MOS TFT and the N-channel MOS TFT are deposited. To complete each MOS transistor.
  • the catalyst CVD method was used to set the crystalline sapphire layer 50 as a seed to 200
  • the single-crystal silicon layer 7 can be uniformly formed on the glass substrate 1 at a low temperature of about 600 ° C.
  • a single-crystal silicon layer can be formed on an insulating substrate such as a ceramic substrate as well as a low-strain-point glass substrate, a substrate material with a low strain point, low cost and good physical properties Can be arbitrarily selected, and the substrate can be made longer (for example, 50 // m thick at 10 Om or more) and larger (lm 2 or more).
  • the quality of the single crystal silicon layer 7 can be improved. Specifically, since the amount of diffusion of impurities is reduced, the control accuracy of the concentration / thickness of the single crystal silicon layer is improved. In particular, when a single crystal silicon layer is formed on a sapphire layer, thermal strain can be reduced.
  • the heating power source requires low power and the cooling mechanism Is simpler, so the silicon epitaxial device is less expensive.
  • reaction efficiency of the reaction gas such as silane is high (several percent or less in the conventional CVD method and several tens% in the catalytic CVD method), it saves resources, reduces the burden on the environment and reduces costs. can do.
  • the crystalline sapphire layer 50 acts as a barrier for suppressing the diffusion of atoms from the glass substrate 1 to the single-crystal silicon layer 7.
  • the electron mobility of the single-crystal silicon layer 7 formed on a glass substrate or the like is 540 cm 2 / vsec, which is as large as that of a single-crystal silicon substrate.
  • High density transistors can be made.
  • diodes, capacitors, resistors, etc., and electronic circuits integrating these can be formed on a glass substrate.
  • the process for forming a silicon semiconductor element such as a MOS transistor is almost the same as the process for fabricating a conventionally known polycrystalline silicon TFT.
  • a step serving as a seed for epitaxial growth of single crystal silicon is provided on an insulating substrate, and the above-described crystalline sapphire layer is formed on the surface including the step, and the function of the crystalline sapphire layer
  • a single crystal silicon layer is epitaxially grown at a low temperature by adding a step to the surface.
  • a photoresist 2 is formed in a predetermined pattern on one main surface of an insulating substrate 1 such as quartz glass or crystallized glass, and this is used as a mask, for example, F + of CF 4 plasma. Irradiate with ions 3 and form a plurality of steps 4 on substrate 1 by reactive ion etching (RIE).
  • RIE reactive ion etching
  • a known reduced pressure CVD method and a catalytic CVD method are performed in the same manner as described in the first embodiment.
  • the crystalline sapphire layer 50 is deposited to a thickness of 5 to 200 nm on the entire surface including the step 4 by a high temperature plasma CVD method (0 to 65 ° C).
  • the single-crystal silicon layer 7 is formed on the crystalline sapphire layer 50 by the catalytic CVD method in the same manner as described in the first embodiment. Deposit to a thickness of several / m to 0.005 m (eg, 0.1 / m) at 0 to 600 ° C.
  • silicon is epitaxially grown using the crystalline sapphire layer 50 as a seed, and a single-crystal silicon layer 7 having a thickness of, for example, about 0.1 m is formed.
  • the single-crystal silicon layer 7 has a (100) plane heteroepitaxially grown on the crystalline sapphire layer 50 as described in the first embodiment. , Is further promoted by step 4. Step 4 is the force that acts as the nucleus (seed) of epitaxy growth. This is due to a known phenomenon called graphoepitaxy growth (see the above-mentioned documents 6, 7, and 8). By the heteroepitaxial growth described above, a single-crystal silicon layer 7 with higher crystallinity can be obtained.
  • FIG. 10A when a vertical wall is formed on the amorphous substrate (glass) 1 to form the step 4, and an epitaxy layer is formed thereon, the run as shown in FIG. As shown in FIG. 10B, the crystal orientation of the (100) plane grows along the plane of the step 4 as shown in FIG. 10B.
  • the size of this single crystal grain increases in proportion to the temperature and time, but when the temperature is lowered and the time is shortened, the interval between the steps must be shortened.
  • the crystal orientation of the growth layer can be controlled by changing the shape of the steps to various values as shown in FIGS. 11 to 11F.
  • the (100) plane is most often used.
  • the cross-sectional shape of the step 4 may be such that the angle of the bottom corner (base angle) may be a right angle or may be inclined inward or outward from the upper end to the lower end, and the surface in a specific direction where crystal growth is likely to occur. It is sufficient if it has.
  • the bottom angle of the step 4 is desirably a right angle or 90 ° or less, and the corner of the bottom surface preferably has a slight curvature.
  • a monocrystalline silicon layer 7 is formed on the substrate 1 by graphepitaxial growth, and then the MOS transistor using the single crystal silicon layer 7 as a channel region is formed. (TFT).
  • a gate oxide film 8 having a thickness of 350 is formed on the surface of the single crystal silicon layer 7 by an oxidation treatment (950 ° C.).
  • the P-channel MO transistor section is masked with a photo resist 9 to control the impurity concentration in the channel region for the N-channel MOS transistor and the P-type impurity.
  • Ions (eg, B +) 10 are implanted at, for example, 10 kV with a dose of 2.7 ⁇ 10 11 atoms Zcm 2 , and the conductivity type of the single-crystal silicon layer 7 is P-shaped. Set to 1.
  • the N-channel MOS transistor portion is masked with a photo-resist 12 to form an N-type MOS transistor.
  • Impurity ions (for example, P +) 13 are implanted at a dose of 1 ⁇ 10 11 atoms / cm 2 at 10 kV, for example, to form a single-crystal silicon layer 14 that compensates for the P-type of the single-crystal silicon layer 7. I do.
  • the phosphorus-doped polycrystalline silicon layer 15 as a gate electrode material is reduced to a thickness of 400 by, for example, a CVD method (temperature: 620 ° C.). Deposit.
  • the photoresist 16 is Then, using this as a mask, the polycrystalline silicon layer 15 is patterned in the shape of a gate electrode.
  • the surface of the gate polycrystalline silicon layer 15 is oxidized at, for example, 900 ° C. for 60 minutes in O 2. An oxide film is formed on the substrate.
  • the P-channel MOS transistor portion is masked with a photoresist 18 and N-type impurities, for example, As + ions 19 are applied at 20 kV, for example.
  • N-type impurities for example, As + ions 19 are applied at 20 kV, for example.
  • X ions are implanted at a dose of 10 15 atoms / cm 2 , and anneal in N 2 is performed at 950 for 40 minutes, so that the N + source region 20 and the drain region of the N channel MOS transistor are formed. 2 1 is formed respectively.
  • the N-channel MO transistor portion is masked with a photoresist 22 to remove P-type impurities, for example, B + ions 23 at, for example, 10 ⁇ 10 15 at 10 kV.
  • Ion implantation is performed at a dose of 0 ms Z cm 2 , and P-shaped source region 24 and drain region 25 of a P-channel MOS transistor are formed by annealing in N 2 at 900 C for 5 minutes, respectively. I do.
  • the BPSG film 28 is reflowed in N 2 at a temperature of, for example, 900 ° C.
  • a contact window is opened at a predetermined position of the insulating film, and an electrode material such as aluminum is applied to the entire surface including each hole by sputtering or the like at 150 ° C. for 1 m.
  • the source or drain electrode 29 (S or D) and the gate extraction electrode or wiring 30 (G) of each of the P-channel MOS TFT and the N-channel MO STFT are patterned. To complete each MOS transistor.
  • the step 4 is provided on the insulating substrate 1, so that the operation and effect obtained by the first embodiment are further improved, and the epitaxial growth of single crystal silicon having high crystallinity is favorably performed. be able to.
  • an insulating substrate provided with a crystalline sapphire layer is used as the substrate.
  • a single-crystal silicon substrate (or a silicon wafer) is used.
  • a single-crystal silicon layer is epitaxially grown thereon by the above-mentioned catalytic CVD method.
  • a silicon epitaxial layer is formed at a low temperature to a thickness of, for example, 1.2 im by a catalytic CVD method using a catalytic CVD apparatus (FIG. 5). It can be formed by the process described.
  • the silicon wafer is washed, the thin oxide film on the surface is removed with dilute hydrofluoric acid (1 to 5% aqueous solution), and then washed and dried with pure water.
  • the silicon wafer is transferred via the load lock chamber to a support (usually a SiC-coated graphite susceptor, temperature of 200 ° C) that can control the temperature in the chamber of the catalytic CVD device (Fig. 5). ) Mount on top.
  • Chamber pressure about 0.1 to 15 Pa (here set to 1.0 Pa)
  • Susceptor temperature 200 to 600 ° C (here set to 200 ° C)
  • Hydrogen flow rate Set to 90 s ccm / min.
  • the temperature of the catalyst body (for example, a thin tungsten wire) is raised to, for example, about 160 to 180 ° C. (here, 180 ° C.), and this state is maintained for 10 minutes.
  • the high-energy hydrogen atoms or a group of atoms activated by the high-temperature metal catalyst are formed on the silicon wafer in a thin (thickness of 15 to 18) because the silicon oxide film is etched at a low temperature.
  • the natural oxide film can be removed by etching at a low temperature.
  • the etching rate of the silicon oxide film formed at a high temperature was confirmed to be about 15 to 20 A / 20 minutes at 200 ° C., so that the above-mentioned natural oxide film was completely removed. Removed.
  • the S i H 4 flow rate to zero, and cut off power supply to the catalyst after 5 minutes, lowering the temperature. Then the hydrogen flow rate to zero, the pressure was reduced to about 1 ⁇ 2 X 1 0- 6 P a, in particular for exhausting the S i H 4 was introduced into the Chiyanba (about 5 minutes). Thereafter, the wafer is taken out of the atmosphere through the load lock chamber.
  • the single crystal silicon layer can be epitaxially grown on the sapphire substrate by the same process as described above.
  • the thickness of the single-crystal silicon layer is set to 0.1 m, and the above-mentioned reaction gas is supplied for 166 seconds.
  • FIGS. 12 to 14 a fourth embodiment of the present invention will be described.
  • This embodiment performs the same operation as described in the third embodiment,
  • the obtained shi This figure shows examples of the comparison with the presence or absence of a natural oxide film, including a reconepitaxial layer, and the case of using a bulk sapphire wafer as a substrate (for SOS (Silicon on Sapphire) etc.).
  • Samples 14 and 5 were subjected to hydrogen treatment for removing natural oxide films before silicon epitaxial growth.
  • Catalyst temperature 1650 to 1700 ° C (about 1500 W)
  • Substrate holder temperature 200 ⁇ 280 ° C
  • Catalyst body dimensions 0.4 mmO
  • Substrate holder temperature 200 ° C
  • Substrate holder temperature 200 ° C
  • the single-crystal silicon layer in many regions consists of twins with the exact same orientation as the substrate or with the substrate (1 1 1) plane as the plane of symmetry. It consists of a crystal with a (111) plane in the same orientation as the substrate (111) plane. However, it does not have the same crystallographic orientation as the substrate (1 1 1). It includes a twin structure and a slight polycrystalline structure.
  • the single-crystal silicon layer is crystal-grown under the influence of the crystal orientation of the substrate Si, and in many regions, the (111) plane has the same orientation as the substrate (111) plane. It consists of a crystal with.
  • the film consists of columnar structures that extend almost perpendicular to the substrate, with individual "pillars" (grains) formed by stacking (111) twin structures.
  • Sample 1 uses a silicon substrate with (100) 0 ° o ⁇ ⁇ and a natural oxide film (about 18 people). This natural oxide film is removed by catalytic active hydrogen treatment. You can see that there is. It can be clearly seen that the formed single crystal silicon layer is coordinated at (100) 0 ° 0 ° similarly to the substrate. Also, it has a surface condition as clean as a single crystal silicon substrate.
  • the single crystal silicon layer of the sample 14 forms a columnar structure composed of a stack of Si (100) twin structures.
  • the crystal grows continuously and cleanly with good consistency with the substrate Si crystal, and the substrate holder—epitaxial growth occurs even at a low temperature of 200 ° C. It is clear that. However, epitaxial growth does not occur on the entire Si substrate, but occurs in a dense area of several nm on the substrate surface. It is considered that a columnar structure was formed for this reason. In the area where no epitaxial growth has occurred, an island-like interface, which seems to be an amorphous layer, is observed.
  • the obtained single-crystal silicon layer is not a perfect single-crystal thin film but has a portion where defects are visible. This is the reaction gas This is probably because oxygen and moisture were mixed in the gas and oxygen was precipitated near the grain boundary.
  • the formed single crystal silicon layer is coordinated at (110) 0 °. Also, it has a surface condition as clean as a commercially available SOS substrate.
  • the above-mentioned hydrogen treatment prior to the deposition of single-crystal silicon removes the strain on the substrate and the attached contaminants (organic substances, oxides, etc.) and exposes the ideal sapphire crystal layer. With this, the epitaxial growth of the single crystal silicon layer is favorably performed.
  • the base of the epitaxial growth of single crystal silicon may be a single crystal silicon layer instead of the above-described crystalline sapphire layer or the like.
  • a substrate having an SOI (Sil icon on insulator) structure can be used, on which single crystal silicon can be further epitaxially grown.
  • the bulk of the same material is not limited to the case of epitaxial growth on a thin film that has good lattice matching with single crystal silicon like these thin films (the above-mentioned single crystal semiconductor such as sapphire wafer, silicon wafer, and germanium wafer). Epitaxial growth on top is also possible.
  • the step 4 described above can be formed not only on the substrate 1 but also on the sapphire layer or the sapphire substrate itself having a thickness indicated by a virtual line in FIG. 6A.
  • a single crystal silicon layer is deposited by a catalytic CVD method using a material layer or a single crystal silicon substrate having good lattice matching with single crystal silicon. Since the above-mentioned material layer can be formed at a low temperature, and the heat treatment temperature at the time of silicon epitaxial growth can be a low temperature, a single crystal silicon layer can be uniformly formed at a low temperature.
  • a glass substrate, a ceramic substrate, a single crystal silicon substrate, or the like having a relatively low strain point can be easily obtained, and a substrate with low cost and good physical properties can be used.
  • the plate can be made larger.
  • the material layer such as the crystalline sapphire layer serves as a diffusion barrier for various atoms, so that diffusion of impurities from the glass substrate can be suppressed.
  • the electron mobility of the single-crystal silicon layer is 540 cm 2 ⁇ ⁇ sec, which is as large as that of a single-crystal silicon substrate.
  • Semiconductor elements such as diodes, capacitors, and resistors, or electronic circuits in which these elements are integrated, can be formed on a glass substrate or the like.
  • single-crystal silicon can be grown at a low temperature, auto-doping of impurities can be prevented, and the process can be simplified (that is, a process of sealing the back surface of a high-concentration substrate is not required).
  • the process can be simplified (that is, a process of sealing the back surface of a high-concentration substrate is not required).
  • the amount of diffusion of impurities is reduced, the quality of the silicon epitaxial layer can be improved.
  • the substrate temperature is low, the heating power source requires low power, and the cooling mechanism is simplified, so that the silicon epitaxial device is inexpensive.
  • the reaction efficiency of the reaction gas such as silane is high, the load on the environment is reduced while saving resources, and the cost can be reduced. Industrial applicability
  • the silicon layer can be epitaxially grown uniformly at a low temperature. Accordingly, a semiconductor device having a high current density at a high speed can be manufactured.

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Description

明細書 単結晶シリコン層の形成方法及び半導体装置の製造方法、 並びに半導体装置 技術分野
本発明は、 単結晶シリ コン層の形成方法及び半導体装置の製造方法、 並びに半 導体装置に関し、 特に絶縁基板上にェピタキシャル成長させた単結晶シリ コン層 を能動領域に用いる絶縁ゲ一ト型電界効果トランジスタなどの半導体装置の製造 に好適な方法と、 その半導体装置に関する。 背景技術
従来、 基板上に形成した単結晶シリコン層を用いた M O S F E T (Metal-oxid e - semiconductor field effect transistorリでめる T F T (Thin Film Transist or, 薄膜トランジスタ） は、 多結晶シリコン層を用いたものと比べて、 数倍も大 きい電子移動度を有し、 高速動作に好適であることが知られている （文献， K. P. Zingg et al, irst M0S transistors on Insulator by Silicon saturated Li quid Solution Epitaxy". IEEE ELECTRON DEVICE LETTERS. VOL. 13, NO. 5, MAY 199 2 p294-6. 、 特公平 4- 57098 号公報、 松村 正清、 " 薄膜トランジスタ" 応用物 理、 第 65巻 第 8 号（1996)pp842- 848，参照) 。
こうした半導体素子において、 単結晶シリコン層を基板上に形成するために、 以下の種々の成膜技術 （1 ) 〜 （5 ) が知られている。
( 1 ) 温度約 8 0 0 ~ 1 2 0 0 °C、 水素雰囲気、 1 0 0 ~ 7 6 0 T o r rで、 シラン、 ジクロルシラン、 トリクロルシラン、 四塩化シリコンを分解させて単結 晶シリコンを成長させる。
( 2 ) 単結晶シリコン基板をシ一ドにして、 9 2 0 ~ 9 3 0 °Cに加熱されたィ ンジゥム . シリコン溶液又はィンジゥム ·ガリウム . シリコン溶液から、 冷却処 理によりシリコンェピタキシャル成長層を形成し、 この層の上にシリコン半導体 層を作成する （文献 Soo Hong Lee, " VERY-LOW-TEMPERATURE LIQUID-PHASE EP ITAXIAL GROWTH OF SILICON" . MATERIALS LETTERS. Vol. 9. No. 2， 3(Jan.， 1990)ppo 3 - 56. 文献 2, R. Bergmarm et al, "MOS transistors with epitaxial Si, laterall y grown over Si02 by liquid phase epitaxy. " J. Applied Physics A, vol. A54, n o. 1 p. 103 - 5.文献 3， R. P. Zingg et al, "First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy. " IEEE ELECTRON DEVICE LETTERS • VOL. 13， NO. 5, MAY 1992 p294-6. )。
( 3 ) サファイア基板上にシリコンをェピタキシャル成長させる （文献 4，G. A. Garcia, R. E. Reedy, and M. L. Burger, "High-quality CMOS in thin (lOOnm)silico n on sapphire, " IEEE ELECTRON DEVICE LETTERS. VOL. 9， pp32-34, Jan. 1988. )。
( 4 ) 酸素イオン注入法により、 絶縁基板上にシリ コン層を形成する （文献 5， K. Izumi, M. Doken, and H. Ariyoshtl, ' CMOS device fabrication on buried Si02 layers formed by oxygen implantation into silicon, "Electron. Lett. , vol. 14 , no. 18， pp593-594, Aug. 1978. ) 。
( 5 ) 石英基板の上にステップを形成し、 この上に多結晶シリコン層を形成し 、 次にこれをレーザ一光やストリップヒータで 1 4 0 0 °C以上に加熱する。 加熱 された多結晶シリコン層は、 石英基板上に形成されたステップを核にして、 ェピ タキシャル成長層を形成する （文献 6,古川 静ニ郎，"グラフォエピタキシー" 、 電子通信学会誌、 Vol. 66, No. 5， pp486-489. (1983. May). 文献 7， Geis, M. f. , et al. ：" Crystal lographic orientation of silicon on an amorphous substrate usin g an artificial-relief grating and laser crystallization" , Appl. Phys. Lett er, 35, 1, p71-74(July 1979). 文献 8, Geis, M. ff. , et al.：" Silicon graphoepitax y" , Jpn. J. Appl. Phys.， Suppl. 20-1, pp. 39-42( 1981). ) 。
しかしながら、 これまでの公知技術においては、 化学反応 単結晶成長に要す るエネルギーは、 全て熱エネルギー （加熱） の形で供給されているので、 ェピタ キシャル成長温度を 8 0 0 °C、 特に 7 0 0 °Cから大幅に低下させることができな いという問題があった。 そのため、 シリ コン基板等を低温にしてェピタキシャル 成長を行うことができず、 或いは、 歪点が比較的低く、 しかも大型のガラス板上 に、 シリ コンェピタキシャル成長層を形成できる技術は存在しない。 また、 ガラ ス板上にステップを形成し、 これをェピタキシャル成長の核にしてシリコンを成 長させる技術において、 シリコンを低温でかつ均一にェピタキシャル成長させる ことはできない。 発明の開示
本発明はかかる問題点に鑑みてなされたもので、 その目的は、 歪点が比較的低 い大型のガラス基板であっても低温で均一に単結晶シリコン層をェピタキシャル 成長させ、 高速で大電流密度の半導体素子を作り込むことのできる単結晶シリコ ン層の形成方法及び半導体装置の製造方法、 並びに半導体装置を提供することに める。
本発明による単結晶シリコン層の形成方法は、 単結晶シリコン層と格子整合す る物質層上に、 触媒 C V D (Chemical Vapor Deposition)法 （触媒を用いた化学 的気相成長法） によって単結晶シリコン層を形成するものである。
また、 本発明による他の単結晶シリ コン層の形成方法は、 単結晶シリコン基板 上に、 触媒 C V D法によって単結晶シリコン層を形成するものである。
更に、 本発明による半導体装置の製造方法は、 上記の単結晶シリコン層を形成 する工程に加えて、 その後に、 単結晶シリコン層に所定の処理を施して半導体素 子を作製する工程を含むものである。
本発明による半導体装置は、 絶縁基板上に単結晶シリ コンと格子整合する物質 層が形成され、 この物質層上に単結晶シリコン層が形成され、 この単結晶シリコ ン層が半導体素子を構成しているものである。
本発明によれば、 単結晶シリコンと格子整合する物質層 （例えば結晶性サファ ィァ層） 又はバルタの単結晶シリコン基板をシ一ドにして触媒 C V D法によって 単結晶シリ コンの堆積 （ェピタキシャル成長） を行っているので、 次の （A ) 〜 ( H ) に示す顕著な作用効果を得ることができる。
(A ) 上記したシリコンェピタキシャル成長の核となる物質層は、 減圧 C V D 法 （減圧下での化学的気相成長：基板温度 5 0 0〜6 0 0 °C) で形成でき、 かつ この物質層又は単結晶シリコン基板上に、 単結晶シリコン層を触媒 C V D法 （基 板温度 1 0 0〜7 0 0 °C、 特に 2 0 0〜6 0 0 °C ) という低温成膜技術で形成で きるから、 基板上に低温で単結晶シリコン層を均一に形成することができる。 特 に、 結晶性サファイア層などの上記物質層や単結晶シリコン基板などを採用する ため、 単結晶シリコンと、 特に格子定数が一致することにより格子整合が良く、 シリコンェピタキシャル成長が容易になる。
(B) 従って、 下地の基板として石英ガラスは勿論、 歪点の比較的低いガラス 基板やセラミ ックス基板、 或いはバルクの単結晶シリコン基板などの入手し易く
、 低コストで物性も良好な基板を用いることができ、 また基板の 1 0 Om以上の 長尺化、 lm2 以上の大型化も可能となる。 従って、 ガラス基板を幅広、 かつ長 尺のロール状とし、 連続して単結晶シリコン層を形成することも可能になる。
(C) 単結晶シリコンの低温成長が可能となるため、 不純物のオート ド一ピン グを防ぐことができ、 工程を簡略化できる （すなわち、 高濃度基板の裏面をシー ルする工程が不要となる） 。
(D) シリコンェピタキシャル層の品質を向上させることができる。 具体的に は、 不純物の拡散量が減少するので、 シリコンェピタキシャル層の濃度および厚 さの制御精度が向上する。 特に、 サファイア基板上にシリコンェピタキシャル層 を形成する場合には、 熱歪が低減でき、 更に、 アルミニウムのオート ドーピング を抑制することができる。
(E) 基板温度が低い （従来は 1 0 0 0〜1 2 0 0 °C、 この触媒 CVD法では 1 0 0〜7 0 0 °C) ため、 加熱電源が小電力になる。 また、 冷却機構が簡単にな るので、 シリコンェピタキシャル装置が安価になる。
(F) シラン等の反応ガスの反応効率が大きい （従来の C VD法では数％以下 、 この触媒 C VD法では数十％) ため、 省資源で環境への負荷が小さく、 コス ト を低減することができる。
(G) 結晶性サファイア層などの上記物質層は、 様々な原子の拡散バリヤにな るため、 ガラス基板、 その他の基板からの不純物の拡散を抑制することができる
(H) ガラス基板等の上に低温で形成した単結晶シリコン層の電子移動度は、 54 0 cm2 / ν · s e c (前述の文献 3 ) であって、 単結晶シリコン基板並の 大きな値が得られるため、 高速で大電流密度のトップゲート型、 ボトムゲート型 、 デュアルゲ—ト型の L CD (Liquid Crystal Display；液晶表示装置） 用 TF Tをはじめ、 EL (Electro lminescence;エレク トロルミネセンス素子） 、 FE D (Field Emission Display；電界放出型表示素子） 用のトランジスタや、 高性 能のダイオード、 太陽電池、 キャパシタ、 抵抗等の半導体素子、 或いはこれらを 集積した電子回路をガラス基板等の上に作成することができる。 図面の簡単な説明
第 1 A図， 第 1 B図は、 本発明の第 1の実施の形態による半導体装置の製造プ 口セスを工程順に表す断面図である。
第 2 A図〜第 2 C図は、 第 1 B図に続く製造プロセスを工程順に表す断面図で ある。
第 3 A図〜第 3 D図は、 第 2 C図に続く製造プロセスを工程順に表す断面図で ある。
第 4 A図〜第 4 C図は、 第 3 D図に続く製造プロセスを工程順に表す断面図で ある。
第 5図は、 本発明の第 1の実施の形態による半導体装置の製造に用いる触媒 C V D装置の概略図である。
第 6 A図〜第 6 C図は、 本発明の第 2の実施の形態による半導体装置の製造プ 口セスを工程順に表す断面図である。
第 7 A図〜第 7 C図は、 第 6 C図に続く製造プロセスを工程順に表す断面図で ある。
第 8 A図〜第 8 C図は、 第 7 C図に続く製造プロセスを工程順に表す断面図で める。
第 9 A図〜第 9 D図は、 第 8 C図に続く製造プロセスを工程順に表す断面図で ある。
第 1 0 A図， 第 1 0 B図は、 非晶質基板上のシリコン結晶成長の状況を説明す るための概略斜視図である。
第 1 1八図〜第1 1 F図は、 グラフォェピタキシャル技術における各種段差形 状とシリコン成長結晶方位を示す概略断面図である。
第 1 2図は、 本発明の第 4の実施の形態による基板上の単結晶シリコン層を表 す写真である。 第 1 3図は、 同じく本発明の第 4の実施の形態による基板上の単結晶シリコン 層を表す写真である。
第 1 4図は、 同じく本発明の第 4の実施の形態による基板上の単結晶シリコン 層を表す写真である。
発明を実施するための最良の形態
本実施の形態の単結晶シリコン層の形成方法においては、 単結晶シリコン層を 触媒 C V D法 （基板温度約 1 0 0 ~ 7 0 0 °C、 特に 2 0 0〜6 0 0 °C ) によって 形成する。 この触媒 C V D法によって単結晶シリコン層を形成する際には、 水素 化ゲイ素を主成分とするガスを 8 0 0〜 2 0 0 0 °C、 例えば 1 6 0 0〜1 8 0 0 °C (融点未満） に加熱された触媒体に接触させて分解することにより、 基板上に 単結晶シリコン層を堆積させることが好ましい。
水素化ゲイ素としては、 シラン （例えば、 モノシラン， ジシラン， 卜リシラン ) を使用し、 また、 触媒体としては、 タングステン、 酸化トリウムを含有するタ ングステン、 モリブデン、 白金、 パラジウム、 シリコン、 アルミナ、 金属を付着 したセラミ ックス、 及び炭化ゲイ素からなる群より選ばれた少なく とも 1種の材 料を使用する。
本実施の形態においては、 基板として、 絶縁基板、 特に歪点の低いガラス基板 を用いることができ、 面積 l m 2 以上の大型ガラス基板上に半導体結晶層を作成 することが可能である。 触媒 C V Dを行うときの基板温度は上記したように低い ため、 ガラス基板として、 歪点が 4 7 0〜6 7 0 °Cと低いガラスを用いることが できる。 この種のガラスは、 安価で、 かつ、 薄板化が容易であり、 長尺ロール化 されたガラス板を作製できる。 このような長尺ロール化されたガラス板上に、 本 実施の形態の方法を用いて、 薄いェピタキシャル成長層を連続して又は非連続に 作製することが可能になる。
また、 本実施の形態では、 物質層を結晶性サファイア、 スピネル構造体及びフ ッ化カルシウムからなる群より選ばれた物質、 又は単結晶シリ コンで形成するこ とができる。 この物質層は、 例えばガラス基板等の絶縁基板上に薄膜として形成 することができるが、 バルク状の基板自体を兼ねていてもよい。 この場合、 単結晶シリコンからなる物質層又はシリコン基板の表面の自然酸化 膜などの酸化膜を除去した後に、 単結晶シリコン層を形成することが好ましい。 例えば、 本実施の形態の触媒 C V D法によって単結晶シリコン層を形成する前に 、 加熱された触媒体に水素ガスを接触させ、 これによつて活性化された水素原子 をエツチヤン卜として自然酸化膜をエッチングして除去することができる。 また、 上記した物質層又は単結晶シリコン基板などをシードとして単結晶シリ コン層を堆積させた後に、 単結晶シリコン層に所定の処理を施すことにより半導 体素子を作製することができる。
なお、 単結晶シリコン層の成膜時に、 周期表 3族又は 5族元素 （B , P , S b 、 A sなど） を B 2 H e や P H 3 などとして供給し、 適量ド一プしておけば、 成 長するシリコンェピタキシャル層の不純物種及び/又はその濃度、 即ち、 単結晶 シリコン層の P型、 N型等の導電型及び Z又はキヤリァ濃度を任意に制御するこ とができる。
本実施の形態では、 上述のように基板上にェピタキシャル成長した単結晶シリ コン層を絶縁ゲ一ト型電界効果トランジスタのチヤンネル領域、 ソース領域及び ドレイン領域に適用し、 これら各領域の不純物種及び Z又はその濃度を制御する こともできる。
なお、 上記物質層は単結晶シリコン層のェピタキシャル成長時のシードとして 作用するが、 これに加えて、 絶縁基板等の基板上に、 ェピタキシャル成長のシ一 ドとなる段差をリアクティブイオンエッチングなどのドライエッチングで形成し 、 この段差を含む基板上に物質層を形成するようにすれば、 段差も単結晶シリコ ン層のェピタキシャル成長の核となる。 このような段差は、 物質層に形成するこ ともできる。 或いは、 単結晶シリコン基板又はサファイア基板、 ゲルマニウム基 板自体に同様の段差を形成し、 この段差を含む基板上に単結晶シリコン層をェピ タキシャル成長させるようにしてもよい。
次に、 本発明の好ましい実施の形態について具体的に説明する。
く第 1の実施の形態 >
まず、 第 1図〜第 5図を参照して本発明の第 1の実施の形態を説明する。 本実施の形態は、 絶縁基板上に形成した結晶性サファイア層をシ一ドとして触 媒 C VD法により単結晶シリコン層を低温でェピタキシャル成長させるものであ る。
まず、 第 1 A図に示したように、 石英ガラス、 結晶化ガラスなどの絶縁基板 1 (特に、 歪点が約 4 7 0 ~ 1 4 0 0。C、 更には 4 7 0〜 6 7 0 °C、 厚さ 5 0 ミク ロン〜数 mm) の一主面に、 結晶性サファイア層 （薄膜） （厚さ 5〜2 0 0 n m ) 5 0を形成する。 この結晶性サファイア層 5 0は、 公知の減圧 CVD法、 高密 度プラズマ CVD法や、 触媒 C VD法 （特開昭 6 3 - 4 0 3 1 4号公報参照） に より、 トリメチルアルミニウムガスを酸化性ガス （酸素 ·水分） で酸化し、 結晶 化させて作成する。
次いで、 第 1 B図に示したように、 結晶性サファイア層 5 0上に、 特開昭 6 3 - 4 0 3 1 4号公報などにも示されている触媒 C VD法 （基板温度 2 0 0〜 8 0 0 °C) によって、 全面に単結晶シリコン層 Ίを数〃 m〜 0. 0 0 5〃m (例えば 0. 1 ^m) の厚みにェピタキシャル成長させる。
この触媒 CVDは、 図 5に示した触媒 C VD装置を用いて行うことができる。 この触媒 CVD装置では、 水素化ゲイ素 （例えばモノシラン） ガス 4 0 (及び必 要に応じて水素や、 B2 H6 や PH3 などのドーピングガスを含む。 ） は供給導 管から堆積室 4 1へ導入される。 堆積室 4 1の内部には、 基板 1を支持するため のサセプタ 4 2と、 このサセプタ 4 2に対向配置されたコイル状の触媒体 4 3と がそれぞれ配置されている。 基板 1は外部加熱手段 4 4 (例えば電熱手段） で加 熱され、 また触媒体 4 3は例えば抵抗線として融点以下 （特に 8 0 0〜 2 0 0 0 °C、 例えば 1 6 0 0 ~ 1 8 0 0 °C、 タングステンの場合は約 1 8 0 0 °C) に加熱 して活性化される。
具体的なプロセスとしては、 まず、 口一ドロツクチャンバを経由して、 結晶性 サファイア層を形成したガラス基板 1を、 チャンバ 4 1内の温度制御ができる基 板 4 2 (通常 S i Cコートグラフアイ トサセプタ、 温度 2 0 0 °C) 上に搭載する 次いで、 チャンバ内を、 l〜2 x l O -6P a. 程度まで減圧し、 特にチャンバ 内に持ち込まれた水分 Z酸素を排気する （約 5分） 。 続いて、 チャ ンバ内に水素 を流し、 流量と圧力、 サセプタ温度を所定の値に制御する。 チャンバ内圧力： 0. 1〜 1 5 P a. 程度 （ここでは、 1. 0 P a. に設定） サセプタ温度 ： 1 0 0〜7 0 0。C (ここでは、 2 0 0 °Cに設定）
水素流量 ： 9 0 s c c m/m i n . に設定
次いで、 触媒体 （例えばタングステン細線） 4 3の温度を上げる。 触媒温度は 、 約 1 6 0 0〜； 1 8 0 0。C程度 （ここでは、 触媒温度を 1 8 0 0 °Cに設定） とし 、 この状態で 1 0分間保持する。
次に、 S i H4 用 MF C (マスフ口一コントローラ） に流れていた水素を S i H4 に切り替えて、 所定の厚さの単結晶シリコン層を堆積させる。 この場合、 単 結晶シリコン層の厚みは 0. 1 zmであるから、 1 6 6秒間だけ、 下記反応ガス をチヤ ンバに流す。
水素流量 ： 9 0 s c c m/m i n .
S i H4 流量： 9 s c c mZm i n. (1 0 0%シラン）
成膜速度 ： 6 0 0 A/m i n.
成長が終了した後、 S i H4 流量をゼロにし、 5分後に触媒への電力供給を遮 断して、 その温度を下げる。
次いで、 水素流量をゼロにして、 l〜2 x l 0— 6P a. 程度まで減圧し、 特に チャンバ一内に導入した S i H4 を排気する （約 5分） 。 その後、 単結晶シリコ ン層を結晶性サファイア膜上に形成したガラス基板を、 口一ドロツクチャンバを 経由して大気圧の外部に取り出す。
このようにして、 触媒体 4 3による触媒反応または熱分解反応によって、 高工 ネルギ一をもつシリコン原子又はシリコン原子の集団 （更には、 水素原子又は水 素原子の集団） を形成し、 しかもシードとなる結晶性サファイア層 5 0上に堆積 させるので、 通常の熱 CVD法における堆積可能温度より著しく低い低温の領域 で単結晶シリコン層を堆積させることができる。
本実施の形態による触媒 C VD法では、 シリコンェピタキシャル層を形成する ために必要なエネルギーを、 2段階で供給することができる。 第 1段階では、 高 温 （例えば 1 6 0 0〜 1 8 0 0 °C) の触媒体 4 3と反応ガス （シランガスからの ェピタキシャル成長の場合は、 例えばシランと水素） を接触させて、 反応ガスを 活性化させ、 高エネルギーを持つシリコン原子や水素原子又は分子 （場合によつ てはこれらの集団 （クラスタ） ） を形成する。 第 2段階では、 高エネルギーを持 つシリコン原子や水素原子又は分子 （場合によっては、 これらの集団 （クラスタ ) ) と衝突する基板の温度を上記範囲で比較的高温にすることによって、 特にシ リコン原子が基板側の結晶方位に沿って整列するために必要なエネルギーを供給 する。 従来の CVD法では、 基板温度を高温にすることによってのみエネルギー を供給していたので、 基板温度を最低でも 7 0 0〜8 0 0 °C程度であり、 それ以 下にはできなかったが、 本実施の形態による触媒 C VD法では、 2 0 0〜6 0 0 °Cでもシリコンェピタキシャル層を形成することができる。
このようにして、 シリコンは、 結晶性サファイア層 5 0をシ一ド （種） として 第 1 B図に示したようにへテロェピタキシャル成長し、 厚さ例えば 0. 1 //m程 度の単結晶シリコン層 7として析出する。 この場合、 結晶性サファイア層は、 単 結晶シリコンと格子定数が殆んど同じであるので、 シリコンは結晶性サファイア 層 5 0上に例えば （ 1 0 0) 面がェピタキシャルに成長する。
このように、 基板 1上に （1 0 0 ) 面の単結晶シリコン層 7を析出させた後、 単結晶シリコン層 7をチヤンネル領域とする MO S トランジスタ （TF T) の作 製を行う。
即ち、 第 2 A図に示したように、 酸化処理 （9 5 0 °C) によって単結晶シリコ ン層 7の表面に厚さ 3 5 0人のゲ一ト酸化膜 8を形成する。 次いで、 第 2 B図に 示したように、 Nチヤンネル MO S トランジスタ用のチヤンネル領域の不純物濃 度制御のために、 Pチヤンネル MO S トランジスタ部をフォ 卜レジスト 9でマス クし、 P型不純物イオン （例えば B+ ) 1 0を例えば 1 0 k Vで 2. 7 1 011 a t oms/cm2 のドーズ量で打ち込み、 単結晶シリコン層 7の導電型を P型 化した単結晶シリコン層 1 1とする。
次いで、 第 2 C図に示したように、 Pチャンネル MO S トランジスタ用のチヤ ンネル領域の不純物濃度制御のために、 今度は Nチャンネル MO S トランジスタ 部をフォ トレジスト 1 2でマスクし、 N型不純物イオン （例えば P+ ) 1 3を例 えば 1 0 k Vで 1 X 1 011 a t o m s / c m2 のドーズ量で打込み、 単結晶シリ コン層 7の P型を補償した単結晶シリコン層 1 4とする。
次に、 第 3 A図に示したように、 ゲート電極材料としてのリ ン ド一プド多結晶 シリコン層 1 5を例えば C VD法 （温度 6 2 0 CC) によって厚さ 4 0 0 O Aに堆 積させる。 その後、 第 3 B図に示したように、 フォ トレジスト 1 6を所定パター ンに形成し、 これをマスクにして多結晶シリコン層 1 5をゲート電極形状にパタ —ニングする。 更に、 フォ トレジスト 1 6を除去した後に、 第 3 C図に示したよ うに、 例えば 9 0 0 °Cで 6 0分間、 02 中での酸化処理でゲート多結晶シリコン 層 1 5の表面に酸化膜 1 7を形成する。
次いで、 第 3 D図に示したように、 Pチヤンネル MO トランジスタ部をフォ トレジスト 1 8でマスクし、 N型不純物である例えば A s + イオン 1 9を例えば 2 0 k Vで 5 X 1 015 a t o m s / c m2 のドーズ量でイオン注入し、 9 5 0 °C で 4 0分間、 N2 中でのァニールによって、 Nチャンネル MO S トランジスタの N+ 型ソース領域 2 0及びドレイン領域 2 1をそれぞれ形成する。
続いて、 第 4 A図に示したように、 Nチャンネル MO S トランジスタ部をフォ トレジスト 2 2でマスクし、 P型不純物である例えば B+ イオン 2 3を例えば 1 O k Vで 5 X 1 015a t om s /cm2 のドーズ量でイオン注入し、 9 0 0 °Cで 5分間、 N2 中でのァニールによって、 Pチャンネル MO S トランジスタの P + 型ソース領域 2 4及びドレイン領域 2 5をそれぞれ形成する。
次に、 第 4 B図に示したように、 全面に C VD法によって、 S i 02 膜 2 6を 例えば 7 5 0 °Cで 5 0 0 Aの厚みに、 S i N膜 2 7を例えば 4 2 0 °Cで 2 0 0 0 の厚みに積層し、 更に、 ボロン及びリンド一プドシリケ一トガラス （B P S G ) 膜 2 8をリフロー膜として例えば 4 5 0 °Cで 6 0 0 0 Aの厚みに形成し、 この B P S G膜 2 8を例えば 9 0 0 °Cで N2 中でリフローする。
次いで、 第 4 C図に示したように、 絶縁膜の所定位置にコンタク ト窓開けを行 い、 各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で 1 5 0 °Cで 1 mの厚みに堆積し、 これをパターニングして、 Pチャンネル MO S TF T及び Nチヤンネル MO S TF Tのそれぞれのソース又はドレイン電極 2 9 (S 又は D) とゲート取出し電極又は配線 3 0 (G) を形成し、 各 MO S トランジス タを完成する。
本実施の形態によれば、 次のような顕著な作用効果が得られる。
(a) 触媒 C VD法により、 結晶性サファイア層 5 0をシードとして、 2 0 0 〜6 0 0 °Cの低温で、 ガラス基板 1上に単結晶シリコン層 7を均一に形成するこ とができる。
(b) 従って、 低歪点ガラス基板のみならず、 セラミ ック基板などの絶縁基板 上に、 単結晶シリ コン層を形成できるため、 歪点が低く、 低コス トで物性も良好 な基板材質を任意に選択でき、 また、 基板の長尺化 （ 1 0 Om以上で例えば 5 0 //m厚） 、 大型化 （ lm2 以上） も可能となる。
(c) 単結晶シリコンの低温成長が可能となるため、 不純物のオート ドーピン グを防ぐことができ、 工程を簡略化できる。
(d) 単結晶シリコン層 7の品質を向上させることができる。 具体的には、 不 純物の拡散量が減少するので、 単結晶シリコン層の濃度/厚さの制御精度が向上 する。 また、 特にサファイア層上に単結晶シリコン層を形成するようにすれば、 熱歪が低減できる。
(e) 基板温度が低い （従来は 1 0 0 0〜 1 2 0 0 °C、 この触媒 CVD法では 1 0 0〜7 0 0 °C) ため、 加熱電源が小電力になり、 また冷却機構が簡単である ので、 シリコンェピタキシャル装置が安価になる。
( f ) シラン等の反応ガスの反応効率が大きい （従来の C VD法では数％以下 、 この触媒 C VD法では数十％) ため、 省資源で環境への負荷が小さく、 コス ト を低減することができる。
(g) 結晶性サファイア層 5 0は、 ガラス基板 1から単結晶シリコン層 7への 原子の拡散を抑制するバリアとして作用する。
(h) ガラス基板等の上に形成した単結晶シリコン層 7の電子移動度は、 5 4 0 cm2 /v · s e cと単結晶シリ コン基板並の大きな値が得られるため、 高速 で大電流密度のトランジスタを作成することができる。 トランジスタ以外にも、 ダイオード、 キャパシタ、 抵抗等や、 これらを集積した電子回路をガラス基板上 に作成することができる。 なお、 MO S トランジスタ等のシリコン半導体素子を 形成するプロセスは、 従来公知の多結晶シリコン TF Tの作製プロセスと殆んど 変わらない。
<第 2の実施の形態 >
次に、 第 6図〜第 1 1図を参照して、 本発明の第 2の実施の形態を説明する。 本実施の形態では、 絶縁基板に単結晶シリコンのェピタキシャル成長のシ一ドと なる段差を設け、 この段差を含めた表面に上述の結晶性サフアイァ層を形成し、 この結晶性サフアイァ層の作用に段差の作用を加えて、 単結晶シリコン層を低温 でェピタキシャル成長させるものである。
まず、 第 6 A図に示したように、 石英ガラス、 結晶化ガラスなどの絶縁基板 1 の一主面に、 フォ トレジスト 2を所定パターンに形成し、 これをマスクとして例 えば CF4 プラズマの F+ イオン 3を照射し、 リアクティブイオンエッチング （ R I E) によって基板 1に段差 4を複数個形成する。 段差 4は、 後述の単結晶シ リコンのェピタキシャル成長時のシ一ドとなるものであり、 例えば深さ d = 0. Ι μπι、 幅 w= l . 5〜 1. 9 mである。
次いで、 第 6 B図に示したように、 フォ 卜レジスト 2を除去した後に、 上述の 第 1の実施の形態で述べたと同様に、 公知の減圧 CVD法、 触媒 CVD法 （基板 温度約 5 0 0〜6 5 0 °C) や高密度プラズマ CVD法によって、 段差 4を含む全 面に結晶性サファイア層 5 0を 5〜2 0 0 nmの厚みに堆積させる。
更に、 第 6 C図に示したように、 上述した第 1の実施の形態において説明した と同様に、 結晶性サファイア層 5 0上に触媒 CVD法で、 単結晶シリ コン層 7を 基板温度 2 0 0〜6 0 0 °Cで数// m〜 0. 0 0 5 m (例えば 0. l //m) の厚 みに堆積させる。
このようにして、 シリコンは、 結晶性サファイア層 5 0をシード （種） として ェピタキシャル成長し、 厚さ例えば 0. 1 m程度の単結晶シリ コン層 7が形成 される。
単結晶シリコン層 7は、 上述の第 1の実施の形態で述べたように結晶性サファ ィァ層 5 0上に （1 0 0) 面がヘテロェピタキシャル成長したものであるが、 こ れは、 段差 4によって更に助長される。 段差 4がェピタキシャル成長の核 （シ一 ド） となる力 これはグラフォェピタキシャル成長と称される公知の現象による ものであり （前述の文献 6, 7， 8参照） 、 この現象を加味したヘテロェピタキ シャル成長により、 更に結晶性の高い単結晶シリコン層 7が得られる。
第 1 0 A図に示したように、 非晶質基板 （ガラス） 1に上記段差 4となる垂直 な壁を作り、 この上にェピタキシャル層を形成すると、 同図に示したようなラン ダムな面方位であったものが、 第 1 0 B図に示したように、 （ 1 0 0) 面が段差 4の面に沿って結晶成長する。 この単結晶粒の大きさは、 温度および時間に比例 して大きくなるが、 温度を低く、 かつ時間を短くするときには、 段差の間隔を短 く しなければならない。
本実施の形態では、 段差の形伏を第 1 1 図~第1 1 F図に示したように種々 に変えることによって、 成長層の結晶方位を制御することができる。 MO S トラ ンジスタを作成する場合は、 （ 1 0 0) 面が最も多く採用されている。 要するに 、 段差 4の断面形伏は、 底辺角部の角度 （底角） が直角をはじめ、 上端から下端 にかけて内向き又は外向きに傾斜していてもよく、 結晶成長が生じ易い特定方向 の面を有していればよい。 段差 4の底角は通常は直角又は 9 0° 以下が望ましく 、 その底面の角部は僅かな曲率を有しているのがよい。
こうして、 結晶性サファイア層 5 0の格子整合に加え、 グラフォェピタキシャ ル成長によって、 基板 1上に単結晶シリコン層 7を形成した後、 単結晶シリコン 層 7をチヤンネル領域とする MO S トランジスタ （TFT) を作製する。
即ち、 第 7 A図に示したように、 酸化処理 （9 5 0 °C) によって単結晶シリコ ン層 7の表面に厚さ 3 5 0人のゲ一ト酸化膜 8を形成する。 次いで、 第 7 B図に 示したように、 Nチヤンネル MO S トランジス夕用のチヤンネル領域の不純物濃 度制御のために、 Pチヤ ンネル MO トランジスタ部をフォ トレジス ト 9でマス クし、 P型不純物イオン （例えば B+ ) 1 0を例えば 1 0 k Vで 2. 7 X 1 011 a t o m s Zc m2 のドーズ量で打ち込み、 単結晶シリコン層 7の導電型を P型 ィ匕した単結晶シリコン層 1 1とする。
次いで、 第 Ί C図に示したように、 Pチヤンネル MO S トランジス夕用のチヤ ンネル領域の不純物濃度制御のために、 今度は Nチャンネル M O S トランジスタ 部をフォ トレジス ト 1 2でマスクし、 N型不純物イオン （例えば P+ ) 1 3を例 えば 1 0 k Vで 1 X 1 011 a t o m s / c m2 のドーズ量で打込み、 単結晶シリ コン層 7の P型を補償した単結晶シリコン層 1 4とする。
次いで、 第 8 A図に示したように、 ゲート電極材料としてのリンド一プド多結 晶シリコン層 1 5を例えば C VD法 （温度 6 2 0 °C) によって厚さ 4 0 0 0人に 堆積させる。 続いて、 第 8 B図に示したように、 フォ トレジス卜 1 6を所定バタ —ンに形成し、 これをマスクにして多結晶シリ コン層 1 5をゲート電極形状にパ ターニングする。 更に、 フォ トレジスト 1 6を除去した後に、 第 8 C図に示した ように、 例えば 9 0 0 °Cで 6 0分間、 02 中での酸化処理でゲート多結晶シリコ ン層 1 5の表面に酸化膜 1 Ίを形成する。
次に、 第 9 A図に示したように、 Pチャ ンネル MO S トランジスタ部をフォ ト レジスト 1 8でマスクし、 N型不純物である例えば A s + イオン 1 9を例えば 2 0 k Vで 5 X 1 015 a t o m s / c m2 のドーズ量でイオン注入し、 9 5 0 で 4 0分間、 N2 中でのァニールによって、 Nチヤ ンネル MO S トランジス夕の N + 型ソース領域 2 0及びドレイン領域 2 1をそれぞれ形成する。
次いで、 第 9 B図に示したように、 Nチヤンネル MO トランジスタ部をフォ トレジスト 2 2でマスクし、 P型不純物である例えば B+ イオン 2 3を例えば 1 0 k Vで 5 X 1 015 a t 0 m s Z c m2 のドーズ量でイオン注入し、 9 0 0 Cで 5分間、 N2 中でのァニールによって、 Pチャンネル MO S トランジスタの P十 型ソース領域 2 4及びドレイン領域 2 5をそれぞれ形成する。
次いで、 第 9 C図に示したように、 全面に C VD法によって、 S i 02 膜 2 6 を例えば 7 5 0 °Cの温度で 5 0 0 Aの厚みに、 S i N膜 2 7を例えば 4 2 0 °Cの 温度で 2 0 0 0 Aの厚みに積層し、 更に、 ポロン及びリンドープドシリケ一卜ガ ラス （B P S G) 膜 2 8をリフ口一膜として例えば 4 5 0 の温度で 6 0 0 0人 の厚みに形成し、 この B P S G膜 2 8を例えば 9 0 0 °Cの温度で N2 中でリフロ —する。
次に、 第 9 D図に示したように、 絶縁膜の所定位置にコンタク ト窓開けを行い 、 各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で 1 5 0 °C で 1 mの厚みに堆積し、 これをパターニングして、 Pチャンネル MO S TF T 及び Nチヤンネル MO S T F Tのそれぞれのソース又はドレイン電極 2 9 (S又 は D) とゲート取出し電極又は配線 3 0 (G) を形成し、 各 MO S トランジスタ を完成する。
本実施の形態では、 絶縁基板 1に段差 4を設けるようにしたので、 第 1の実施 の形態によって得られる作用効果が一層向上し、 結晶性の高い単結晶シリコンの ェピタキシャル成長を良好に行うことができる。 <第 3の実施の形態 >
次に、 本発明の第 3の実施の形態を説明する。
上述の第 1の実施の形態においては、 基板として、 結晶性サファイア層を設け た絶縁基板を用いるようにしたが、 本実施の形態では、 単結晶シリ コン基板 （又 はシリコンウェハ） を用い、 この上に上述の触媒 CVD法によって単結晶シリコ ン層をェピタキシャル成長させるものである。
即ち、 本実施の形態では、 触媒 CVD装置 （第 5図） を用いた触媒 CVD法に より、 低温でシリ コンェピタキシャル層を例えば 1. 2 imの厚さに形成するが 、 これは以下に説明するプロセスによって形成することができる。
まず、 シリ コンウェハを洗浄し、 表面の薄い酸化膜を希釈弗酸 （ 1〜5 %水溶 液） で除去してから、 純水で洗浄乾燥する。 次に、 ロードロックチャンバを経由 して、 シリコンウェハを、 触媒 CVD装置 （第 5図） のチャンバ内の温度制御が できる支持体 （通常 S i Cコートのグラフアイ トサセプタ、 温度 2 0 0 °C) 上に 搭載する。
次に、 チヤンバ内を例えば 1〜2 X 1 0 -6P a程度まで減圧し、 特にチヤンバ 内に持ち込まれた水分 酸素を排気する （約 5分） 。 続いて、 チャ ンバ内に水素 を流し、 流量と圧力、 サセプタ温度を例えば下記の値に制御する。
チャ ンバ内圧力： 0. 1〜 1 5 P a程度 （ここでは 1. 0 P aに設定） サセプタ温度 ： 2 0 0〜6 0 0 °C (ここでは 2 0 0 °Cに設定）
水素流量 ： 9 0 s c c m/m i n. に設定
次に、 触媒体 （例えばタングステン細線） の温度を例えば約 1 6 0 0〜 1 8 0 0°C程度 （ここでは 1 8 0 0 °C) に上げ、 この状態で 1 0分保持する。 この場合 、 高温の金属触媒によって活性化された高エネルギーの水素原子又は原子の集団 は、 シリコン酸化膜を低温でエッチングするため、 シリコンウェハ上に形成され ていた薄い （厚さ 1 5〜 1 8 Aの） 自然酸化膜を低温でエッチングして除去する ことができる。 ここで、 高温で形成されたシリコン酸化膜のエッチング速度は、 2 0 0 °Cにおいて 1 5〜2 0 A/ 2 0分程度であることが確認されたので、 上記 の自然酸化膜は完全に除去される。
次いで、 S i H4 用の MF C (マスフ口一コン トローラ） に流れていた水素を S i H4 に切り替え、 例えば下記の条件下で、 触媒 C VDにより所定の厚さの単 結晶シリコン層 （シリコン薄膜） をェピタキシャル成長させる。 このとき、 成膜 される単結晶シリコン層の厚みは 1. 2〃mであるから、 2 0分間だけ、 下記の 反応ガスをチヤンバに流す。
水素流量 9 0 s c c m/ m i n .
S i H4 流量 9 s c c m/m i n. ( 1 0 0 %シラン）
成膜速度 6 0 0 A/m i n.
触媒体温度 1 8 0 0。C
ウェハ温度 2 0 0 °C
この単結晶シリ コン層の成長が終了した後、 S i H4 流量をゼロにし、 5分後 に触媒体への電力供給を遮断して、 その温度を下げる。 次いで、 水素流量をゼロ にして、 1 ~2 X 1 0— 6P a程度まで減圧し、 特にチヤンバ内に導入した S i H 4 を排気する （約 5分） 。 その後、 ウェハをロードロックチャンバを経由して、 大気圧の外部に取り出す。
本実施の形態では、 上述の第 1の実施の形態で述べた効果に加えて、 単結晶シ リコンの低温成長が可能となるため、 不純物のオート ドーピングを防ぐことがで き、 工程を簡略化できる （すなわち、 高濃度基板の裏面をシ一ルする工程が不要 となる） と共に、 単結晶シリコン層の品質を向上させることができるという効果 を奏する。 具体的には、 不純物の拡散量が'减少するので、 単結晶シリ コン層の濃 度および厚さの制御精度が向上する。 また、 アルミニウムのオート ドーピングを 殆ど完全に抑制することができる。
なお、 単結晶シリコン基板に代えて、 バルクのサファイア基板を用いても、 上 記と同様のプロセスでサファイア基板上に単結晶シリコン層をェピタキシャル成 長させることができる。 但し、 この場合は、 単結晶シリ コン層の厚みは 0. 1 mとし、 上記反応ガスは 1 6 6秒流すものとする。
く第 4の実施の形態 >
次に、 第 1 2図〜第 1 4図を参照して、 本発明の第 4の実施の形態を説明する 本実施の形態は、 第 3の実施の形態で述べたと同様の操作を行い、 得られたシ リコンェピタキシャル層をはじめ、 自然酸化膜の有無による比較、 更には基板と してバルクのサファイアウェハを用いた場合 （S OS(Silicon on Sapphire) 用 など） の例を示すものである。
これらの各試料は、 下記に示した条件で、 それぞれ単結晶シリ コンをェピタキ シャル成長させたものである。 但し、 試料一 4及び試料一 5は、 シリコンェピタ キシャル成長の前に自然酸化膜除去などのための水素処理を行っている。
試料— 1 ：
結晶方位 （1 1 1 ) 3° ο ί ί、 5ィンチのシリコンウェハ、 ベア （自然酸化 膜あり、 1 8 Α厚：触媒活性水素処理なし）
堆積条件 ：
ガス流量 ： S i H4 1. 5 S C CM/H 2 9 0 S C CM
ガス圧 ： 1 2 P a
成膜時間 ： 3 0分
触媒体寸法： 0. 6 5 mm(D
触媒体温度： 1 6 5 0〜 1 7 0 0 °C (約 1 5 0 0 W)
基板ホルダー温度： 2 0 0〜 2 8 0 °C
試料— 2 ：
結晶方位 （ 1 1 1 ) 3° o ί ί、 5ィンチのシリコンウェハ、 ベア （自然酸化 膜あり、 1 8 Α厚：触媒活性水素処理なし）
堆積条件 ：
ガス流量 ： S i H4 3. 0 S C CM/H 2 9 0 S C CM
ガス圧 ： 1 2 P a
成膜時間 ： 3 0分
触媒体温度： 1 6 5 0 1 7 0 0。C ( 5 5. 4 V、 9. 1 A、 5 0 4 W) 基板ホルダー温度： 2 0 0 °C
£^<^― s
結晶方位 （1 1 1 ) 3 ° ο ί ί、 5インチのシリコンウエノ ベア （自然酸化 膜あり、 1 8 Α厚：触媒活性水素処理なし）
堆積条件 ： ガス流量 ： S i H4 4. 5 S C CM/H 2 9 0 S C CM
ガス圧 ： 1 6 P a
成膜時間 ： 2 0分
触媒体温度： 1 6 5 0〜 1 7 0 0 °C ( 5 5. 4 V、 9. 1 A、 5 0 4 W) 基板ホルダ—温度： 2 0 0 °C
試料一 4 ：
結晶方位 （ 1 0 0) 0 ° o f ί、 5インチのシリコンウェハ、 ベア （自然酸化 膜あり、 1 8 Α厚：触媒活性水素処理で除去）
水素処理 H 2 9 0 S C CM +触媒体温度 1 8 0 0 °C X 1 0 m i n .
堆積条件
ガス流量 S i H4 9. 0 S C CMZH 9 0 S C CM
ガス圧 1 0 P a
成膜時間 2 0分
触媒体温度 1 8 0 0 °C ( 7 5 0 W)
触媒体寸法等： 0. 4 mmO
基板ホルダー温度： 2 0 0 °C
si料— 5 ：
結晶方位 （1 1 0 2) 0° ο ί ί、 4インチのサファイアゥェ'
水素処理 Η 2 9 0 S C C Μ +触媒体温度 1 8 0 0 °C X 1 0 m i η 堆積条件
7Jス 里 5 i H4 9. 0 S C CM/H 2 9 0 S C CM
ガス圧 1 0 P a
成膜時間 6 m i n. 、 膜厚約 3 0 0~4 0 0 nm
触媒体温度 1 8 0 0 °C ( 7 5 0 W)
触媒体寸法等： 0. 4 ιηιηΦ
基板ホルダー温度： 2 0 0 °C
上記の操作によって作成した試料 - 1、 試料一 2及び試料一 4についての、 各 シリコンェピタキシャル層の断面 TEM (透過型電子顕微鏡） による評価結果 （ 写真） をそれぞれ第 1 2図〜第 1 4図に示す。 この結果によれば、 試料一 1、 試料— 2は （ 1 1 1 ) 3。 0 f ί、 自然酸化膜 あり （厚さ約 1 8 Α) のシリコン基板を用いて単結晶シリコン層を作成したが、 この単結晶シリコン層は、 基板と同様に （ 1 1 1 ) 3° ο ί ίに配位しているこ とが明らかに分かる。 これは、 試料一 3でも同様である。
即ち、 試料一 1では、 単結晶シリコン層は、 多くの領域では基板と全く同一の 方位、 もしくは、 基板 （ 1 1 1 ) 面を対称面とした双晶からなり、 つまり、 この 膜の多くは基板 （ 1 1 1) 面と同じ方位の （ 1 1 1) 面を持つ結晶からなって いる。 但し、 基板とは結晶方位の揃わない （1 1 1) 双晶構造や、 若干の多結晶 構造も含まれている。
試料 - 2も、 単結晶シリコン層は、 基板 S iの結晶方位の影響を受けて結晶成 長しており、 多くの領域で基板 （ 1 1 1) 面と同じ方位の （ 1 1 1) 面を持つ結 晶からなつている。 この膜は基板に対してほぼ垂直に伸びる柱状構造からなり、 個々の "柱" （グレイン） は、 （ 1 1 1) 双晶構造の積み重ねによって形成され ている。
試料一 4は、 （1 0 0) 0° o ί ί、 自然酸化膜あり （約 1 8人） のシリ コン 基板を採用しているが、 この自然酸化膜は触媒活性水素処理によって除去されて いることが分かる。 形成された単結晶シリコン層は、 基板と同様に （ 1 0 0) 0 ° 0 ί ίに配位していることが明らかに分かる。 また、 単結晶シリ コン基板並に きれいな表面状態を呈している。
試料一 4の単結晶シリコン層は、 S i ( 1 0 0) 双晶構造の積み重ねからなる 柱状構造を形成している。 柱状グレインの S i基板との界面では、 基板 S i結晶 に対して整合性良くきれいに連続して結晶成長しており、 基板ホルダ—温度 2 0 0°Cの低温でもェピタキシャル成長が起きていることが明らかである。 但し、 ェ ピタキシャル成長は、 S i基板全体では起きておらず、 基板表面上の密集する幅 数 nmの領域で起きている。 このために柱状構造が形成されたと考えられる。 ェ ピタキシャル成長の起きていない部分では、 ァモルファス層と思われる島状界面 が観察される。
但し、 試料— 1〜試料一 3、 更には試料一 4においても、 得られた単結晶シリ コン層は完全な単結晶薄膜ではなく、 欠陥が見える部分がある。 これは、 反応ガ ス中に酸素、 水分が混入したために、 酸素がグレインバウンダリ一付近に析出し ているためであると思われる。
試料— 5については、 形成された単結晶シリ コン層は （ 1 1 0 ) 0 ° ο ί ίに 配位している。 また、 市販の S 0 S基板並みにきれいな表面状態を呈している。 この資料 - 5において、 単結晶シリコン堆積前の上記の水素処理は、 基板上の加 ェ歪ゃ付着汚染物質 （有機物、 酸化物等） を除去し、 理想的なサファイア結晶層 を露出させるものであり、 これによつて単結晶シリ コン層のェピタキシャル成長 が良好に行われる。
以上に述べた本発明の実施の形態は、 本発明の技術的思想に基づいて種々変形 が可能である。
例えば、 上述した結晶性サファイア （A 1 2 0 3 ) に代えて、 単結晶シリ コン と格子整合の良好なスピネル構造体 （例えばマグネシアスピネル） （M g O · A 1 2 0 3 ) ) やフッ化カルシウム （C a F 2 ) などが使用可能である。
また、 単結晶シリコンのェピタキシャル成長の下地は、 上述の結晶性サフアイ ァ層などに代えて、 単結晶シリコン層であってもよい。 この場合は、 S O I (Sil icon on insulator)構造の基板を用い、 この上に単結晶シリコンを更にェピタキ シャル成長させることができる。 その他、 これらの薄膜と同様に単結晶シリ コン と格子整合の良い薄膜上にェピタキシャル成長させる場合に限らず、 それと同一 材質のバルク （上述のサファイアウェハやシリコンウェハ、 ゲルマニウムウェハ などの単結晶半導体） 上にェピタキシャル成長させることもできる。
また、 上述した段差 4は基板 1に形成する以外にも、 第 6 A図に仮想線で示し た厚みのサファイア層又はサファイア基板自体に形成することもできる。
以上説明したように、 本発明によれば、 単結晶シリコンと格子整合の良い物質 層又は単結晶シリコン基板をシ一ドにして、 触媒 C V D法によって単結晶シリコ ンの堆積を行うようにしたので、 上記した物質層を低温で形成でき、 更には、 シ リコンェピタキシャル成長時の加熱処理温度は低温でよいことから、 低温で単結 晶シリコン層を均一に形成することができる。
従って、 歪点の比較的低いガラス基板やセラミ ックス基板、 単結晶シリコン基 板などの入手し易く、 低コス卜で物性も良好な基板を用いることができ、 また基 板の大型化も可能となる。 また、 結晶性サファイア層などの上記物質層は、 様々 な原子の拡散バリャになるため、 ガラス基板からの不純物の拡散を抑制すること ができる。 単結晶シリコン層の電子移動度は、 5 4 0 c m 2 Ζ ν · s e cであつ て、 単結晶シリコン基板並の大きな値が得られるため、 高速で大電流密度のトラ ンジスタをはじめ、 高性能のダイオード、 キャパシタ、 抵抗等の半導体素子、 或 いはこれらを集積した電子回路をガラス基板等の上に作成することができる。 また、 単結晶シリコンの低温成長が可能となるため、 不純物のォ一ト ドーピン グを防ぐことができ、 工程を簡略化できる （すなわち、 高濃度基板の裏面をシ一 ルする工程が不要となる） と共に、 不純物の拡散量が減少するため、 シリコンェ ピタキシャル層の品質を向上させることができる。 更に、 基板温度が低いため、 加熱電源が小電力になり、 また冷却機構が簡単になるので、 シリコンェピタキシ ャル装置が安価になる。 また、 シラン等の反応ガスの反応効率が大きいため、 省 資源で環境への負荷が小さくなり、 コス トも低減させることができる。 産業上の利用可能性
以上のように本発明の単結晶シリコン層の形成方法及び半導体装置の製造方法 によれば、 歪点が比較的低い大型のガラス基板であっても、 シリコン層を低温で 均一にェピタキシャル成長させることができ、 よって高速で大電流密度の半導体 素子を作り込むことができる。

Claims

請求の範囲
1 . 単結晶シリコンと格子整合する物質層上に、 触媒 C V D法によって単結晶 シリコン層を形成する、 単結晶シリコン層の形成方法。
2 . 前記単結晶シリコン層を 1 0 0〜 7 0 0 °Cで形成する、 請求の範囲第 1項 記載の単結晶シリコン層の形成方法。
3 . 前記触媒 C V D法によって単結晶シリコン層を形成する際に、 水素化ゲイ 素を主成分とするガスを加熱された触媒体に接触させて分解することにより、 基 板上に単結晶シリコン層を堆積させる、 請求の範囲第 1項記載の単結晶シリコン 層の形成方法。
4 . 前記水素化ゲイ素としてシランを使用し、 前記触媒体としてタングステン 、 酸化トリウムを含有するタングステン、 モリブデン、 白金、 パラジウム、 シリ コン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ゲイ素からなる群より 選ばれた少なくとも 1種の材料を使用する、 請求の範囲第 3項記載の単結晶シリ コン層の形成方法。
5 . 前記物質層をサファイア、 スピネル構造体及びフッ化カルシウムからなる 群より選ばれた物質で形成する、 請求の範囲第 1項記載の単結晶シリコン層の形 成方法。
6 . 前記物質層を単結晶半導体で形成する、 請求の範囲第 1項記載の単結晶シ リコン層の形成方法。
7 . 前記物質層の表面の酸化膜を除去した後に、 前記単結晶シリコン層を形成 する、 請求の範囲第 6項記載の単結晶シリコン層の形成方法。
8 . 前記触媒 C V D法によって単結晶シリ コン層を形成する前に、 水素ガスを 加熱された触媒体に接触させ、 これによつて活性化された水素原子をエツチヤン トとして前記酸化膜をェッチングして除去する、 請求の範囲第 6項記載の単結晶 シリコン層の形成方法。
9 . 前記触媒体としてタングステン、 酸化トリゥムを含有するタングステン、 モリブデン、 白金、 ノ ラジウム、 シリコン、 アルミナ、 金属を付着したセラミ ツ クス、 及び炭化ゲイ素からなる群より選ばれた少なく とも 1種の材料を使用する 、 請求の範囲第 8項記載の単結晶シリコン層の形成方法。
1 0 . 前記物質層を絶縁基板上に形成する、 請求の範囲第 1項記載の単結晶シ リコン層の形成方法。
1 1 . 前記絶縁基板としてガラス基板を使用する、 請求の範囲第 1 0項記載の 単結晶シリコン層の形成方法。
1 2 . 前記単結晶シリ コン層の成膜時に周期表 3族又は 5族の不純物元素を混 入させ、 これによつて前記単結晶シリコン層の不純物種及び/又はその濃度を制 御する、 請求の範囲第 1項記載の単結晶シリコン層の形成方法。
1 3 . 基板上に、 前記単結晶シリコン層のェピタキシャル成長のシードとなる 段差を形成し、 この段差を含む基板上に前記物質層を形成する、 請求の範囲第 1 項記載の単結晶シリコン層の形成方法。
1 4 . 前記段差をドライエッチングで形成する、 請求の範囲第 1 3項記載の単 結晶シリコン層の形成方法。
1 5 . 前記物質層に、 前記単結晶シリコン層のェピタキシャル成長のシードと なる段差を形成する、 請求の範囲第 1項記載の単結晶シリコン層の形成方法。
1 6 . 前記段差をドライエツチング法により形成する、 請求の範囲第 1 5項記 載の単結晶シリコン層の形成方法。
1 7 . 単結晶シリ コンと格子整合する物質層上に、 触媒 C V D法によって単結 晶シリコン層を形成する工程と、
前記単結晶シリコン層に所定の処理を施して半導体素子を作製する工程と を有する、 半導体装置の製造方法。
1 8 . 前記単結晶シリコン層を絶縁ゲ一ト型電界効果トランジスタのチャンネ ル領域、 ソース領域及びドレイン領域に適用し、 これら各領域の周期表 3族又は 5族の不純物種及び/又はその濃度を制御する、 請求の範囲第 1 7項記載の半導 体装置の製造方法。
1 9 . 前記単結晶シリコン層を 1 0 0〜 7 0 0でで形成する、 請求の範囲第 1 7項記載の半導体装置の製造方法。
2 0 . 前記触媒 C V D法によって単結晶シリ コン層を形成する際に、 水素化ケ ィ素を主成分とするガスを加熱された触媒体に接触させて分解することにより、 基板上に単結晶シリ コン層を堆積させる、 請求の範囲第 1 7項記載の半導体装置 の製造方法。
2 1 . 前記水素化ゲイ素としてシランを使用し、 前記触媒体としてタングステ ン、 酸化トリウムを含有するタングステン、 モリブデン、 白金、 パラジウム、 シ リコン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ケィ素からなる群よ り選ばれた少なくとも 1種の材料を使用する、 請求の範囲第 2 0項記載の半導体 装置の製造方法。
2 2 . 前記物質層をサファイア、 スピネル構造体及びフッ化カルシウムからな る群より選ばれた物質で形成する、 請求の範囲第 1 7項記載の半導体装置の製造 方法。
2 3 . 前記物質層を単結晶ゲルマニウム等の単結晶半導体で形成する、 請求の 範囲第 1 7項記載の半導体装置の製造方法。
2 4 . 前記物質層の表面の酸化膜を除去した後に、 前記単結晶シリコン層を形 成する、 請求の範囲第 2 3項記載の半導体装置の製造方法。
2 5 . 前記触媒 C V D法によって単結晶シリコン層を形成する前に、 水素ガス を加熱された触媒体に接触させ、 これによつて活性化された水素原子をエツチヤ ントとして前記酸化膜をエッチングして除去する、 請求の範囲第 2 4項記載の半 導体装置の製造方法。
2 6 . 前記触媒体として夕ングステン、 酸化トリゥムを含有するタングステン 、 モリブデン、 白金、 パラジウム、 シリコン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ゲイ素からなる群より選ばれた少なくとも 1種の材料を使用す る、 請求の範囲第 2 5項記載の半導体装置の製造方法。
2 7 . 前記物質層を絶縁基板上に形成する、 請求の範囲第 1 7項記載の半導体 装置の製造方法。
2 8 . 前記絶縁基板としてガラス基板を使用する、 請求の範囲第 2 7項記載の 半導体装置の製造方法。
2 9 . 前記単結晶シリコン層の成膜時に周期表 3族又は 5族の不純物元素を混 入させ、 これによつて前記単結晶シリコン層の不純物種及びノ又はその濃度を制 御する、 請求の範囲第 1 7項記載の半導体装置の製造方法。
3 0 . 基板上に、 前記単結晶シリコン層のェピタキシャル成長のシードとなる 段差を形成し、 この段差を含む前記基板上に前記物質層を形成する、 請求の範囲 第 1 7項記載の半導体装置の製造方法。
3 1 . 前記段差をドライエッチングで形成する、 請求の範囲第 3 0項記載の半 導体装置の製造方法。
3 2 . 前記物質層に、 前記単結晶シリコン層のェピタキシャル成長のシードと なる段差を形成する、 請求の範囲第 1 7項記載の半導体装置の製造方法。
3 3 . 前記段差をドライエツチングで形成する、 請求の範囲第 3 2項記載の半 導体装置の製造方法。
3 4 . 単結晶シリコン基板上に、 触媒 C V D法によって単結晶シリコン層を形 成する、 単結晶シリコン層の形成方法。
3 5 . 前記単結晶シリコン層を 1 0 0〜 7 0 0 °Cで形成する、 請求の範囲第 3 項記載の単結晶シリコン層の形成方法。
3 6 . 前記触媒 C V D法によって単結晶シリコン層を形成する際に、 水素化ケ ィ素を主成分とするガスを加熱された触媒体に接触させて分解することにより、 前記単結晶シリコン基板上に単結晶シリコン層を堆積させる、 請求の範囲第 3 4 項記載の単結晶シリコン層の形成方法。
3 7 . 前記水素化ゲイ素としてシランを使用し、 前記触媒体としてタンダステ ン、 酸化トリウムを含有するタングステン、 モリブデン、 白金、 ノ、。ラジウム、 シ リコン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ゲイ素からなる群よ り選ばれた少なくとも 1種の材料を使用する、 請求の範囲第 3 6項記載の単結晶 シリコン層の形成方法。
3 8 . 前記単結晶シリ コン基板の表面の酸化膜を除去した後に、 前記単結晶シ リコン層を形成する、 請求の範囲第 3 4項記載の単結晶シリコン層の形成方法。
3 9 . 前記触媒 C V D法によって単結晶シリ コン層を形成する前に、 水素ガス を加熱された触媒体に接触させ、 これによつて活性化された水素原子をエツチヤ ントとして前記酸化膜をエッチングして除去する、 請求の範囲第 3 8項記載の単 結晶シリコン層の形成方法。
4 0 . 前記触媒体としてタングステン、 酸化トリゥムを含有するタングステン 、 モリブデン、 白金、 パラジウム、 シリコン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ゲイ素からなる群より選ばれた少なくとも 1種の材料を使用す る、 請求の範囲第 3 9項記載の単結晶シリ コン層の形成方法。
1 . 前記単結晶シリコン層の成膜時に周期表 3族又は 5族の不純物元素を混 入させ、 これによつて前記単結晶シリコン層の不純物種及び/又はその濃度を制 御する、 請求の範囲第 3 4項記載の単結晶シリコン層の形成方法。
4 2 . 前記単結晶シリコン基板上に、 前記単結晶シリコン層のェピタキシャル 成長のシードとなる段差を形成する、 請求の範囲第 3 4項記載の単結晶シリコン 層の形成方法。
4 3 . 前記段差をドライエッチングで形成する、 請求の範囲第 4 2項記載の単 結晶シリコン層の形成方法。
4 4 . 単結晶シリコン基板上に、 触媒 C V D法によって単結晶シリコン層を形 成する工程と、
前記単結晶シリコン層に所定の処理を施して半導体素子を作製する工程と を有する、 半導体装置の製造方法。
4 5 . 前記単結晶シリコン層に、 絶縁ゲート型電界効果トランジスタのチャン ネル領域、 ソース領域及びドレイン領域を形成し、 これら各領域の周期表 3族又 は 5族の不純物種及び/又はその濃度を制御する、 請求の範囲第 4 4項記載の半 導体装置の製造方法。
4 6 . 前記単結晶シリコン層を 1 0 0 ~ 7 0 0 °Cで形成する、 請求の範囲第 4 4項記載の半導体装置の製造方法。
4 7 . 前記触媒 C V D法によって単結晶シリ コン層を形成する際に、 水素化ケ ィ素を主成分とするガスを加熱された触媒体に接触させて分解することにより、 前記単結晶シリコン基板上に前記単結晶シリコン層を堆積させる、 請求の範囲第 4 4項記載の半導体装置の製造方法。
4 8 . 前記水素化ゲイ素としてシランを使用し、 前記触媒体としてタングステ ン、 酸化トリウムを含有するタングステン、 モリブデン、 白金、 ノ、。ラジウム、 シ リコン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ゲイ素からなる群よ り選ばれた少なくとも 1種の材料を使用する、 請求の範囲第 4 7項記載の半導体 装置の製造方法。
4 9 . 前記単結晶シリ コン基板の表面の酸化膜を除去した後に、 前記単結晶シ リコン層を形成する、 請求の範囲第 4 4項記載の半導体装置の製造方法。
5 0 . 前記触媒 C V D法によって単結晶シリコン層を形成する前に、 水素ガス を加熱された触媒体に接触させ、 これによつて活性化された水素原子をェッチヤ ントとして前記酸化膜をエッチングして除去する、 請求の範囲第 4 9項記載の半 導体装置の製造方法。
5 1 . 前記触媒体としてタングステン、 酸化卜リゥムを含有するタングステン 、 モリブデン、 白金、 パラジウム、 シリコン、 アルミナ、 金属を付着したセラミ ックス、 及び炭化ゲイ素からなる群より選ばれた少なくとも 1種の材料を使用す る、 請求の範囲第 5 0項記載の半導体装置の製造方法。
5 2 . 前記単結晶シリコン層の成膜時に周期表 3族又は 5族の不純物元素を混 入させ、 これによつて前記単結晶シリコン層の不純物種及び/又はその濃度を制 御する、 請求の範囲第 4 4項記載の半導体装置の製造方法。
5 3 . 前記単結晶シリコン基板上に、 前記単結晶シリ コン層のェピタキシャル 成長のシー ドとなる段差を形成する、 請求の範囲第 4 4項記載の半導体装置の製 造方法。
5 4 . 前記段差をドライエツチングにより形成する、 請求の範囲第 5 3項記載 の半導体装置の製造方法。
5 5 . 絶縁基板上に単結晶シリコンと格子整合する物質層が形成され、 この物 質層上に単結晶シリコン層が形成され、 この単結晶シリコン層が半導体素子を構 成している半導体装置。
5 6 . 前記単結晶シリコン層が絶縁ゲ一ト型電界効果トランジスタのチヤンネ ル領域、 ソース領域及びドレイン領域を構成し、 これら各領域の周期表 3族又は 5族の不純物種及び/又はその濃度が制御されている、 請求の範囲 5 5項記載の 半導体装置。
5 7 . 前記物質層がサファイア、 スピネル構造体及びフッ化カルシウムからな る群より選ばれた物質で形成されている、 請求の範囲 5 5項記載の半導体装置。
5 8 . 前記物質層が単結晶シリコンで形成されている、 請求の範囲 5 5項記載 の半導体装置。
5 9 . 前記単結晶シリコンからなる前記物質層の表面の酸化膜が除去されてい る、 請求の範囲 5 8項記載の半導体装置。
6 0 . 前記絶縁基板としてガラス基板が使用されている、 請求の範囲 5 5項記 載の半導体装置。
6 1 . 前記単結晶シリコン層に周期表 3族又は 5族の不純物元素が混入され、 これによつて前記単結晶シリコン層の不純物種及び Z又はその濃度が制御されて いる、 請求の範囲 5 5項記載の半導体装置。
6 2 . 基板上に、 前記単結晶シリコン層のェピタキシャル成長のシードとなる 段差が形成され、 この段差を含む前記基板上に前記物質層が形成されている、 請 求の範囲 5 5項記載の半導体装置。
6 3 . 前記物質層に、 前記単結晶シリコン層のェピタキシャル成長のシードと なる段差が形成されている、 請求の範囲 5 5項記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2185685C2 (ru) * 2000-06-23 2002-07-20 Научно-исследовательский институт измерительных систем Способ обработки структур "кремний на сапфире"
WO2014037480A1 (en) 2012-09-10 2014-03-13 F. Hoffmann-La Roche Ag 6-amino acid heteroaryldihydropyrimidines for the treatment and prophylaxis of hepatitis b virus infection

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001078123A1 (en) * 2000-04-11 2001-10-18 Genitech Co., Ltd. Method of forming metal interconnects
JP4737807B2 (ja) * 2000-08-21 2011-08-03 パナソニック株式会社 タングステン含有シリコン薄膜の製造方法及び半導体装置の製造方法
JP4710187B2 (ja) * 2000-08-30 2011-06-29 ソニー株式会社 多結晶シリコン層の成長方法および単結晶シリコン層のエピタキシャル成長方法
US6923821B2 (en) * 2001-02-28 2005-08-02 Theodore Wortrich Microkeratome blades and methods of making
JP4784955B2 (ja) * 2001-07-18 2011-10-05 株式会社 液晶先端技術開発センター 薄膜半導体装置の製造方法
KR20030012227A (ko) * 2001-07-31 2003-02-12 (주) 헤세드테크놀러지 급속광가열화학증착장치를 이용한 박막소자 제조방법
JP3925341B2 (ja) * 2002-07-30 2007-06-06 豊田合成株式会社 結晶成長基板及び半導体発光素子の製造方法
JP4278940B2 (ja) 2002-09-09 2009-06-17 株式会社 液晶先端技術開発センター 結晶化装置および結晶化方法
KR100429296B1 (ko) * 2002-09-09 2004-04-29 한국전자통신연구원 반도체 소자 제조 장치 및 이를 이용한 반도체 소자 제조방법
US6759277B1 (en) * 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
US20040188684A1 (en) * 2003-03-31 2004-09-30 Glass Glenn A. Selective deposition of smooth silicon, germanium, and silicon-germanium alloy epitaxial films
US7208094B2 (en) 2003-12-17 2007-04-24 Hewlett-Packard Development Company, L.P. Methods of bridging lateral nanowires and device using same
JP2005203685A (ja) 2004-01-19 2005-07-28 Oki Electric Ind Co Ltd 半導体装置，及び半導体装置の製造方法
WO2005093822A1 (fr) * 2004-03-25 2005-10-06 Commissariat A L'energie Atomique PROCEDE DE DEPOT PAR EPITAXIE D'UN MATERIAU A BASE DE Si SUR UNE COUCHE DE MATERIAU A BASE DE Si D'UN SUBSTRAT DE TYPE SEMI-CONDUCTEUR SUR ISOLANT
JP2005340651A (ja) * 2004-05-28 2005-12-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7396743B2 (en) * 2004-06-10 2008-07-08 Singh Kaushal K Low temperature epitaxial growth of silicon-containing films using UV radiation
JP4032058B2 (ja) 2004-07-06 2008-01-16 富士通株式会社 半導体装置および半導体装置の製造方法
KR100682893B1 (ko) * 2004-10-13 2007-02-15 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
US8012885B2 (en) * 2007-04-02 2011-09-06 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor device
JP2008270572A (ja) 2007-04-20 2008-11-06 Sanyo Electric Co Ltd 光起電力素子の製造方法
JP4308281B2 (ja) 2007-04-23 2009-08-05 三洋電機株式会社 光起電力素子の製造方法
CN101550531B (zh) * 2008-04-03 2013-04-24 清华大学 硅纳米结构的制备方法
JP2009111397A (ja) * 2008-11-04 2009-05-21 Canon Anelva Corp 付着膜のエッチング法
JP2009044190A (ja) * 2008-11-07 2009-02-26 Canon Anelva Corp 付着膜のエッチング法
JP5706670B2 (ja) 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US9206508B1 (en) * 2010-10-16 2015-12-08 Alleppey V. Hariharan Laser assisted chemical vapor deposition of silicon

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6340314A (ja) * 1986-08-05 1988-02-20 Hiroshima Univ 触媒ｃｖｄ法による薄膜の製造法とその装置
JPH08250438A (ja) * 1995-03-15 1996-09-27 Res Dev Corp Of Japan 触媒ｃｖｄ法によるシリコン薄膜の生成方法および薄膜トランジスタの製造方法および薄膜トランジスタ
JPH0950960A (ja) * 1995-08-04 1997-02-18 Semiconductor Energy Lab Co Ltd 結晶性半導体作製方法
JPH09129558A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置の製造方法
JPH10167893A (ja) * 1996-12-05 1998-06-23 Sony Corp 量子細線の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3885061A (en) 1973-08-17 1975-05-20 Rca Corp Dual growth rate method of depositing epitaxial crystalline layers
GB1477856A (en) * 1974-06-05 1977-06-29 Semiconductor Res Found Single crystal of semiconductive material on crystal of insulating material
IT1085336B (it) * 1976-03-17 1985-05-28 Rca Corp Metodo di deposizione epitassiale di silicio,struttura composita cosi' ottenuta e transistore ad effetto di campo a porta isolata con essa realizzato
US4169746A (en) 1977-04-28 1979-10-02 Rca Corp. Method for making silicon on sapphire transistor utilizing predeposition of leads
US5588994A (en) * 1980-04-10 1996-12-31 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
JPS5734331A (en) 1980-08-11 1982-02-24 Toshiba Corp Manufacture of semiconductor device
US4371421A (en) 1981-04-16 1983-02-01 Massachusetts Institute Of Technology Lateral epitaxial growth by seeded solidification
JPS57210635A (en) 1981-06-19 1982-12-24 Tokyo Daigaku Manufacture of semiconductor device
US4534820A (en) 1981-10-19 1985-08-13 Nippon Telegraph & Telephone Public Corporation Method for manufacturing crystalline film
US5242844A (en) * 1983-12-23 1993-09-07 Sony Corporation Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
US5294285A (en) * 1986-02-07 1994-03-15 Canon Kabushiki Kaisha Process for the production of functional crystalline film
JPS6310314A (ja) 1986-07-01 1988-01-16 Tdk Corp 磁気記録媒体
DE69126949T2 (de) * 1990-11-15 1998-02-12 Canon Kk Verfahren zur Herstellung einer einkristallinen Schicht
JP3321899B2 (ja) * 1992-12-04 2002-09-09 株式会社デンソー 半導体装置
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5833749A (en) * 1995-01-19 1998-11-10 Nippon Steel Corporation Compound semiconductor substrate and process of producing same
JP4366732B2 (ja) * 1998-09-30 2009-11-18 ソニー株式会社 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
AU2002341687A1 (en) 2002-09-17 2004-04-08 Pulse Engineering, Inc. Controlled inductance device and method
EP2282233A1 (en) 2003-05-13 2011-02-09 ASML Netherlands BV Lithographic apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6340314A (ja) * 1986-08-05 1988-02-20 Hiroshima Univ 触媒ｃｖｄ法による薄膜の製造法とその装置
JPH08250438A (ja) * 1995-03-15 1996-09-27 Res Dev Corp Of Japan 触媒ｃｖｄ法によるシリコン薄膜の生成方法および薄膜トランジスタの製造方法および薄膜トランジスタ
JPH0950960A (ja) * 1995-08-04 1997-02-18 Semiconductor Energy Lab Co Ltd 結晶性半導体作製方法
JPH09129558A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置の製造方法
JPH10167893A (ja) * 1996-12-05 1998-06-23 Sony Corp 量子細線の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1018758A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2185685C2 (ru) * 2000-06-23 2002-07-20 Научно-исследовательский институт измерительных систем Способ обработки структур "кремний на сапфире"
WO2014037480A1 (en) 2012-09-10 2014-03-13 F. Hoffmann-La Roche Ag 6-amino acid heteroaryldihydropyrimidines for the treatment and prophylaxis of hepatitis b virus infection

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