WO2001047111A3 - Circuit de rereferencement couple en mode capacitif avec retroaction positive - Google Patents

Circuit de rereferencement couple en mode capacitif avec retroaction positive Download PDF

Info

Publication number
WO2001047111A3
WO2001047111A3 PCT/US2000/034784 US0034784W WO0147111A3 WO 2001047111 A3 WO2001047111 A3 WO 2001047111A3 US 0034784 W US0034784 W US 0034784W WO 0147111 A3 WO0147111 A3 WO 0147111A3
Authority
WO
WIPO (PCT)
Prior art keywords
inverting circuit
input
circuit
output
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/US2000/034784
Other languages
English (en)
Other versions
WO2001047111A2 (fr
Inventor
Richard Davis
Jiann-Neng Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of WO2001047111A2 publication Critical patent/WO2001047111A2/fr
Publication of WO2001047111A3 publication Critical patent/WO2001047111A3/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/003—Changing the DC level
    • H03K5/007—Base line stabilisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

Cette invention se rapporte à un circuit et à un procédé servant à recevoir un signal d'entrée numérique référencé sur des niveaux logiques arbitraires, et à réréférencer ce signal d'entrée numérique sur des niveaux logiques locaux. Un circuit de réréférencement comprend à cet effet un circuit non inverseur ayant une entrée et une sortie, et une caractéristique de transfert de non-inversion entre l'entrée et la sortie. Un élément capacitif est connecté en série à ce circuit non inverseur, pour coupler en mode capacitif le signal d'entrée numérique à l'entrée du circuit non inverseur. Le circuit de réréférencement comprend également un élément résistif connecté entre l'entrée et la sortie du circuit non inverseur. Pendant le fonctionnement, le front montant et le front descendant du signal d'entrée numérique se couplent en mode capacitif à l'entrée du circuit non inverseur et traversent un niveau seuil, amenant le circuit non inverseur à modifier son état de sortie. La tension à la sortie du circuit non inverseur se couple en mode résistif en retour à l'entrée du circuit non inverseur, où la tension à l'entrée du circuit non inverseur tente à égaliser la tension à la sortie. Dès lors que l'entrée du circuit non inverseur ne possède pas de connexion en courant continu (CC) avec le signal d'entrée numérique, les niveaux de tension à l'entrée du circuit non inverseur restent référencés sur les tensions d'alimentation du circuit non inverseur, quels que soient les niveaux de tension du signal d'entrée numérique. Un circuit de calage peut être utilisé pour protéger le circuit non inverseur contre les tensions d'entrée ayant de fortes excursions de tension. En outre, un second élément résistif peut être connecté entre l'entrée du circuit non inverseur et un niveau CC, pour atténuer la rétroaction depuis la sortie du circuit non inverseur, permettant ainsi une utilisation avec des signaux d'entrée ayant de faibles excursions de tension.
PCT/US2000/034784 1999-12-21 2000-12-20 Circuit de rereferencement couple en mode capacitif avec retroaction positive Ceased WO2001047111A2 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US46814699A 1999-12-21 1999-12-21
US09/468,146 1999-12-21

Publications (2)

Publication Number Publication Date
WO2001047111A2 WO2001047111A2 (fr) 2001-06-28
WO2001047111A3 true WO2001047111A3 (fr) 2002-02-14

Family

ID=23858606

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/US2000/034784 Ceased WO2001047111A2 (fr) 1999-12-21 2000-12-20 Circuit de rereferencement couple en mode capacitif avec retroaction positive

Country Status (1)

Country Link
WO (1) WO2001047111A2 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515512B2 (en) * 1999-12-21 2003-02-04 Teradyne, Inc. Capacitively coupled re-referencing circuit with transient correction

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255712A (en) * 1978-12-18 1981-03-10 Petrie Adelore F Digital waveform conditioning circuit
US4339727A (en) * 1978-03-07 1982-07-13 Nippon Electric Co., Ltd. Waveform converting circuit
US4794283A (en) * 1987-05-26 1988-12-27 Motorola, Inc. Edge sensitive level translating and rereferencing CMOS circuitry
EP0318018A2 (fr) * 1987-11-26 1989-05-31 Kabushiki Kaisha Toshiba Circuit de décalage de niveau pour la conversion d'un signal de niveau ECL en un signal de niveau logique CMOS
EP0364700A2 (fr) * 1988-10-18 1990-04-25 ANT Nachrichtentechnik GmbH Circuit de couplage à un bus
WO1996026590A1 (fr) * 1995-02-23 1996-08-29 Dolphin Interconnect Solutions A/S Circuit d'isolement d'interface pour signaux differentiels

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4339727A (en) * 1978-03-07 1982-07-13 Nippon Electric Co., Ltd. Waveform converting circuit
US4255712A (en) * 1978-12-18 1981-03-10 Petrie Adelore F Digital waveform conditioning circuit
US4794283A (en) * 1987-05-26 1988-12-27 Motorola, Inc. Edge sensitive level translating and rereferencing CMOS circuitry
EP0318018A2 (fr) * 1987-11-26 1989-05-31 Kabushiki Kaisha Toshiba Circuit de décalage de niveau pour la conversion d'un signal de niveau ECL en un signal de niveau logique CMOS
EP0364700A2 (fr) * 1988-10-18 1990-04-25 ANT Nachrichtentechnik GmbH Circuit de couplage à un bus
WO1996026590A1 (fr) * 1995-02-23 1996-08-29 Dolphin Interconnect Solutions A/S Circuit d'isolement d'interface pour signaux differentiels

Also Published As

Publication number Publication date
WO2001047111A2 (fr) 2001-06-28

Similar Documents

Publication Publication Date Title
US4866301A (en) Controlled slew peak detector
EP0883248A3 (fr) Circuit intégré semi-conducteur avec interface adaptée à un fonctionnement à faible amplitude
TW200518459A (en) Level shifter
JPS58140649A (ja) 電圧検出回路
US4992674A (en) Controlled slew peak detector
EP0961410A3 (fr) Dispositif de circuit intégré
US20040051389A1 (en) Switched supply for operational amplifier
EP0858161A3 (fr) Circuit de retard avec la mise en forme d'impulsions
JP2792475B2 (ja) 入力バッファ
HK127796A (en) Power-up reset circuit
WO2001047111A3 (fr) Circuit de rereferencement couple en mode capacitif avec retroaction positive
TW200513036A (en) Delay stage insensitive to operating voltage and delay circuit including the same
CN115453404B (zh) 电源电压差检测电路、芯片、电子部件及电子设备
CN113794472B (zh) 上电检测电路、gpio接口电路及集成电路芯片
WO1997027657A3 (fr) Circuit limiteur de courant
KR100221086B1 (ko) 모뎀의 신호 안정화 통화 유지 장치
JPS64817A (en) Logic circuit
WO2001056155A3 (fr) Repeteurs a tension de fluctuation melangee conçus pour des lignes de signaux a capacitance et resistance elevees et procedes correspondants
JP3994802B2 (ja) 誤動作防止回路及びそれを用いた集積回路装置
JPH05235705A (ja) Ｒｓフリップフロップ回路
JPS57190351A (en) Semiconductor integrated circuit device
Hayden et al. Pulse signaling using capacitively-coupled CMOS
JP3116706B2 (ja) トリガ入力回路
TW351013B (en) An initial reset circuit having an extended signal length and reduced stable power consumption
WO1999059242A3 (fr) Procede de reduction de la distorsion et du bruit des pulsations carrees, circuit permettant de generer des pulsations a distorsion minimale et mise en oeuvre dudit procede et dudit circuit

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP KR SG

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE DE DK FI FR GB IE IT NL

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
AK Designated states

Kind code of ref document: A3

Designated state(s): JP KR SG

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE DE DK FI FR GB IE IT NL

NENP Non-entry into the national phase

Ref country code: JP