WO2004012198A1 - 複合記憶回路及び同複合記憶回路を有する半導体装置 - Google Patents

Abstract

揮発性記憶回路と不揮発性記憶回路とを並列に接続して記憶回路を構成し、揮発性記憶回路の記憶情報と同一情報を不揮発性記憶回路に記憶することによりインスタントオンを可能とした複合記憶回路及び同複合記憶回路を有する半導体装置において、消費電力の低減をはかった複合記憶回路及び同複合記憶回路を有する半導体装置を提供することを課題とする。そこで本発明では、揮発性記憶回路と不揮発性記憶回路とを並列に接続して構成した複合記憶回路及び同複合記憶回路を有する半導体装置において、前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、前記揮発性記憶回路に記憶している第1の記憶情報と、前記不揮発性記憶回路に既に記憶している第2の記憶情報とを比較する判定回路を設け、前記第1の記憶情報と前記第2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記第1の記憶情報を書込むべく構成した。

Description

明 細 書 複合記憶回路及び同複合記憶回路を有する半導体装置 技術分野

本発明は、 揮発性記憶回路と不揮発性記憶回路を並列に接続して構成した複合 記憶回路及ぴ同複合記憶回路を有する半導体装置に関するものである。 背景技術

従来、 パーソナルコンピュータのような電子計算機等に内蔵され、 所要の処理 を行う半導体装置内には、 必要に応じて揮発性記憶回路を設け、 処理に必要な情 報を同揮発性記憶回路に逐次記憶させながら処理を実行している。

かかる揮発性記憶回路は電力供給を行なうことによって記憶を保持しており、 書込速度及び読出速度が速いという特性を有している一方で、 電源停止操作や急 な停電等において電力供給が絶たれた場合に記憶していた記.憶情報が消失すると いう特性を有している。 したがって、 電力供給停止後に電源を再投入した場合に は、 揮発性記憶回路には電力供給停止前に記憶していた情報が全く残っていない ために、 電力供給停止前の記憶情報を再現することが不可能であった。 .

そこで、 昨今では、 揮発性記憶回路と不揮発性記憶回路とを並列に接続して記 憶回路を構成し、 揮発性記憶回路に記憶した情報と同一情報を不揮発性記憶回路 にも記憶することにより、 電源停止操作や急な停電等において電力供給が絶たれ た場合には必要な情報を不揮発性記憶回路で保存しておき、 電力供給が再開され た場合には、 不揮発性記憶装置に記憶していた情報を用いることによって、 電力 供給が絶たれる前の状態に直ちに復帰可能とするィンスタントオン技術が提案さ れている。

しかしながら、 上記した記憶回路では、 既に不揮発性記憶回路に記憶している 情報が揮発性記憶回路の情報と同じ場合であっても不揮発性記憶回路への書込操 作が生じ、 無駄な電力消費が生じているという問題があった。

特に、 不揮^性記憶回路は、 不揮発性という特性上、 記憶情報の書込みに多大 な電気エネルギーを必要とするために、 消費電力削減を阻害する要因となってい た。 発明の開示

上記の問題点を解決すべく、 請求の範囲第 1項記載の発明では、 揮発性記憶回 路と不揮発性記憶回路とを並列に接続し、 前記揮発性記憶回路に記憶された記憶 情報と同一情報を前記不揮発性記憶回路に記憶すべく構成した複合記憶回路にお いて、 前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、 前記揮発性記憶回路に記憶している第 1の記憶情報と、 前記不揮発性記憶回路に 既に記憶している第 2の記憶情報とを比較する判定回路を設け、 前記第 1の記憶 情報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記 第 1の記憶情報を書込むべく構成した。

また、 請求の範囲第 2項記載の発明では、 請求の範囲第 1項記載の複合記憶回 路において、 前記判定回路に、 前記第 1の記憶情報と前記第 2の記憶情報とを比 較する比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の 場合にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段とを 設けた。

また、 請求の範囲第 3項記載の発明では、 請求の範囲第 1項または請求の範囲 第 2項に記載の複合記憶回路において、 前記不揮発性記憶回路に、 記憶手段とし て磁気トンネル接合素子を用いた。

また、 請求の範囲第 4項記載の発明では、 請求の範囲第 1項記載の複合記憶回 路において、 前記揮発性記憶回路への電力供給の低下時に、 前記不揮発性記憶回 路に前記揮発性記憶回路の記憶情報を書込むとともに、 電力供給低下後の給電再 開時に、 前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻すべく構成 した。 また、 請求の範囲第 5項記載の発明では、 請求の範囲第 4項記載の複合記憶回 路において、 前記揮発性記憶回路及び前記不揮発性記憶回路に、 電力供給の低下 時に動作する電源供給手段を設けた。

また、 請求の範囲第 6項記載の発明では、 請求の範囲第 4項または請求の範囲 第 5項に記載の複合記憶回路において、 前記不揮発性記憶回路には、 記憶手段と して磁気トンネル接合素子を用いた。

また、 請求の範囲第 7項記載の発明では、 請求の範囲第 4項または請求の範囲 第 5項に記載の複合記憶回路において、 前記判定回路には、 前記第 1の記憶情報 と前記第 2の記憶情報とを比較する比較判定手段と、 前記第 1の記憶情報と前記 第 2の記憶情報とが不一致の場合にのみ前記不揮発性記録回路に前記第 1の記憶 情報を書込む書込み手段とを設けた。

また、 請求の範囲第 8項記載の発明では、 請求の範囲第 7項記載の複合記憶回 路において、 前記不揮発性記憶回路には、 記憶手段として磁気トンネル接合素子 を用いた。

また、 請求の範囲第 9項記載の発明では、 揮発性記憶回路と不揮発性記憶回路 とを並列に接続し、 前記揮発性記憶回路に記憶された記憶情報と同一情報を前記 不揮発性記憶回路に記憶すべく構成した複合記憶回路を有する半導体装置におい て、 前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、 前 記揮発性記憶回路に記憶している第 1の記憶情報と、 前記不揮発性記憶回路に既 に記憶している第 2の記憶情報とを比較する判定回路を設け、 前記第 1の記憶情 報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記第 1の記憶情報を書込むべく構成した。

また、 請求の範囲第 1 0項記載の発明では、 請求の範囲第 9項記載の半導体装 置において、 前記判定回路に、 前記第 1の記憶情報と前記第 2の記憶情報とを比 較する比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の 場合にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段とを 設けた。 また、 請求の範囲第 1 1項記載の発明では、 請求の範囲第 9項または請求の範 囲第 1 0項に記載の半導体装置において、 前記不揮発性記憶回路に、 記憶手段と して磁気トンネル接合素子を用いた。

また、 請求の範囲第 1 2項記載の発明では、 請求の範囲第 9項記載の半導体装 置において、 前記揮発性記憶回路への電力供給の低下時に、 前記不揮発性記憶回 路に前記揮発性記憶回路の記憶情報を書込むとともに、 電力供給低下後の給電再 開時に、 前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻すべく構成 した。

また、 請求の範囲第 1 3項記載の発明では、 請求の範囲第 1 2項に記載の半導 体装置において、 前記揮発性記憶回路及び前記不揮発性記憶回路に、 電力供給の 低下時に動作する電源供給手段を設けた。

また、 請求の範囲第 1 4項記載の発明では、 請求の範囲第 1 2項または請求の 範囲第 1 3項に記載の半導体装置において、 前記不揮発性記憶回路には、 記憶手 段として磁気トンネル接合素子を用いた。

また、 請求の範囲第 1 5項記載の発明では、 請求の範囲第 1 2項または請求の 範囲第 1 3項に記載の半導体装置において、 前記判定回路には、 前記第 1の記憶 情報と前記第 2の記憶情報とを比較する比較判定手段と、 前記第 1の記憶情報と 前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記録回路に前記第 1の 記憶情報を書込む書込み手段とを設けた。

また、 請求の範囲第 1 6項記載の発明では、 請求の範囲第 1 5項記載の半導体 装置において、 記憶手段として磁気トンネル接合素子を用いた。 図面の簡単な説明

図 1は、 本発明に係る複合記憶回路の回路図である。

図 2は、 図 1の回路図で示した複合記憶回路の動作説明用のタイミ

トである。

図 3は、 図 1の回路図で示した複合記憶回路の動作説明用のタイミ トである。 発明を実施するための最良の形態

本発明の複合記憶回路及び同複合記憶回路を有する半導体装置は、 複合記憶回 路を、 揮発性記憶回路と不揮発性記憶回路とを並列に接続して構成し、 揮発性記 憶回路の記憶情報と同一情報を不揮発性記憶回路に記憶するものである。

そして、 不揮発性記憶回路に揮発性記憶回路の記憶情報を書込む場合に、 揮発 性記憶回路に記憶している第 1の記憶情報と、 不揮発性記憶回路に既に記憶して いる第 2の記憶情報とを比較して、 第 1の記憶情報と第 2の記憶情報とがー致し ているかどうかを判定する判定回路を設けているものである。

さらに、 判定回路において第 1の記憶情報と第 2の記憶情報とが不一致と判定 した場合には、 不揮発性記憶回路に第 1の記憶情報を書込み、 判定回路において 第 1の記憶情報と第 2の記憶情報とがー致すると判定した場合には不揮発性記憶 回路への第 1の記憶情報の書込みを行なわないように構成しているものである。

したがって、 第 1の記憶情報と第 2の記憶情報とがー致する場合に不揮発性記 憶回路への書込み処理を行なわないことによって、 不揮発性記憶回路への書込処 理の回数を削減することができ、 消費電力を削減することができる。

特に、 揮発性記憶回路の記憶情報の不揮発性記憶回路への書込みは、 揮発性記 憶回路への電力供給が低下したときに行うこととした場合には、 電力供給の低下 にともなつて揮発性記憶回路の記憶情報が'消失するおそれがある状態となったと きにのみ、揮発性記憶回路の記憶情報を不揮発性記憶回路に書込むことができる。 したがって、 複合記憶回路は、 不揮発性記憶回路において読出されることなく 次の書込処理によって上書きされる情報の書込処理の発生を防止して、 消費電力 を削減することができる。

不揮発性記憶回路に書込む情報は、 電力供給低下後の給電再開時に利用する情 報である。 そして、 不揮発性記憶回路に書込んだ情報は、 給電再開時に揮発性記 憶回路に書込むことによって、 読出速度の速い揮発性記憶回路から所要の情報を 利用することができ、 速やかなインスタントオンを実現することができる。

上記の複合記憶回路を半導体基板上に形成して構成した半導体装置は、 電力の 供給が停止された際に動作時の状態を複合記憶回路によって記憶しておくことが でき、 しかも給電を再開した場合には、 複合記憶回路によって保持された情報を 用いることによって瞬時に電力供給停止直前の状態に復帰させることができる。

したがって、 同半導体装置を用いて電子機器や電気機器を構成した場合には、 インスタントオンを容易に実現できる。

なお、 この場合、 揮発性記憶回路と不揮発性記憶回路とは必ずしも同一半導体 基板上に形成する必要はなく、 異なる半導体基板上にそれぞれ揮発性記憶回路と 不揮発性記憶回路とを構成し、 所要の配線により並列接続してもよい。

以下において、 図面に基づいて本発明の実施形態を詳説する。 特に次の順番で 説明を行なう。

1 ) 複合記憶回路の説明

2 ) 給電停止時における複合記憶回路の動作説明

3 ) 給電再開時における複合記憶回路の動作説明

以下の説明では、 不揮発性記憶回路には磁気メモリからなる磁気記憶回路を用 いているが、 磁気記憶 0路に限定するものではなく、 E E P R〇M、 F l a s h メモリ、 強誘電体メモリなどを用いて構成した不揮発性記憶回路としてもよい。

1 ) 複合記憶回路構造の説明

図 1は、 本実施形態の複合記憶回路 1の回路図であり、 同複合記憶回路 1は、 揮発性記憶回路 2と、 不揮発性記憶回路 3とを、 第 1接続線 4と、 第 2接続線 5 とによって並列状態に接続して構成している。

特に、 不揮発性記憶回路 3は判定回路 6を介して揮発性記憶回路 2と接続して おり、 後述するように、 揮発性記憶回路 2に記憶された第 1の記憶情報を不揮発 性記憶回路 3に書込む場合には、 判定回路 6において、 第 1の記憶情報と、 不揮 発性記憶回路 3に既に記憶されている第 2の記憶情報との比較を行ない、 第 1の 記憶情報と第 2の記憶情報とが不一致の場合にのみ不揮発性記憶回路 3に第 1の 記憶情報を書込むべく構成している。

本実施形態においては、 揮発性記憶回路 2、 不揮発性記憶回路 3、 及び判定回 路 6は半導体基板上に形成しており、 揮発性記憶回路 2は、 システム L S Iチッ プに形成したラツチ式記憶回路としている。

また、 揮発性記憶回路 2には、 コンデンサからなる情報保持用電源 7を設けて おり、 かつ、 同情報保持用電源 7の作動制御を行なう第 1スィ ッチトランジスタ

8を設けている。 同第 1スィッチトランジスタ 8のゲートには、 電源スィッチ信 号入力線 9を接続しており、 同電源スィツチ信号入力線 9から入力した電源スィ ツチ信号に基づいて第 1スィッチトランジスタ 8を制御して、 情報保持用電源 7 の作動制御を行なうべく構成している。

揮発性記憶回路 2には他の記憶回路あるいは素子と接続する第 1導線 10 と第

2導線 11を接続している。第 1導線 10及び第 2導線 11には、それぞれ電源切離 信号入力線 12と接続した第 1回路切替スィツチ 13及び第 2回路切替スィツチ 14 を介設しており、 電源切離信号入力線 12からの電源切離信号の入力に基づいて、 第 1回路切替スィツチ 13及び第 2回路切替スィツチ 14での開閉切替を行なうベ く構成している。

第 1導線 10と一端を接続する第 1接続線 4は、揮発性記憶回路 2と第 1回路切 替スィッチ 13 との間において第 1導線 10 と接続しており、 また、 第 2導線 11 と一端を接続する第 2接続線 5は、揮発性記憶回路 2と第 2回路切替スィツチ 14 との間において第 2導線 11と接続している。

また、第 1接続線 4には、読出信号入力線 15と接続した第 3回路切替スィツチ 16を介設しており、 読出信号入力線 15からの読出信号の入力に基づいて、 第 3 回路切替スィツチ 16での開閉切替を行なうべく構成している。

不揮発性記憶回路 3には、上記したように磁気記憶回路を用いており、 「0」ま たは「 1」 の情報を、磁気トンネル接合素子 Mを用いて記憶すべく構成している。 なお、 揮発性記憶回路 2であるラツチ式記憶回路が 2ビットの情報の記憶を行な うため、 不揮発性記憶回路 3でも 2ビットの情報の記憶を行なうべく、 磁気トン ネル接合素子 Mを 2つ設けている。

磁気トンネル接合素子 Mには、 第 1読出線 17と第 2読出線 18とを接続してお り、 同第 1読出線 17と同第 2読出線 18を介して磁気トンネル接合素子 Mを情報 読出回路 3aと接続し、磁気トンネル接合素子 Mからの情報の読出しを行なうべく 構成している。

なお、 第 1読出線 17には、 読出信号入力線 15と接続した第 1読出制御スイツ チトランジスタ 19を介設するとともに、 第 2読出線 18には、 読出信号入力線 15 と接続した第 2読出制御スィ ッチ トランジスタ 20を介設し、 読出信号入力線 15 に読出信号を入力することにより、後述するように、情報読出回路 3aを用いて磁 気トンネル接合素子 Mから情報を読出すべく構成している。

情報読出回路 3aには、コンデンサからなる読出用電源 21を設けており、かつ、 同読出用電源 21の作動制御を行なう第 2スィッチトランジスタ 22を設けている。 同第 2スィ ツチトランジスタ' 22のゲートには、電源スィツチ信号入力線 9を接続 しており、 同電源スィツチ信号入力線 9から入力した電源スィツチ信号に基づい て第 2スィツチトランジスタ 22を制御して、 読出用電源 21の作動制御を行なう ベく構成している。

また、 本実施形態においては、 不揮発性記憶回路 3には、 ベースにィコライズ 信号入力線 23を接続したィコライズスィツチトランジスタ 24を設け、 同ィコラ ィズスィツチトランジスタ 24は一端を第 1読出線 17に接続するとともに、 他端 を第 2読出線 18に接続している。

判定回路 6は、複数の A N Dゲート回路を組み合わせて構成した比較判定部 6a と、同比較判定部 6aでの判定結果に基づいて不揮発性記憶回路 3に謇込みを行な うための書込用ドライバ回路 6bとから構成している。

比較判定部 6aには、 書込信号入力線 25と接続して書込信号を入力するととも に、 揮発性記憶回路 3に記憶された第 2の記憶情報の信号を入力する第 1 A N D ゲート回路 26と、 同第 1 A N Dゲート回路 26から出力された出力信号を入力す るとともに、 第 2接続線 5を介して揮発性記憶回路 2に記憶された第 1の記憶情 報の信号を入力する第 2 A N Dゲート回路 27を設けている。 さらに、比較判定部 6aには、 書込信号入力線 25 と接続して書込信号を入力するとともに、 揮発性記 憶回路 3に記憶された第 2の記憶情報の信号を入力する第 3 A N Dゲート回路 28と、同第 3 A N Dゲート回路 28から出力された出力信号を入力するとともに、 第 1接続線 4を介して揮発性記憶回路 2に記憶された第 1の記憶情報の信号を入 力する第 4 A N Dゲート回路 29を設けている。

従って、 同比較判定部 6aにおいて、揮発性記憶回路 2の第 1の記憶情報と不揮 発性記憶回路 3の第 2の記憶情報とがー致した場合には、書込用ドライバ回路 6b は作動せず、 揮発性記憶回路 2の第 1の記憶情報と不揮発性記憶回路 3の第 2の 記憶情報とが不一致の場合には、書込用ドライバ回路 6bが作動し、磁気トンネル 接合素子 Mと接続した書込線 30に所要の書込用電流を流して、磁気トンネル接合 素子 Mに第 1の記憶情報を書込むべく構成している。

なお、 書込用ドライバ回路 6bにはコンデンサからなる書込用電源 31を設けて おり、 電源供給が停止した場合であっても、 磁気トンネル接合素子 Mと接続した 書込線 30に所要の書込用電流を所定時間流して、磁気トンネル接合素子 Mに第 1 の記憶情報を確実に書込可能としている。

通常、 システム L S Iチップには、 上記した複合記憶回路 1を多数内蔵してお り、 システム L S Iチップ全体から見ると、 揮発性記憶回路 2の第 1の記憶情報 と不揮発性記憶回路 3の第 2の記憶情報とが一致する確率は約 5 0 %であるので、 判定回路 6を設けることによってシステム L S Iチップ全体では、 不揮発性記憶 回路 3への書込回数をほぼ半減させることができるので、 消費電力の削減をはか ることができる。

2 ) 給電停止時における複合記憶回路の動作説明

図 2に示したタイミングチヤ一トに基づいて、 給電停止時における複合記憶回 路 1の動作を説明する。 給電停止状態となるのは、 シャッ トダウン操作による主 電源の切断の場合だけでなく、 停電や予期せぬトラブルの場合などもあるが、 以 下においては一般的な給電停止状態であるシャットダウン操作による主電源の切 断の場合について説明する。 給電停止の理由がいずれであっても、 給電停止時の 動作形態は同じである。

図 2 ( a ) は、 複合記憶回路 1を有するにシステム L S Iチップの主電源切断 に基づく電力のタイミング図である。 主電源の切断にともなつてシステム L S I チップへの給電量が所定値以下となったところで、 システム L S Iチップのパヮ 一オフ信号発生回路 （図示せず） が作動し、 同パワーオフ信号発生回路は、 図 2 ( b ) に示すパワーオフ信号を発生させる。

パワーオフ信号に基づいて電源切離信号発生回路 （図示せず） が作動し、 同電 源切離信号発生回路は、 図 2 ( c ) に示す電源切離信号を発生させる。

電源切離信号は、 電源切離信号入力線 12によって第 1回路切替スィツチ 13と 第 2回路切替スィッチ 14とに入力し、 第 1回路切替スィッチ 13と第 2回路切替 スィッチ 14とによって第 1導線 10及び第 2導線 11の切断を行なう。

第 1導線 10及ぴ第 2導線 11が切断されることによって、同第 1導線 10及び第 2導線 11 を介して接続された他の記憶回路や素子から揮発性記憶回路 2を独立 させ、 揮発性記憶回路 2への情報入力を阻止し、 電源切断後に揮発性記憶回路 2 の記憶情報に変更が加えられることを禁止している。

すなわち、 第 1導線 10及び第 2導線 11と他の記憶回路や素子とを接続したま まとした場合には、 揮発性記憶回路 2に供給される電力の低下にともなって、 揮 発性記憶回路 2を構成している トランジスタのドレイン側から電荷が消費される ため、 記憶情報が自発的に変化するおそれがあるからである。

ここで、 第 1回路切替スィツチ 13と第 2回路切替スィツチ 14にはトランスフ ァーゲ一トを用いているが、 トランスファーゲートと同様に揮発性記憶回路 2を 構成しているトランジスタの電荷消費を防止できる構成であれば何であってもよ レ、。

パワーオフ信号に基づいて電源スィッチ信号発生回路 （図示せず） が作動し、 同電源スィッチ信号発生回路は、 図 2 ( d ) に示す電源スィ ッチ信号を発生させ る。 電源スイツチ信号は、 電源スィツチ信号入力線 9によって第 1スィッチトラン ジスタ 8に入力し、揮発性記憶回路 2の供給電源を情報保持用電源 7に切換える。 また、 電源スィッチ信号は、 電源スィッチ信号入力線 9によって第 2スィッチト ランジスタ 22にも入力し、情報読出回路 3aの供給電源を読出用電源 21に切換え る。

情報保持用電源 7及び読出用電源 21を作動させることによって、主電源の切断 にともなって電力供給が絶たれたにもかかわらず、 揮発性記憶回路 2では記憶さ れている第 1の記憶情報を所定時間保持可能とするとともに、 不揮発性記憶回路 3では判定回路 6の比較判定部 6aに第 2の記憶情報を読出可能としている。

パワーオフ信号に基づく電源切離信号及ぴ電源スィツチ信号の生成と同時に、 パワーオフ信号に基づいて書込信号発生回路 （図示せず） が作動し、 同書込信号 発生回路は、 図 2 ( e ) に示す書込信号を発生させる。

書込信号は、 書込信号入力線 25によって比較判定部 6aの第 1 A N Dゲート回 路 26と第 3 A N Dゲート回路 28とに入力し、同比較判定部 6aにおいて揮発性記 憶回路 2から読出した第 1の記憶情報と、 不揮発性記憶回路 3から読出した第 2 の記憶情報との比較を行なう。

第 1の記憶情報と第 2の記憶情報とがー致した場合には、 不揮発性記憶回路 3 には第 1の記憶情報を書込む必要がないので、書込用ドライバ回路 6bは作動する ことなく、 作業を終了する。

一方、 第 1の記憶情報と第 2の記憶情報とが不一致の場合には、 不揮発性記憶 回路 3への第 1の記憶情報の書込みを行なうべく書込用ドライバ回路 6b を作動 させ、 書込線 30に所要の書込用電流を流し、 図 2 ( f ) に示すように不揮発性記 憶回路 3に揮発性記憶回路 2の第 1の記憶情報を書込むべく構成している。

なお、 書込用ドライバ回路 6bには書込用電源 31を設けていることにより、 主 電源の切断にともなって電力供給が絶たれたにもかかわらず、 書込用ドライバ回 路 6bを所定時間作動させて、不揮発性記憶回路 3に第 1の記憶情報を書込可能と している。 不揮発性記憶回路 3における磁気記憶回路に磁気トンネル接合素子 Mを用いた 場合には、 数 1 O ns程度の短い書込時間で書込みを行なうことができるので、 電 力備蓄手段である情報保持用電源 7、 読出用電源 21、 書込用電源 31 の容量を抑 制できる。

情報保持用電源 7、 読出用電源 21、 書込用電源 31 は、 不揮発性記憶回路 3へ の書込処理が実行可能な程度の容量であればよく、 図 2 ( f ) 及び図 2 ( g ) に 示すように不揮発性記憶回路 3への第 1の記憶情報の書込みが終了するまで、 揮 発性記憶回路 2は第 1の記憶情報を保持できればよい。

以上が、 主電源の切断時に複合記憶回路 1が行なう動作である。 このよ うに、 給電量の低下にともなって発生させたパワーオフ信号をトリガーとして、 揮発性 記憶回路 2の第 1の記憶情報を不揮発性記憶回路 3に書込ませることにより、 給 電停止後の給電再開時に必要となる情報のみを不揮発性記憶回路 3に記憶させる ことができ、 不揮発性記憶回路 3への書込回数を削減して消費電力の削減をはか ることができる。

3 ) 給電再開時における複合記憶回路の動作説明

図 3に示したタイミングチヤ一トに基づいて、 主電源の切断に基づいて給電が 停止していた状態から給電が再開された場合における複合記憶回路 1の動作を説 明する。

図 3 ( a ) は、 給電再開にともなって電源から複合記憶回路 1を有するシステ ム L S Iチップに供給される電力のタイミング図であり、 システム L S Iチップ への給電量が所定値に達したところで、 システム L S Iチップのパワーオン信号 発生回路 （図示せず） が作動し、 同パワーオン信号発生回路は、 図 3 ( b ) に示 すパワーオン信号を発生させる。

パワーオン信号に基づいて電源切離信号発生回路 （図示せず） が作動し、 同電 源切離信号発生回路は、 図 3 ( c ) に示す電源切離信号を発生させる。

電源切離信号は、 電源切離信号入力線 12によって第 1回路切替スィツチ 13と 第 2回路切替スィッチ 14とに入力し、 第 1回路切替スィッチ 13と第 2回路切替 スィッチ 14とによって第 1導線 10及び第 2導線 11の切断を行なう。

第 1導線 10及び第 2導線 11を切断することによって、同第 1導線 10及び第 2 導線 11 を介して接続された他の記憶回路や素子から揮発性記憶回路 2を独立さ せ、 他の記憶回路や素子から影響を受けることなく揮発性記憶回路 2に不揮発性 記憶回路 3の第 2の記憶情報を書込可能としている。

図 3 ( d ) に示すように、 読出信号発生回路 （図示せず） は、 システム L S I チップへの電力供給開始に同期して読出信号を発生させており、 同読出信号は、 読出信号入力線 15によって第 3回路切替スィツチ 16に入力するとともに、 第 1 読出制御スィツチトランジスタ 19及び第 2読出制御スィツチトランジスタ 20に も入力する。

次いで、 パワーオン信号に基づいてィコライズ信号発生回路 （図示せず） は、 図 3 ( e ) に示すィコライズ信号を発生させ、 同ィコライズ信号をィコライズ信 号入力線 23に入力する。 .

ィコライズ信号入力線 23へのィコライズ信号の入力にともなって、 図 3 ( f ) に示すように揮発性記憶回路 2のィコライズを行なう。 このとき、 不揮発性記憶 回路 3では読出信号に基づいて、磁気トンネル接合素子 Mから読出回路 3aに第 2 の記憶情報の読出しを行なう。

そして、 ィコライズ信号をディセーブル （di sable) するとともに ·、 読出信号を 投入することにより、 図 3 ( f ) に示すように不揮発性記憶回路 3に記憶されて いた第 2の記憶情報を揮発性記憶回路 2に読出している。

揮発性記憶回路 2への第 2の記憶情報の読出し後、 電源切離信号をディセーブ ルとすることにより、 第 1回路切替スィツチ 13及ぴ第 2回路切替スィツチ 14に よって切断状態としていた第 1導線 10及び第 2導線 11の接続を行ない、 揮発性 記憶回路 2に読出した第 2の記憶情報、 及び揮発性記憶回路 2自体を利用可能と している。

以上が、 給電再開時に複合記憶回路 1が行なう動作である。 このよ うに、 給電 再開時に揮発性記憶回路に不揮発性記憶回路の記憶情報を戻すことによって、 読 出速度の速い揮発性記憶回路から所要の情報を利用可能とすることができ、 速や かなィンスタントオンを実現することができる。 産業上の利用可能性

( 1 ) 請求の範囲第 1項記載の複合記憶回路では、 揮発性記憶回路と不揮発性 記憶回路とを並列に接続し、 前記揮発性記憶回路に記憶された記憶情報と同一情 報を前記不揮発性記憶回路に記憶すべく構成した複合記憶回路において、 前記不 揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、 前記揮発性記 憶回路に記憶している第 1の記憶情報と、 前記不揮発性記憶回路に既に記憶して いる第 2の記憶情報とを比較する判定回路を設け、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記第 1の記憶情 報を書込むべく構成した。

したがって、 不揮発性記憶回路への書込処理の回数を削減することができるの で、 消費電力を削減することができる。

( 2 ) 請求の範囲第 2項記載の複合記憶回路では、 請求の範囲第 1項記載の複 合記憶回路において、 判定回路に、 前記第 1の記憶情報と前記第 2の記憶情報と を比較する比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一 致の場合にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段 とを設けた。

したがって、 判定回路では、 速やかに判定処理を行うことができ、 第 1の記憶 情報と前記第 2の記憶情報とが不一致の場合には、 前記第 1の記憶情報を確実に 前記不揮発性記録回路に書込むことができる。

( 3 ) 請求の範囲第 3項記載の複合記憶回路では、 請求の範囲第 1項または請 求の範囲第 2項に記載の複合記憶回路において、 不揮発性記憶回路に、 記憶手段 として磁気トンネル接合素子を用いた。

したがって、 不揮発性記憶回路に第 1の記憶情報を書込む場合に比較的短時間 で書込みを行うことができる。 ( 4 ) 請求の範囲第 4項記載の複合記憶回路では、 請求の範囲第 1項記載の複 合記憶回路において、 前記揮発性記憶回路への電力供給の低下時に、 前記不揮発 性記憶回路に前記揮発性記憶回路の記憶情報を書込むとともに、 電力供給低下後 の給電再開時に、 前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻す ベく構成した。

したがって、 電力供給の低下にともなって揮発性記憶回路の記憶情報が消失す るおそれのある状態となったときにのみ、 揮発性記憶回路の記憶情報を不揮発性 記憶回路に確実に書込むことができ、 不揮発性記憶回路への書込処理の回数を削 減することができ、 消費電力を削減することができる。 しかも、 不揮発性記憶回 路に書込む情報は、 電力供給低下後の給電再開時に必要となる情報であって、 そ のうえ、 給電再開時に揮発性記憶回路に不揮発性記憶回路の記憶情報を戻すこと によって、 読出速度の速い揮発性記憶回路から所要の情報を利用可能とすること ができ、 速やかなインスタントオンを実現することができる。

( 5 ) 請求の範囲第 5項記載の複合記憶回路では、 請求の範囲第 4項記載の複 合記憶回路において、 前記揮発性記憶回路及び前記不揮発性記憶回路に、 電力供 給の低下時に動作する電源供給手段を設けた。

したがって、 電力供給が低下しても電源供給手段によつて前記揮発性記憶回路 及び前記不揮発性記憶回路を所定時間だけ作動させることができ、 必要な情報を 前記不揮発性記憶回路に確実に記憶させることができる。

( 6 ) 請求の範囲第 6項記載の複合記憶回路では、 請求の範囲第 4項または請 求の範囲第 5項に記載の複合記憶回路において、 不揮発性記憶回路に、 記憶手段 として磁気トンネル接合素子を用いた。

したがって、 不揮発性記憶回路に第 1の記憶情報を書込む場合に比較的短時間 で書込みを行うことができる。

( 7 ) 請求の範囲第 7項記載の複合記憶回路では、 請求の範囲第 4項または請 求の範囲第 5項に記載の複合記憶回路において、 前記判定回路に、 前記第 1の記 憶情報と前記第 2の記憶情報とを比較する比較判定手段と、 前記第 1の記憶情報 と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記録回路に前記第 1 の記憶情報を書込む書込み手段とを設けた。

したがって、 判定回路では、 速やかに判定処理を行うことができ、 第 1の記憶 情報と前記第 2の記憶情報とが不一致の場合には、 前記第 1の記憶情報を確実に 前記不揮発性記録回路に書込むことができる。

( 8 ) 請求の範囲第 8項記載の複合記憶回路では、 請求の範囲第 7項記載の複 合記憶回路において、 不揮発性記憶回路に、 記憶手段として磁気トンネル接合素 子を用いた。

したがって、 不揮発性記憶回路に第 1の記憶情報を書込む場合に比較的短時間 で書込みを行うことができる。

( 9 ) 請求の範囲第 9項記載の半導体装置では、 揮発性記憶回路と不揮発性記 憶回路とを並列に接続し、 前記揮発性記憶回路に記憶された記憶情報と同一情報 を前記不揮発性記憶回路に記憶すべく構成した複合記憶回路を有する半導体装置 において、 前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合 に、 前記揮発性記憶回路に記憶している第 1の記憶情報と、 前記不揮発性記憶回 路に既に記憶している第 2の記憶情報とを比較する判定回路を設け、 前記第 1の 記憶情報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に 前記第 1の記憶情報を書込むべく構成した。

したがって、 不揮発性記憶回路への書込処理の回数を削減することができるの で、 半導体装置における消費電力を削減することができる。

( 1 0 ) 請求の範囲第 1 0項記載の半導体装置では、 請求の範囲第 9項記載の 半導体装置において、 前記判定回路に、 前記第 1の記憶情報と前記第 2の記憶情 報とを比較する比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが 不一致の場合にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み 手段とを設けた。

したがって、 判定回路では、 速やかに判定処理を行うことができ、 第 1の記憶 情報と前記第 2の記憶情報とが不一致の場合には、 前記第 1の記憶情報を確実に 前記不揮発性記録回路に書込むことができる。

( 1 1 ) 請求の範囲 1 1項記載の半導体装置では、 請求の範囲第 9項または請 求の範囲第 1 0項に記載の半導体装置において、 前記不揮発性記憶回路に、 記憶 手段として磁気トンネル接合素子を用いた。

したがって、 不揮発性記憶回路に第 1の記憶情報を書込む場合に比較的短時間 で書込みを行うことができる。 .

( 1 2 ) 請求の範囲第 1 2項記載の半導体装置では、 請求の範囲第 9項記載の 半導体装置において、 前記揮発性記憶回路への電力供給の低下時に、 前記不揮発 性記憶回路に前記揮発性記憶回路の記憶情報を書込むとともに、 電力供給低下後 の給電再開時に、 前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻す ベく構成した。

したがって、 かかる半導体装置では、 電力供給の低下にともなって揮発性記憶 回路の記憶情報が消失するおそれのある状態となったときにのみ、 揮発性記憶回 路の記憶情報を不揮発性記憶回路に確実に書込むことができ、 不揮発性記憶回路 への書込処理の回数を削減することができるので、 半導体装置の消費電力を削減 することができる。 しかも、 不揮発性記憶回路に書込む情報は、 電力供給低下後 の給電再開時に必要となる情報であって、 そのうえ、 給電再開時に揮発性記憶回 路に不揮発性記憶回路の記憶情報を戻すことによって、 読出速度の速い揮発性記 憶回路から所要の情報を利用可能とすることができ、 速やかなインスタントオン を実現可能な半導体装置を提供できる。

( 1 3 ) 請求の範囲第 1 3項記載の半導体装置では、 請求の範囲第 1 2項記載 の半導体装置において、 前記揮発性記憶回路及び前記不揮発性記憶回路に、 電力 供給の低下時に動作する電源供給手段を設けた。

したがって、 電力供給が低下しても電源供給手段によって前記揮発性記憶回路 及び前記不揮発性記憶回路を所定時間だけ作動させることができるので、 必要な 情報を前記不揮発性記憶回路に確実に記憶させることができる。

( 1 4 ) 請求の範囲第 1 4項記載の半導体装置では、 請求の範囲第 1 2項また は請求の範囲第 1 3項に記載の半導体装置において、 記憶手段として磁気トンネ ル接合素子を用いた。

したがって、 不揮発性記憶回路に第 1の記憶情報を書込む場合に比較的短時間 で書込みを行うことができる。

( 1 5 ) 請求の範囲第 1 5項記載の半導体装置では、 請求の範囲第 1 2項また は請求の範囲第 1 3項に記載の半導体装置において、 前記判定回路に、 前記第 1 の記憶情報と前記第 2の記憶情報とを比較する比較判定手段と、 前記第 1の記憶 情報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記録回路に前記 第 1の記憶情報を書込む書込み手段とを設けた。

したがって、 判定回路では、 速やかに判定処理を行うことができ、 第 1の記憶 情報と前記第 2の記憶情報とが不一致の場合には、 前記第 1の記憶情報を確実に 前記不揮発性記録回路に書込むことができる。

( 1 6 ) 請求の範囲第 1 6項記載の半導体装置では、 請求の範囲第 1 5項記載 の半導体装置において、 記憶手段として磁気トンネル接合素子を用いた。

したがって、 不揮発性記憶回路に第 1の記憶情報を書込む場合に比較的短時間 で書込みを行うことができる。

Claims

請 求 の 範 囲

. 揮発性記憶回路と不揮発性記憶回路とを並列に接続し、 前記揮発性記憶回路 に記憶された記憶情報と同一情報を前記不揮発性記憶回路に記憶すべく構成し た複合記憶回路において、

前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、 前 記揮発性記憶回路に記憶している第 1の記憶情報と、 前記不揮発性記憶回路に 既に記憶している第 2の記憶情報とを比較する判定回路を設け、 前記第 1の記 憶情報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に 前記第 1の記憶情報を書込むべく構成したことを特徴とする複合記憶回路。. 前記判定回路には、 前記第 1の記憶情報と前記第 2の記憶情報とを比較する 比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の場合 にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段とを設 けたことを特徴とする請求の範囲第 1項記載の複合記憶回路。

. 前記不揮発性記憶回路には、 記憶手段として磁気トンネル接合素子を用いた ことを特徴とする請求の範囲第 1項または請求の範囲第 2項に記載の複合記憶 回路。

. 前記揮発性記憶回路への電力供給の低下時に、 前記不揮発性記憶回路に前記 揮発性記憶回路の記憶情報を書込むとともに、電力供給低下後の給電再開時に、 前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻すべく構成したこ とを特徴とする請求の範囲第 1項記載の複合記憶回路。

. 前記揮発性記憶回路及び前記不揮発性記憶回路には、 電力供給の低下時に動 作する電源供給手段を設けたことを特徴とする請求の範囲第 4項記載の複合記 憶回路。

. 前記不揮発性記憶回路には、 記憶手段として磁気トンネル接合素子を用いた ことを特徴とする請求の範囲第 4項または請求の範囲第 5項に記載の複合記憶 回路。

. 前記判定回路には、 前記第 1の記憶情報と前記第 2の記憶情報とを比較する 比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の場合に のみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段とを設け たことを特徴とする請求の範囲第 4項または請求の範囲第 5項に記載の複合記 憶回路。

8 . 前記不揮発性記憶回路には、 記憶手段として磁気トンネル接合素子を用いた ことを特徴とする請求の範囲第 7項記載の複合記憶回路。

9 . 揮発性記憶回路と不揮発性記憶回路とを並列に接続し、 前記揮発性記憶回路 に記億された記憶情報と同一情報を前記不揮発性記憶回路に記憶すベく構成し た複合記憶回路を有する半導体装置において、

前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、 前 記揮発性記憶回路に記憶している第 1の記憶情報と、 前記不揮発性記憶回路に 既に記憶している第 2の記憶情報とを比較する判定回路を設け、 前記第 1の記 憶情報と前記第 2の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に 前記第 1の記憶情報を書込むべく構成したことを特徴とする半導体装置。

1 0 . 前記判定回路には、 前記第 1の記憶情報と前記第 2の記憶情報とを比較す る比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の場 合にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段とを 設けたことを特徴とする請求の範囲第 9項記載の半導体装置。

1 1 . 前記不揮発性記憶回路には、 記憶手段として磁気トンネル接合素子を用い たことを特徴とする請求の範囲第 9項または請求の範囲第 1 0項に記載の半導

1 2 . 前記揮発性記憶回路への電力供給の低下時に、 前記不揮発性記憶回路に前 記揮発性記憶回路の記憶情報を書込むとともに、 電力供給低下後の給電再開時 に、 前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻すべく構成し たことを特徴とする請求の範囲第 1 1項記載の半導体装置。

1 3 . 前記揮発性記憶回路及び前記不揮発性記憶回路には、 電力供給の低下時に 動作する電源供給手段を設けたことを特徴とする請求の範囲第 1 2項記載の半

4 . 前記不揮発性記憶回路には、 記憶手段として磁気トンネル接合素子を用い たことを特徴とする請求の範囲第 1 2項または請求の範囲第 1 3項に記載の半 5 . 前記判定回路には、 前記第 1の記憶情報と前記第 2の記憶情報とを比較す る比較判定手段と、 前記第 1の記憶情報と前記第 2の記憶情報とが不一致の場 合にのみ前記不揮発性記録回路に前記第 1の記憶情報を書込む書込み手段とを 設けたことを特徴とする請求の範囲第 1 2項または請求の範囲第 1 3項に記載 の半導体装置。

6 . 前記不揮発性記億回路には、 記憶手段として磁気トンネル接合素子を用い たことを特徴とする請求の範囲第 1 5項記載の半導体装置。