WO2004068587A1 - 半導体装置およびその製造方法 - Google Patents

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gate electrode
conductive layer
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Definitions

  • the present invention relates to a semiconductor device having a trench structure and a method of manufacturing the same, and more particularly to a M ⁇ S FET having a trench structure for high-frequency switching and a method of manufacturing the same.
  • FIG. 5 is a schematic cross-sectional view showing a structure of a semiconductor device in which an M ⁇ S FET having a conventional trench structure is formed.
  • An N-epitaxial layer 52 is formed on the surface of the silicon substrate 51, and a diffusion region 65 is formed on the N-epitaxial layer 52.
  • a plurality of trenches 54 are formed at regular intervals through the diffusion region 65 and extending halfway in the thickness direction of the N-epitaxial layer 52.
  • a gate electrode 55 made of polysilicon which is conductively doped by introduction of an impurity is arranged inside trench 54.
  • a gate oxide film 56 is provided along the inner wall of the trench 54. That is, the gate electrode 56 and the N-epitaxial layer 52 and the diffusion region 65 face each other with the gate oxide film 56 interposed therebetween.
  • the inner wall of the trench 54 is substantially flat, and the bottom of the trench 54 has a curved surface protruding toward the silicon substrate 51. Reflecting the shape of the trench 54, the interface between the gate oxide film 56 and the diffusion region 65 and the N-epitaxial layer 52 has a flat surface 56f and a curved surface 56c. Have.
  • the flat surface 56 f is arranged along the surface having a specific plane orientation in the diffusion region 65 so that the resistance value becomes low when a current flows along the surface.
  • An N + source region 57 is formed on the surface of the diffusion region 65 at the periphery (edge) of the trench 54.
  • the remainder of the diffusion region 65 is a P-type channel region 53.
  • An insulating film 59 made of silicon oxide is formed so as to cover above trench 54.
  • the insulating film 59 is formed on the edge (N + source region 5 7) also exists.
  • a contact hole 60 is provided between two adjacent insulating films 59.
  • An electrode film 61 made of a metal such as aluminum is provided on the diffusion region 65 and the insulating film 59. The electrode film 61 is formed so as to fill the inside of the contact hole 60.
  • a current flows between the N + source region 57 and the N epitaxial layer 52.
  • the drain current flows in the vicinity of the gate oxide film 56 in the channel region 53 along the gate oxide film 56.
  • Such a semiconductor device is disclosed, for example, in Japanese Patent Application Laid-Open No. Hei 8-167711.
  • the semiconductor device having the above-described structure cannot be suitably used for high-frequency switching applications (for example, DC-DC converter).
  • a semiconductor device used for such an application is required to have low on-resistance and low switching gloss.
  • reduction in on-resistance and reduction in switching gloss cannot be achieved at the same time. This is for the following reasons.
  • the drain current path includes a path deviating from a plane having a plane orientation in which the resistance value decreases, and the on-resistance increases. Therefore, in order to reduce the on-resistance, the channel region 53 must be in contact with the gate oxide film 56 only on the flat surface 56 f as shown in FIG. In other words, the curved surface 56 c is in contact with the N-axial layer 52 over the entire surface.
  • a semiconductor device having the above structure can be used by operating at a frequency of 300 kHz, but it is difficult to operate satisfactorily at a frequency of 1 MHz. It was difficult.
  • the bottom of the trench 54 By making the bottom of the trench 54 a flat surface and forming the trench 54 shallow with respect to the N-epitaxial layer 52, the portion where the gate electrode 55 and the N-epiaxial layer 52 face each other is formed. The area can be reduced, and the capacitance C DC between the drain and the gate can be reduced. However, it is difficult to form the trench 54 in such a shape, and even if it is possible, a corner is formed between the bottom of the trench 54 and the inner wall, and an electric field concentrates on this corner. Cannot have good properties. Disclosure of the invention
  • An object of the present invention is to provide a semiconductor device capable of reducing switching loss while reducing on-resistance.
  • the present invention relates to a semiconductor device, a first conductivity type channel region formed in a surface layer portion of a semiconductor substrate, and the first conductivity type formed in an edge portion of a trench having a depth penetrating the channel region.
  • a source region of a different second conductivity type, a drain region of the second conductivity type formed in a region adjacent to a bottom of the trench, a gate insulating film formed along an inner side wall of the trench, and the trench A gate electrode disposed to face the channel region with the gate insulating film interposed therebetween; and a conductive layer formed on the drain region side of the gate electrode in the trench.
  • An insulating layer that covers the periphery of the conductive layer and electrically insulates the conductive layer from the gate electrode and the drain region.
  • a current can flow between the source region and the drain region via the channel region by setting the potential of the gate electrode to a predetermined value or more. That is, this semiconductor device functions as a metal oxide semiconductor field effect transistor (MOSFET).
  • MOSFET metal oxide semiconductor field effect transistor
  • An insulating film, a conductive layer (including a conductive semiconductor layer; the same applies hereinafter), and an insulating film are sequentially arranged between the gate electrode and the drain region. Therefore, the part from the gate electrode to the drain region has multiple capacitors connected in series. Is equivalent to For example, if there is one conductive layer, it can be considered that two capacitors are connected in series between the gate electrode and the drain region. Since the combined capacitance of the capacitors connected in series is smaller than the capacitance of each capacitor, the capacitance between the gate electrode and the drain region is reduced.
  • the portion from the gate electrode to the drain region is equivalent to a configuration in which three or more capacitors are connected in series, and the capacitance between the gate electrode and the drain region is further reduced.
  • the inner wall of the trench may be substantially flat, such that the plane has a particular plane orientation in the channel region and has a low resistance value when current flows along that plane. It can be along the plane. If the bottom of the trench has a curved surface, the entire region of the curved surface may be opposed to the drain region, and only the flat surface of the trench may be opposed to the channel region. This allows the drain current to flow only along the plane having the plane orientation in which the resistance value decreases, so that the on-resistance can be reduced. Even when the gate electrode and the drain region face each other over a wide area along the curved surface, the capacitance between them is small, so that the switching loss of the semiconductor device can be reduced.
  • An epitaxial layer may be formed on the surface of the semiconductor substrate, and in this case, the channel region, the source region, and the drain region may be formed on the epitaxial layer.
  • the portion of the insulating layer existing between the conductive layer and the drain region and the gate insulating film are made of, for example, silicon oxide formed by oxidizing the inner wall of the trench. It can be.
  • the conductive layer may be made of polysilicon which has been made conductive by introducing impurities.
  • the formation of polysilicon which is made conductive by the introduction of impurities is commonly performed in the process of manufacturing semiconductor devices. Therefore, it is not necessary to use a special device when forming such a conductive layer made of polysilicon.
  • the conductive polysilicon is For example, after a polysilicon film is formed by a CVD (Chemical Vapor Deposition) method, the polysilicon film can be obtained by ion implantation.
  • a portion of the insulating film existing between the conductive layer and the gate electrode may be made of silicon oxide obtained by oxidizing a part of the conductive layer.
  • the method of manufacturing a semiconductor device includes: a first conductive type channel region formed in a surface layer portion of a semiconductor substrate; and a first conductive type channel region formed in an edge portion of a trench having a depth penetrating the channel region.
  • a method of manufacturing a semiconductor device comprising: a conductive layer formed on a substrate; and an insulating layer covering a periphery of the conductive layer and electrically insulating the conductive layer from the gate electrode and the drain region. .
  • This method includes the steps of forming the second conductive type epitaxy layer on the surface layer of the semiconductor substrate, forming the trench in the epitaxy layer, and forming the first insulating layer on the bottom of the torch. Performing the step of forming the first insulating layer, forming the conductive layer on the first insulating layer in the trench, and forming the conductive layer after the forming the first insulating layer.
  • the drain region can be, for example, the remainder of the epitaxial layer after forming the channel region and the source region.
  • the step of forming the channel region and the step of forming the source region include forming a trench. It may be performed before the step of forming, or may be performed after the step of forming the trench.
  • the step of forming the first insulating layer includes: a step of forming a sacrificial oxide film by thermally oxidizing an inner wall of the trench; and a step of removing the sacrificial oxide film while leaving a portion existing at the bottom of the trench.
  • the step of forming the second insulating layer may include a step of oxidizing an exposed surface of the conductive layer.
  • the inner wall of the trench after the removal of the sacrificial oxide film can be flattened.
  • the drain current can flow in the channel region along a specific plane having a plane orientation in which the resistance value decreases, and the ON resistance can be reduced.
  • the removal of the sacrificial oxide film may be performed only on the portion where the gate insulating film is formed, that is, on the opposing portion between the gate electrode and the channel region. can do. Thereby, the insulating layer can be formed without significantly increasing the number of steps. Other portions of the insulating layer can be formed by oxidizing the exposed surface of the conductive layer. When the gate insulating film is formed by thermal oxidation, the exposed surface of the conductive layer can be oxidized at the same time.
  • the step of forming the gate electrode may include a step of forming a polysilicon film made conductive by introducing impurities.
  • FIG. 1 is an illustrative sectional view showing the structure of a semiconductor device according to one embodiment of the present invention.
  • FIG. 5 is an illustrative sectional view for explaining the manufacturing method
  • FIG. 3 is an illustrative sectional view showing the structure of a semiconductor device according to another embodiment of the present invention.
  • FIG. 4 is an illustrative sectional view showing the structure of a semiconductor device according to still another embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view showing a structure of a semiconductor device in which a MOS FET having a conventional trench structure is formed.
  • FIG. 1 is an illustrative sectional view showing the structure of a semiconductor device 20 according to one embodiment of the present invention.
  • the semiconductor device 20 is a MOS FET for high-frequency switching.
  • An N-epitaxial layer 2 is formed on the surface of the silicon substrate 1, and a diffusion region 30 is formed on the N-epi axial layer 2.
  • a plurality of trenches 17 penetrating through the diffusion region 30 and extending halfway in the thickness direction of the N-epitaxial layer 2 are formed at regular intervals.
  • Each trench 17 extends substantially parallel to each other in a direction perpendicular to the plane of FIG.
  • the inner wall of the trench 17 has a substantially flat surface, and the bottom of the trench 17 has a curved surface protruding toward the silicon substrate 1.
  • a gate electrode 26 and a conductive layer 40 made of polysilicon made conductive by the introduction of impurities are arranged inside trench 17, a gate electrode 26 and a conductive layer 40 made of polysilicon made conductive by the introduction of impurities are arranged.
  • the conductive layer 40 is disposed in a deep portion of the trench 17 (on the N-epiaxial layer 2 side), in a region facing the N-epiaxial layer 2 and the diffusion region 30.
  • Gate electrode 26 is arranged at a portion shallower than conductive layer 40 in trench 17, and is separated from conductive layer 40. Further, gate electrode 26 penetrates between diffusion region 30 and conductive layer 40 in the deep portion of trench 17.
  • a gate oxide film 13 is formed in a region along the inner wall of trench 17. Gate electrode 26 and diffusion region 30 face each other with gate oxide film 13 interposed therebetween.
  • the periphery of conductive layer 40 is covered with oxide layer 15. Therefore, oxide layer 15 is present between conductive layer 40 and gate electrode 26, and between conductive layer 40 and N-epoxy layer 2. Thereby, the conductive layer 40 is electrically insulated from the gate electrode 26 and the N-epitaxial layer 2.
  • the gate electrode 26 and the N-epitaxial layer 2 are electrically insulated by the gate oxide film 13 and the oxide layer 15.
  • the gate oxide film 13 and the oxide layer 15 form an integral oxide film 18 I have.
  • the interface between the gate oxide film 13 and the diffusion region 30 has a substantially flat flat surface 13 f reflecting the shape of the trench 17.
  • the flat surface 13 is a surface having a specific plane orientation in the channel region 4, and is substantially along a surface such that a resistance value becomes low when a current flows along the surface.
  • the specific plane orientation is, for example, (1, 0, 0).
  • the interface between the oxide layer 15 and the N-epitaxial layer 2 has a curved surface 15c protruding toward the silicon substrate 1 reflecting the shape of the trench 17.
  • Diffusion region 30 is in contact with oxide film 18 only on flat surface 13f, and is not in contact with curved surface 15c.
  • N + source region 25 is formed in the surface layer of the diffusion region 30, and the remaining portion of the diffusion region 30 is a P-type channel region 4.
  • the N + source region 25 is formed around the periphery (edge) of the trench 17.
  • an insulating film 28 made of silicon oxide is formed on the gate electrode 26, an insulating film 28 made of silicon oxide is formed.
  • the insulating film 28 extends to the edge of the trench 17 (above the N + source region 25) in plan view.
  • a contact hole 31 is formed between two adjacent insulating films 28.
  • An electrode film 27 made of a metal such as aluminum is provided on the diffusion region 30 and the insulating film 28. The electrode film 27 is formed so as to fill the contact hole 31, and is in contact with the diffusion region 30 exposed in the contact hole 31.
  • a drain current flows between the + source region 25 and the N-epitaxial layer 2. That is, the N-epitaxial layer 2 functions as a drain region.
  • a drain current flows in the channel region 4 along the gate oxide film 13.
  • the drain current flows along the flat surface 13f of the gate oxide film 13 and does not flow along the curved surface 15c. Therefore, the drain current can flow in the channel region 4 along a plane having a specific plane orientation with a low resistance value, so that the on-resistance is low.
  • the ON resistance of such a semiconductor device 20 is, for example, 5 ⁇ to 7 It can be m ⁇ or less.
  • an oxide layer 15, a conductive layer 40, and an oxide layer 15 are arranged in this order. Therefore, the portion from the gate electrode 26 to the epitaxial layer 2 is equivalent to a configuration in which two capacitors are connected in series. The combined capacitance of the two capacitors connected in series is smaller than the capacitance of each capacitor. Therefore, although the gate electrode 26 and the epitaxial layer 2 face each other over a large area via the curved surface 15c, the capacitance between the gate electrode 26 and the epitaxial layer 2 is large. That is, the capacitance CDG between the drain and the gate is reduced. Therefore, the switching gloss of such a semiconductor device 20 is small.
  • the power conversion efficiency when driving the CPU at 1.3 V (output power versus input power) Power ratio) can be about 85%, and the power conversion efficiency when driving the CPU at 3.3 V or 5 V can be about 90%.
  • 2 (a) to 2 (g) are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device 20 shown in FIG.
  • an N-epitaxial layer 2 is formed on the surface of a silicon substrate 1.
  • a trench 17 having a predetermined depth is formed by reactive ion etching (RIE).
  • RIE reactive ion etching
  • the exposed surface of the semiconductor substrate 1 after the above steps that is, the inner wall of the trench 17 and the surface of the N-epitaxial layer 2 are thermally oxidized to form the sacrificial oxide film 11.
  • the thickness of the sacrificial oxide film 11 is, for example, about 150 OA to about 3000 A (for example, about 2000 A). This state is shown in Fig. 2 (b).
  • a polysilicon film 12 is formed on the silicon substrate 1 having undergone the above steps by CVD (Chemical Vapor Deposition) so as to fill the trench 17 (see FIG. 2 (c)). Subsequently, impurities are introduced into the polysilicon film 12. As a result, the polysilicon film 12 becomes conductive. Further, the polysilicon film 12 is etched back except for the portion existing at the bottom of the trench 17 (the portion on the side of the silicon substrate 1) (see FIG. 2 (d)).
  • the sacrificial oxide film 11 is etched back. At this time, a part of the side wall of the polysilicon film 12 is exposed, and the sacrificial oxide film 11 (the bottom portion of the trench 17) between the N-epitaxial layer 2 and the polysilicon film 12 remains. Is to be.
  • the width of the trench 17 at the portion where the sacrificial oxide film 11 has been removed becomes slightly wider. After the sacrificial oxide film 11 is removed, the inner side wall of the trench 17 becomes a substantially flat surface. This state is shown in FIG.
  • the exposed surface of the silicon substrate 1 having undergone the above steps is thermally oxidized.
  • a gate oxide film 13 is formed on the inner side wall of trench 17, and an oxide film 14 is formed on the exposed surface of polysilicon film 12.
  • the thickness of the gate oxide film 13 is, for example,
  • the remaining portion of the polysilicon film 12 becomes the conductive layer 40.
  • the remaining portion of the sacrificial oxide film 11 and the oxide film 14 form an oxide layer 15 covering the periphery of the conductive layer 40, and the oxide layer 15 and the gate oxide film 13 form an integral oxide film 18 .
  • the interface between the gate oxide film 13 and the diffusion region 30 becomes a substantially flat flat surface 13 f reflecting the shape of the trench 17.
  • the interface between oxide layer 15 and N_epitaxial layer 2 has curved surface 15c, reflecting the shape of trench 17. This state is shown in Fig. 2 (f).
  • a polysilicon film is formed by the CVD method so as to fill the inside of the trench 17, and an impurity is introduced into the polysilicon film to make it conductive. Then, a portion of the polysilicon film outside the trench 17 is removed. The remaining part of the polysilicon film becomes the gate electrode 26.
  • ions are implanted into the N-epitaxial layer 2 by using a mask having a predetermined pattern of openings, so that a P-type channel region 4 is formed. Further, ions are implanted into the channel region 4 by using a mask having another pattern opening to form an N + source region 25.
  • Channel region 4 and N + source region 25 are diffusion regions
  • the diffusion region 30 When the diffusion region 30 is formed, the depth of ion implantation is controlled and the diffusion region 30 is formed. However, it is in contact with the oxide film 18 only on the flat surface 13 f and not on the curved surface 15 c. Further, the diffusion region 30 is opposed to the gate electrode 26 over the entire region with the gate oxide film 13 interposed therebetween.
  • an insulating film 28 made of silicon oxide is formed on the entire surface of the silicon substrate 1 having undergone the above steps by the CVD method (see FIG. 2 (g)). Then, a contact hole 31 is formed in the insulating film 28 using a mask having a predetermined pattern of openings.
  • an electrode film 27 made of aluminum or the like is formed on the entire surface of the silicon substrate 1 having undergone the above steps, and the semiconductor device 20 shown in FIG. 1 is obtained.
  • oxide layer 15 can be formed without significantly increasing the process.
  • the thickness of the oxide layer 15 existing between the conductive layer 40 and the N-epitaxial layer 2 can be increased. With this, the capacitance between the gate electrode 26 and the N-epitaxial layer 2 can be reduced, and the switching gloss can be reduced.
  • FIG. 3 is an illustrative sectional view showing the structure of a semiconductor device 21 according to another embodiment of the present invention. Parts corresponding to the respective parts of the semiconductor device 20 shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device 21 is provided with a gate electrode 36 and a conductive layer 37 corresponding to the gate electrode 26 and the conductive layer 40 of the semiconductor device 20 shown in FIG.
  • a part of the gate electrode 26 penetrated between the N-epitaxial layer 2 and the conductive layer 40, but in the semiconductor device 21, the gate electrode 36 is It does not penetrate between the N ⁇ epitaxial layer 2 and the conductive layer 37.
  • the gate electrode 36 and the conductive layer 37 are partitioned by a substantially flat oxide layer 15.
  • the N-epitaxial layer 2 and the polysilicon It can be obtained by preventing the sacrificial oxide film 11 between the silicon film 12 and the silicon film 12 from being removed. That is, when the etch back surface of the polysilicon film 12 (the surface opposite to the silicon substrate 1 side) and the etch back surface of the sacrificial oxide film 11 are almost flush, the etch back of the sacrificial oxide film 11 is performed. May be ended.
  • FIG. 4 is a schematic sectional view showing the structure of a semiconductor device 22 according to still another embodiment of the present invention. Parts corresponding to the respective parts of the semiconductor device 20 shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • conductive layer 40 In the semiconductor device 20 shown in FIG. 1, only one conductive layer 40 is formed. In this semiconductor device 22, two conductive layers 40a and 40b are formed. The conductive layers 40a and 40b are arranged along the depth direction of the trench 17, and the oxide layer 15 exists between the conductive layer 40a and the oxide layer 4Ob. are doing.
  • oxide layer 15, conductive layer 40 a, oxide layer 15, conductive layer 40 b, and oxide layer 15 are arranged in order between gate electrode 26 and N-epitaxial layer 2.
  • the portion from the gate electrode 26 to the N-epitaxial layer 2 is equivalent to a configuration in which three capacitors are connected in series, and the portion between the gate electrode 26 and the N-epitaxial layer 2 is formed. Is further reduced. Therefore, the switching loss of the semiconductor device 22 is further reduced as compared with the semiconductor devices 20 and 21.
  • Three or more conductive layers may be provided instead of the conductive layers 40, 40a, and 4Ob.
  • Such a semiconductor device 22 can be obtained as follows. The process up to the formation of the gate oxide film 13 by thermal oxidation (see FIG. 2F) is performed in the same manner as the method of manufacturing the semiconductor device 20. Subsequently, a polysilicon film similar to the polysilicon film 12 is formed in the trench 17, and after the impurity is introduced into the polysilicon film to make it conductive, the polysilicon film is etched back. The remainder of the polysilicon film becomes the conductive layer 4 Ob.
  • a polysilicon film similar to the polysilicon film 12 is formed, and impurities are introduced into the polysilicon film to make it conductive. Further, a portion of the polysilicon film outside the trench 17 is etched. Will be back. The remaining part of the polysilicon film becomes the gate electrode 26.
  • the gate electrode 26 and the conductive layers 40, 40a, 41b may be made of a metal such as tungsten (W).
  • the channel region 4 and the N + source region 25 are formed before the trench 17 is formed.
  • the channel region 4 and the N + source region 25 may be formed after the trench 17 is formed.
  • the semiconductor devices according to the above embodiments are all examples of N-channel transistors, the semiconductor devices may be P-channel transistors.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

半導体基板(1)の表層部に形成された第１導電型のチャネル領域(4)と、このチャネル領域(4)を貫通して形成されたトレンチ(17)の縁部に形成された上記第１導電型とは異なる第２導電型のソース領域(25)と、上記トレンチ(17)の底部と隣接する領域に形成された上記第２導電型のドレイン領域(2)と、上記トレンチ(17)の内側壁に沿って形成されたゲート絶縁膜(13)と、上記トレンチ(17)内において、上記ゲート絶縁膜(13)を挟んで上記チャネル領域(4)に対向するように配置されたゲート電極(26,36)と、上記トレンチ(17)内において、上記ゲート電極(26,36)より上記ドレイン領域(2)側に形成された導電層(37,40,40a,40b)と、上記導電層(37,40,40a,40b)の周囲を覆い、上記導電層(37,40,40a,40b)と上記ゲート電極(26,36)および上記ドレイン領域(2)との間を電気的に絶縁する絶縁層(15)とを含む半導体装置(20,21,22)。

Description

明 細 書
半導体装置およびその製造方法
技術分野
この発明は、 トレンチ構造を有する半導体装置およびその製造方法に関し、 特 に、 トレンチ構造を有する高周波スイッチング用の M〇S F E Tおよびその製 造方法に関する。 背景技術
図 5は、 従来のトレンチ構造を有する M〇S F E Tが形成された半導体装置 の構造を示す図解的な断面図である。
シリコン基板 5 1の表面には、 N—ェピタキシャル層 5 2が形成されており、 Nーェピタキシャル層 5 2の上には、 拡散領域 6 5が形成されている。 拡散領域 6 5を貫通して N—ェピタキシャル層 5 2の厚さ方向途中に至る複数のトレンチ 5 4が、 一定間隔ごとに形成されている。 トレンチ 5 4の内部には、 不純物の導 入により導電ィ匕されたポリシリコンからなるゲート電極 5 5が配置されている。
トレンチ 5 4の内壁に沿って、 ゲート酸ィ匕膜 5 6が設けられている。 すなわち 、 ゲート電極 5 6と N—ェピタキシャル層 5 2および拡散領域 6 5とは、 ゲート 酸化膜 5 6を挟んで対向している。 トレンチ 5 4の内側壁はほぼ平坦な面になつ ており、 トレンチ 5 4の底はシリコン基板 5 1側に突出した湾曲面をなしている 。 トレンチ 5 4のこのような形状を反映して、 ゲート酸ィヒ膜 5 6と拡散領域 6 5 および N—ェピタキシャル層 5 2との界面は、 平坦面 5 6 fおよび湾曲面 5 6 c を有している。.平坦面 5 6 fは、 拡散領域 6 5において、 特定の面方位を有する 面であってその面に沿って電流が流れるとき抵抗値が低くなるような面に沿うよ うにされている。
拡散領域 6 5の表層部でトレンチ 5 4の周辺 （縁部） には、 N +ソース領域 5 7が形成されている。 拡散領域 6 5の残部は導電型が P型のチャネル領域 5 3と なっている。
トレンチ 5 4の上方を覆うように酸化シリコンからなる絶縁膜 5 9が形成され ている。 絶縁膜 5 9は、 平面視においてトレンチ 5 4の縁部 （N +ソース領域 5 7の上） にも存在する。 隣接する 2つの絶縁膜 5 9の間は、 コンタクトホール 6 0となっている。 拡散領域 6 5および絶縁膜 5 9の上には、 アルミニウムなどの 金属.からなる電極膜 6 1が設けられている。 電極膜 6 1は、 コンタクトホール 6 0内を埋めるように形成されている。
以上の半導体装置の動作時 （オン状態のとき） には、 N+ソース領域 5 7と N一 ェピタキシャル層 5 2との間に、 電流 （ドレイン電流） が流れる。 ドレイン電流 は、 チャネル領域 5 3中のゲート酸ィ匕膜 5 6近傍を、 ゲート酸化膜 5 6に沿って 流れる。
このような半導体装置は、 たとえば、 特開平 8— 1 6 7 7 1 1号公報に開示さ れている。
ところが、 以上のような構造を有する半導体装置は、 高周波のスイッチング用 途 （たとえば、 D C— D Cコンパ一夕） に好適に用いることができなかった。 こ のような用途に用いる半導体装置は、 低いオン抵抗および低いスィヅチングロス が要求されるが、 上記の構造を有する半導体装置では、 オン抵抗の低減とスイツ チングロスの低減とを両立できなかった。 これは、 以下のような理由による。
ドレイン電流は、 ゲート酸化膜 5 6近傍をゲ一ト酸化膜 5 6に沿って流れるの で、 チャネル領域 5 3と湾曲面 5 6 cとが接していると、 ドレイン電流は湾曲面 5 6 c近傍では、 湾曲面 5 6 cに沿って流れる。 このため、 ドレイン電流の経路 は、 抵抗値が低くなる面方位を有する面から外れた経路を含むことになるので、 オン抵抗は高くなる。 したがって、 オン抵抗を低くするためには、 図 5に示すよ うに、 チャネル領域 5 3はゲート酸化膜 5 6に対して平坦面 5 6 fにのみ接する ようにしなければならない。 すなわち、 湾曲面 5 6 cは全面に渡って N—ェピ夕 キシャル層 5 2と接するようにされる。
ところが、 これにより、 ゲート電極 5 5と N—ェピタキシャル層 5 2との対向 部の面積は大きくなり、 N—ェピタキシャル層 5 2とゲート電極 5 5との間の容 量、 すなわち、 ドレイン一ゲート間の容量 C DGが大きくなり、 スイッチングロス が大きくなる。
たとえば、 上記の構造を有する半導体装置は、 3 0 0 k H zの周波数で動作さ せて使用することは可能であるが、 1 M H zの周波数で満足な動作をさせるのは 困難であった。
トレンチ 5 4の底を平坦面にし、 N—ェピタキシャル層 5 2に対してトレンチ 5 4を浅く形成することにより、 ゲート電極 5 5と N—ェピ夕キシャル層 5 2と が対向する部分の面積を小さくし、 ドレイン一ゲート間の容量 C DCを小さくする ことができる。 しかし、 トレンチ 5 4をこのような形状に形成することは困難で あり、 できたとしてもトレンチ 5 4の底と内側壁との間に角部が形成され、 この 角部に電界が集中して良好な特性を有することができない。 発明の開示
この発明の目的は、 オン抵抗の低減を図りつつ、 スイッチングロスの低減を図 ることが可能な半導体装置を提供することである。
この発明の他の目的は、 オン抵抗の低減を図りつつ、 スイッチングロスの低減 を図ることが可能な半導体装置の製造方法を提供することである。
この発明は半導体装置、 半導体基板の表層部に形成された第 1導電型のチヤネ ル領域と、 このチャネル領域を貫通する深さを有するトレンチの縁部に形成され た上記第 1導電型とは異なる第 2導電型のソース領域と、 上記トレンチの底部と 隣接する領域に形成された上記第 2導電型のドレイン領域と、 上記トレンチの内 側壁に沿って形成されたゲート絶縁膜と、 上記トレンチ内において、 上記ゲート 絶縁膜を挟んで上記チャネル領域に対向するように配置されたゲート電極と、 上 記トレンチ内において、 上記ゲ一ト電極より上記ドレイン領域側に形成された導 電層と、 上記導電層の周囲を覆い、 上記導電層と上記ゲート電極および上記ドレ ィン領域との間を電気的に絶縁する絶縁層とを含む。
この発明によれば、 ゲート電極が一定の大きさ以上の電位にされることにより 、 チャネル領域を介して、 ソース領域とドレイン領域との間に電流 （ドレイン電 流） を流すことができる。 すなわち、 この半導体装置は M O S F E T ( Metal-Oxide-Semiconductor Field Effect Transistor)として機能する。
ゲート電極とドレイン領域との間には、 絶縁膜、 導電層 （導電化された半導体 層を含む。 以下同じ。 ） 、 および絶縁膜が順に配列されている。 したがって、 ゲ —ト電極からドレイン領域に至る部分は、 複数のコンデンサが直列に接続された ものと等価である。 たとえば、 導電層が 1つの場合は、 ゲート電極とドレイン領 域との間に 2つのコンデンサが直列に接続されたものとみなすことができる。 直 列に接続された複数のコンデンサの合成容量は、 各コンデンサの容量より小さい ので、 ゲート電極とドレイン領域との間の容量は低減されている。
また、 導電層は複数個あってもよく、 絶縁層は、 これらの複数の導電層の間に も形成されているものとすることができる。 この場合、 ゲート電極からドレイン 領域に至る部分は、 3つ以上のコンデンサが直列に接続されたものと等価であり 、 ゲート電極とドレイン領域との間の容量は、 さらに低くなる。
トレンチの内側壁はほぼ平坦面とすることができ、 この平坦面は、 チャネル領 域における特定の面方位を有する面であってその面に沿って電流が流れるとき抵 抗値が低くなるような面に沿うものとすることができる。 トレンチの底が湾曲面 をなしている場合、 この湾曲面の全領域がドレイン領域に対向するようにし、 チ ャネル領域にはトレンチの平坦な面のみが対向するようにすることができる。 これにより、 ドレイン電流は、 抵抗値の低くなる面方位を有する面のみに沿つ て流れることができるので、 オン抵抗を低くすることができる。 また、 この湾曲 面に沿って広い領域に渡ってゲート電極とドレイン領域とが対向している場合で も、 これらの間の容量は小さいので、 この半導体装置のスイッチングロスを小さ くできる。
半導体基板の表面にはェピ夕キシャル層が形成されていてもよく、 この場合、 チャネル領域、 ソース領域、 およびドレイン領域はェピ夕キシャル層に形成され ていてもよい。
この半導体装置の半導体部分がシリコンからなる場合、 絶縁層のうち導電層と ドレイン領域との間に存在する部分やゲート絶縁膜は、 たとえば、 このトレンチ の内壁を酸化させてなる酸ィ匕シリコンからなるものとすることができる。
導電層は、 不純物の導入により導電化されたポリシリコンからなるものであつ てもよい。
不純物の導入により導電化されたポリシリコンの形成は、 半導体装置の製造ェ 程において普通に行われる。 したがって、 このようなポリシリコンからなる導電 層を形成する際、 特別な装置を用いる必要がない。 導電化されたポリシリコンは 、 たとえば、 C V D (Chemical Vapor Deposition)法によりポリシリコン膜を形成 した後、 このポリシリコン膜に不純物をィォン注入して得ることができる。
この場合、 絶縁膜のうち導電層とゲート電極との間に存在する部分は、 導電層 の一部を酸ィ匕させてなる酸化シリ 3ンからなるものであってもよい。
この発明の半導体装置の製造方法は、 半導体基板の表層部に形成された第 1導 電型のチャネル領域と、 このチャネル領域を貫通する深さを有するトレンチの縁 部に形成された上記第 1導電型とは異なる第 2導電型のソース領域と、 上記トレ ンチの底部と隣接する領域に形成された上記第 2導電型のドレイン領域と、 上記 トレンチの内側壁に沿って形成されたゲート絶縁膜と、 上記トレンチ内において 、 上記ゲ一ト絶縁膜を挟んで上記チャネル領域に対向するように配置されたゲ一 ト電極と、 上記トレンチ内において、 上記ゲート電極より上記ドレイン領域側に 形成された導電層と、 上記導電層の周囲を覆い、 上記導電層と上記ゲート電極お よび上記ドレイン領域との間を電気的に絶縁する絶縁層とを含む半導体装置の製 造方法である。
この方法は、 半導体基板の表層部に上記第 2導電型のェピタキシャル層を形成 する工程と、 このェピタキシャル層に上記トレンチを形成する工程と、 上記トレ ンチの底部に第 1絶縁層を形成する工程と、 この第 1絶縁層を形成する工程の後 、 上記トレンチ内で上記第 1絶縁層の上に上記導電層を形成する工程と、 この導 電層を形成する工程の後、 この導電層の露出表面に、 上記第 1絶縁層とともに上 記絶縁層を構成する第 2絶縁層を形成する工程と、 上記トレンチの内側壁に沿つ て上記ゲート絶縁膜を形成する工程と、 上記トレンチ内に、 上記絶縁層により上 記導電層から電気的に絶縁された上記ゲート電極を形成する工程と、 上記ェピ夕 キシャル層に、 上記ゲ一ト絶縁膜を挟んで上記ゲート電極と対向すべき上記第 1 導電型の上記チャネル領域を形成する工程と、 上記ェピタキシャル層において上 記トレンチの縁部に対応する領域に、 上記第 2導電型の上記ソース領域を形成す る工程とを含む。
ドレイン領域は、 たとえば、 チャネル領域およびソース領域を形成した後のェ ピ夕キシャル層の残部とすることができる。
チャネル領域を形成する工程およびソース領域を形成する工程は、 トレンチを 形成する工程の前に実施されてもよく、 トレンチを形成する工程の後に実施され てもよい。
上記第 1絶縁層を形成する工程は、 上記トレンチの内壁を熱酸化させて犠牲酸 化膜を形成する工程と、 この犠牲酸化膜を上記トレンチの底部に存在する部分を 残して除去する工程とを含んでもよく、 この場合、 上記第 2絶縁層を形成するェ 程は、 上記導電層の露出面を酸ィ匕させる工程を含んでもよい。
この構成によれば、 犠牲酸化膜の形成および除去により、 犠牲酸化膜が除去さ れた後のトレンチの内壁を平坦にすることができる。 これにより、 ドレイン電流 がチャネル領域中を抵抗値が低くなる面方位を有する特定の面に沿って流れるよ うにすることができ、 ォン抵抗の低減を図ることができる。
犠牲酸化膜の除去は、 ゲート絶縁膜が形成される部分、 すなわち、 ゲート電極 とチャネル領域との対向部についてのみ行えばよく、 それ以外の部分の犠牲酸化 膜を残して絶縁層の一部とすることができる。 これにより、 工程を大幅に増やす ことなく絶縁層を形成できる。 絶縁層の他の部分は、 導電層の露出表面を酸化さ せることにより形成できる。 ゲート絶縁膜を熱酸化により形成する場合は、 同時 に、 導電層の露出表面を酸ィヒさせることができる。
上記ゲ一ト電極を形成する工程は、 不純物の導入により導電化されたポリシリ コン膜を形成する工程を含んでもよい。
本発明における上述の、 またはさらに他の目的、 特徴および効果は、 添付図面 を参照して次に述べる実施形態の説明により明らかにされる。 図面の簡単な説明
図 1は、 本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図で ある。
図 2 ( a ) 、 図 2 ( b ) 、 図 2 ( c ) 、 図 2 ( d ) 、 図 2 ( e ) 、 図 2 ( f ) 、 および図 2 ( g ) は、 図 1に示す半導体装置の製造方法を説明するための図解 的な断面図である。
図 3は、 本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図 である。 図 4は、 本発明のさらに他の実施形態に係る半導体装置の構造を示す図解的な 断面図である。
図 5は、 従来のトレンチ構造を有する MO S F E Tが形成された半導体装置 の構造を示す図解的な断面図である。 発明の実施の形態
図 1は、 本発明の一実施形態に係る半導体装置 2 0の構造を示す図解的な断面 図である。 半導体装置 2 0は、 高周波スイッチング用の M O S F E Tである。 シリコン基板 1の表面には、 N—ェピタキシャル層 2が形成されており、 Nーェ ピ夕キシャル層 2の上には、 拡散領域 3 0が形成されている。 拡散領域 3 0を貫 通して N—ェピタキシャル層 2の厚さ方向途中に至る複数のトレンチ 1 7が、 一 定間隔ごとに形成されている。 各トレンチ 1 7は、 図 1の紙面に垂直な方向に互 いにほぼ平行に延びている。 トレンチ 1 7の内側壁はほぼ平坦な面をなしており 、 トレンチ 1 7の底はシリコン基板 1側に突出した湾曲面をなしている。
トレンチ 1 7の内部には、 不純物の導入により導電化されたポリシリコンから なるゲート電極 2 6および導電層 4 0が配置されている。 導電層 4 0は、 トレン チ 1 7の深部 （N—ェピタキシャル層 2側） で、 N—ェピ夕キシャル層 2および拡 散領域 3 0に対向する領域に配置されている。 ゲート電極 2 6は、 トレンチ 1 7 内において導電層 4 0より浅い部分に、 導電層 4 0と離隔されて配置されている 。 また、 ゲート電極 2 6は、 トレンチ 1 7の深部において拡散領域 3 0と導電層 4 0との間に入り込んでいる。
トレンチ 1 7の内側壁に沿う領域には、 ゲート酸ィ匕膜 1 3が形成されている。 ゲート電極 2 6と拡散領域 3 0とは、 ゲート酸化膜 1 3を挟んで対向している。 導電層 4 0の周囲は、 酸化層 1 5により覆われている。 したがって、 酸化層 1 5 は、 導電層 4 0とゲート電極 2 6との間、 および導電層 4 0と N—ェピ夕キシャ ル層 2との間に存在している。 これにより、 導電層 4 0とゲート電極 2 6および Nーェピタキシャル層 2とは電気的に絶縁されている。 ゲート電極 2 6と N—ェピ タキシャル層 2との間は、 ゲート酸化膜 1 3および酸化層 1 5により電気的に絶 縁されている。 ゲート酸化膜 1 3と酸化層 1 5とは、 一体の酸化膜 1 8をなして いる。
ゲート酸化膜 1 3と拡散領域 3 0との界面は、 トレンチ 1 7の形状を反映して ほぼ平坦な平坦面 1 3 f となっている。 平坦面 1 3 は、 チャネル領域 4におけ る特定の面方位を有する面であって、 その面に沿って電流が流れるとき抵抗値が 低くなるような面にほぼ沿っている。 特定の面方位とは、 たとえば、 （1， 0 , 0 ) である。 また、 酸化層 1 5と N—ェピタキシャル層 2との界面は、 トレンチ 1 7の形状を反映してシリコン基板 1側に突出した湾曲面 1 5 cを有している。 拡散領域 3 0は、 酸化膜 1 8に対して平坦面 1 3 fでのみ接しており、 湾曲面 1 5 cとは接していない。
拡散領域 3 0の表層部には、 N +ソース領域 2 5が形成されており、 拡散領域 3 0の残部は P型のチャネル領域 4となっている。 N +ソース領域 2 5はトレン チ 1 7の周辺 （縁部） に形成されている。
ゲート電極 2 6の上には、 酸化シリコンからなる絶縁膜 2 8が形成されている 。 絶縁膜 2 8は、 平面視においてトレンチ 1 7の縁部 （N +ソース領域 2 5の上 ) にまで及んでいる。 隣接する 2つの絶縁膜 2 8の間は、 コンタクトホール 3 1 となっている。 拡散領域 3 0および絶縁膜 2 8の上には、 アルミニウムなどの金 属からなる電極膜 2 7が設けられている。 電極膜 2 7は、 コンタクトホール 3 1 内を埋めるように形成されており、 コンタクトホール 3 1内に露出した拡散領域 3 0と接している。
以上の半導体装置 2 0において、 N +ソース領域 2 5と N—ェピタキシャル層 2 との間に適当な電圧を印加し、 ゲート電極 2 6を一定の大きさ以上の電位とする ことにより、 N +ソース領域 2 5と N—ェピタキシャル層 2との間にドレイン電流 が流れる。 すなわち、 N—ェピタキシャル層 2は、 ドレイン領域として機能する ドレイン電流は、 チャネル領域 4中をゲート酸化膜 1 3に沿って流れる。 この 際、 ドレイン電流はゲ一ト酸化膜 1 3の平坦面 1 3 fに沿って流れ、 湾曲面 1 5 cに沿って流れることはない。 したがって、 ドレイン電流はチャネル領域 4中を 抵抗値が低い特定の面方位を有する面に沿って流れることができるので、 オン抵 抗は低い。 このような半導体装置 2 0のオン抵抗は、 たとえば、 5 πι Ωないし 7 m Ωまたはそれ以下とすることができる。
また、 ゲート電極 26と Ν—ェピタキシャル層 2との間には、 酸化層 15、 導 電層 40、 および酸ィ匕層 15が順に配列されている。 したがって、 ゲート電極 2 6から Ν—ェピタキシャル層 2に至る部分は、 2つのコンデンサが直列に接続さ れたものと等価である。 直列に接続された 2つのコンデンサの合成容量は、 各コ ンデンサの容量より小さい。 このため、 ゲート電極 26と Ν—ェピタキシャル層 2とが湾曲面 15 cを介して広い面積で対向しているにもかかわらず、 ゲート電 極 26と Ν—ェピタキシャル層 2との間の容量、 すなわち、 ドレイン一ゲート間 の容量 CDGは低減されている。 したがって、 このような半導体装置 20のスイツ チングロスは小さい。
このような半導体装置 20 (MOS F E T) を用いて、 CPU(Central Processing Unit)を 1 MH zで駆動する場合、 たとえば、 C P Uを 1. 3 Vで駆動 するときの電力変換効率 （入力電力に対する出力電力の比率） を 85%程度とす ることができ、 CPUを 3. 3 Vまたは 5 Vで駆動するときの電力変換効率を 9 0%程度とすることができる。
図 2 (a) ないし図 2 (g) は、 図 1に示す半導体装置 20の製造方法を説明 するための図解的な断面図である。
先ず、 シリコン基板 1の表面に、 N—ェピタキシャル層 2が形成される。 続い て、 反応性イオンエッチング（RIE)により、 所定の深さを有するトレンチ 17が 形成される。 トレンチ 17の底は、 シリコン基板 1側に突出した湾曲面となる。 この状態が、 図 2 (a) に示されている。
次に、 以上の工程を経た半導体基板 1の露出表面、 すなわち、 トレンチ 17の 内壁および N—ェピタキシャル層 2の表面が熱酸化されて、 犠牲酸化膜 11が形 成される。 犠牲酸化膜 11の厚さは、 たとえば、 150 OAないし 3000 A程 度 （たとえば、 2000A程度） とされる。 この状態が、 図 2 (b) に示されて いる。
その後、 CVD (Chemical Vapor Deposition)法により、 以上の工程を経たシリ コン基板 1の上に、 トレンチ 17の内部を埋めるように、 ポリシリコン膜 12が 形成される （図 2 (c)参照） 。 続いて、 ポリシリコン膜 12に不純物が導入さ れて、 ポリシリコン膜 1 2は導電化される。 さらに、 ポリシリコン膜 1 2は、 ト レンチ 1 7底部 （シリコン基板 1側の部分） に存在する部分を残してエッチバヅ クされる （図 2 ( d ) 参照） 。
続いて、 犠牲酸化膜 1 1がエッチバックされる。 この際、 ポリシリコン膜 1 2 の側壁の一部が露出され、 N—ェピタキシャル層 2とポリシリコン膜 1 2との間 の犠牲酸化膜 1 1 (トレンチ 1 7の底部側の部分） は残るようにされる。
犠牲酸化膜 1 1が除去された部分のトレンチ 1 7の幅は、 わずかに広くなる。 また、 犠牲酸化膜 1 1が除去された後のトレンチ 1 7の内側壁はほぼ平坦な面に なる。 この状態が図 2 ( e ) に示されている。
次に、 以上の工程を経たシリコン基板 1の露出表面が熱酸ィ匕される。 これによ り、 トレンチ 1 7の内側壁にゲート酸化膜 1 3が形成され、 ポリシリコン膜 1 2 の露出表面に酸ィ匕膜 1 4が形成される。 ゲート酸化膜 1 3の厚さは、 たとえば、
2 0 O Aないし 6 0 O Aとされる。 ポリシリコン膜 1 2の残部は、 導電層 4 0と なる。 犠牲酸化膜 1 1の残部と酸化膜 1 4とは、 導電層 4 0の周囲を覆う酸化層 1 5となり、 酸化層 1 5とゲート酸化膜 1 3とは、 一体の酸化膜 1 8となる。 ゲート酸化膜 1 3と拡散領域 3 0との界面は、 トレンチ 1 7の形状を反映して 、 ほぼ平坦な平坦面 1 3 f となる。 酸化層 1 5と N_ェピタキシャル層 2との界 面は、 トレンチ 1 7の形状を反映して、 湾曲面 1 5 cを有するようになる。 この 状態が図 2 ( f ) に示されている。
その後、 C V D法により、 トレンチ 1 7の内部を埋めるようにポリシリコン膜 が形成され、 このポリシリコン膜に不純物が導入されて導電化される。 そして、 このポリシリコン膜のうちトレンチ 1 7外の部分が除去される。 ポリシリコン膜 の残部は、 ゲート電極 2 6となる。
次に、 所定のパターンの開口を有するマスクにより、 N—ェピタキシャル層 2 にイオン注入されて、 P型のチャネル領域 4が形成される。 さらに、 別のパ夕一 ンの開口を有するマスクにより、 チャネル領域 4にイオン注入されて N +ソース 領域 2 5が形成される。 チャネル領域 4および N +ソース領域 2 5は、 拡散領域
3 0をなす。
拡散領域 3 0の形成に際して、 イオンの注入深さが制御されて、 拡散領域 3 0 が、 酸化膜 1 8に対して、 平坦面 1 3 fでのみ接し、 湾曲面 1 5 cとは接しない ようにされる。 また、 ゲート酸化膜 1 3を挟んで、 拡散領域 3 0が全領域に渡つ てゲート電極 2 6と対向するようにされる。
そして、 以上の工程を経たシリコン基板 1の上に全面に、 C VD法により、 酸 化シリコンからなる絶縁膜 2 8が形成される （図 2 ( g) 参照） 。 そして、 所定 のパターンの開口を有するマスクを用いて、 絶縁膜 2 8にコンタクトホール 3 1 が形成される。
さらに、 以上の工程を経たシリコン基板 1の上に全面にアルミニゥムなどから なる電極膜 2 7が形成されて、 図 1に示す半導体装置 2 0が得られる。
以上の半導体装置 2 0の製造方法において、 犠牲酸化膜 1 1が形成された後、 この犠牲酸化膜 1 1はすべて除去されるのではなく、 ポリシリコン膜 1 2と N一 ェピタキシャル層 2との間に存在するものが残るようにされる。 したがって、 ェ 程を大幅に増やすことなく酸化層 1 5を形成できる。
さらに、 犠牲酸化膜 1 1を厚めに形成することにより、 導電層 4 0と N—ェピ タキシャル層 2との間に存在する酸化層 1 5の厚さを厚くすることができる。 こ のことによっても、 ゲート電極 2 6と N—ェピタキシャル層 2との間の容量の低 減を図ることができ、 スィツチングロスを低減できる。
図 3は、 本発明の他の実施形態に係る半導体装置 2 1の構造を示す図解的な断 面図である。 図 1に示す半導体装置 2 0の各部に対応する部分には、 同じ参照符 号を付して説明を省略する。
この半導体装置 2 1は、 図 1に示す半導体装置 2 0のゲート電極 2 6および導 電層 4 0のそれぞれ対応して、 ゲート電極 3 6および導電層 3 7が設けられてい る。 半導体装置 2 0では、 ゲート電極 2 6の一部が、 N—ェピ夕キシャル層 2と 導電層 4 0との間に入り込んでいたが、 この半導体装置 2 1においては、 ゲート 電極 3 6は N—ェピ夕キシャル層 2と導電層 3 7との間に入り込んでいない。 ゲ —ト電極 3 6と導電層 3 7との間は、 ほぼ平坦な酸化層 1 5により区画されてい る。
このような半導体装置 2 1は、 半導体装置 2 0の製造方法における犠牲酸化膜 1 1を除去する工程 （図 2 ( e ) 参照） で、 N—ェピタキシャル層 2とポリシリ コン膜 1 2との間の犠牲酸化膜 1 1が除去されないようにすることにより得るこ とができる。 すなわち、 ポリシリコン膜 1 2のェヅチバヅク面 （シリコン基板 1 側とは反対側の面） と犠牲酸化膜 1 1のエッチバヅク面とがほぼ面一になつたと きに、 犠牲酸化膜 1 1のエッチバックを終了すればよい。
図 4は、 本発明のさらに他の実施形態に係る半導体装置 2 2の構造を示す図解 的な断面図である。 図 1に示す半導体装置 2 0の各部に対応する部分には、 同じ 参照符号を付して説明を省略する。
図 1に示す半導体装置 2 0では、 導電層 4 0が 1つのみ形成されていたが、 こ の半導体装置 2 2においては、 2つの導電層 4 0 a， 4 O bが形成されている。 導電層 4 0 a， 4 0 bは、 トレンチ 1 7の深さ方向に沿って配列されており、 酸 化層 1 5は、 導電層 4 0 aと酸化層 4 O bとの間にも存在している。
したがって、 ゲート電極 2 6と N—ェピタキシャル層 2との間には、 酸化層 1 5、 導電層 4 0 a、 酸化層 1 5、 導電層 4 0 b、 および酸化層 1 5が順に配列さ れている。 これにより、 ゲート電極 2 6から N—ェピタキシャル層 2に至る部分 は、 3つのコンデンサが直列に接続されたものと等価になっており、 ゲート電極 2 6と N—ェピタキシャル層 2との間の容量のさらなる低減が図られている。 し たがって、 半導体装置 2 2は、 半導体装置 2 0， 2 1に比してさらなるスイッチ ングロスの低減が図られている。
導電層 4 0 , 4 0 a , 4 O bの代わりに、 3つ以上の導電層が設けられていて もよい。
このような半導体装置 2 2は、 以下のようにして得ることができる。 熱酸化に よるゲート酸ィ匕膜 1 3の形成 （図 2 ( f ) 参照） までが、 半導体装置 2 0の製造 方法と同様にして実施される。 続いて、 トレンチ 1 7内にポリシリコン膜 1 2と 同様のポリシリコン膜が形成され、 このポリシリコン膜に不純物が導入されて導 電化された後、 このポリシリコン膜がェツチバックされる。 ポリシリコン膜の残 部は、 導電層 4 O bとなる。
次に、 導電層 4 0 bの露出面が熱酸化された後、 ポリシリコン膜 1 2と同様の ポリシリコン膜が形成され、 このポリシリコン膜に不純物が導入されて導電化さ れた後、 さらに、 このポリシリコン膜のうちトレンチ 1 7の外部のものがェヅチ バックされる。 ポリシリコン膜の残部は、 ゲート電極 2 6となる。
ゲート電極 2 6や導電層 4 0 , 4 0 a , 4 1 bは、 タングステン （W) 等の金 属からなるものであってもよい。
以上の実施形態では、 チャネル領域 4や N +ソース領域 2 5は、 トレンチ 1 7 を形成する前に形成されているが、 トレンチ 1 7を形成した後に形成することと してもよい。
以上の実施形態に係る半導体装置は、 いずれも Nチャネルトランジスタの例で あるが、 半導体装置は Pチャネルトランジスタであってもよい。
本発明の実施形態について詳細に説明してきたが、 これらは本発明の技術的内 容を明らかにするために用いられた具体例に過ぎず、 本発明はこれらの具体例に 限定して解釈されるべきではなく、 本発明の精神および範囲は添付の請求の範囲 によってのみ限定される。
この出願は、 2 0 0 3年 1月 2 8日に日本国特許庁に提出された特願 2 0 0 3 - 1 9 0 6 6に対応しており、 この出願の全開示はここに引用により組み込まれ るものとする。

Claims

請求の範囲
1 . 半導体基板の表層部に形成された第 1導電型のチャネル領域と、
このチャネル領域を貫通する深さを有するトレンチの縁部に形成された上記第
1導電型とは異なる第 2導電型のソース領域と、
上記トレンチの底部と隣接する領域に形成された上記第 2導電型のドレイン領 域と、
上記トレンチの内側壁に沿って形成されたゲート絶縁膜と、
上記トレンチ内において、 上記ゲート絶縁膜を挟んで上記チャネル領域に対向 するように配置されたゲート電極と、
上記トレンチ内において、 上記ゲ一ト電極より上記ドレイン領域側に形成され た導電層と、
上記導電層の周囲を覆い、 上記導電層と上記ゲート電極および上記ドレイン領 域との間を電気的に絶縁する絶縁層とを含む、 半導体装置。
2 . 上記導電層が不純物の導入により導電化されたポリシリコンからなる、 請求 項 1記載の半導体装置。
3 . 複数の上記導電層を含み、 これら複数の導電層の間には上記絶縁層が配置さ れている、 請求項 1または 2記載の半導体装置。
4 . 上記トレンチの内側壁がほぼ平坦な平坦面を有し、 この平坦面は上記チヤネ ル領域における特定の面方位を有する面であって、 その面に沿って電流が流れる とき抵抗値が低くなるような面に沿う、 請求項 1ないし 3のいずれかに記載の半 導体装置。
5 . 半導体基板の表層部に形成された第 1導電型のチャネル領域と、 このチヤネ ル領域を貫通する深さを有するトレンチの縁部に形成された上記第 1導電型とは 異なる第 2導電型のソース領域と、 上記トレンチの底部と隣接する領域に形成さ れた上記第 2導電型のドレイン領域と、 上記トレンチの内側壁に沿って形成され たゲート絶縁膜と、 上記トレンチ内において、 上記ゲート絶縁膜を挟んで上記チ ャネル領域に対向するように配置されたゲート電極と、 上記トレンチ内において 、 上記ゲート電極より上記ドレイン領域側に形成された導電層と、 上記導電層の 周囲を覆い、 上記導電層と上記ゲ一ト鼋極および上記ドレイン領域との間を電気 的に絶縁する絶縁層とを含む半導体装置を製造するための方法であって、 半導体基板の表層部に上記第 2導電型のェピタキシャル層を形成する工程と、 このェピタキシャル層に上記トレンチを形成する工程と、
上記トレンチの底部に第 1絶縁層を形成する工程と、
この第 1絶縁層を形成する工程の後、 上記トレンチ内で上記第 1絶縁層の上に 上記導電層を形成する工程と、
この導電層を形成する工程の後、 この導電層の露出表面に、 上記第 1絶縁層と ともに上記絶縁層を構成する第 2絶縁層を形成する工程と、
上記トレンチの内側壁に沿って上記ゲ一ト絶縁膜を形成する工程と、 上記トレンチ内に、 上記絶縁層により上記導電層から電気的に絶縁された上記 ゲート電極を形成する工程と、
上記ェピタキシャル層に、 上記ゲ一ト絶縁膜を挟んで上記ゲート電極と対向す べき上記第 1導電型の上記チャネル領域を形成する工程と、
上記ェピタキシャル層において上記トレンチの縁部に対応する領域に、 上記第 2導電型の上記ソース領域を形成する工程とを含む、 半導体装置の製造方法。
6 . 上記第 1絶縁層を形成する工程が、 上記トレンチの内壁を熱酸化させて犠牲 酸化膜を形成する工程と、 この犠牲酸化膜を上記トレンチの底部に存在する部分 を残して除去する工程とを含み、
上記第 2絶縁層を形成する工程が、 上記導電層の露出面を酸化させる工程を含 む、 請求項 5記載の半導体装置の製造方法。
7 . 上記ゲート電極を形成する工程が、 不純物の導入により導電化されたポリシ リコン膜を形成する工程を含む、 請求項 5または 6記載の半導体装置の製造方法
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