WO2006033155A1

WO2006033155A1 - 半導体装置

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Publication number: WO2006033155A1
Application number: PCT/JP2004/013929
Authority: WO
Inventors: Hirotaka Nishizawa; Kenji Osawa; Hideo Koike; Junichiro Osako; Tamaki Wada
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-09-24
Filing date: 2004-09-24
Publication date: 2006-03-30
Anticipated expiration: 2007-03-24
Also published as: JPWO2006033155A1; TW200622918A; US7549593B2; US20060249580A1; JP4327203B2; TWI408607B

Abstract

　半導体装置は外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。電源供給用端子（ＶＣＣ，ＶＳＳ）は、抜き出し検出用端子がホスト装置の対応端子から離脱してから所定時間以上ホスト装置の対応端子と接触を維持することができる長さを有し、前記抜き出し検出用端子よりも抜き出し方向に長く形成される。前記処理回路は前記外部インタフェース端子に接続されたインタフェース制御回路（２）と、前記インタフェース制御回路によって制御される書き換え可能な不揮発性メモリ（３）とを有し、前記不揮発性メモリはメモリセルの閾値電圧の相違によって情報記憶を行い、インタフェース制御回路は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから電源が遮断されるまでに、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理を完了させる。

Description

明細書

半導体装置

技術分野

[0001] 本発明は、メモリカード、或いは不揮発性メモリチップに ICカード用マイクロコンピュータなどを搭載したマルチファンクションカードに代表されるカードデバイスなどの半導体装置に関し、特に、動作中にホスト装置力抜き出されて電源供給が遮断されることによる不都合の解消に適用して有効な技術に関する。

背景技術

[0002] 特許文献 1にはカードスロットに対するカードデバイスの装着及び抜き出し検出に力ードデバイス内でプルダウンされた検出端子とカードスロット内部でプルアップされた端子とを用いることが記載される。カードスロットにカードデバイスが装着されると、検出端子がカードスロットの対応端子に接触してカードスロット内部の対応端子の電位をグランドに引く。カードスロット側でこれを検出することによってカードデバイスへの動作電源の供給を開始する。カードが抜き出されたときはカードデバイスの検出端子がカードスロットの対応端子から離脱することによって当該対応端子が電源電圧にされ、カードスロット側でこれを検出することにより、抜き出されたカードデバイスへの電源の供給を停止する。

[0003] 特許文献 1 :特開 2000-99215号公報（図 5)

発明の開示

発明が解決しょうとする課題

[0004] し力しながら上記従来技術はカード引き抜きによる電源遮断によってカード側で発生する不都合について考慮されていない。本発明者の検討によれば、フラッシュメモリを搭載したメモリカードでデータの書き換えを行っている最中に動作電源の供給が断たれて、動作が中断されると、データ破壊や回復不可能な特性劣化などを生ずる虞のあることが本発明者によって明らかにされた。例えば、書込み処理前の消去処理の途中で動作電源が遮断されると、過消去状態の不揮発性メモリセルが残る場合がある。ここで不揮発性メモリセルの過消去状態とは、例えば消去べリファイ動作まで完了したメモリセルが採るべき閾値電圧分布よりも閾値電圧が低くなつている状態を V、う。過消去状態の不揮発性メモリセルの選択端子に非選択レベルを与えてもオン状態のままチャネルに電流が流れてしまう。このようなノーマリ'オンの不揮発性メモリセルが存在すると、ビット線を共有する他のメモリセルに対する読出し動作でも誤動作を生ずる。これに対して、本出願人による先の出願 (特願 2003— 89691)では、力ードデバイスの抜き出しによる電源遮断による不都合を比較的容易に解消する技術を提供している。すなわち、カードスロット (カードソケット）に装着されて動作電源の供給を受けるカードデバイスにおいて、カードスロットから引き抜かれるときカードスロット側からの電源供給が遮断される前にカードスロットの所定の端子から分離する検出端子に生ずる電位変化を検出してカード内部に終了処理を指示し、電源供給が完全に遮断される前に自ら終了処理を行うことができるようにして、る。

[0005] し力しながら、先の出願では、終了処理に必要な時間の確保という観点について十分検討されていなカゝつた。本発明者は、電源供給用端子と抜き出し検出用端子との関係に着眼した。更に、電源遮断に対して一定時間だけ電源供給を補償するコンデンサの併用につヽても検討した。小型のカードデバイスにあっては比較的小さな占有面積で比較的大きなキャパシタを得るのに好適な電気 2重層コンデンサを使用することも考えられるが、内部抵抗が比較的大きぐ処理に必要な電流を得難いことが明らかにされた。結局、電源供給用端子と抜き出し検出用端子との関係に着目して必要な処理時間を確保するのが最善であることが明らかになった。

[0006] 本発明の目的は、ホスト装置からの抜き出しによる電源遮断に対処するための処理時間の確保が比較的容易であり、動作途中における不意の電源遮断に対して機能や特性の劣化を抑制することが容易な半導体装置を提供することにある。

[0007] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面力明らかになるであろう。

課題を解決するための手段

[0008] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

[0009] 〔1〕本発明に係る半導体装置は、外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。前記外部インタフエ一ス端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子力離脱してから所定時間以上前記ホスト装置の対応端子と接触を維持することができる長さを有し、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成される。前記処理回路は前記外部インタフェース端子に接続されたインタフェース制御回路と、前記インタフェース制御回路によって制御される書き換え可能な不揮発性メモリとを有し、前記不揮発性メモリはメモリセルの閾値電圧の相違によって情報記憶を行い、前記インタフェース制御回路は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから電源が遮断されるまでに、書き換え処理途中の前記不揮発性メモリに対して所定の処理を完了させる。

[0010] 上記より、前記電源供給用端子を抜き出し検出用端子よりも抜き出し方向に長くすれば、電源遮断までの時間を比較的長く採ることが容易である。ホスト装置側のコネクタ端子の配置を変えな、ようにするにはホスト装置へ挿入する方向に延ばすのがよいが、延長距離に制限を受け易く必要な処理時間を確保できない場合がある。また、半導体装置側における電源供給用端子の長さや形状を変えないで対処するにはホスト装置側のコネクタ端子との接触ポイントを前後 2箇所とすれば電源供給用端子の長さを伸ばすのと実質的に同じ効果を得ることができるが、ホスト装置側のコネクタ端子の構成に対して複雑な改良が必要になる。上記手段によれば、電源遮断までに必要な時間の確保が容易で、し力もホスト装置側のコネクタ端子の構成に対して複雑な改良を必要とせず、動作途中における不意の電源遮断までに必要な処理を完了させることが容易になる。

[0011] 本発明の具体的な形態として、前記所定の処理は、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理である。動作途中で電源が遮断されても過消去状態の不揮発性メモリセルが残るのを抑 ff¾することができる。

[0012] また、前記所定の処理は、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理である。ファイルメモリにおける FAT (ファイル 'アロケーション'テーブル）のような領域のデータが不完全なまま処理が中断されることによってセクタなどの記憶領域の認識が不可能になってしまう事態を抑制することができる。

[0013] また、前記所定の処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である。消去後にホスト側で指示した書き込み処理を完了することができるから、電源の再投入によって書き込みリトライなどの処理を行わずに済む。

[0014] 本発明の別の具体的な形態として、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い。少しでも前記電源供給用端子を長くしたい場合には有効である。

[0015] 本発明の更に別の具体的な形態として、前記インタフェース制御回路は前記抜き出し検出用端子の離脱を検出して前記不揮発性メモリに前記所定の処理を指示する。或いは、前記インタフェース制御回路は前記抜き出し検出用端子がホスト装置の対応端子力離脱したときホスト装置力供給されるコマンドに応答して前記不揮発性メモリに前記所定の処理を指示する。

[0016] 〔2〕本発明の別の観点による半導体装置は、外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。前記外部ィンタフース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから 2. 5メータ Z秒の抜き出し速度に対して 1. 0ミリ秒以上ホスト装置の対応端子と接触可能な長さを有する。前記処理回路は前記外部インタフェース端子に接続されたインタフェース制御回路と、前記インタフェース制御回路によって制御される書き換え可能な不揮発性メモリとを有し、前記不揮発性メモリはメモリセルの閾値電圧の相違によって情報記憶を行う。前記インタフェース制御回路は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから電源が遮断されるまでに、書き換え処理途中の前記不揮発性メモリに対して所定の処理を完了させる。

[0017] 本発明者の検討によると、ホスト装置から半導体装置を抜き出す速度は最高でも 2

. 5メータ Z秒を想定すれば十分である。プッシュ 'プッシュタイプのカードソケットにパネの弾性力に杭して半導体装置を更に押し込んだ状態でそのまま外に突出させたときの速度を考慮している。このとき、電源遮断までに必要な処理時間を 1ミリ秒と見積った。例えば過消去不揮発性メモリセルの閾値電圧を正規消去閾値電圧分布までシフトするのに必要な電圧印加処理時間などを考慮した。この関係から導かれる接触長さを確保することによって、電源遮断までに必要処理時間の確保が可能になる。

[0018] 本発明の具体的な形態として、前記所定の処理は、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理、或いは、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理、又は前記所定の処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である。

[0019] 本発明の別の具体的な形態として、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い。

[0020] 本発明の更に別の具体的な形態として、前記インタフェース制御回路は前記抜き出し検出用端子の離脱を検出して前記不揮発性メモリに前記所定の処理を指示する。或いは、前記インタフェース制御回路は前記抜き出し検出用端子がホスト装置の対応端子力離脱したときホスト装置力供給されるコマンドに応答して前記不揮発性メモリに前記所定の処理を指示する。

[0021] 〔3〕本発明の更に別の観点による半導体装置は、外部インタフース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。前記外部インタフェース端子は、抜き出し方向と交差する方向に 2列配置され、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、第 1 列から第 2列にまた力 Sる長さを有し、前記抜き出し検出用端子は第 1列に配置され、その他の端子は第 1列及第 2列に配置される。前記処理回路は前記外部インタフエース端子に接続されたインタフェース制御回路と、前記インタフェース制御回路によつて制御される書き換え可能な不揮発性メモリとを有し、前記不揮発性メモリはメモリセルの閾値電圧の相違によって情報記憶を行う。前記インタフェース制御回路は、前記抜き出し検出用端子がホスト装置の対応端子力離脱して力電源が遮断されるまでに、書き換え処理途中の前記不揮発性メモリに対して所定の処理を完了させる。

[0022] 上記より、もともと外部インタフェース端子を 2列有する場合には、第 1列から第 2列にまたがるように前記電源供給用端子を形成すれば、電源遮断までの時間を比較的長く採ることが容易である。し力も、 2列の端子列を有する場合はもともとカードソケットのコネクタ端子も少なくとも 2列であるから前記電源供給用端子との接触も 2個で安定的に行うことができ、電源供給の安定ィ匕にも容易に対応することができる。電源遮断までに必要処理時間の確保が可能になる。

[0023] 本発明の具体的な形態として、前記所定の処理は、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理、或いは、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理、又は前記所定の処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である。

[0024] 本発明の別の具体的な形態として、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い。

[0025] 本発明の更に別の具体的な形態として、前記インタフェース制御回路は前記抜き出し検出用端子の離脱を検出して前記不揮発性メモリに前記所定の処理を指示する。或いは、前記インタフェース制御回路は前記抜き出し検出用端子がホスト装置の対応端子力離脱したときホスト装置力供給されるコマンドに応答して前記不揮発性メモリに前記所定の処理を指示する。

[0026] 〔4〕本発明の更に別の観点による半導体装置は、外部インタフース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受け、前記外部インタフェース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子力も離脱して力所定時間以上前記ホスト装置の対応端子と接触を維持することができる長さを有し、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成され、前記処理回路は、前記抜き出し検出用端子がホスト装置の対応端子力も離脱したとき、電源が遮断されるまでの間に必要な所定の処理を完了させる。

[0027] 上記において前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから 2. 5メータ Z秒の抜き出し速度に対して 1. 0ミリ秒以上ホスト装置の対応端子と接触可能な長さを有してもょヽ。

[0028] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置において、前記外部インタフェース端子は、抜き出し方向と交差する方向に 2列配置され、電源供給用端子、抜き出し検出用端子及びその他の端子を有するとき、前記電源供給用端子は、第 1列力第 2列にまたがる長さを有し、前記抜き出し検出用端子は第 1列に配置され、その他の端子は第 1列及第 2列に配置され、前記処理回路は、前記抜き出し検出用端子がホスト装置の対応端子力も離脱したとき、電源が遮断されるまでの間に必要な所定の処理を完了させる。

発明の効果

[0029] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

[0030] すなわち、ホスト装置からの抜き出しによる電源遮断に対処するための処理時間の確保が比較的容易になり、し力もホスト装置側のコネクタ端子の構成に対して複雑な改良も必要とせず、動作途中における不意の電源遮断に対して機能や特性の劣化を抑制することが容易になる。

図面の簡単な説明

[0031] [図 1]本発明の一例に係るメモリカードを示す概略平面図である。

[図 2]メモリカードの外部インタフェース端子とカードスロットのコネクタ端子との接続例を装着完了状態で示す平面図である。

[図 3]メモリカードの外部インタフェース端子とカードスロットのコネクタ端子との別の接続例を装着完了状態で示す平面図である。

[図 4]メモリカードの外部インタフェース端子とカードスロットのコネクタ端子との更に別の接続例を装着完了状態で示す平面図である。

[図 5]挿抜検出を電圧検出で行うための回路構成を例示する回路図である。 [図 6]挿抜検出を電流検出で行うための回路構成を例示する回路図である。

[図 7]外部インタフェース端子を 2列で配置した例を示す平面図である。

[図 8]外部インタフェース端子を 2列で配置した別の例を示す平面図である。

[図 9]メモリカードの飛び出し抑制機構を例示する概略平面図である。

[図 10]メモリカードの回路部品搭載面を例示する平面図である。

[図 11]本発明の第 2の例に係るマルチファンクションを有するメモリカードのブロック図である。

[図 12]図 11のメモリカードの外部インタフェース端子の配列を例示する平面図である

[図 13]アンテナ端子が大きくなつている点で図 12と相違される外部インタフェース端子の配列を示す平面図である。

[図 14]アンテナ端子と第 2グランド端子の前後の配置が逆になつている点で図 12と相違される外部インタフェース端子の配列を例示する平面図である。

[図 15]アンテナ端子と第 2グランド端子の前後の配置が逆になつている点で図 13と相違される外部インタフェース端子の配列を例示する平面図である。

[図 16]第 2グランド端子を廃止しその分だけアンテナ端子を長くした点で図 12と相違される外部インタフェース端子の配列を例示する平面図である。

符号の説明

1 メモリカード

2 インタフェース帘1』御回路

3 フラッシュメモリ

VSS (電源供給用端子)グランド端子

VCC (電源供給用端子)電源端子

INS (抜き出し検出用端子)挿抜検出端子

VSS2 第 2グランド端子

4 カード基板

5 ケーシング

10 VCCに対応するカードソケットのコネクタ端子 11 vssに対応するカードソケットのコネクタ端子

14 INSに対応するカードソケットのコネクタ端子

23 ホスト装置のカードスロット

30— 32 切り欠き

33— 35 板ばね

36 電源配線

37 グランド配線

38 デカップリングコンデンサ

41 メモリカード

42 カードコントローラ

43 フラッシュメモリ

44 ICカードマイコン

LA, LB アンテナ接続端子

発明を実施するための最良の形態

[0033] 《メモリカード》

図 1には本発明の一例に係るメモリカードが例示される。メモリカード 1は、インタフエース制御回路 2とフラッシュメモリ 3を搭載したカード基板 4を有し、搭載面をケーシング 5で覆、、搭載面と反対の面には外部インタフェース端子が露出されて構成される。図ではインタフェース制御回路 2及びフラッシュメモリ 3とカード基板 4上の配線は模式的に図示してある。

[0034] 図 1に示される外部インタフェース端子は、グランド端子 VSS、電源端子 VCC、第 2 のグランド端子 VSS2、シリアルクロック入力端子 SCLK、挿抜検出端子 INS、バスステータス端子 BS、及びデータ端子 DATO— DAT3を有する。グランド端子 VSS、電源端子 VCC、第 2のグランド端子 VSS2はインタフェース制御回路 2及びフラッシュメモリ 3に結合されて動作電源の供給に用いられる。シリアルクロック入力端子 SCLK、挿抜検出端子 INS、バスステータス端子 BS、及びデータ端子 DATO— DAT3はィンタフェース制御回路 2に結合する。メモリカードは図示を省略するホスト装置のカードスロットに着脱自在に装着されると、前記外部インタフェース端子はカードスロットのコネクタ端子に接触してホスト装置との電気的接続を達成する。これによつてメモリ力ード 1にはホスト装置カゝらグランド端子 VSS、電源端子 VCC及び第 2のグランド端子 VSS 2を介して電源が供給される。メモリカード 1は動作電源が供給されると、パワーオンリセットされる。パワーオンリセットされた後、インタフェース制御回路 2はホスト装置との間で所定のインタフェースプロトコルに従ったインタフェース制御を行、、また、フラッシュメモリ 3に対してファイルメモリアクセスのためのメモリインタフェース制御を行う。尚、前記データ端子 DAT1— DAT3を用いない動作モードでは DATOがシリアルデータ入出力端子 (SDIO)として機能される。

フラッシュメモリ 3は、電気的に消去及び書き込み可能な多数の不揮発性メモリセルがマトリクス配置されたメモリマットを有する。前記不揮発性メモリセルは、特に制限されないが、ソース（ソース線接続）、ドレイン (ビット線接続）、チャネル、チャネル上に相互に絶縁されて積み上げられたフローティングゲート及びコントロールゲート（ヮード線接続)を持つスタックドゲート構造とされる。例えばワード線に負の高電圧を印加してフローティングゲートから電子をゥエル領域に引き抜くことによって消去処理が行なわれ、また、ワード線電圧に正の高電圧を印加してドレイン領域力もフローティングゲートへホットキャリアを注入して書込み処理が行なわれる。消去処理と書込み処理ではその後のコントロールゲートから見た閾値電圧が相違され、この相違により情報記憶を行う。不揮発性メモリセルのドレイン電極は対応するビット線に、ソース電極は対応するソース線に結合される。データ読み出し動作またはべリファイ動作では、ビット線を共有する不揮発性メモリセルのうち一つのメモリセルのコントロールゲートにヮ一ド線を介して選択レベルが与えられ、ビット線を共有するその他の不揮発性メモリセルのコントロールゲートにはワード線を介して非選択レベルが与えられ、選択レべルが与えられた不揮発性メモリセルの閾値電圧が選択レベルよりも低ヽ場合と高ヽ場合に応じて読み出しデータの論理値が決まる。このとき、ビット線を共有する不揮発性メモリセルの中に一つでもノーマリ'オンの不揮発性メモリセルがあると正常な読み出し動作を行うことができない。ノーマリ'オンの不揮発性メモリセルとは、非選択レベルよりも低い閾値電圧を持つ不揮発性メモリセル、すなわち、過消去状態の不揮発性メモリセルである。 [0036] インタフェース制御回路 2はフラッシュメモリ 3をハードディスク互換のファイルメモリとしてアクセス制御する。例えば、フラッシュメモリ 3のデータ領域をセクタ単位でァクセス可能にアドレス管理を行うと共に、不良セクタに対する代替セクタの割り当て制御などを行う。フラッシュメモリ 3に対するアクセスでは、物理アドレスを用いて、消去処理、書込み処理、読み出し処理のアクセス制御を行う。

[0037] 《電源供給用端子》

前記外部インタフェース端子は、特に制限されないが、カード基板 4上で導電バターンのエッチングによって整形されている。第 2のグランド端子 VSS2、シリアルクロック入力端子 SCLK、挿抜検出端子 INS、バスステータス端子 BS、及びデータ端子 D ATO— DAT3は夫々同じ大きさで一列に等間隔で配列されている。図 1において A 方向がメモリカード 1をホスト装置に装着するときの挿入方向になる。グランド端子 VS S及び電源端子 VCCは、前記挿入方向 Aとは反対方向に長く形成されている。

[0038] 図 2にはメモリカード 1の外部インタフェース端子とカードスロットのコネクタ端子との関係が例示される。 10は電源端子 VCCに対応するコネクタ端子、 11はグランド端子 VSSに対応されるコネクタ端子、 12— 14はその他の外部インタフェース端子を代表してシリアルクロック入力端子 SCLK、データ端子 DAT3及び挿抜検出端子 INSに対応するコネクタ端子を示す。外部インタフェース端子との接触点は各コネクタ端子 1 0— 14の先端部になる。電源供給用コネクタ端子 10, 11と電源供給用端子 VCC, V SSとの接触点は他のコネクタ端子と対応する外部インタフェース端子 12— 14との接触点に対して距離 Dだけ挿入方向 Aとは反対方向に離れている。したがって、メモリカード 1の挿入時は、電源供給用端子 VCC, VSSは他の外部インタフェース端子よりも距離 Dに対応する接触時間分だけ早く対応するコネクタ端子に接続する。メモリカード 1の抜き取り時は、電源供給用端子 VCC, VSSは他の外部インタフェース端子よりも距離 Dに対応する接触時間分だけ遅く対応するコネクタ端子から離脱する。要するに、他の外部インタフェース端子がカードソケットのコネクタ端子力も離脱した後、距離 Dに対応する接触時間分だけ電源遮断を遅らせることができる。

[0039] 上述の如ぐグランド端子 VSS及び電源端子 VCCを、前記挿入方向 Aとは反対方向に長く形成すれば、電源遮断までの時間を比較的長く採ることが容易である。これに対し、ホスト装置側のコネクタ端子の配置を変えないようにするには挿入方向（八方向）に延ばすのがよいが、延長距離に制限を受け易く必要な処理時間を確保できない場合がある。また、メモリカードの電源供給用端子の長さや形状を変えないで対処するにはホスト装置側のコネクタ端子との接触ポイントを前後 2箇所とすれば電源供給用端子の長さを伸ばすのと実質的に同じ効果を得ることができるが、ホスト装置側のコネクタ端子の構成に複雑な改良が必要になってしまう。したがって、グランド端子

VSS及び電源端子 VCCを、メモリカード 1の挿入方向 Aとは反対方向に長く形成することにより、電源遮断までに必要な時間の確保が容易で、し力もホスト装置側のコネクタ端子の構成に対して複雑な改良を必要としない。

[0040] 図 3にはメモリカードの外部インタフェース端子とカードスロットのコネクタ端子との別の例が示される。電源端子 VCC対応のコネクタ端子 10A, 10Bを先端をずらして 2 本設け、同じくグランド端子 VSS対応のコネクタ端子 11A, 11Bを先端をずらして 2 本設けた。短い方のコネクタ端子 10A, 11Aは他のコネクタ端子の先端と同じ位置といされ、長い方のコネクタ端子 lOB, 11Bの先端は短い方のコネクタ端子 10A, 11A の先端力も距離 D離れている。この場合も図 2と同じように、メモリカード 1の挿入時は、電源供給用端子 VCC, VSSは他のインタフェース端子よりも距離 Dに対応する接触時間分だけ早く対応するコネクタ端子に接続する。カードの抜き取り時は、電源供給用端子 VCC, VSSは他のインタフェース端子よりも距離 Dに対応する接触時間分だけ遅く対応するコネクタ端子から離脱する。特に、電源とグランドの夫々において電源の供給ポイント (電源供給用端子と対応するコネクタ端子との接続点）が各 2箇所になるので、メモリカード 1装着後の電源供給の安定性を向上させることができる。

[0041] 図 4にはメモリカードの外部インタフェース端子とカードスロットのコネクタ端子との更に別の例が示される。電源端子 VCC対応のコネクタ端子 IOC, 10Dを先端をずらして 2本設け、同じくグランド端子 VSS対応のコネクタ端子 11C, 11Dを先端をずらして 2本設けた点は図 3と同じである力短い方のコネクタ端子 IOC, 11Cは他のコネクタ端子の先端から距離 Dだけ離れ、長い方のコネクタ端子 10D, 11Dの先端は短い方のコネクタ端子 IOC, 11Cの先端から更に距離 Fだけ離れている。メモリカード 1の挿入時は、電源供給用端子 VCC, VSSは他の外部インタフェース端子よりも距離 D + Fに対応する接触時間分だけ早く対応するコネクタ端子に接続する。カードの抜き取り時は、電源供給用端子 VCC, VSSは他のインタフェース端子よりも距離 D + Fに対応する接触時間分だけ遅く対応するコネクタ端子から離脱する。要するに、他のインタフエース端子がカードソケットのコネクタ端子力も離脱した後、距離 D + Fに対応する接触時間分だけ電源遮断を遅らせることができる。カードソケットにメモリカード 1を装着完了した状態において電源とグランドの夫々において電源の供給ポイントは各 1 箇所ではあるが、その距離 D + Fの分だけ時間差を大きくすることができる。

[0042] 上記電源供給用端子 10, 11を長くすることによってカード挿抜時に前記時間差を得ることができる。装着時は、その時間差をもって早くメモリカードのパワーオンリセットを行い、抜き取り時は、その時間差分だけ早い挿抜検出から電源遮断までに途中の処理を終了させるための終了処理を行う。終了処理の詳細については後述する。特に本発明では後者の終了処理に必要な時間差を考慮して電源供給用端子 10, 1 1の長さを決めている。本発明者の検討によると、ホスト装置からメモリカード 1を抜き出す速度は最高でも 2. 5メータ Z秒を想定すれば十分である。プッシュ 'プッシュタイプのカードソケットにパネの弾性力に杭して半導体装置を更に押し込んだ状態でそのまま外に突出させたときの速度を考慮している。このとき、電源遮断までに必要な処理時間を 1ミリ秒と見積った。例えば過消去不揮発性メモリセルの閾値電圧を正規消去閾値電圧分布までシフトするのに必要な電圧印加処理時間などを考慮した。この関係カゝら導かれる接触長さを確保することによって、電源遮断までに必要処理時間の確保が可能になる。すなわち、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子力離脱して力 2. 5メータ Z秒の抜き出し速度に対して 1. 0ミリ秒以上ホスト装置の対応端子と接触可能な長さを有する。例えば、前記抜き出し速度を 2. 5メータ Z秒として、電源遮断までに必要な処理時間を 1ミリ秒とすると、図 2及び図 3における Dを 2. 5ミリメータ、図 4における D+Fが 2. 5ミリメータとする。

[0043] 図 5には挿抜検出のための回路構成が例示される。挿抜検出端子 INSに対応されるカードスロットのコネクタ端子 14はホスト装置 23の内部で抵抗 21を介してプルアツプされている。メモリカード 1内部では挿抜検出端子 INSは抵抗 22を介してグランド端子 VSS、 VSS2に接続される。メモリカード 1自らでカードスロットからの抜き出しを検出可能にするために、例えば挿抜検出端子 INSにはアンプ 20の入力が結合され、その出力を用いて抜き出しを判定する。コネクタ端子 14はフローティングの状態では電源電圧 vccにプルアップされて!/、る。メモリカード 1を挿入してコネクタ端子 14に挿抜検出端子 INSが接触すると、抵抗 21と 22の分圧比で決まるローレベルにされる。これをホスト装置 23が検出することによりメモリカード 1の装着を認識する。前記アンプ 20はそのローレベルとグランド電圧 vssとの間のレベルを入力閾値電圧として有し、入力電圧が入力閾値電圧よりも低ければローレベル、高ければノヽィレベルを出力する。メモリカード 1の抜き取りによってコネクタ端子 14から挿抜検出端子 INSが離脱すると、アンプ 20の入力が回路のグランド電圧 vssとなり、アンプ 20の出力反転によつてインタフェース制御回路 2はメモリカード 1の抜き取りを認識することができる。

[0044] 図 6には挿抜検出のための別の回路構成が例示される。挿抜検出端子 INSに対応されるカードスロットのコネクタ端子は図 5と同様にホスト装置の内部で抵抗 21を介してプルアップされている。メモリカード 1内部では挿抜検出端子 INSは差動アンプ 24 の反転入力端子 (一）に接続される。差動アンプ 24の出力端子は抵抗 25を介して反転入力端子 (一）に負帰還される。差動アンプの非反転入力端子（+ )にはグランド端子 VSS、 VSS2が接続される。この負帰還差動アンプ 24の出力電圧 Voutは反転入力端子 (一）に供給される電流お、負帰還抵抗 24の抵抗値を Rとすると、 Vout=-i- Rとなる。この負帰還差動アンプ 24により挿抜検出端子 INSに供給される電流の有無を検出することができ、これによつて、ホスト装置のコネクタ端子とメモリカードの挿抜検出端子 INSとの接触 ·離脱を検出可能になる。

[0045] 図 7には外部インタフェース端子を 2列で配置した例を示す。 TMLは第 2列目の外部インタフェース端子である。外部インタフェース端子 TMLは、例えば、並列データ入出力ビット数を増やす場合に増設したデータ端子、或いはメモリカード 1にセキユリティー用の ICカード用マイクロコンピュータを搭載したときのインタフェース端子とされる。第 1列目の外部インタフェース端子は図 1と同じである。

[0046] 図 8には外部インタフェース端子を 2列で配置した別の例を示す。図 7との相違点は第 1列の電源供給用端子の配置である。図 1及び図 7と比べれば明らかなように、電源供給用端子 VSS, VCCをカード挿入方向に距離 Gだけずらして配置している。これは、第 2列目の外部インタフェース端子 TMLを増設することによってその間の配線スペースが小さくなつて不都合があるような場合に少しでもその間の配線スペースを大きくするためである。また図 7と比べれば明らかなように電源供給用端子 VSS, VC Cを他の外部インタフェース端子に比べて太らせてある。このようにすることにより、上記電源供給用端子のコネクタ端子を 2つの接点で構成するときに、コネクタ端子の製造を容易にすることができる。

[0047] 図 9にはメモリカードの飛び出し抑制機構が例示される。メモリカード 1の両側面には切り欠き 30— 32が形成されている。ホスト装置のカードスロット 23にはメモリカード 1の側面に弹性的に接触する板ばね 33— 35が片持ちで支持されている。メモリカード 1がカードスロット 23に装着完了された状態 (A)において、前記板ばね 34, 35が切り欠き 31, 32に入り込んでメモリカード 1を位置決めする。前記板ばね 33はメモリカード 1の側面に押圧力を作用している。カードスロット 23は、例えば押し込み操作でカードの装着 ·離脱を許容する所謂プッシュ ·プッシュ形態の構成を有する。すなわち、ばねの押圧力に抗して挿入されたメモリカードの変移によりばねを圧縮してトグルラッチでラッチし、その後でメモリカードを僅かに押し込むことによってトグルラッチによるラッチを外してばねの弾性力でメモリカードを排出方向に付勢する構成を有する。図 9の装着状態 (A)力もメモリカードを挿入方向に僅かに押してメモリカードに排出方向の付勢力が作用された直後の状態 (B)では、 3個の板ばね 33— 35がメモリ力ード 1の側面に弾性的に接触して、摺動抵抗を作用し、メモリカード 1が勢い良く飛び出してしまうことを抑制する。これは、ホスト装置力もメモリカード 1を抜き出すときの最高速度を遅くするように寄与する。前記終了処理時間に比較的長!、時間を要する場合には、前記距離 D、 D+Fを短くするように作用する。

[0048] 《終了処理》

メモリカードの抜き取り時における終了処理について説明する。前記終了処理は、例えば消去及び消去べリファイ処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理 (書き上げ処理とも称する）である。ここで、フラッシュメモリ 3に対する書き上げ処理の指示はリセット信号（図示を省略）によって行われる。すなわち、フラッシュメモリ 3は消去及び消去べリファイ処理の途中でリセット信号がアサートされると、書き上げ処理を行う。例えばフラッシュメモリにおいて消去処理がワード線単位の不揮発性メモリセルに対して行なわれるとすると、書き上げ処理は消去処理対象とされる不揮発性メモリセルに対して軽、書き込みを行う処理とされる。軽、書き込みとは、書き込み高電圧印加時間を通常の書き込み処理よりも短くする書き込み処理であり、消去対象のメモリセルのうち、しきい値電圧が負電圧となっているメモリセルのしき、値電圧を正電圧にまで高くする処理である。ワード線単位で消去処理が行われる場合に、ワード線に書込電圧を印可した場合、しきい値電圧が負電圧となって、るメモリセルでは電荷を蓄積する電荷蓄積層に印可される電位差力しきヽ値電圧が正電圧となって!/、るメモリセルの電荷蓄積層に印可される電位差に比べて大きくなるため、しきい値電圧が負電圧となっているメモリセル程、早く書込が行われることになる。書き上げ処理では過消去状態特にしきい値電圧が負電圧状態になつているメモリセルのしきい値電圧を正電圧にすることが目的であるため、通常の書込処理よりも書込電圧の印加時間は短くて良い。これにより、メモリカード 1は、電源供給が完全に遮断される前に、データの書込み途中で不所望な電源遮断が発生しても過消去状態のメモリセルが残らないように、自らで処理を行うことができる。書き上げ処理時間を短くするには可能な範囲で印加電圧を高くすればよい。

別の終了処理は、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理である。ファイルメモリにおける FAT (ファイル 'アロケーション 'テーブル)若しくはセクタ管理領域は電源投入によって読み出し可能であることが保証されなければならない。例えばセクタ管理領域には論理アドレス (セクタアドレス）とメモリアドレスの対応、セクタの有効性や不良セクタに対する代替アドレスなどが格納されている。終了処理として、書き換え対象セクタに関する FAT若しくはセクタ管理領域の情報記憶を完了することにより、そのような領域のデータが不完全なまま処理が中断されることによってセクタなどの記憶領域の認識が不可能になってしまう事態を抑制することができる。例えば消去対象セクタのセクタ管理領域もセクタ消去と一緒に消去される場合を想定すると、この終了処理を行わない場合には当該セクタの認識が完全に不可能になる場合も予想される。終了処理の指示もフラッシュメモリ 3に対するリセット信号として与えられればょ、。このリセット信号がアサートされたとき消去処理又は書き込み処理中であれば上記 FAT若しくはセクタ管理領域に対する情報記憶を完了する終了処理を行えばよい。

[0050] また、別の終了処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である。例えば、リセット信号がアサートされたとき消去処理又は書き込み処理中であれば、書き込み途中のセクタに対する書き込み処理を完了し、当該セクタ管理領域には当該セクタが有効であることを示す管理情報をセットする。消去後にホスト側で指示した書き込み処理を完了することができるから、電源の再投入によつて書き込みリトライなどの処理を行わずに済む。

[0051] 《コンデンサフリー》

上述の如ぐ前記電源供給用端子 VCC, VSSを抜き出し検出用端子 INSよりも抜き出し方向に長くすれば、電源遮断までの時間を比較的長く採ることが容易である。したがって、動作途上での電源遮断時に動作電源を補償するために前記電源端子 VCCに接続する電源配線とグランド端子 VSSに接続するグランド配線との間に電源補償用コンデンサを搭載することを必要としない。したがって電源補償用コンデンサを搭載するためのスペースを要しな、。小型で比較的大きなキャパシタを得ることができても比較的大きな電流を採るには不適切な電気 2重層コンデンサをあえて採用することも必要ない。

[0052] 図 10にはメモリカード 1の回路部品搭載面が示される。配線として電源配線 36とグランド配線 37が代表的に示される。電源配線 36とグランド配線 37との間には前述の如く電源補償用コンデンサは接続されていない。この例では、電源配線 36とグランド配線 37との間にチャタリング低減機能を有する 2個のデカップリングコンデンサ 38が接続されている。前記デカップリングコンデンサ 38に必要なキャパシタは小さいから、これを搭載することは面積的な負担にならない。

[0053] 《マルチファンクションメモリカード》

図 11には本発明の第 2の例に係るマルチファンクションを有するメモリカードのブロック図が例示される。同図に示されるメモリカード 41は、例えば、情報記憶機能、そして暗号化'復号処理及び認証処理などを伴うセキュリティー機能などの、マルチファンクシヨンを提供する。セキュリティー機能は例えばクレジットカードによる決済や交通機関における課金等に利用される。

[0054] メモリカード 41は、複数個の外部端子が形成された配線基板に、カードコントローラ 42と、前記カードコントローラ 42に内部ノス 45で接続された電気的に書き換え可能な不揮発性記憶装置例えばフラッシュメモリ 43と、前記カードコントローラ 42に内部バス 46で接続されたセキュリティコントローラとしての IC (インテグレーテッド'サーキット)カード用マイクロコンピュータ (ICカードマイコンとも称する) 44が搭載される。特に制限されないが、前記カードコントローラ 42、フラッシュメモリ 43、及び ICカードマイコン 44は夫々個別の半導体集積回路チップで構成されて、る。

[0055] カードコントローラ 42は、例えばマルチメディアカード規格準拠のメモリカードとしての外部インタフェース機能、フラッシュメモリをその仕様に応じてファイルメモリとしてアクセスするメモリインタフェース機能、そしてメモリカードコマンド等を用いて ICカードマイコンとインタフェースする ICカードマイコンインタフェース機會を持つ。

[0056] フラッシュメモリ 43は、特に図示はしないが、電気的に消去及び書き込み可能な不揮発性メモリセルを有する。不揮発性メモリセルは、特に図示はしないが、フローティングゲートを有する所謂スタックドゲート構造、或いは ONO (オキサイド 'ナイトライド' オキサイド)ゲート絶縁膜を備えたメモリトランジスタ部と選択トランジスタ部力も成る所謂スプリットゲート構造を有する。前記不揮発性メモリセルは、前記フローティングゲート等に電子が注入されると閾値電圧が上昇し、また、前記フローティングゲート等から電子を引き抜くと閾値電圧が低下する。前記不揮発性メモリセルは、データ読み出しのためのワード線電圧に対する閾値電圧の高低に応じた情報を記憶することになる。フラッシュメモリ 43は、カードコントローラ 42の制御によって、不揮発性メモリセルに記憶された情報の読み出し、不揮発性メモリセルに対する情報の格納 (例えば書込み）、及不揮発性メモリセルの記憶情報の初期化 (例えば消去）が可能にされる。

[0057] ICカードマイコン 44は、特に図示はしないが CPUとその動作プログラム及び認証に利用する制御情報など保有する不揮発性メモリを備え、その動作プログラムに従つて認証処理や暗号化'復号処理等を行う。 ICカードマイコン 44には、それ単独で外部と接触インタフェースを行なうもの、或いは非接触インタフェースを行なうもの、または双方のインタフェースが可能なデュアルインタフェースを行なうものを採用することができる。ここでは、非接触インタフェースを採用し、例えばデータ入出力、クロック入力、リセット信号入力を端子 LA, LBに接続するアンテナを用いた高周波通信で行う。非接触インタフェースで動作をする場合、 ICカードマイコン 44はアンテナ端子 (LA , LB)に接続されるアンテナから電力が供給されて動作する。

[0058] メモリカード 41は外部インタフェース端子として C1一 C5, C6, C6A, C6B, C7— C13の外部端子を有する。ここでは 8ビット並列データ入出力可能な例とされ、 C1はデータ端子 DAT3、 C7— C9はデータ端子 DATO— DAT2、 CIO— C13はデータ端子 DAT4— DAT7、 C2はコマンド端子 CMD、 C5はクロック端子 CLK、 C4は電源端子 VCC、 C3はグランド端子 VSS、 C6は第 2のグランド端子 VSS2、 C6A, C6B はアンテナ端子 LA, LBである。第 2のグランド端子 VSS2はメモリカードにおいて力ード挿抜検出に利用される。

[0059] 図 12にはメモリカード 41の外部インタフェース端子の配列が例示される。外部インタフエース端子はメモリカード 41の挿入方向 Aに対して交差する方向に 2列で形成される。電源供給用端子 VSS, VCCは 2列にまたがって形成されている。カードスロットのコネクタ端子は第 1列目のインタフェース端子に対応するものは、第 2列目のインタフエース端子に対応するものよりもカード挿入方向前方になっている。もともと外部インタフェース端子を 2列有する場合には、第 1列力第 2列にまたがるように前記電源供給用端子 VCC, VSSを形成すれば、電源遮断までの時間を比較的長く採ることが容易である。し力も、 2列の端子列を有する場合はもともとカードスロットのコネクタ端子も少なくとも 2列であるから前記電源供給用端子 VSS, VCCとの接触も各々 2個で行うようにするのは容易であり、電源供給の安定ィ匕にも容易に対応することができる。図 11及び図 12の例では専用端子として挿抜検出用端子が設けられていない。ここでは第 2グランド端子 VSS2を挿抜検出に利用する。すなわち、電源端子 VCCと第 2グランド端子 VSS2を高抵抗で接続する。メモリカード 41がカードスロットに装着された状態では第 2のグランド端子 VSS2のレベルはグランド電位になって、る。カードスロットからメモリカード 41を抜き出すと、電源端子 VCCが対応するハードソケットの電源用コネクタ端子力も離脱するまで、第 2のグランド端子 VSS2はノ、ィレベルにされる。これによつてカードコントローラ 42はカードの抜き出しを認識することができうる。カードの抜き出しを検出すると、カードコントローラ 42は電源遮断前の間に前述と同じょうに終了処理を行う。

図 12において、アンテナ端子 LA, LBと第 2グランド端子 VSS2は第 1列目のクロック端子 CLKに代表される第 1列目のインタフェース端子の大きさの領域に分割して形成されている。メモリカード 41の ICカードマイコン 44は非接触インタフェースとされる力カードコントローラ 43を介して外部とインタフェースされるような接触インタフエースを採用する場合には、アンテナ端子 LA, LBと第 2グランド端子 VSS2は 1個の第 2グランド端子 VSS2とされる。したがって、そのような非接触インタフェース非対応のメモリカードに対して第 2グランド端子の大きさの端子領域を利用することにより、 2 個のアンテナ接続端子 LA, LBを有する非接触インタフェース対応のメモリカード 41 とすることができる。前記 2個のアンテナ接続端子 LA, LBが形成される個所は、アンテナによるデータ入出力機能を備えて、な、非接触インタフェース非対応のメモリ力ードにおける第 2グランド端子が形成される領域に対応される。非接触インタフェース対応のメモリカードを、非接触インタフェース非対応のメモリカード用のカードスロットに挿入した場合に、アンテナ接続端子 LA, LBはカードスロット内でグランド電位供給用のコネクタ端子に接続することになる。接地電位には交流成分、即ち信号成分が無いので、メモリカードの動作上問題はない。逆にアンテナ接続端子 LA, LBによつてグランド電位に高周波成分が重畳されても電位が大きく変動することは無、。よつて、非接触インタフェース非対応のメモリカード用カードスロットに、図 11のメモリ力ード 41を挿入した場合に、アンテナ接続端子 LA, LBにカードスロット側の信号用コネクタ端子が接続することによる不都合はない。また、非接触インタフェース用のカードスロットに非接触インタフェース非対応のメモリカードを挿入した場合にカードスロットのアンテナ接続用コネクタ端子が非接触インタフェース非対応メモリカードのグランド用コネクタ端子に接続してアンテナがショートする力 S、アンテナによる起電力は小さぐ且つ、アンテナの出力インピーダンスも大きいから、アンテナショートによる不都合は生じない。図 11に示されるように、前記アンテナ接続端子 LA, LBには、 AC結合用の容量素子 Cacを介して ICカードマイコン 44に接続される。アンテナ接続端子 LA , LB力も非接触インタフェース非対応のカードスロットのグランド電位用コネクタ端子を介してグランド電位に直流成分が重畳されるのを確実に抑止し、また、アンテナからの信号成分の伝達を妨げな、ようにすることが確実になる。

[0061] 図 13に示されるメモリカード 41の外部インタフェース端子の配置は、アンテナ端子 LA, LBが大きくなつている点で図 12と相違される。図 14に示されるメモリカード 41 の外部インタフェース端子の配置は、アンテナ端子 LA, LBと第 2グランド端子 VSS2 の前後の配置が逆になつている点で図 12と相違される。図 15に示されるメモリカード 41の外部インタフェース端子の配置は、アンテナ端子 LA, LBと第 2グランド端子 VS S2の前後の配置が逆になつている点で図 13と相違される。図 16に示されるメモリ力ード 41の外部インタフェース端子の配置は、第 2グランド端子 VSS2を廃止し、その分だけアンテナ端子 LA, LBを長くした点で図 12と相違される。

[0062] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々変更可能であることは言うまでもな、。

[0063] 例えば、消去 '書き込みの定義は上記とは逆であってもよい。不揮発性メモリセルの記憶情報は 2値に限定されず 4値以上であってもよ、。メモリカードの外部インタフエース端子の機能や名称は以上の説明に限定されず適宜変更可能である。メモリカードは、 ICカードマイコン以外のデータ処理装置を搭載してもよい。フラッシュメモリに対する終了処理の指示はリセット信号を用いる場合に限定されず、その他の信号やコマンドを用いてもよい。処理回路はインタフェース制御回路とフラッシュメモリに限定されない。フラッシュメモリは専ら情報記憶に用いるものに限定されず、プログラマブルロジックアレイを構成するフラッシュメモリであってもよい。また、終了処理は、書き戻し処理、管理情報の書き込み完了処理、又は途中の書き込み動作の完了に限定されず、その他の処理であってもよい。また、デカップリングコンデンサは必ず設けなければならな!/、ものではな!/、。

産業上の利用可能性

[0064] 本発明は記憶情報を書き換え可能な不揮発性メモリとその制御回路を搭載し外部力動作電源の供給を受ける半導体装置に広く適用することができる。

Claims

請求の範囲

[1] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、

前記外部インタフェース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、

前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子力離脱して力所定時間以上前記ホスト装置の対応端子と接触を維持することができる長さを有し、

前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成され、

前記処理回路は前記外部インタフェース端子に接続されたインタフェース制御回路と、前記インタフェース制御回路によって制御される書き換え可能な不揮発性メモリとを有し、

前記不揮発性メモリはメモリセルの閾値電圧の相違によって情報記憶を行い、前記インタフェース制御回路は、前記抜き出し検出用端子がホスト装置の対応端子力も離脱して力も電源が遮断されるまでに、書き換え処理途中の前記不揮発性メモリに対して所定の処理を完了させる半導体装置。

[2] 前記所定の処理は、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理である請求項 1記載の半導体装置。

[3] 前記所定の処理は、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理である請求項 1記載の半導体装置。

[4] 前記所定の処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である請求項 1記載の半導体装置。

[5] 前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い請求項 1記載の半導体装置。

[6] 前記インタフェース制御回路は前記抜き出し検出用端子の離脱を検出して前記不揮発性メモリに前記所定の処理を指示する請求項 1記載の半導体装置。

[7] 前記インタフェース制御回路は前記抜き出し検出用端子がホスト装置の対応端子から離脱したときホスト装置カゝら供給されるコマンドに応答して前記不揮発性メモリに前記所定の処理を指示する請求項 1記載の半導体装置。

[8] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、

前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子力離脱してから 2. 5メータ Z秒の抜き出し速度に対して 1. 0ミリ秒以上ホスト装置の対応端子と接触可能な長さを有し、

前記不揮発性メモリはメモリセルの閾値電圧の相違によって情報記憶を行い。前記インタフェース制御回路は、前記抜き出し検出用端子がホスト装置の対応端子力も離脱して力も電源が遮断されるまでに、書き換え処理途中の前記不揮発性メモリに対して所定の処理を完了させる半導体装置。

[9] 前記所定の処理は、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理である請求項 8記載の半導体装置。

[10] 前記所定の処理は、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理である請求項 8記載の半導体装置。

[11] 前記所定の処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である請求項 8記載の半導体装置。

[12] 前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成された請求項 8記載の半導体装置。

[13] 前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い請求項 12記載の半導体装置。

[14] 前記インタフェース制御回路は前記抜き出し検出用端子の離脱を検出して前記不揮発性メモリに前記所定の処理を指示する請求項 8記載の半導体装置。

[15] 前記インタフェース制御回路は前記抜き出し検出用端子がホスト装置の対応端子から離脱したときホスト装置カゝら供給されるコマンドに応答して前記不揮発性メモリに前記所定の処理を指示する請求項 8記載の半導体装置。

[16] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、

前記外部インタフース端子は、抜き出し方向と交差する方向に 2列配置され、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、

前記電源供給用端子は、第 1列から第 2列にまたがる長さを有し、

[17] 前記所定の処理は、閾値電圧の初期化処理途中の記憶領域に対してメモリセルの閾値電圧を所定の閾値電圧分布に揃える処理である請求項 16記載の半導体装置。

[18] 前記所定の処理は、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理である請求項 16記載の半導体装置。

[19] 前記所定の処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である請求項 16記載の半導体装置。

[20] 前記インタフェース制御回路は前記抜き出し検出用端子の離脱を検出して前記不揮発性メモリに前記所定の処理を指示する請求項 16記載の半導体装置。

[21] 前記インタフェース制御回路は前記抜き出し検出用端子がホスト装置の対応端子から離脱したときホスト装置カゝら供給されるコマンドに応答して前記不揮発性メモリに前記所定の処理を指示する請求項 16記載の半導体装置。

[22] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、

前記処理回路は、前記抜き出し検出用端子がホスト装置の対応端子から離脱したとき、電源が遮断されるまでの間に必要な所定の処理を完了させる半導体装置。

[23] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、

[24] 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、

前記電源供給用端子は、第 1列から第 2列にまたがる長さを有し、前記抜き出し検出用端子は第 1列に配置され、その他の端子は第 1列及第 2列に配置され、前記処理回路は、前記抜き出し検出用端子がホスト装置の対応端子から離脱したとき、電源が遮断されるまでの間に必要な所定の処理を完了させる半導体装置。