WO2010146694A1 - 送信装置および受信装置 - Google Patents

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WO2010146694A1
WO2010146694A1 PCT/JP2009/061126 JP2009061126W WO2010146694A1 WO 2010146694 A1 WO2010146694 A1 WO 2010146694A1 JP 2009061126 W JP2009061126 W JP 2009061126W WO 2010146694 A1 WO2010146694 A1 WO 2010146694A1
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俊治 宮崎
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Fujitsu Ltd
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Definitions

  • the present invention relates to a transmission apparatus and the like for encoding and modulating information bits.
  • turbo code As an encoding method for encoding information bits, there are multilevel modulation and hierarchical modulation. Hereinafter, turbo code, multilevel modulation, and hierarchical modulation will be described.
  • Turbo code is an encoding method that combines a plurality of element codes and an interleaver.
  • a turbo code standardized by 3GPP (3rd Generation Partnership Project) will be described as an example.
  • FIG. 12 is a diagram for explaining an example of a conventional turbo encoder.
  • the turbo encoder 10 includes element encoders 20 and 30 and an interleaver 40.
  • the element encoder 20 includes delay units 21 to 23, and the element encoder 30 includes delay units 31 to 33.
  • feedback type convolutional coding is performed, and a parity bit sequence 1 is generated.
  • the order of bit strings of the information bits input to the element encoder 30 is replaced by the interleaver 40.
  • feedback type convolutional coding is performed, and a parity bit sequence 2 is generated.
  • the turbo encoder 10 outputs a bit string obtained by serially combining the systematic bit sequence corresponding to the information bits, the parity bit sequence 1 and the parity bit sequence 2.
  • FIG. 13 is a diagram for explaining an example of a conventional turbo decoder.
  • the turbo decoder 50 includes element decoders 60 and 70, an interleaver 80, and a deinterleaver 90.
  • the turbo decoder 50 decodes the encoded information bits based on the likelihood data y s , y p1 , y p2 .
  • the likelihood data y s is an encoded sequence in which noise is added to the systematic bit sequence on the transmission path
  • the likelihood data y p1 is an encoded sequence in which noise is added to the parity bit sequence 1 on the transmission path. It is.
  • the likelihood data yp2 is an encoded sequence in which noise is added to the parity bit sequence 1.
  • the interleaver 80 is an interleaver that performs replacement in the same order as the interleaver 40 shown in FIG.
  • the deinterleaver 90 is an interleaver that returns the information bits replaced by the interleaver 80 to the original order.
  • the element decoders 60 and 70 are decoders that determine posterior probabilities using, for example, MAP decoding (Maximum A Posteriori Probability decoding) or SOVA (Soft Output Viterbi Algorithm). It is.
  • the element decoder 60 repeatedly performs error correction decoding of the likelihood data y s using the redundant bits of the likelihood data y p1 and the posterior probability obtained by the element decoder 70 to obtain the posterior probability.
  • the element decoder 60 outputs the obtained posterior probability to the element decoder 70 via the interleaver 80.
  • the element decoder 70 repeatedly performs error correction decoding of the likelihood data y s using the redundant bits of the likelihood data y p2 and the posterior probability obtained by the element decoder 60 to obtain the posterior probability.
  • the element decoder 70 outputs the obtained posterior probability to the element decoder 60 via the deinterleaver 90. Further, the posterior probability obtained by the element decoder 70 becomes the decoded information bit.
  • the element decoders 60 and 70 repeatedly perform error correction decoding, thereby improving error correction capability.
  • the QPSK (four-phase transition modulation) method is a modulation method in which the amplitude is fixed and 2-bit information is assigned to four phases.
  • FIG. 14 is a diagram for explaining the QPSK method.
  • the vertical axis is an imaginary axis
  • the horizontal axis is a real number axis.
  • Each bit pattern (00, 10, 11, 01) is represented by a symbol represented by a specific phase.
  • the reliability of 2 bits (the first bit and the second bit) is the same.
  • multi-level modulation is a modulation scheme that transmits an amount of information higher than the QPSK scheme by assigning each binary bit a combination of different amplitudes and different phases.
  • FIG. 15 is a diagram for explaining 16QAM, which is an example of a multi-level modulation method.
  • the vertical axis is an imaginary axis
  • the horizontal axis is a real axis.
  • 16QAM 4-bit information is assigned to each combination of four amplitudes and four phases.
  • 16QAM has 16 symbols.
  • the reliability of 4 bits (the 1st bit, the 2nd bit, the 3rd bit, and the 4th bit) is not all the same, and bias occurs. Specifically, the reliability of the first bit and the third bit is different, and the reliability of the second bit and the fourth bit are different.
  • the gradation modulation method is a method of assigning information bits assigned to one symbol to different users in multilevel modulation. For example, among the 4 bits assigned to one symbol, the first bit is assigned to user A, the second bit is assigned to user B, the third bit is assigned to user C, and the fourth bit is assigned to user D.
  • FIG. 16 is a diagram for explaining the gradation modulation method.
  • the bandwidth B is divided into a plurality of resource blocks (RB), and symbols are allocated to a part of the resource blocks. Then, one bit among the information bits corresponding to the symbol is assigned to the user. For example, in FIG. 16, when RB0 and RB1 are assigned to user A, the first bit of the bit strings of the symbols of RB0 and RB1 is the bit assigned to user A.
  • FIG. 17 is a diagram illustrating fading of radio waves transmitted to user A and fading of radio waves transmitted to user B.
  • BICM Bit Interleaved coded modulation
  • MLC Multi Level Coding
  • FIG. 18 is a diagram showing a configuration of a BICM transmitter.
  • the transmitter 100 includes an encoding unit 101 that encodes information bits, similarly to the turbo encoder.
  • it includes a channel interleaver 102 that rearranges the order of encoded information bits, and a modulation unit 103 that performs multilevel modulation or hierarchical modulation.
  • FIG. 19 is a diagram illustrating a configuration of an MLC transmitter.
  • the transmitter 110 includes a dividing unit 111, encoding units 112a and 112b, channel interleavers 113a and 113b, and a multilevel modulation unit 114.
  • the dividing unit 111 is a processing unit that divides an information bit into two, outputs one divided information bit to the encoding unit 112a, and outputs the other information bit to the encoding unit 112b.
  • Encoder 112a encodes information bits and outputs the encoded information bits to channel interleaver 113a.
  • Encoding section 112b encodes information bits and outputs the encoded information bits to channel interleaver 113b.
  • the channel interleaver 113a replaces the order of the encoded information bits, and outputs the replaced information bits to the multi-level modulation unit 114.
  • Channel interleaver 113b replaces the order of the encoded information bits, and outputs the replaced information bits to multilevel modulation section 114.
  • the multi-level modulation unit 114 assigns the information bits acquired from the interleave 113a to the first bit and the second bit (L0) and acquires them from the interleave 113b.
  • the assigned information bits are assigned to the third bit and the fourth bit (L1). Then, the information bits are transmitted by modulating the signal to have an amplitude and phase corresponding to the assigned symbols.
  • the coding rate of the information bits assigned to the levels L0 and L1 is determined by the encoding units 112a and 112b in consideration of the difference in transmission quality of the information bits assigned to the levels L0 and L1. By adjusting, the overall error rate specification is improved.
  • MSD Multi Stage Decoding
  • MSD is known as a means for decoding information bits encoded by the MLC method.
  • the MLC method although the reliability can be made constant, even if the code length is small, the code needs to be divided into two or more.
  • the turbo code has a characteristic that the characteristic is deteriorated when the code length is small. Therefore, the MLC method has a problem that the characteristic is deteriorated according to the code length. In addition, the MLC method is easily affected by deterioration in reliability of partial likelihood data in fading.
  • the present invention has been made in order to solve the above-described problems of the prior art, and provides a transmission apparatus and the like that stabilize the reliability of each bit included in an information bit while suppressing characteristic deterioration. With the goal.
  • the transmitting apparatus includes a first element encoder that encodes information bits to generate a first parity bit sequence, and an information bit in which a bit string is replaced
  • a second element encoder that generates a second parity bit sequence by encoding the information, generates information obtained by combining a part of the information bits and the first parity bit sequence, and a bit size of the generated information
  • a first rate matching unit that adjusts, a second rate matching unit that generates information by combining a part of the information bits and the second parity bit sequence, and adjusts the bit size of the generated information
  • a bit string combining information output from the first rate matching unit and information output from the second rate matching unit is generated, and a multi-value variable is generated based on the bit string. Having a multi-level modulator for the execution and requirements.
  • this transmission apparatus it is possible to equalize the reliability of each bit included in the information bits while suppressing characteristic deterioration.
  • FIG. 1 is a diagram illustrating the configuration of the transmission apparatus according to the first embodiment.
  • FIG. 2 is a diagram illustrating a structure of information output from the P / S conversion unit 124a.
  • FIG. 3 is a diagram illustrating a structure of information output from the P / S conversion unit 124b.
  • FIG. 4 is a diagram illustrating a structure of information with repetition added.
  • FIG. 5 is a diagram illustrating a structure of information when puncturing is performed.
  • FIG. 6 is a diagram of the configuration of the receiving apparatus according to the first embodiment.
  • FIG. 7 is a diagram illustrating a processing procedure of the transmission apparatus according to the first embodiment.
  • FIG. 8 is a diagram illustrating the configuration of the transmission apparatus according to the second embodiment.
  • FIG. 1 is a diagram illustrating the configuration of the transmission apparatus according to the first embodiment.
  • FIG. 2 is a diagram illustrating a structure of information output from the P / S conversion unit 124a.
  • FIG. 3 is a diagram illustrating
  • FIG. 9 is a diagram illustrating a structure of information output from the encoding unit.
  • FIG. 10 is a diagram illustrating the configuration of the receiving apparatus according to the second embodiment.
  • FIG. 11 is a diagram for explaining other processes of the multi-level modulation unit.
  • FIG. 12 is a diagram for explaining an example of a conventional turbo encoder.
  • FIG. 13 is a diagram for explaining an example of a conventional turbo decoder.
  • FIG. 14 is a diagram for explaining the QPSK method.
  • FIG. 15 is a diagram for explaining 16QAM, which is an example of a multi-level modulation method.
  • FIG. 16 is a diagram for explaining the gradation modulation method.
  • FIG. 17 is a diagram illustrating fading of radio waves transmitted to user A and fading of radio waves transmitted to user B.
  • FIG. 18 is a diagram illustrating a configuration of a BICM transmitter.
  • FIG. 19 is a diagram illustrating a configuration of an MLC transmitter.
  • FIG. 1 is a diagram illustrating the configuration of the transmission apparatus according to the first embodiment.
  • the transmission device 120 includes a control unit 120a, an interleaver 121, element encoders 122a and 122b, a distribution switch 123, P / S conversion units 124a and 124b, channel interleavers 125a and 125b, and rate matching. Sections 126a and 126b, and a multi-level modulation section 127.
  • the control unit 120a Based on the size K of information bits, the number N of code bits corresponding to the number of encoded information bits, and the coding rate R0 of the rate matching 126a, the control unit 120a distributes the information bit size K0 distributed by the distribution switch. , K1, and rate matching 126b coding rate R1 is calculated. It is assumed that the information bit size K, the number of code bits N, and the coding rate R0 are stored in advance in the control unit 120a.
  • the control unit 120a outputs the information bit sizes K0 and K1 to the distribution switch 123. Also, the control unit 120a outputs the coding rate R0 to the rate matching unit 126a, and outputs the coding rate R1 to the rate matching unit 126b.
  • the interleaver 121 is a processing unit that replaces the order of information bits when information bits are acquired. Interleaver 121 outputs the replaced information bits to element encoder 122b.
  • the element encoder 122a is an encoder that performs feedback type convolutional coding and outputs a parity bit sequence 1 in the same manner as the element encoder 20 shown in FIG. 12 when information bits are acquired.
  • the element encoder 122a When the element encoder 122a acquires the information bits whose order has been replaced by the interleaver 121, the element encoder 122a performs feedback type convolutional coding in the same manner as the element encoder 30 shown in FIG. Is an encoder that outputs.
  • the distribution switch 123 acquires the information bit sizes K0 and K1 from the control unit 120a, outputs the information bits of the size K0 out of all the information bit sizes acquired from the outside to the P / S conversion unit 124a, and outputs the size K1. Is a switch that outputs the information bits to the P / S converter 124b.
  • the P / S converter 124a combines the parity bit sequence 1 acquired from the element encoder 122a and the information bit of size K0 acquired from the distribution switch 123, and outputs the combined information to the channel interleaver 125a. It is.
  • FIG. 2 is a diagram illustrating a structure of information output from the P / S conversion unit 124a.
  • the P / S converter 124b combines the parity bit sequence 2 acquired from the element encoder 122b and the information bit of size K1 acquired from the distribution switch 123, and outputs the combined information to the channel interleaver 125b. It is.
  • FIG. 3 is a diagram illustrating a structure of information output from the P / S conversion unit 124b.
  • the channel interleaver 125a is a processing unit that, when acquiring information obtained by combining information bits and the parity bit sequence 1, divides the acquired information into a plurality of data units and rearranges these data units according to a predetermined rule.
  • the channel interleaver 125a outputs the rearranged information to the rate matching unit 126a.
  • the channel interleaver 125b is a processing unit that divides the acquired information into a plurality of data units and rearranges these data units according to a predetermined rule when information obtained by combining information bits and the parity bit sequence 2 is acquired. .
  • Channel interleaver 125b outputs the rearranged information to rate matching unit 126a.
  • the rate matching unit 126a is a processing unit that calculates the bit size of the physical channel based on the coding rate R0 and adjusts the size of the information acquired from the channel interleaver 125a so as to correspond to the calculated bit size. .
  • the bit size of the physical channel is K0 + K. K0 is calculated by the above-described equation (1).
  • FIG. 4 is a diagram showing the structure of information when repetition is added.
  • FIG. 5 is a diagram illustrating a structure of information when puncturing is performed.
  • the rate matching unit 126a outputs the information whose size has been adjusted to the multi-level modulation unit 127.
  • the rate matching unit 126b is a processing unit that calculates the bit size of the physical channel based on the coding rate R1, and adjusts the size of the information acquired from the channel interleaver 125b so as to correspond to the calculated bit size. .
  • the bit size of the physical channel is K1 + K.
  • the multi-level modulation unit 127 is a processing unit that sequentially extracts a total of 4 bits by 2 bits from information acquired from the rate matching units 126a and 126b, maps symbols corresponding to the extracted 4 bits, and transmits information bits. .
  • the multi-level modulation unit 127 associates the 2-bit information extracted from the information of the rate matching unit 126a with the first bit and the second bit (L0) of the four bits constituting the symbol. In addition, the multi-level modulation unit 127 associates the 2-bit information extracted from the information of the rate matching unit 126b with the 3rd bit and the 4th bit (L1) of the 4 bits constituting the symbol.
  • the multi-level modulation unit 127 has the case where the 2-bit information extracted from the information of the rate matching unit 126a is “01” and the 2-bit information extracted from the information of the rate matching unit 126b is “10”. The symbol corresponding to the upper right of the fourth quadrant in FIG. 15 is mapped.
  • the transmission apparatus 120 divides the information bits, calculates the parity bit sequences 1 and 2 from the divided information bits, and prevents the calculated parity bit sequence 1 and the parity bit sequence 2 from being added to the same information bit. Are combined with information bits (encoded information bits). Then, the transmission apparatus 120 replaces the order of the combined information and distributes the replaced information to the levels L0 and L1 to perform multilevel modulation, so that the influence of noise during transmission is determined for each bit of the information bits. The reliability of each bit included in the information bits is made constant.
  • FIG. 6 is a diagram illustrating a configuration of the receiving device 130 according to the first embodiment.
  • the reception device 130 includes a demodulation unit 131, a distribution unit 132, element decoders 133a and 133b, an interleaver 134, and a deinterleaver 135.
  • the demodulation unit 131 is a processing unit that acquires the modulated information from the transmission device 120 and demodulates the acquired information. Demodulation section 131 outputs the demodulated information to distribution section 132.
  • the distribution unit 132 When the distribution unit 132 acquires information from the demodulation unit 131, the distribution unit 132 extracts likelihood data y s , y p1 , and y p2 from the acquired information. Distribution section 132 then outputs likelihood data y s to element decoder 133a and interleaver 134, and outputs likelihood data y p1 to element decoder 133a. Distribution section 132 outputs likelihood data yp2 to element decoder 133b.
  • the element decoders 133a and 133b are decoders that obtain the posterior probabilities by, for example, MAP decoding or SOVA soft output decoding algorithm in the same manner as the element decoders 60 and 70 shown in FIG.
  • the element decoder 133a repeatedly performs error correction decoding on the likelihood data y s by using the redundant bits of the likelihood data y p1 and the posterior probability obtained by the element decoder 70 to obtain the posterior probability.
  • the element decoder 60 outputs the obtained posterior probability to the element decoder 133b via the interleaver 134.
  • the element decoder 133b repeatedly performs error correction decoding of the likelihood data y s by using the redundant bits of the likelihood data y p2 and the posterior probability obtained by the element decoder 60, and obtains the posterior probability.
  • the element decoder 133b outputs the obtained posterior probability to the element decoder 133a via the deinterleaver 135. Further, the posterior probability obtained by the element decoder 133b becomes the decoded information bit.
  • element decoders 133a and 133b repeatedly perform error correction decoding, thereby improving error correction capability.
  • the interleaver 134 is an interleaver that replaces the order of the likelihood data y s .
  • the deinterleaver 135 is an interleaver that replaces the order of the bit sequence of the posterior probabilities so that the reverse order of the interleaver 134 is obtained.
  • Receiving device 130 performs decoding processing first from the one with the lowest coding rate. For example, in FIG. 1, when the coding rate R0 of the rate matching unit 126a is lower than the coding rate R1 of the rate matching unit 126b, the likelihood data y p1 is more encoded than the likelihood data y p2. The conversion rate becomes low. In this case, the element decoder 133a executes the decoding process first, and then the element decoder 133b executes the decoding process. The information of the coding rates R0 and R1 may be held in advance by the element decoders 133a and 133b.
  • FIG. 7 is a diagram illustrating a processing procedure of the transmission apparatus according to the first embodiment.
  • the control unit 120a obtains the information bit size K, the number N of coded bits, and the coding rate R0 (step S101), and the divided information bit sizes K0 and K1, and the coding.
  • the rate R1 is calculated (step S102).
  • Element encoders 122a and 122b generate parity bit sequences 1 and 2 (step S103), and P / S converters 124a and 124b combine information bits (systematic bit sequences) and parity bit sequences (step S104). .
  • the channel interleavers 125a and 125b replace the arrangement order of the bit strings (step S105), and the rate matching unit 126a adjusts the bit size based on the coding rate (step S106). Then, the multi-level modulation unit 127 performs modulation based on the information acquired from the rate matching units 126a and 126b (step S107).
  • the transmission apparatus 120 divides information bits, calculates parity bit sequences 1 and 2 from the divided information bits, and the calculated parity bit sequence 1 and parity bit sequence 2 are It is combined with information bits (encoded information bits) so as not to be added to the same information bits. Then, the transmission apparatus 120 replaces the order of the combined information and distributes the replaced information to the levels L0 and L1 to perform multilevel modulation, so that the influence of noise during transmission is determined for each bit of the information bits. And the reliability of each bit included in the information bits is made equal.
  • the modulation scheme is described as a multi-level modulation scheme as an example.
  • the modulation scheme is not limited to the multi-level modulation, and the hierarchical modulation scheme described in FIG. 16 is used. May be used.
  • FIG. 8 is a diagram illustrating the configuration of the transmission apparatus according to the second embodiment.
  • the transmission apparatus 200 includes a control unit 200a, an interleaver 201, element encoders 202a and 202b, a distribution switch 203, P / S conversion units 204a and 204b, channel interleavers 205a, 205b, and 209, Rate matching units 206 a, 206 b, 210, a dividing unit 207, a coding unit 208, and a multilevel modulation unit 211 are included.
  • interleaver 201 the element encoders 202a and 202b, the distribution switch 203, the P / S converters 204a and 204b, the channel interleavers 205a and 205b, and the rate matching units 206a and 206b is described in the control shown in FIG. Unit 120a, interleaver 121, element encoders 122a and 122b, distribution switch 123, P / S converters 124a and 124b, channel interleavers 125a and 125b, and rate matching unit 126a.
  • the dividing unit 207 is a processing unit that divides information bits based on a preset ratio.
  • the dividing unit 207 outputs one divided information bit to the encoding unit 208, and outputs the other information bit to the interleaver 201, the element encoder 202a, and the distribution switch 203.
  • the encoding unit 208 is a processing unit that generates a parity bit by encoding the acquired information bit when the information bit is acquired.
  • the encoding unit 208 outputs information obtained by combining the information bits and the parity bits to the channel interleaver 209.
  • FIG. 9 is a diagram illustrating a structure of information output from the encoding unit 208.
  • the channel interleaver 209 is a processing unit that, when acquiring information in which information bits and parity bits are combined, divides the acquired information into a plurality of data units and rearranges these data units according to a predetermined rule.
  • Channel interleaver 210 outputs the rearranged information to rate matching section 210.
  • the rate matching unit 210 is a processing unit that adjusts the size of information acquired from the channel interleaver 125a so as to correspond to a preset bit size.
  • the rate matching unit 210 outputs the size-adjusted information to the multi-level modulation unit 211.
  • the multi-level modulation unit 211 is a processing unit that transmits information bits based on information acquired from the rate matching units 126a, 126b, and 210.
  • the multi-level modulation unit 211 combines the information acquired from the rate matching unit 206a and the information acquired from the rate matching unit 210, and sequentially extracts 2-bit information from the combined information.
  • the multi-level modulation unit 211 sequentially extracts 2 bits at a time from the information acquired from the rate matching unit 126b.
  • the multilevel modulation unit 211 maps symbols corresponding to the extracted 4 bits and transmits information bits.
  • the multi-level modulation unit 211 converts the 2-bit information extracted from the information obtained by combining the information of the rate matching unit 126a and the information of the rate matching 210 into the first bit and the second bit (L0) of the four bits constituting the symbol. ).
  • the multi-level modulation unit 127 associates the 2-bit information extracted from the information of the rate matching unit 126b with the 3rd bit and the 4th bit (L1) of the 4 bits constituting the symbol.
  • FIG. 10 is a diagram illustrating the configuration of the receiving device 300 according to the second embodiment.
  • the reception apparatus 300 includes a demodulation unit 301, a distribution unit 302, element decoders 303a and 303b, an interleaver 304, a deinterleaver 305, a decoding unit 306, and a combining unit 307.
  • the demodulator 301, the element decoders 303a and 303b, the interleaver 304, and the deinterleaver 305 are respectively the demodulator 131, the element decoders 133a and 133b, the interleaver 134, and the deinterleaver 135 shown in FIG. The same.
  • Distribution section 302 When the distribution unit 302 acquires information from the demodulation unit 131, the distribution unit 302 uses the acquired information (including noise during transmission) and likelihood data y s , y p1 , y p2 from the acquired information. Extract. Distribution section 302 outputs the information generated by encoding section 203 to decoding section 306. Further, distribution section 302 outputs likelihood data y s to element decoder 303a and interleaver 304, and outputs likelihood data y p1 to element decoder 303a. Distribution section 302 also outputs likelihood data yp2 to element decoder 303b.
  • the decoding unit 306 When the decoding unit 306 acquires information from the distribution unit 302, the decoding unit 306 performs error correction decoding of the information bits based on the parity bits of the acquired information, and outputs the decoded information bits to the combining unit 307.
  • the combining unit 307 is a processing unit that combines the information bits acquired from the deinterleaver 305 and the information bits acquired from the decoding unit 306. The information bits combined by the combining unit 307 become information bits after decoding.
  • the transmitting apparatus 200 divides the information bits, performs encoding different from that of the first embodiment on one of the divided information bits, and performs the other information bit.
  • the reliability of each bit included in the information bits after transmission is made constant.
  • the multilevel modulation unit 11 distributes the information acquired from the rate matching units 206a, 206b, and 210 to the two levels L0 and L1, and executes symbol mapping. It is not limited. For example, the information acquired from each rate matching unit 206a, 206b, 210 may be distributed to three levels L0, L1, and L2.
  • the multi-level modulation unit 211 sequentially extracts 1-bit information from the information of the rate matching unit 210, and the extracted 1-bit information corresponds to the first bit (L0) of the 4 bits constituting the symbol.
  • 1-bit information is sequentially extracted from the information of the rate matching unit 126a, and the extracted 1-bit information is made to correspond to the second bit (L1) of the 4 bits constituting the symbol.
  • 2-bit information is sequentially extracted from the information of the rate matching unit 126b, and the extracted 2-bit information is made to correspond to the third and fourth bits (L2) of the four bits constituting the symbol.
  • the multilevel modulation unit 211 may divide the information acquired from the rate matching unit 206b, divide the information acquired from the rate matching unit 206b, and perform modulation after combining the divided pieces of information.
  • FIG. 11 is a diagram for explaining other processing of the multi-level modulation unit 211.
  • information A is information acquired from the rate matching unit 206a
  • information B is information acquired from the rate matching unit 206b.
  • Multilevel modulation section 211 divides information A into information A1 and A2, and divides information B into information B1 and information B2.
  • the multi-level modulation unit 211 generates information C that combines information A1 and information B1, and generates information D that combines information B2 and information A2.
  • Multilevel modulation section 211 sequentially extracts a total of 4 bits from information C and D, 2 bits at a time, maps symbols corresponding to the extracted 4 bits, and transmits information bits.
  • the multi-level modulation unit 211 associates the 2-bit information extracted from the information C with the first and second bits (L0) of the four bits constituting the symbol. Further, the multi-level modulation unit 211 associates the 2-bit information extracted from the information D with the third bit and the fourth bit (L1) of the four bits constituting the symbol.
  • each component of each illustrated apparatus is functionally conceptual and does not necessarily need to be physically configured as illustrated.
  • the specific form of distribution / integration of each device is not limited to that shown in the figure, and all or a part thereof may be functionally or physically distributed or arbitrarily distributed in arbitrary units according to various loads or usage conditions. Can be integrated and configured.

Landscapes

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Abstract

　本発明にかかる送信装置（１２０）は、情報ビットを分割し、分割した情報ビットからパリティビット系列１、２を算出し、算出したパリティビット系列１とパリティビット系列２が同一の情報ビットに付加されないように情報ビット（符号化された情報ビット）と結合する。そして、本発明にかかる送信装置（１２０）は、結合した情報の順序を置換すると共に、置換した情報を各レベルＬ０，Ｌ１に分配して多値変調を実行することで、各ビットの信頼度を一定化する。

Description

送信装置および受信装置
　本発明は、情報ビットの符号化および変調を行う送信装置等に関する。
　近年、送信機が受信機に情報ビットを伝送する場合には、情報ビットに対して符号化および変調を行った後に、無線チャンネルを通して伝送する。情報ビットを符号化する符号化方法として、ターボ符号がある。また、情報ビットを変調する変調方法として、多値変調、階層変調などがある。以下において、ターボ符号、多値変調、階層変調について説明する。
　ターボ符号は、複数の要素符号とインターリーバを組合せた符号化方法である。ここでは、３ＧＰＰ（3rd　Generation　Partnership　Project）で標準化されているターボ符号を例に説明する。図１２は、従来のターボ符号器の一例を説明するための図である。
　図１２に示すように、ターボ符号器１０は、要素符号器２０、３０とインターリーバ４０を有する。要素符号器２０は、遅延器２１～２３を有し、要素符号器３０は、遅延器３１～３３を有する。要素符号器２０に、情報ビットをそのまま入力することで、帰還型の畳み込み符号化が行われ、パリティビット系列１が生成される。
　一方、要素符号器３０に入力する情報ビットは、インターリーバ４０により、ビット列の順序が置換される。要素符号器２０に、ビット列の順序が置換された情報ビットを入力することで、帰還型の畳み込み符号化が行われ、パリティビット系列２が生成される。
　そして、ターボ符号器１０は、情報ビットに対応する組織ビット系列と、パリティビット系列１と、パリティビット系列２をシリアルに結合したビット列を出力する。
　続いて、ターボ符号器１０により符号化された情報ビットを復号化する処理について説明する。図１３は、従来のターボ復号器の一例を説明するための図である。図１３に示すように、ターボ復号器５０は、要素復号器６０，７０、インターリーバ８０、デインターリーバ９０を有する。
　ターボ復号器５０は、尤度データｙｓ，ｙｐ１，ｙｐ２を基にして、符号化された情報ビットを復号化する。尤度データｙｓは、伝送路上で、組織ビット系列に雑音が付加された符号化系列であり、尤度データｙｐ１は、伝送路上で、パリティビット系列１に雑音が付加された符号化系列である。また、尤度データｙｐ２は、パリティビット系列１に雑音が付加された符号化系列である。
　インターリーバ８０は、図１２に示したインターリーバ４０と同じ順序の置換を行うインターリーバである。デインターリーバ９０は、インターリーバ８０で置換された情報ビットを元の順序に戻すインターリーバである。
　要素復号器６０，７０は、例えば、ＭＡＰ復号（Maximum　A　Posteriori　Probability　decoding；最大事後確率復号）や、ＳＯＶＡ（Soft　Output　Viterbi　Algorithm；軟出力ビタビアリゴリズム）の軟出力復号アルゴリズムにより事後確率を求める復号器である。
　要素復号器６０は、尤度データｙｐ１の冗長ビットと、要素復号器７０により求められた事後確率を利用して、尤度データｙｓの誤り訂正復号を繰り返し実行し、事後確率を求める。要素復号器６０は求めた事後確率を、インターリーバ８０を介して要素復号器７０に出力する。
　要素復号器７０は、尤度データｙｐ２の冗長ビットと、要素復号器６０により求められた事後確率を利用して、尤度データｙｓの誤り訂正復号を繰り返し実行し、事後確率を求める。要素復号器７０は求めた事後確率を、デインターリーバ９０を介して要素復号器６０に出力する。また、要素復号器７０の求めた事後確率が、復号後の情報ビットとなる。ターボ復号では、要素復号器６０，７０が繰り返し、誤り訂正復号を実行することで、誤り訂正能力を高める。
　ところで、信号の変調は、基準信号（ベースバンド）の位相や振幅を変調することで、情報ビットを伝送する。例えば、ＱＰＳＫ（四位相遷移変調）方式は、振幅を固定し、２ビットの情報を４つの位相に割当てる変調方式である。図１４は、ＱＰＳＫ方式を説明するための図である。図１４において縦軸が虚数の軸であり、横軸が実数の軸である。各ビットパターン（００、１０、１１、０１）は、特定の位相によって表現される、シンボルで表す。ＱＰＳＫ方式は、４個のシンボルが存在する。振幅を固定するＱＰＳＫ方式では、２ビット（１ビット目と２ビット目）の信頼度は同じとなる。
　一方、多値変調は、異なる振幅と異なる位相の組合せを各バイナリビットに割当てることで、ＱＰＳＫ方式以上の情報量を伝送する変調方式である。図１５は、多値変調方式の一例である１６ＱＡＭを説明するための図である。図１５において縦軸が虚数の軸であり、横軸が実数の軸である。図１５に示すように、１６ＱＡＭでは、４ビットの情報を、４つの振幅と４つの位相の各組合せに割当てる。１６ＱＡＭは、１６個のシンボルが存在する。１６ＱＡＭは、４ビット（１ビット目、２ビット目、３ビット目、４ビット目）の信頼度は全てが同じとはならず偏りが生じる。具体的には、１ビット目と３ビット目の信頼度が異なり、２ビット目と４ビット目の信頼度が異なる。
　続いて、階調化変調方式は、多値変調において、１つのシンボルに割当てられた情報ビットを異なるユーザに割当てる方式である。例えば、１つのシンボルに割当てられた４ビットのうち、１ビット目をユーザＡに割り当て、２ビット目をユーザＢに割り当て、３ビット目をユーザＣに割り当て、４ビット目をユーザＤに割当てる。
　図１６は、階調化変調方式を説明するための図である。図１６に示すように、階調化変調方式では、帯域幅Ｂを複数のリソースブロック（ＲＢ）に分割し、リソースブロックの一部にシンボルを割当てる。そして、シンボルに対応する情報ビット中の１ビットを該当ユーザに割当てるビットとする。例えば、図１６において、ＲＢ０、ＲＢ１をユーザＡに割当てた場合、ＲＢ０、ＲＢ１の各シンボルのビット列のうち、１ビット目がユーザＡに割当てられたビットとなる。図１７は、ユーザＡに送信される電波のフェージングとユーザＢに送信される電波のフェージングを示す図である。
　このように、１つのシンボルに割当てられた情報ビットを、単一のユーザに割当てるよりも、１つのシンボルを複数のユーザに割当てることで、よりフレキシブルなスケジューリングを行う。また、シンボルに含まれる情報ビットを各ユーザに割り振ることで、図１７に示すように、変動する信頼度の影響を各ユーザで平均化し、全体としてのスループットを向上させる。
　上述した符号方式と変調方式を組合せる伝送方式として、例えば、ＢＩＣＭ（Bit　Interleaved　coded　modulation）、ＭＬＣ（Multi　Level　Coding）が存在する。
　図１８は、ＢＩＣＭ方式の送信機の構成を示す図である。図１８に示すように、この送信機１００は、ターボ符号器と同様に、情報ビットの符号化を行う符号化部１０１を有する。また、符号化された情報ビットの順序を並べ替えるチャネルインターリーバ１０２、多値変調または階層化変調を行う変調部１０３を有する。
　一方、ＭＬＣ方式の送信機は、情報ビットを分割し、分割した各情報ビットを符号化し、多値変調を行う。図１９は、ＭＬＣ方式の送信機の構成を示す図である。図１９に示すように、この送信機１１０は、分割部１１１、符号化部１１２ａ，１１２ｂ、チャネルインターリーバ１１３ａ，１１３ｂ、多値変調部１１４を有する。
　分割部１１１は、情報ビットを２分割し、分割した一方の情報ビットを符号化部１１２ａに出力し、もう一方の情報ビットを符号化部１１２ｂに出力する処理部である。
　符号化部１１２ａは、情報ビットを符号化し、符号化した情報ビットをチャネルインターリーバ１１３ａに出力する。符号化部１１２ｂは、情報ビットを符号化し、符号化した情報ビットをチャネルインターリーバ１１３ｂに出力する。
　チャネルインターリーバ１１３ａは、符号化された情報ビットの順序を置換し、置換した情報ビットを多値変調部１１４に出力する。チャネルインターリーバ１１３ｂは、符号化された情報ビットの順序を置換し、置換した情報ビットを多値変調部１１４に出力する。
　多値変調部１１４は、図１５に示したように４ビット毎にシンボルを割当てる場合に、インターリーブ１１３ａから取得した情報ビットを、１ビット目、２ビット目（Ｌ０）に割り当て、インターリーブ１１３ｂから取得した情報ビットを３ビット目、４ビット目（Ｌ１）に割当てる。そして、割当てたシンボルに応じた振幅、位相に信号を変調することで、情報ビットを伝送する。
　ＭＬＣ方式の送信機では、各レベルＬ０、Ｌ１に割当てられた情報ビットの伝送品質の違いを考慮して、各レベルＬ０、Ｌ１に割当てる情報ビットの符号化率を、符号化部１１２ａ、１１２ｂで調整することで、全体の誤り率特定を改善する。なお、ＭＬＣ方式により符号化された情報ビットを復号化するものとして、ＭＳＤ（Multi　Stage　Decoding　）が知られている。
特開２００２－３４４５４８号公報
3GPP　TS　36.212　v8.5.0(2008-12) U.Wachsmann,J.Huber,"Power　and　bandwidth　Efficient　digital　communication　using　turbo　codes　in　multilevel　codes",European　Transactions　on　Telecommunications　Vol.6,No.5,pp557-567
　しかしながら、ターボ符号と多値変調を組合せて用いる伝送方式では、シンボルに割当てた各ビットの信頼度に偏りが生じるため、情報ビットに含まれる各ビットの信頼度が一定とはならず、信頼度が混合した情報ビットを復号器に入力されてしまうという問題があった。信頼度の偏った情報ビットを復号化する場合と、信頼度が一定となる情報ビットを復号化する場合を比較すると、信頼度の偏った情報ビットを復号化するほうが、復号化の効率が悪くなる。
　なお、ＭＬＣ方式では、信頼度を一定にすることができるものの、符号長が小さい場合であっても、符号を二つ以上に分割する必要がある。ターボ符号では、符号長が小さいと特性が劣化する特徴があるので、ＭＬＣ方式では、符号長に応じて特性が劣化してしまうという問題がある。また、ＭＬＣ方式では、フェージングにおける、一部尤度データの信頼度の劣化の影響を受けやすい。
　そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、特性劣化を抑えつつ、情報ビットに含まれる各ビットの信頼度を一定化する送信装置等を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、この送信装置は、情報ビットの符号化を行い第１のパリティビット系列を生成する第１の要素符号器と、ビット列が置換された情報ビットの符号化を行い第２のパリティビット系列を生成する第２の要素符号器と、前記情報ビットの一部と前記第１のパリティビット系列を結合した情報を生成し、生成した情報のビットサイズを調整する第１のレートマッチング部と、前記情報ビットの一部と前記第２のパリティビット系列を結合した情報を生成し、生成した情報のビットサイズを調整する第２のレートマッチング部と、前記第１のレートマッチング部から出力される情報と、前記第２のレートマッチング部から出力される情報を組合せたビット列を生成し、当該ビット列に基づいて多値変調を実行する多値変調部を有することを要件とする。
　この送信装置によれば、特性劣化を抑えつつ、情報ビットに含まれる各ビットの信頼度を均等化することが出来る。
図１は、本実施例１にかかる送信装置の構成を示す図である。 図２は、Ｐ／Ｓ変換部１２４ａが出力する情報の構造を示す図である。 図３は、Ｐ／Ｓ変換部１２４ｂが出力する情報の構造を示す図である。 図４は、レペテションを付加した情報の構造を示す図である。 図５は、パンクチャリングを実行した場合の情報の構造を示す図である。 図６は、本実施例１にかかる受信装置の構成を示す図である。 図７は、本実施例１にかかる送信装置の処理手順を示す図である。 図８は、本実施例２にかかる送信装置の構成を示す図である。 図９は、符号部が出力する情報の構造を示す図である。 図１０は、本実施例２にかかる受信装置の構成を示す図である。 図１１は、多値変調部のその他の処理を説明するための図である。 図１２は、従来のターボ符号器の一例を説明するための図である。 図１３は、従来のターボ復号器の一例を説明するための図である。 図１４は、ＱＰＳＫ方式を説明するための図である。 図１５は、多値変調方式の一例である１６ＱＡＭを説明するための図である。 図１６は、階調化変調方式を説明するための図である。 図１７は、ユーザＡに送信される電波のフェージングとユーザＢに送信される電波のフェージングを示す図である。 図１８は、ＢＩＣＭ方式の送信機の構成を示す図である。 図１９は、ＭＬＣ方式の送信機の構成を示す図である。
　以下に添付図面を参照して、この発明に係る送信装置、受信装置の実施例を詳細に説明する。
　本実施例１にかかる送信装置の構成について説明する。図１は、本実施例１にかかる送信装置の構成を示す図である。図１に示すように、この送信装置１２０は、制御部１２０ａ、インターリーバ１２１、要素符号器１２２ａ，１２２ｂ、分配スイッチ１２３、Ｐ／Ｓ変換部１２４ａ，１２４ｂ、チャネルインターリーバ１２５ａ，１２５ｂ、レートマッチング部１２６ａ，１２６ｂ、多値変調部１２７を有する。
　制御部１２０ａは、情報ビットのサイズＫ、符号化された情報ビットの数に対応する符号ビット数Ｎ、レートマッチング１２６ａの符号化率Ｒ０を基にして、分配スイッチが分配する情報ビットのサイズＫ０，Ｋ１、レートマッチング１２６ｂの符号化率Ｒ１を算出する。情報ビットのサイズＫ、符号ビット数Ｎ、符号化率Ｒ０は、制御部１２０ａに予め格納されているものとする。
　制御部１２０ａが、情報ビットのサイズＫ０を算出する場合には、
　Ｋ０＝Ｎ×Ｒ０／２・・・（１）
により算出する。
　制御部１２０ａが、情報ビットのサイズＫ１を算出する場合には、
　Ｋ１＝Ｋ－Ｋ０・・・（２）
により算出する。
　制御部１２０ａが、レートマッチング１２６ｂの符号化率Ｒ１を算出する場合には、
　Ｒ１＝２×（Ｋ－Ｋ０）／Ｎ＝２×Ｒ－Ｒ０・・・（３）
により算出する。
　制御部１２０ａは、情報ビットのサイズＫ０，Ｋ１を分配スイッチ１２３に出力する。また、制御部１２０ａは、符号化率Ｒ０をレートマッチング部１２６ａに出力し、符号化率Ｒ１をレートマッチング部１２６ｂに出力する。
　インターリーバ１２１は、情報ビットを取得した場合に、情報ビットの順序を置換する処理部である。インターリーバ１２１は、置換した情報ビットを要素符号器１２２ｂに出力する。
　要素符号器１２２ａは、情報ビットを取得した場合に、図１２に示した要素符号器２０と同様にして、帰還型の畳み込み符号化を行い、パリティビット系列１を出力する符号器である。
　要素符号器１２２ａは、インターリーバ１２１により順序を置換された情報ビットを取得した場合に、図１２に示した要素符号器３０と同様にして、帰還型の畳み込み符号化を行い、パリティビット系列２を出力する符号器である。
　分配スイッチ１２３は、情報ビットのサイズＫ０，Ｋ１を制御部１２０ａから取得し、外部から取得する情報ビットの全サイズのうち、サイズＫ０の情報ビットをＰ／Ｓ変換部１２４ａに出力し、サイズＫ１の情報ビットをＰ／Ｓ変換部１２４ｂに出力するスイッチである。
　Ｐ／Ｓ変換部１２４ａは、要素符号器１２２ａから取得するパリティビット系列１と、分配スイッチ１２３から取得するサイズＫ０の情報ビットとを結合し、結合した情報をチャンネルインターリーバ１２５ａに出力する処理部である。図２は、Ｐ／Ｓ変換部１２４ａが出力する情報の構造を示す図である。
　Ｐ／Ｓ変換部１２４ｂは、要素符号器１２２ｂから取得するパリティビット系列２と、分配スイッチ１２３から取得するサイズＫ１の情報ビットとを結合し、結合した情報をチャンネルインターリーバ１２５ｂに出力する処理部である。図３は、Ｐ／Ｓ変換部１２４ｂが出力する情報の構造を示す図である。
　チャネルインターリーバ１２５ａは、情報ビットとパリティビット系列１が結合した情報を取得した場合に、取得した情報を複数のデータ単位に分割し、これらデータ単位を所定の規則に従って並び替える処理部である。チャネルインターリーバ１２５ａは、並び替えた情報をレートマッチング部１２６ａに出力する。
　チャネルインターリーバ１２５ｂは、情報ビットとパリティビット系列２が結合した情報を取得した場合に、取得した情報を複数のデータ単位に分割し、これらデータ単位を所定の規則にしたがって並びかえる処理部である。チャネルインターリーバ１２５ｂは、並び替えた情報をレートマッチング部１２６ａに出力する。
　レートマッチング部１２６ａは、符号化率Ｒ０に基づいて、物理チャネルのビットサイズを算出し、算出したビットサイズに対応するように、チャネルインターリーバ１２５ａから取得した情報のサイズを調整する処理部である。物理チャネルのビットサイズは、Ｋ０＋Ｋとなる。なお、Ｋ０は、上述した式（１）で算出する。
　レートマッチング部１２６ａは、チャネルインターリーバ１２５ａから取得した情報のビットサイズが物理チャネルのビットサイズよりも小さい場合には、レペテション（repetetion）を情報に付加してビットサイズを合わせる。図４は、レペテションを付加した場合の情報の構造を示す図である。
　一方、レートマッチング部１２６ａは、チャネルインターリーバ１２５ａから取得した情報のビットサイズが物理チャネルのビットサイズよりも大きい場合には、ビットサイズが合うように、情報の一部を削除するパンクチャリング（pancturing）を実行する。図５は、パンクチャリングを実行した場合の情報の構造を示す図である。レートマッチング部１２６ａは、サイズを調整した情報を、多値変調部１２７に出力する。
　レートマッチング部１２６ｂは、符号化率Ｒ１に基づいて、物理チャネルのビットサイズを算出し、算出したビットサイズに対応するように、チャネルインターリーバ１２５ｂから取得した情報のサイズを調整する処理部である。物理チャネルのビットサイズは、Ｋ１＋Ｋとなる。なお、Ｋ０は、例えば、
　Ｋ０＝Ｎ×Ｒ１／２・・・（４）
により算出する。レートマッチング部１２６ｂは、サイズを調整した情報を、多値変調部１２７に出力する。
　多値変調部１２７は、レートマッチング部１２６ａ，１２６ｂから取得した情報から２ビットずつ計４ビットを順次抽出し、抽出した４ビットに対応するシンボルをマッピングし、情報ビットを伝送する処理部である。
　多値変調部１２７は、レートマッチング部１２６ａの情報から抽出した２ビットの情報を、シンボルを構成する４ビットの内、１ビット目と２ビット目（Ｌ０）に対応させる。また、多値変調部１２７は、レートマッチング部１２６ｂの情報から抽出した２ビットの情報を、シンボルを構成する４ビットの内、３ビット目と４ビット目（Ｌ１）に対応させる。
　例えば、多値変調部１２７は、レートマッチング部１２６ａの情報から抽出した２ビットの情報が「０１」であり、レートマッチング部１２６ｂの情報から抽出した２ビットの情報が「１０」の場合には、図１５の第４象限の右上に該当するシンボルをマッピングする。
　このように、送信装置１２０は、情報ビットを分割し、分割した情報ビットからパリティビット系列１、２を算出し、算出したパリティビット系列１とパリティビット系列２が同一の情報ビットに付加されないように情報ビット（符号化されて情報ビット）と結合する。そして、送信装置１２０は、結合した情報の順序を置換すると共に、置換した情報を各レベルＬ０，Ｌ１に分配して多値変調を実行するので、伝送時の雑音の影響を情報ビットの各ビットに同等に与え、情報ビットに含まれる各ビットの信頼度を一定にする。
　次に、本実施例１にかかる受信装置の構成について説明する。図６は、本実施例１にかかる受信装置１３０の構成を示す図である。図６に示すように、この受信装置１３０は、復調部１３１、分配部１３２、要素復号器１３３ａ，１３３ｂ、インターリーバ１３４、デインターリーバ１３５を有する。
　復調部１３１は、送信装置１２０から変調された情報を取得し、取得した情報を復調する処理部である。復調部１３１は、復調した情報を、分配部１３２に出力する。
　分配部１３２は、復調部１３１から情報を取得した場合に、取得した情報から尤度データｙｓ，ｙｐ１，ｙｐ２を抽出する。そして、分配部１３２は、尤度データｙｓを要素復号器１３３ａ、インターリーバ１３４に出力し、尤度データｙｐ１を要素復号器１３３ａに出力する。また、分配部１３２は、尤度データｙｐ２を要素復号器１３３ｂに出力する。
　要素復号器１３３ａ，１３３ｂは、図１３に示した要素復号器６０，７０と同様にして、例えば、ＭＡＰ復号や、ＳＯＶＡの軟出力復号アルゴリズムにより事後確率を求める復号器である。
　要素復号器１３３ａは、尤度データｙｐ１の冗長ビットと、要素復号器７０により求められた事後確率を利用して、尤度データｙｓの誤り訂正復号を繰り返し実行し、事後確率を求める。要素復号器６０は求めた事後確率を、インターリーバ１３４を介して要素復号器１３３ｂに出力する。
　要素復号器１３３ｂは、尤度データｙｐ２の冗長ビットと、要素復号器６０により求められた事後確率を利用して、尤度データｙｓの誤り訂正復号を繰り返し実行し、事後確率を求める。要素復号器１３３ｂは求めた事後確率を、デインターリーバ１３５を介して要素復号器１３３ａに出力する。また、要素復号器１３３ｂの求めた事後確率が、復号後の情報ビットとなる。ターボ復号では、要素復号器１３３ａ，１３３ｂが繰り返し、誤り訂正復号を実行することで、誤り訂正能力を高める。
　インターリーバ１３４は、尤度データｙｓの順序の置換を行うインターリーバである。デインターリーバ１３５は、インターリーバ１３４に対して逆の順序となるように事後確率のビット列の順序を置換するインターリーバである。
　なお、受信装置１３０は、符号化率の低いものから先に復号処理を行う。例えば、図１において、レートマッチング部１２６ａの符号化率Ｒ０が、レートマッチング部１２６ｂの符号化率Ｒ１よりも低い場合には、尤度データｙｐ２よりも尤度データｙｐ１の方が、符号化率が低くなる。この場合、要素復号器１３３ａが先に復号処理を実行し、次いで、要素復号器１３３ｂが復号処理を実行する。符号化率Ｒ０，Ｒ１の情報は、予め、要素復号器１３３ａ，１３３ｂが保持していても良い。
　次に、本実施例１にかかる送信装置１２０の処理手順について説明する。図７は、本実施例１にかかる送信装置の処理手順を示す図である。図７に示すように、制御部１２０ａは、情報ビットのサイズＫ、符号化ビットの数Ｎ、符号化率Ｒ０を取得し（ステップＳ１０１）、分割後の情報ビットのサイズＫ０，Ｋ１、符号化率Ｒ１を算出する（ステップＳ１０２）。
　要素符号器１２２ａ，１２２ｂは、パリティビット系列１、２を生成し（ステップＳ１０３）、Ｐ／Ｓ変換部１２４ａ，１２４ｂが、情報ビット（組織ビット系列）とパリティビット系列を結合する（ステップＳ１０４）。
　チャネルインターリーバ１２５ａ，１２５ｂが、ビット列の並び順を置換し（ステップＳ１０５）、レートマッチング部１２６ａが、符号化率に基づいて、ビットサイズを調整する（ステップＳ１０６）。そして、多値変調部１２７が、レートマッチング部１２６ａ，１２６ｂから取得した情報に基づいて変調を行う（ステップＳ１０７）。
　上述してきたように、本実施例１にかかる送信装置１２０は、情報ビットを分割し、分割した情報ビットからパリティビット系列１、２を算出し、算出したパリティビット系列１とパリティビット系列２が同一の情報ビットに付加されないように情報ビット（符号化されて情報ビット）と結合する。そして、送信装置１２０は、結合した情報の順序を置換すると共に、置換した情報を各レベルＬ０，Ｌ１に分配して多値変調を実行するので、伝送時の雑音の影響を情報ビットの各ビットに同等に与え、情報ビットに含まれる各ビットの信頼度を均等にする。
　なお、本実施例１では一例として、変調方式を多値変調方式として説明を行ったが、変調方式は、多値変調に限定されるものではなく、図１６にて説明した階層化変調方式を利用しても良い。
　次に、本実施例２にかかる送信装置について説明する。図８は、本実施例２にかかる送信装置の構成を示す図である。図８に示すように、この送信装置２００は、制御部２００ａ、インターリーバ２０１、要素符号器２０２ａ，２０２ｂ、分配スイッチ２０３、Ｐ／Ｓ変換部２０４ａ，２０４ｂ、チャネルインターリーバ２０５ａ，２０５ｂ，２０９、レートマッチング部２０６ａ，２０６ｂ，２１０、分割部２０７、符号部２０８、多値変調部２１１を有する。
　このうち、インターリーバ２０１、要素符号器２０２ａ，２０２ｂ、分配スイッチ２０３、Ｐ／Ｓ変換部２０４ａ，２０４ｂ、チャネルインターリーバ２０５ａ，２０５ｂ、レートマッチング部２０６ａ，２０６ｂの説明は、図１に示した制御部１２０ａ、インターリーバ１２１、要素符号器１２２ａ，１２２ｂ、分配スイッチ１２３、Ｐ／Ｓ変換部１２４ａ，１２４ｂ、チャネルインターリーバ１２５ａ，１２５ｂ、レートマッチング部１２６ａとそれぞれ同じである。
　分割部２０７は、予め設定された割合に基づいて情報ビットを分割する処理部である。分割部２０７は、分割した一方の情報ビットを符号部２０８に出力し、もう一方の情報ビットを、インターリーバ２０１、要素符号器２０２ａ、分配スイッチ２０３に出力する。
　符号部２０８は、情報ビットを取得した場合に、取得した情報ビットを符号化することでパリティビットを生成する処理部である。符号部２０８は、情報ビットとパリティビットを結合した情報を、チャネルインターリーバ２０９に出力する。図９は、符号部２０８が出力する情報の構造を示す図である。
　チャネルインターリーバ２０９は、情報ビットとパリティビットが結合した情報を取得した場合に、取得した情報を複数のデータ単位に分割し、これらデータ単位を所定の規則にしたがって並び替える処理部である。チャネルインターリーバ２１０は、並び替えた情報をレートマッチング部２１０に出力する。
　レートマッチング部２１０は、予め設定されたビットサイズに対応するように、チャネルインターリーバ１２５ａから取得した情報のサイズを調整する処理部である。レートマッチング部２１０は、サイズを調整した情報を、多値変調部２１１に出力する。
　多値変調部２１１は、レートマッチング部１２６ａ，１２６ｂ，２１０から取得した情報に基づいて、情報ビットを伝送する処理部である。多値変調部２１１は、レートマッチング部２０６ａから取得した情報と、レートマッチング部２１０から取得した情報を結合し、結合した情報から２ビットの情報を順次抽出する。また、多値変調部２１１は、レートマッチング部１２６ｂから取得した情報から２ビットずつ順次抽出する。
　多値変調部２１１は、４ビットの情報を抽出するたびに、抽出した４ビットに対応するシンボルをマッピングし、情報ビットを伝送する。多値変調部２１１は、レートマッチング部１２６ａの情報とレートマッチング２１０の情報を結合した情報から抽出した２ビットの情報を、シンボルを構成する４ビットの内、１ビット目と２ビット目（Ｌ０）に対応させる。また、多値変調部１２７は、レートマッチング部１２６ｂの情報から抽出した２ビットの情報を、シンボルを構成する４ビットの内、３ビット目と４ビット目（Ｌ１）に対応させる。
　次に、本実施例２にかかる受信装置の構成について説明する。図１０は、本実施例２にかかる受信装置３００の構成を示す図である。図１０に示すように、この受信装置３００は、復調部３０１、分配部３０２、要素復号器３０３ａ，３０３ｂ、インターリーバ３０４、デインターリーバ３０５、復号部３０６、結合部３０７を有する。
　このうち、復調部３０１、要素復号器３０３ａ，３０３ｂ、インターリーバ３０４、デインターリーバ３０５は、図６に示した復調部１３１、要素復号器１３３ａ，１３３ｂ、インターリーバ１３４、デインターリーバ１３５とそれぞれ同じである。
　分配部３０２は、復調部１３１から情報を取得した場合に、取得した情報から、符号部２０８が生成した情報（伝送時の雑音も含む）と、尤度データｙｓ，ｙｐ１，ｙｐ２を抽出する。分配部３０２は、符号部２０３が生成した情報を、復号部３０６に出力する。また、分配部３０２は、尤度データｙｓを要素復号器３０３ａ、インターリーバ３０４に出力し、尤度データｙｐ１を要素復号器３０３ａに出力する。また、分配部３０２は、尤度データｙｐ２を要素復号器３０３ｂに出力する。
　復号部３０６は、分配部３０２から情報を取得した場合に、取得した情報のパリティビットに基づいて、情報ビットの誤り訂正復号を実行し、復号した情報ビットを結合部３０７に出力する。
　結合部３０７は、デインターリーバ３０５から取得する情報ビットと、復号部３０６から取得する情報ビットを結合する処理部である。結合部３０７が結合した情報ビットが、復号後の情報ビットとなる。
　上述してきたように、本実施例２にかかる送信装置２００は、情報ビットを分割し、分割した情報ビットの一方を、実施例１とは異なる符号化を行い、もう一方の情報ビットを、実施例１と同様の符号化を行うことで、伝送後の情報ビットに含まれる各ビットの信頼度を一定にする。
　なお、本実施例２にかかる多値変調部１１は、各レートマッチング部２０６ａ，２０６ｂ，２１０から取得した情報を、２つのレベルＬ０、Ｌ１に振り分けてシンボルのマッピングを実行していたがこれに限定されるものではない。例えば、各レートマッチング部２０６ａ，２０６ｂ，２１０から取得した情報を、３つのレベルＬ０、Ｌ１、Ｌ２に振り分けてもよい。
　例えば、多値変調部２１１は、レートマッチング部２１０の情報から１ビットの情報を順次抽出し、抽出した１ビットの情報を、シンボルを構成する４ビットの内、１ビット目（Ｌ０）に対応させる。また、レートマッチング部１２６ａの情報から１ビットの情報を順次抽出し、抽出した１ビットの情報を、シンボルを構成する４ビットの内、２ビット目（Ｌ１）に対応させる。また、レートマッチング部１２６ｂの情報から２ビットの情報を順次抽出し、抽出した２ビットの情報を、シンボルを構成する４ビットの内、３ビット目と４ビット目（Ｌ２）に対応させる。
　また、多値変調部２１１は、レートマッチング部２０６ｂから取得する情報を分割すると共に、レートマッチング部２０６ｂから取得する情報を分割し、分割した各情報をそれぞれ組合せた後に、変調を行っても良い。図１１は、多値変調部２１１のその他の処理を説明するための図である。
　図１１において、情報Ａを、レートマッチング部２０６ａから取得する情報とし、情報Ｂを、レートマッチング部２０６ｂから取得する情報とする。多値変調部２１１は、情報Ａを情報Ａ１，Ａ２に分割し、情報Ｂを情報Ｂ１，情報Ｂ２に分割する。
　そして、多値変調部２１１は、情報Ａ１と情報Ｂ１を結合した情報Ｃを生成し、情報Ｂ２と情報Ａ２を結合した情報Ｄを生成する。多値変調部２１１は、情報Ｃ，Ｄから２ビットずつ計４ビットを順次抽出し、抽出した４ビットに対応するシンボルをマッピングし、情報ビットを伝送する。
　例えば、多値変調部２１１は、情報Ｃから抽出した２ビットの情報を、シンボルを構成する４ビットの内、１ビット目と２ビット目（Ｌ０）に対応させる。また、多値変調部２１１は、情報Ｄから抽出した２ビットの情報を、シンボルを構成する４ビットの内、３ビット目と４ビット目（Ｌ１）に対応させる。
　ところで、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
　また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
　１０　　ターボ符号器
　２０，３０，１２２ａ，１２２ｂ，１３３ａ，１３３ｂ，２０２ａ，２０２ｂ　　要素符号器
　２１，２２，２３，３１，３２，３３　　遅延器
　４０，８０，１２１，１３４，２０１，３０４　　インターリーバ
　６０，７０，３０３ａ，３０３ｂ　　要素復号器
　９０，１３５，３０５　　デインターリーバ
１００，１１０　　送信機
１０１　　符号化部
１０２，１１３ａ，１１３ｂ，１２５ａ，１２５ｂ，２０５ａ，２０５ｂ，２０９　　チャネルインターリーバ
１０３　　変調部
１１１　　分割部
１１２ａ，１１２ｂ　符号化部
１１４，１２７，２１１　　多値変調部
１２０，２００　　送信装置
１２０ａ，２００　制御部
１２３　　分配スイッチ
１２４ａ，１２４ｂ，２０４ａ，２０４ｂ　Ｐ／Ｓ変換部
１２６ａ，１２６ｂ，２０６ａ，２０６ｂ，２１０　レートマッチング部
１３０　　受信装置
１３１，３０１　　復調部
１３２，３０２　　分配部
２０７　　分割部
２０８　　符号部

Claims (5)

  1. 　情報ビットの符号化を行い第１のパリティビット系列を生成する第１の要素符号器と、
    　ビット列が置換された情報ビットの符号化を行い第２のパリティビット系列を生成する第２の要素符号器と、
    　前記情報ビットの一部と前記第１のパリティビット系列を結合した情報を生成し、生成した情報のビットサイズを調整する第１のレートマッチング部と、
    　前記情報ビットの一部と前記第２のパリティビット系列を結合した情報を生成し、生成した情報のビットサイズを調整する第２のレートマッチング部と、
    　前記第１のレートマッチング部から出力される情報と、前記第２のレートマッチング部から出力される情報を組合せたビット列を生成し、当該ビット列に基づいて多値変調を実行する多値変調部
    　を有することを特徴とする送信装置。
  2. 　多値変調部は、階層化変調方式に基づいて変調を実行することを特徴とする請求項１に記載の送信装置。
  3. 　前記第１のレートマッチング部は、第１の符号化率に基づいてビットサイズを調整し、前記第２のレートマッチング部は、前記第１の符号化率に基づいて算出される第２の符号化率に基づいてビットサイズを調整することを特徴とする請求項１または２に記載の送信装置。
  4. 　情報ビットを分割する分割部と、前記分割部が分割した情報ビットのうち、一部の情報ビットからパリティビットを生成する符号部と、前記一部の情報ビットと、前記符号部が生成したパリティビットとを結合した情報を生成し、生成した情報ビットサイズを調整する第３のレートマッチング部を有し、前記第１の要素符号器は、前記分割部が分割した情報ビットのうち、一部の情報ビットから第１のパリティビット系列を生成し、前記第２の要素符号器は、前記第１の要素符号器と等しい一部の情報ビットから第２のパリティビット系列を生成し、前記多値変調部は、前記第１、２、３のレートマッチング部から出力される情報を組合せたビット列を生成し、当該ビット列に基づいて多値変調を実行することを特徴とする請求項１または２に記載の送信装置。
  5. 　第２の要素復号器の復号結果と、情報ビットに対応する第１の尤度データと、第１のパリティビット系列に対応する第２の尤度データを基にして、前記第１の尤度データの誤り訂正復号を繰り返し実行する第１の要素復号器と、
    　前記第１の要素復号器の復号結果と、情報ビットに対応する第１の尤度データと、第２のパリティビット系列に対応する第３の尤度データを基にして、前記第１の尤度データの誤り訂正復号を繰り返し実行する第２の要素復号器とを有し、
    　前記第１の要素復号器と前記第２の要素復号器は、請求項３に記載の第１の符号化率および第２の符号化率に基づいて復号を行う順序を特定することを特徴とする受信装置。
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