WO2012161027A1

WO2012161027A1 - 表示モジュール

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Publication number: WO2012161027A1
Application number: PCT/JP2012/062376
Authority: WO
Inventors: 圭司青田; 塩田　素二
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-05-20
Filing date: 2012-05-15
Publication date: 2012-11-29
Anticipated expiration: 2013-11-20

Abstract

　半導体チップと実装部品との間の配線抵抗が大きくなるのを抑制することが可能な表示モジュールを提供する。この表示モジュール（１）は、パッド電極部（１３０ａ）およびパッド電極部（１３０ｂ）を有する配線パターン（１３）を含む表示パネル（１０）と、パッド電極部（１３０ａ）に電気的に接続される半導体チップ（２０）と、パッド電極部（１３０ｂ）に電気的に接続されるＦＰＣ（３０）と、配線パターンとは別に設けられ、パッド電極部（１３０ａ）およびパッド電極部（１３０ｂ）を互いに電気的に接続するペースト配線（５０）と、を備える。

Description

表示モジュール

　この発明は、表示モジュールに関し、特に、半導体チップおよび実装部品が実装される表示パネルを備えた表示モジュールに関する。

　近年、テレビジョン受像機やコンピュータのモニタなど様々な機器に表示装置が用いられている。また、様々な表示装置に表示モジュールが用いられており、半導体チップおよび実装部品とそれらが実装される表示パネルとを備えた表示モジュールが知られている。図２１は従来の一例による表示モジュールの構造の一部を示した平面図である。図２２は図２１に示した従来の一例による表示モジュールの表示パネルの構造を示した拡大平面図である。従来の一例による表示モジュールは図２１に示すように、表示パネル１００１と、表示パネル１００１を駆動するドライバＩＣ（半導体チップ）１００２と、表示パネル１００１に外部信号を入力するＦＰＣ（フレキシブルプリント基板）１００３とを備えている。表示パネル１００１は図２２に示すように、ドライバＩＣ１００２が実装されるチップ実装領域１００１ａと、ＦＰＣ１００３が実装されるＦＰＣ実装領域１００１ｂとを含んでいる。

　また、表示パネル１００１には、複数の配線１００４が形成されている。この配線１００４はドライバＩＣ１００２の電極１００２ａ（図２１参照）に電気的に接続されるＩＣ用パッド部１００４ａと、ＦＰＣ１００３の電極１００３ａ（図２１参照）に電気的に接続されるＦＰＣ用パッド部１００４ｂと、それらを接続する接続部１００４ｃとを含んでいる。ＩＣ用パッド部１００４ａはチップ実装領域１００１ａ内に配置されており、ＦＰＣ用パッド部１００４ｂはＦＰＣ実装領域１００１ｂ内に配置されている。ドライバＩＣ１００２およびＦＰＣ１００３は、図示しないＡＣＦ（異方性導電フィルム（異方性導電層））を介してＩＣ用パッド部１００４ａおよびＦＰＣパッド部１００４ｂにそれぞれ電気的に接続されている。

　表示パネル１００１はガラス基板により形成されているため、配線１００４はＣｕ箔でなく例えばスパッタ法やＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。配線１００４は、通常、数十ｎｍ～数百ｎｍの厚みを有する薄膜に形成される。このため、配線１００４はＣｕ箔を用いた回路基板などに比べて配線抵抗が大きくなる。

　なお、半導体チップおよびフレキシブルプリント基板とそれらが実装された表示パネルとを備えた表示モジュールは、例えば特許文献１に開示されている。

特開２００５－３４６０４０号公報

　ところで近年、表示パネルの狭額縁化やドライバＩＣ（半導体チップ）のシュリンク化などが望まれている。表示パネル１００１を狭額縁化する場合、図２３に示すように、ＩＣ用パッド部１００４ａの配列方向に対して垂直な方向（Ｃ方向）における、ＩＣ用パッド部１００４ａとＦＰＣ用パッド部１００４ｂとの間の距離Ｌ１００１が短くなる。このため、接続部１００４ｃの線幅Ｗ１００４ｃが細くなり、配線抵抗が大きくなる。

　一方、ドライバＩＣ１００２をシュリンク化する場合、図２４に示すように、ＩＣ用パッド部１００４ａの幅Ｗ１００４ａが小さくなる。このため、接続部１００４ｃの線幅Ｗ１００４ｃが細くなり、配線抵抗が大きくなる。さらに、ＦＰＣ１００３を小型化する場合、図２５に示すように、ＦＰＣ用パッド部１００４ｂの幅Ｗ１００４ｂが小さくなる。このため、接続部１００４ｃの線幅Ｗ１００４ｃがより細くなり、配線抵抗がより大きくなる。

　そして、表示パネル１００１の狭額縁化、ドライバＩＣ１００２のシュリンク化およびＦＰＣ１００３の小型化を同時に行うと、図２６に示すように、接続部１００４ｃの線幅Ｗ１００４ｃはさらに細くなり、配線抵抗がさらに大きくなる。

　このように配線抵抗が大きくなると、ドライバＩＣ１００２を駆動するのに適した負荷抵抗以下に配線抵抗がならず電圧降下や信号遅延が起こり、品位ある表示ができなくなる。

　この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、半導体チップと実装部品との間の配線抵抗が大きくなるのを抑制することが可能な表示モジュールを提供することである。

　上記目的を達成するために、この発明の表示モジュールは、第１電極部および第２電極部を有する配線パターンを含む表示パネルと、第１電極部上に配置され第１電極部に電気的に接続される電極を含む半導体チップと、第２電極部上に配置され第２電極部に電気的に接続される電極を含む実装部品と、配線パターンとは別に設けられ、第１電極部および第２電極部を互いに電気的に接続する接続部材と、を備える。

　この表示モジュールでは、上記のように、第１電極部および第２電極部を互いに電気的に接続する接続部材を、配線パターンとは別に設ける。これにより、例えば第１電極部および第２電極部を接続する接続部の線幅が細くなった場合であっても、第１電極部および第２電極部の間の抵抗が大きくなるのを接続部材により抑制することができる。

　上記表示モジュールにおいて、好ましくは、表示パネルは半導体チップが実装されるチップ実装領域と、実装部品が実装される部品実装領域とを含み、配線パターンは第１電極部からチップ実装領域の外側まで延在された第１延在部と、第２電極部から部品実装領域の外側まで延在された第２延在部とを有し、接続部材は第１延在部と第２延在部とに接続されている。このように構成すれば、チップ実装領域の外側で接続部材を第１延在部に接続し、接続部材を容易に第１電極部に電気的に接続させることができる。同様に、部品実装領域の外側で接続部材を第２延在部に接続し、接続部材を容易に第２電極部に電気的に接続させることができる。これにより、接続部材を用いて容易に、第１電極部および第２電極部を互いに電気的に接続することができる。

　上記表示モジュールにおいて、好ましくは、接続部材は導電性ペーストにより形成されたペースト配線を含む。このように構成すれば、ディスペンサ法、インクジェット法または印刷法などを用いて容易に、第１電極部および第２電極部を互いに電気的に接続することができる。

　上記表示モジュールにおいて、実装部品はフレキシブルプリント基板を含んでいてもよい。

　上記表示モジュールにおいて、配線パターンは第１電極部および第２電極部と同一の層からなるとともに第１電極部および第２電極部を接続する接続部を有してもよい。この場合、低抵抗化が必要でない電極部に対しては、接続部材による電気的接続を行わなくてもよい。また、第１電極部および第２電極部を接続部材と接続部とにより電気的に接続すれば、第１電極部および第２電極部の間の抵抗が大きくなるのをより抑制することができる。また、接続部材または接続部が劣化した場合であっても、第１電極部および第２電極部の間の電気的接続を確保することができる。

　上記配線パターンが接続部を有する表示モジュールにおいて、好ましくは、配線パターンは、複数の第１電極部、複数の第２電極部および複数の接続部を有し、接続部上の少なくとも一部には絶縁膜が形成されており、接続部材は隣接する絶縁膜上まで配置されている。このように構成すれば、接続部材の線幅をより大きくすることができる。

　上記表示モジュールにおいて、第１電極部および第２電極部は、表示パネル内において互いに電気的に接続されておらず、接続部材により互いに電気的に接続されてもよい。このように構成すれば、第１電極部と第２電極部とが予め接続されていないので、仕様に合わせて第１電極部および第２電極部を接続部材により接続することができる。これにより、仕様毎に表示パネルを製造する必要がなく、表示パネルを共通化・標準化することができる。

　上記表示モジュールにおいて、好ましくは、接続部材上には絶縁性の保護層が設けられている。このように構成すれば、接続部材が劣化したり、隣接する接続部材同士が短絡するのを抑制することができ、表示モジュールの信頼性を向上させることができる。

　上記表示モジュールにおいて、好ましくは、半導体チップの電極はバンプ電極を含む。

　上記表示モジュールにおいて、好ましくは、半導体チップおよび実装部品は表示パネルに異方性導電層を介して電気的に接続される。

　以上のように、本発明によれば、第１電極部および第２電極部を互いに電気的に接続する接続部材を、配線パターンとは別に設ける。これにより、例えば第１電極部および第２電極部を接続する接続部の線幅が細くなった場合であっても、第１電極部および第２電極部の間の抵抗が大きくなるのを接続部材により抑制することができる。すなわち、表示パネルの狭額縁化や半導体チップのシュリンク化などを行った場合であっても、第１電極部および第２電極部の間の抵抗が大きくなるのを抑制することができる。このため、電圧降下や信号遅延が起こるのを抑制することができ、表示品位が低下するのを抑制することができる。

本発明の第１実施形態の表示モジュールの構造を示した側面図である。本発明の第１実施形態の表示モジュールの構造の一部を示した平面図である。本発明の第１実施形態の表示パネルおよびペースト配線の構造を示した拡大平面図である。図３の１００－１００線に沿った断面図である。本発明の第１実施形態の配線の構造を説明するための拡大平面図である。本発明の第１実施形態の配線の変形例の構造を説明するための拡大平面図である。本発明の第１実施形態の絶縁膜の構造を説明するための拡大平面図である。本発明の第１実施形態の導電膜の構造を説明するための拡大平面図である。本発明の第１実施形態のペースト配線上に保護層を設けた状態を示した拡大断面図である。本発明の第１実施形態の絶縁膜の変形例を示した拡大断面図である。本発明の第１実施形態の絶縁膜を設けない状態を示した拡大断面図である。本発明の第１実施形態のペースト配線の変形例の構造を説明するための拡大平面図である。本発明の第２実施形態の表示パネルおよびペースト配線の構造を示した拡大平面図である。図１３の２００－２００線に沿った断面図である。本発明の第２実施形態の絶縁膜の構造を説明するための拡大平面図である。本発明の第２実施形態の導電膜の構造を説明するための拡大平面図である。本発明の第３実施形態の配線パターンの構造を説明するための拡大平面図である。本発明の第３実施形態のペースト配線の構造を説明するための拡大平面図である。図１８の３００－３００線に沿った断面図である。図１８の３５０－３５０線に沿った断面図である。従来の一例による表示モジュールの構造の一部を示した平面図である。図２１に示した従来の一例による表示モジュールの表示パネルの構造を示した拡大平面図である。図２２のＩＣ用パッド部とＦＰＣ用パッド部との間の距離を短くした状態を示した拡大平面図である。図２２のＩＣ用パッド部の幅を小さくした状態を示した拡大平面図である。図２４のＦＰＣ用パッド部の幅を小さくした状態を示した拡大平面図である。図２２のＩＣ用パッド部とＦＰＣ用パッド部との間の距離を短くし、ＩＣ用パッド部の幅およびＦＰＣ用パッド部の幅を小さくした状態を示した拡大平面図である。

　以下、本発明の実施形態について図面を参照して説明する。なお、理解を容易にするために、断面図であってもハッチングを施さない場合や、断面図でなくてもハッチングを施す場合がある。

（第１実施形態）
　図１～図１２を参照して、本発明の第１実施形態による表示モジュール１の構造について説明する。

　本発明の第１実施形態による表示モジュール１は液晶表示装置（図示せず）に用いられるものである。また、表示モジュール１は図１に示すように、表示パネル１０と、表示パネル１０に実装される半導体チップ２０およびＦＰＣ３０（実装部品）とを備えている。表示パネル１０は、いずれもガラス基板からなるＡＭ基板（アクティブマトリックス基板）１１と対向基板１２とを合わせて構成されている。また、ＡＭ基板１１と対向基板１２との間には、図示しない液晶が封入されている。ＡＭ基板１１は対向基板１２よりも面積が大きく、一部が対向基板１２からはみ出している。ＡＭ基板１１のはみ出し部分に半導体チップ２０およびＦＰＣ３０が実装されている。表示パネル１０および半導体チップ２０の間と、表示パネル１０およびＦＰＣ３０の間とには、ＡＣＦ（異方性導電フィルム（異方性導電層））４０および４１がそれぞれ配置されている。表示パネル１０の詳細な構造は後述する。

　半導体チップ２０は液晶駆動用のドライバＩＣである。半導体チップ２０には図示しない配線や回路素子などが形成されており、この回路素子に複数の入力バンプ電極２１（電極、バンプ電極）（図２参照）および図示しない複数の出力バンプ電極が電気的に接続されている。また、半導体チップ２０は細長形状に形成されており、複数の入力バンプ電極２１は図２に示すように半導体チップ２０の長手方向（Ａ方向）に沿って所定のピッチで配列されている。なお、入力バンプ電極２１および図示しない出力バンプ電極は図４に示すように、半導体チップ２０の主表面（図４の下面）から突出するように形成されている。

　ＦＰＣ３０は図２に示すように、半導体チップ２０からＢ方向（Ａ方向と直交する方向）に所定の距離を隔てて配置されている。ＦＰＣ３０には複数の電極部３１（電極）と、図示しないコンデンサおよびＬＥＤと、電極部３１などに接続される図示しない配線部とが形成されている。また、電極３１は半導体チップ２０の入力バンプ電極２１と平行に（Ａ方向に）所定のピッチで配列されている。

　次に、表示パネル１０の詳細な構造を説明する。

　表示パネル１０のＡＭ基板１１は図５に示すように、半導体チップ２０が実装されるチップ実装領域１１ａと、ＦＰＣ３０が実装されるＦＰＣ実装領域１１ｂ（部品実装領域）とを含んでいる。ＡＭ基板１１上の所定領域には図４に示すように、複数の配線１３０と配線１３０上に設けられた導電膜１３１ａおよび１３１ｂとを含む配線パターン１３が形成されている。

　配線１３０は例えばスパッタ法やＣＶＤ法により形成された薄膜であり、数十ｎｍ～数百ｎｍの厚みに形成されている。各配線１３０の両端には図５に示すように、半導体チップ２０の入力バンプ電極２１が電気的に接続されるパッド電極部１３０ａと、ＦＰＣ３０の電極部３１が電気的に接続されるパッド電極部１３０ｂとが設けられている。なお、図５および後述する図６のハッチング領域は、パッド電極部１３０ａおよび１３０ｂを示している。パッド電極部１３０ａと導電膜１３１ａ（図４参照）のパッド電極部１３０ａ上の部分とによって、本発明の「第１電極部」が構成されている。また、パッド電極部１３０ｂと導電膜１３１ｂ（図４参照）のパッド電極部１３０ｂ上の部分とによって、本発明の「第２電極部」が構成されている。

　複数のパッド電極部１３０ａはチップ実装領域１１ａ内に配置されているとともに、半導体チップ２０の複数の入力バンプ電極２１にそれぞれ対応する位置に配置されている。複数のパッド電極部１３０ｂはＦＰＣ実装領域１１ｂ内に配置されているとともに、ＦＰＣ３０の複数の電極部３１にそれぞれ対応する位置に配置されている。パッド電極部１３０ｂはパッド電極部１３０ａに比べて、Ａ方向に大きい幅を有するとともに大きいピッチで配列されている。

　また、配線１３０には、パッド電極部１３０ａからチップ実装領域１１ａの外側まで延在された延在部１３０ｃと、パッド電極部１３０ｂからＦＰＣ実装領域１１ｂの外側まで延在された延在部１３０ｄと、接続部１３０ｅとが設けられている。パッド電極部１３０ａ、１３０ｂ、延在部１３０ｃ、１３０ｄおよび接続部１３０ｅは同一の層で形成されている。なお、延在部１３０ｃと導電膜１３１ａ（図４参照）の延在部１３０ｃ上の部分とによって、本発明の「第１延在部」が構成されている。また、延在部１３０ｄと導電膜１３１ｂ（図４参照）の延在部１３０ｄ上の部分とによって、本発明の「第２延在部」が構成されている。

　延在部１３０ｃは図５に示すようにパッド電極部１３０ａの配列方向（Ａ方向）に対して垂直方向（Ｂ方向）に延びるように形成されていてもよいし、図６に示すようにＢ方向に対して傾斜する方向に延びるように形成されていてもよい。同様に、延在部１３０ｄは図５に示すようにパッド電極部１３０ｂのＢ方向に延びるように形成されていてもよいし、図６に示すようにＢ方向に対して傾斜する方向に延びるように形成されていてもよい。

　接続部１３０ｅは延在部１３０ｃおよび１３０ｄを介してパッド電極部１３０ａおよび１３０ｂに接続されている。すなわち、接続部１３０ｅはパッド電極部１３０ａおよび１３０ｂを互いに接続している。また、接続部１３０ｅはＡ方向に対して傾斜する方向に延びるように形成されている。

　図４および図７に示すように、配線１３０の所定の領域を覆うように絶縁膜１４が設けられている。なお、図７のハッチング領域は、絶縁膜１４を示している。この絶縁膜１４には開口部１４ａおよび１４ｂが形成されている。開口部１４ａは図７に示すように、配線１３０のパッド電極部１３０ａと延在部１３０ｃとの中央部（縁部以外の部分）に対応する位置に形成されている。開口部１４ｂは、配線１３０のパッド電極部１３０ｂと延在部１３０ｄとの中央部に対応する位置に形成されている。また、絶縁膜１４は接続部１３０ｅの全面を覆うように形成されている。なお、図では絶縁膜１４は配線１３０毎に設けられているが、絶縁膜１４を大きくして１つの絶縁膜１４で複数の配線１３０を覆うようにしてもよい。

　導電膜１３１ａは図４および図８に示すように、開口部１４ａを介してパッド電極部１３０ａと電気的に接続するように、配線１３０上の所定領域に設けられている。導電膜１３１ｂは開口部１４ｂを介してパッド電極部１３０ｂと電気的に接続するように、配線１３０上の所定領域に設けられている。なお、図８のハッチング領域は、導電膜１３１ａおよび１３１ｂを示している。導電膜１３１ａおよび１３１ｂはＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などにより形成されているとともに、例えばスパッタ法やＣＶＤ法を用いて配線１３０よりも小さい厚みに形成されている。導電膜１３１ａは例えば配線１３０のパッド電極部１３０ａと延在部１３０ｃとを合わせた大きさに形成されており、チップ実装領域１１ａの外側まで配置されている。同様に、導電膜１３１ｂは例えば配線１３０のパッド電極部１３０ｂと延在部１３０ｄとを合わせた大きさに形成されており、ＦＰＣ実装領域１１ｂの外側まで配置されている。

　パッド電極部１３０ａ上（導電膜１３１ａ上）には図４に示すように、ＡＣＦ４０を介して半導体チップ２０の入力バンプ電極２１が配置されている。ＡＣＦ４０は図示しない導電粒子を含有する樹脂フィルムにより形成されている。この導電粒子により、導電膜１３１ａと入力バンプ電極２１とが互いに電気的に接続されている。同様に、パッド電極部１３０ｂ上（導電膜１３１ｂ上）には、ＡＣＦ４１を介してＦＰＣ３０の電極部３１が配置されている。ＡＣＦ４１の導電粒子により、導電膜１３１ｂと電極部３１とが互いに電気的に接続されている。

　ここで、図３および図４に示すように、延在部１３０ｃ（導電膜１３１ａ）、接続部１３０ｅ（絶縁膜１４）および延在部１３０ｄ（導電膜１３１ｂ）の上には、ペースト配線５０（接続部材）が設けられている。なお、図３のハッチング領域は、ペースト配線５０を示している。このペースト配線５０は配線パターン１３とは別に設けられているとともに、導電膜１３１ａおよび１３１ｂに電気的に接続されている。ペースト配線５０は、パッド電極部１３０ａおよび１３０ｂを互いに電気的に接続している。また、ペースト配線５０はＡｇペーストやＣｕペーストなどの導電性ペーストにより形成されており、数μｍ以上の厚みを有する。このため、導電膜１３１ａと導電膜１３１ｂとの間の配線抵抗が大きくなるのを抑制することが可能である。ペースト配線５０はＡＭ基板１１の製造工程（配線１３０や絶縁膜１４などの形成工程）の後で形成されるものである。ペースト配線５０はディスペンサ法、インクジェット法または印刷法などを用いて容易に形成することが可能である。

　ペースト配線５０は図３に示すように、配線１３０と同程度の線幅に形成されていてもよいし、絶縁膜１４と同程度の線幅に形成されていてもよい。また、ペースト配線５０は絶縁膜１４よりも大きい線幅に形成されていてもよいし、配線１３０よりも小さい線幅に形成されていてもよい。

　図９に示すように、ペースト配線５０上に、ペースト配線５０を覆う保護層５１が設けられていてもよい。この保護層５１は例えば絶縁性の樹脂により形成されていてもよい。

　上記の説明では絶縁膜１４の開口部１４ａおよび１４ｂが延在部１３０ｃおよび１３０ｄまで形成される場合について説明したが、これに限定されるものではない。例えば図１０に示すように、開口部１４ａを延在部１３０ｃまで形成しなくてもよい。同様に、開口部１４ｂを延在部１３０ｄまで形成しなくてもよい。この場合であっても、導電膜１３１ａおよび１３１ｂがチップ実装領域１１ａおよびＦＰＣ実装領域１１ｂの外側までそれぞれ形成されていれば、パッド電極部１３０ａとパッド電極部１３０ｂとを容易にペースト配線５０により互いに電気的に接続することが可能である。

　また、上記の説明では配線１３０上に絶縁膜１４を設ける場合について説明したが、例えば図１１に示すように、絶縁膜１４を設けなくてもよい。この場合、配線１３０の全面を覆うように導電膜１３１を設けてもよい。

　また、上記の説明ではペースト配線５０が隣接する配線１３０（絶縁膜１４）上まで配置されない場合について説明したが、これに限定されるものではない。例えば図１２に示すように、配線１３０ｆ上に配置されるペースト配線５０の幅を小さくし、配線１３０ｇ上に配置されるペースト配線５０を隣接する配線１３０ｆ（絶縁膜１４）上まで配置してもよい。なお、図１２のハッチング領域は、ペースト配線５０を示している。

　表示モジュール１を製造する際には、半導体チップ２０の実装工程、ＦＰＣ３０の実装工程およびペースト配線５０の形成工程をどのような順序で行ってもよい。例えば、ＡＣＦ４０を用いて半導体チップ２０を実装し、ＡＣＦ４１を用いてＦＰＣ３０を実装した後で、導電性ペーストを塗布・硬化してペースト配線５０を形成してもよい。また例えば、導電性ペーストを塗布し、ＡＣＦ４０および４１を用いて半導体チップ２０およびＦＰＣ３０を実装した後で、導電性ペースト、ＡＣＦ４０および４１を硬化してもよい。

　本実施形態では、上記のように、パッド電極部１３０ａおよびパッド電極部１３０ｂを互いに電気的に接続するペースト配線５０を、配線パターン１３とは別に設ける。これにより、接続部１３０ｅの線幅が細くなった場合であっても、パッド電極部１３０ａおよびパッド電極部１３０ｂの間の抵抗が大きくなるのをペースト配線５０により抑制することができる。すなわち、表示パネル１０の狭額縁化や半導体チップ２０のシュリンク化などを行った場合であっても、パッド電極部１３０ａおよびパッド電極部１３０ｂの間の抵抗が大きくなるのを抑制することができる。このため、電圧降下や信号遅延が起こるのを抑制することができ、表示品位が低下するのを抑制することができる。

　また、上記のように、配線１３０はパッド電極部１３０ａからチップ実装領域１１ａの外側まで延在された延在部１３０ｃと、パッド電極部１３０ｂからＦＰＣ実装領域１１ｂの外側まで延在された延在部１３０ｄとを有し、ペースト配線５０は延在部１３０ｃと延在部１３０ｄとに接続されている。これにより、チップ実装領域１１ａの外側でペースト配線５０を延在部１３０ｃに接続し、ペースト配線５０を容易にパッド電極部１３０ａに電気的に接続させることができる。同様に、ＦＰＣ実装領域１１ｂの外側でペースト配線５０を延在部１３０ｄに接続し、ペースト配線５０を容易にパッド電極部１３０ｂに電気的に接続させることができる。これにより、ペースト配線５０を用いて容易に、パッド電極部１３０ａおよびパッド電極部１３０ｂを互いに電気的に接続することができる。

　また、上記のように、導電性ペーストにより形成されたペースト配線５０を用いることによって、ディスペンサ法、インクジェット法または印刷法などを用いて容易に、パッド電極部１３０ａおよびパッド電極部１３０ｂを互いに電気的に接続することができる。

　また、上記のように、パッド電極部１３０ａおよびパッド電極部１３０ｂを接続部１３０ｅとペースト配線５０とにより電気的に接続することによって、パッド電極部１３０ａおよびパッド電極部１３０ｂの間の抵抗が大きくなるのをより抑制することができる。また、接続部１３０ｅまたはペースト配線５０が劣化した場合であっても、パッド電極部１３０ａおよびパッド電極部１３０ｂの間の電気的接続を確保することができる。

　また、図１２に示したように、配線１３０ｇ上に配置されるペースト配線５０を隣接する配線１３０ｆ（絶縁膜１４）上まで配置すれば、配線１３０ｇ上のペースト配線５０の線幅をより大きくすることができる。これにより、配線１３０ｇのパッド電極部１３０ａおよび１３０ｂの間の抵抗が大きくなるのをより抑制することができる。

　また、図９に示したように、ペースト配線５０上に絶縁性の保護層５１を設ければ、ペースト配線５０が劣化したり、隣接するペースト配線５０同士が短絡するのを抑制することができる。これにより、表示モジュール１の信頼性を向上させることができる。

（第２実施形態）
　この第２実施形態では図１３～図１６を参照して、上記第１実施形態と異なり、複数の配線１３０のうちの一部の配線１３０ｉにペースト配線５０を設ける場合について説明する。

　本発明の第２実施形態の表示パネル１０は図１３に示すように、低抵抗化が必要でない配線１３０ｈと、上記第１実施形態と同様に低抵抗化が必要な配線１３０ｉ（例えば電源用配線）とを含んでいる。

　図１４および図１５に示すように、低抵抗化が必要でない配線１３０ｈ上に形成される絶縁膜１４の開口部１４ａおよび１４ｂは、低抵抗化が必要な配線１３０ｉ上に形成される絶縁膜１４の開口部１４ａおよび１４ｂよりも小さい。具体的には、配線１３０ｈ上の絶縁膜１４の開口部１４ａは延在部１３０ｃまで形成されておらず、開口部１４ｂは延在部１３０ｄまで形成されていない。なお、低抵抗化が必要な配線１３０ｉ上の絶縁膜１４の開口部１４ａおよび１４ｂも、延在部１３０ｃおよび１３０ｄまで形成しなくてもよい。図１５のハッチング領域は、絶縁膜１４を示している。

　図１４および図１６に示すように、低抵抗化が必要でない配線１３０ｈ上に形成される導電膜１３１ａおよび１３１ｂは、低抵抗化が必要な配線１３０ｉ上に形成される導電膜１３１ａおよび１３１ｂよりも小さい。具体的には、配線１３０ｈ上の導電膜１３１ａはチップ実装領域１１ａの外側まで形成されておらず、導電膜１３１ｂはＦＰＣ実装領域１１ｂの外側まで形成されていない。なお、図１６のハッチング領域は、導電膜１３１ａおよび１３１ｂを示している。

　そして、図１４に示すように、低抵抗化が必要でない配線１３０ｈ上にはペースト配線５０が設けられておらず、パッド電極部１３０ａとパッド電極部１３０ｂとは延在部１３０ｃ、接続部１３０ｅおよび延在部１３０ｄにより電気的に接続されている。

　その一方、低抵抗化が必要な配線１３０ｉ上には図１３に示すように、ペースト配線５０が設けられている。このペースト配線５０は隣接する絶縁膜１４上まで配置されていてもよい。なお、図１３のハッチング領域は、ペースト配線５０を示している。

　第２実施形態のその他の構造は、上記第１実施形態と同様である。

　本実施形態では、上記のように、配線１３０ｉ上に配置されるペースト配線５０を隣接する配線１３０ｈ（絶縁膜１４）上まで配置することによって、配線１３０ｉ上のペースト配線５０の線幅をより大きくすることができる。この場合、配線１３０ｉ上のペースト配線５０の線幅を図１２に示した配線１３０ｇ上のペースト配線５０よりもさらに大きくすることができ、パッド電極部１３０ａおよび１３０ｂの間の抵抗が大きくなるのをさらに抑制することができる。

　なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
　この第３実施形態では図１７～図２０を参照して、上記第１および第２実施形態と異なり、配線パターン１３に接続部１３０ｅが設けられていない場合について説明する。なお、説明を簡単にするために、図１７および図１８では導電膜１３１ａおよび１３１ｂを省略して描いている。

　本発明の第３実施形態では図１７に示すように、配線パターン１３には接続部１３０ｅが設けられていない。このため、表示パネル１０内においてパッド電極部１３０ａとパッド電極部１３０ｂとは互いに電気的に接続されていない。本実施形態では絶縁膜１４を特に必要としないので、絶縁膜１４は設けられていない。なお、図１７のハッチング領域は、パッド電極部１３０ａおよび１３０ｂを示している。

　そして、図１８および図１９に示すように、電気的接続が必要なパッド電極部１３０ａおよび１３０ｂはペースト配線５０により互いに電気的に接続されている。その一方、図１８および図２０に示すように、電気的接続が必要でないパッド電極部１３０ａおよび１３０ｂは互いに電気的に接続されていない。なお、図１８のハッチング領域は、ペースト配線５０を示している。

　第３実施形態のその他の構造は、上記第１および第２実施形態と同様である。

　本実施形態では、上記のように、パッド電極部１３０ａおよびパッド電極部１３０ｂは、表示パネル１０内において互いに電気的に接続されておらず、接続の必要な電極部だけがペースト配線５０により接続される。すなわち、パッド電極部１３０ａとパッド電極部１３０ｂとは予め接続されておらず、仕様に合わせてパッド電極部１３０ａおよびパッド電極部１３０ｂがペースト配線５０により接続される。これにより、仕様毎に表示パネル１０を製造する必要がなく、表示パネル１０を共通化・標準化することができる。なお、一般的には、半導体チップ２０はある程度共通化・標準化が可能であり、１種類の半導体チップ２０で複数の顧客仕様に適用可能である。ところが、半導体チップ２０のバンプ電極（入力バンプ電極２１）は全てが必要というわけではなく、顧客仕様によって必要なバンプ電極と必要でないバンプ電極とが存在する。このため、表示パネル１０では、顧客仕様に合うように信号入力するパッド電極部１３０ａおよび１３０ｂが選択され、使用するパッド電極部のみが配線される。このため、顧客仕様の数だけ表示パネル１０の種類が必要であり、表示パネル１０の種類が増える。本実施形態では表示パネル１０を共通化・標準化することができるので、表示パネル１０の種類が増えるのを抑制することができ、特に有効である。

　第３実施形態のその他の効果は、上記第１および第２実施形態と同様である。

　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

　たとえば、上記実施形態では、表示モジュールを液晶表示モジュールに適用した例について示したが、本発明はこれに限らず、液晶表示モジュール以外の表示モジュールに適用してもよい。

　また、上記実施形態では、表示パネルに実装される実装部品の一例としてＦＰＣを例に挙げたが、本発明はこれに限らない。表示パネルに例えばコンデンサやＬＥＤなどの実装部品を実装し、コンデンサやＬＥＤなどと半導体チップとをペースト配線（接続部材）により互いに電気的に接続してもよい。

　また、上記実施形態では、接続部材としてペースト配線を用いた例について示したが、本発明はこれに限らない。接続部材として例えば金属線を用いて、ワイヤーボンディングにより導電膜１３１ａおよび１３１ｂを電気的に接続してもよい。

　また、上記実施形態では、パッド電極部上に導電膜を設けた例について示したが、本発明はこれに限らず、パッド電極部上に導電膜を設けなくてもよい。

　また、上記実施形態では、半導体チップおよびＦＰＣを表示パネルに実装する場合にＡＣＦを用いた例について示したが、本発明はこれに限らない。半導体チップおよびＦＰＣを表示パネルに実装する場合にＡＣＰ（異方性導電ペースト（異方性導電層））を用いてもよいし、異方性導電層を介さず直接接続してもよい。

　また、上記実施形態では、半導体チップにバンプ電極を設けた例について示したが、本発明はこれに限らず、半導体チップにバンプ電極を設けなくてもよい。

　また、上記第３実施形態では、延在部１３０ｃおよび１３０ｄを設ける例について示したが、本発明はこれに限らない。表示パネル１０内においてパッド電極部１３０ａおよび１３０ｂを互いに電気的に接続しない場合は、延在部１３０ｃおよび１３０ｄを設けなくてもよい。この場合、ペースト配線５０による電気的接続を容易にするために、導電膜１３１ａをチップ実装領域１１ａの外側まで形成し、導電膜１３１ｂをＦＰＣ実装領域１１ｂの外側まで形成することが好ましい。

　また、上記実施形態では、第２電極部（パッド電極部１３０ｂ）のピッチが、第１電極部（パッド電極部１３０ａ）のピッチよりも大きい例について示したが、本発明はこれに限らない。第２電極部のピッチが、第１電極部のピッチと同じまたはそれより小さくてもよい。すなわち、実装部品（ＦＰＣなど）の電極のピッチが、半導体チップの電極のピッチと同じまたはそれより小さくてもよい。

　１　表示モジュール
　１０　表示パネル
　１１ａ　チップ実装領域
　１１ｂ　ＦＰＣ実装領域（部品実装領域）
　１３　配線パターン
　１４　絶縁膜
　２０　半導体チップ
　２１　入力バンプ電極（電極、バンプ電極）
　３０　ＦＰＣ（実装部品）
　３１　電極部（電極）
　４０、４１　ＡＣＦ（異方性導電層）
　５０　ペースト配線（接続部材）
　５１　保護層
　１３０　配線
　１３０ａ　パッド電極部（第１電極部）
　１３０ｂ　パッド電極部（第２電極部）
　１３０ｃ　延在部（第１延在部）
　１３０ｄ　延在部（第２延在部）
　１３０ｅ　接続部

Claims

　第１電極部および第２電極部を有する配線パターンを含む表示パネルと、
　前記第１電極部上に配置され前記第１電極部に電気的に接続される電極を含む半導体チップと、
　前記第２電極部上に配置され前記第２電極部に電気的に接続される電極を含む実装部品と、
　前記配線パターンとは別に設けられ、前記第１電極部および前記第２電極部を互いに電気的に接続する接続部材と、
　を備えることを特徴とする表示モジュール。
　前記表示パネルは前記半導体チップが実装されるチップ実装領域と、前記実装部品が実装される部品実装領域とを含み、
　前記配線パターンは前記第１電極部から前記チップ実装領域の外側まで延在された第１延在部と、前記第２電極部から前記部品実装領域の外側まで延在された第２延在部とを有し、
　前記接続部材は前記第１延在部と前記第２延在部とに接続されていることを特徴とする請求項１に記載の表示モジュール。
　前記接続部材は導電性ペーストにより形成されたペースト配線を含むことを特徴とする請求項１または２に記載の表示モジュール。
　前記実装部品はフレキシブルプリント基板を含むことを特徴とする請求項１～３のいずれか１項に記載の表示モジュール。
　前記配線パターンは、前記第１電極部および前記第２電極部と同一の層からなるとともに前記第１電極部および前記第２電極部を接続する接続部を有することを特徴とする請求項１～４のいずれか１項に記載の表示モジュール。
　前記配線パターンは、複数の前記第１電極部、複数の前記第２電極部および複数の前記接続部を有し、
　前記接続部上の少なくとも一部には絶縁膜が形成されており、
　前記接続部材は隣接する前記絶縁膜上まで配置されていることを特徴とする請求項５に記載の表示モジュール。
　前記第１電極部および前記第２電極部は、前記表示パネル内において互いに電気的に接続されておらず、前記接続部材により互いに電気的に接続されることを特徴とする請求項１～４のいずれか１項に記載の表示モジュール。
　前記接続部材上には絶縁性の保護層が設けられていることを特徴とする請求項１～７のいずれか１項に記載の表示モジュール。
　前記半導体チップの電極はバンプ電極を含むことを特徴とする請求項１～８のいずれか１項に記載の表示モジュール。
　前記半導体チップおよび前記実装部品は前記表示パネルに異方性導電層を介して電気的に接続されることを特徴とする請求項１～９のいずれか１項に記載の表示モジュール。