WO2013183155A1 - 選択的にメモリのリフレッシュを行う制御装置 - Google Patents

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    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer

Definitions

  • the present invention relates to a control device, a control method, and a control program.
  • a DRAM Dynamic Random Access Memory
  • a DRAM stores information of “1” or “0” depending on the presence / absence of accumulated charge in the capacitor of the memory cell. Since the accumulated charge of the capacitor is gradually lost due to a minute leak at the pn junction or the like, in a system including a DRAM, a refresh operation is periodically performed to rewrite the same information.
  • a corresponding memory block is selected by an instruction from a host device, and a refresh signal of the memory block is turned on / off. There is something to turn off.
  • the sense amplifier drive signal supplied as the drive power for the sense amplifier when the output of the holding circuit indicates a value without a write history. There is something that stops the activation of.
  • an object of the present invention is to suppress power consumption required for a refresh operation of a memory.
  • an access request to a predetermined memory area in a memory that stores information is detected by charging and discharging electric charges, and writing that is written to the memory area in response to the detected access request Determining whether the information or the read information read from the memory area matches the information stored in the memory area when the charge is discharged, and the write information or the read information If it is determined that the information matches the information stored in the memory area, a control device, a control method, and a control program for stopping the refresh operation for the memory area are proposed.
  • a clear command for clearing information stored in a predetermined memory area in the memory for storing information by charging and discharging electric charge is detected, and the clear command is detected.
  • a control device, a control method, and a control program for stopping the refresh operation for the memory area are proposed.
  • FIG. 1 is an example of a control method according to the first embodiment.
  • FIG. 2 is an example of a control method according to the second embodiment.
  • FIG. 3 is an explanatory diagram showing a system configuration example of the system 300.
  • FIG. 4 is an explanatory diagram showing an example of the contents stored in the clear flag table 400.
  • FIG. 5 is an explanatory diagram (part 1) of a specific example of a packet representing an access request.
  • FIG. 6 is an explanatory diagram (part 2) of a specific example of a packet representing an access request.
  • FIG. 7 is an explanatory diagram showing an example of a memory cell array of the DRAM 305.
  • FIG. 8 is a block diagram illustrating a functional configuration example of the control apparatus 101.
  • FIG. 1 is an example of a control method according to the first embodiment.
  • FIG. 2 is an example of a control method according to the second embodiment.
  • FIG. 3 is an explanatory diagram showing a system configuration example of the system 300.
  • FIG. 4
  • FIG. 9 is an explanatory diagram illustrating an operation example of the determination unit 802.
  • FIG. 10 is an explanatory diagram showing an operation example related to the clear processing of the system 300.
  • FIG. 11 is a flowchart (part 1) illustrating an example of the update processing procedure of the control apparatus 101.
  • FIG. 12 is a flowchart (part 2) illustrating an example of the update processing procedure of the control apparatus 101.
  • FIG. 13 is a flowchart (part 3) illustrating an example of the update processing procedure of the control apparatus 101.
  • FIG. 14 is a flowchart illustrating an example of a control processing procedure of the control apparatus 101.
  • FIG. 1 is an example of a control method according to the first embodiment.
  • a system 100 includes a control device 101, a CPU (Central Processing Unit) 102, and a memory 103.
  • a CPU Central Processing Unit
  • the control device 101 controls reading / writing of information with respect to the memory 103. Further, the control device 101 controls the refresh operation of the memory 103.
  • the CPU 102 governs overall control of the system 100.
  • the memory 103 is a storage device that stores information by charging and discharging electric charges. Specifically, for example, the memory 103 stores “1” or “0” information depending on the presence or absence of accumulated charges in the capacitor of the memory cell.
  • the memory cell is a circuit that stores 1-bit unit information, and includes a transistor and a capacitor.
  • the refresh operation is a memory holding operation in which the same information as the information stored in the memory cell is rewritten to the memory cell.
  • the electric charge stored in the memory cell is gradually lost due to a minute leak between the N-type diffusion layer connected to the capacitor and the P-type substrate.
  • the memory 103 prevents the stored contents of the memory cell from being lost by periodically performing a refresh operation for rewriting the same information in the memory cell.
  • the refresh operation is performed with a period of several ⁇ s or several tens of ⁇ s for each memory cell. That is, an excessive refresh operation in the system 100 leads to an increase in power consumption of the system 100.
  • the control apparatus 101 stops the refresh operation for a memory area that does not need to hold information among a plurality of memory areas in the memory 103, thereby reducing the power consumption for the refresh operation of the memory 103. Suppress.
  • an operation example of the control device 101 according to the first embodiment will be described.
  • the control device 101 detects an access request for a predetermined memory area in the memory 103.
  • the access request is a write request or a read request for the memory area.
  • the control device 101 detects an access request for the memory area by receiving an access request for the memory area from the CPU 102.
  • an access request to the memory area 104 in the memory 103 is detected.
  • a write request 110 for the memory area 104 is displayed.
  • the control device 101 matches the information stored in the memory area when the charge information is discharged or the read information read from the memory area is read in response to the detected access request. It is determined whether or not.
  • the write information is, for example, information to be written included in the data portion 112 of the header portion 111 and the data portion 112 included in the write request 110 for the memory area 104.
  • the read information is, for example, information to be read included in the data portion 122 of the header portion 121 and the data portion 122 included in the read response 120 in response to a read request (not shown) to the memory area 104. is there.
  • the information stored in each memory cell when the electric charge is discharged is either “1” or “0” information. Whether the information stored in each memory cell is “1” or “0” when the charge is discharged can be arbitrarily set. In the following description, it is assumed that information stored in each memory cell when electric charge is discharged is “0”. In this case, the information stored in the memory area when the charge is discharged is a set of information stored in each memory cell when the charge is discharged, that is, a set of “0”.
  • control device 101 when the control device 101 detects a write request 110 for the memory area 104, whether or not all the write information included in the data portion 112 of the write request 110 is “0”. Determine. For example, when the control device 101 detects a read request for the memory area 104, the control device 101 determines whether all the read information included in the data portion 122 of the read response 120 for the read request is “0”.
  • the control device 101 controls the refresh operation for the memory area 104 based on the determined determination result. Specifically, for example, when the control apparatus 101 determines that all of the write information or the read information is “0”, the control apparatus 101 stops the refresh operation for the memory area 104. On the other hand, when it is determined that the write information or the read information includes “1”, the control device 101 does not stop the refresh operation for the memory area 104.
  • the control device 101 when a write request to the memory area in the memory 103 is detected and the write information written in the memory area is all “0”, the memory area Can be stopped. Further, the control device 101 can detect a read request for the memory area, and can stop the refresh operation for the memory area when all the read information read from the memory area is “0”. As a result, it can be guaranteed that the stored content is “0”, that is, the refresh operation for the memory area that does not need to hold information can be stopped, and the power consumption for the refresh operation of the memory 103 can be suppressed. .
  • FIG. 2 is an example of a control method according to the second embodiment. Hereinafter, an example of control processing of the control device 101 according to the second embodiment will be described.
  • the control device 101 detects a clear command for a predetermined memory area in the memory 103.
  • the clear instruction is an instruction for erasing information stored in the memory area.
  • the control device 101 detects a clear command for the memory area by receiving a clear command for the memory area from the CPU 102.
  • a clear command 130 for the memory area 104 in the memory 103 is detected. In this case, the information stored in the memory area 104 is cleared.
  • control device 101 When the control device 101 detects a clear command for the memory area, it stops the refresh operation for the memory area. That is, if there is a clear command for the memory area, the stored contents of the memory area are cleared, and the control device 101 stops the refresh operation for the memory area. In the example of FIG. 2, when the control device 101 detects a clear command 130 for the memory area 104, the control apparatus 101 stops the refresh operation for the memory area 104.
  • the refresh operation for the memory area can be stopped.
  • the stored content is “0”, that is, the refresh operation for the memory area that does not need to hold information can be stopped, and the power consumption for the refresh operation of the memory 103 can be suppressed.
  • FIG. 3 is an explanatory diagram showing a system configuration example of the system 300.
  • a system 300 includes a CPU 301, an I / F (Interface) 302, an input / output device 303, a ROM (Read-Only Memory) 304, and a DRAM 305. Each component is connected by a bus 310.
  • the CPU 301 governs overall control of the system 300.
  • the I / F 302 is connected to a network through a communication line, and is connected to another computer via the network. Examples of the network include a LAN (Local Area Network), a WAN (Wide Area Network), and the Internet.
  • the I / F 302 controls a network and an internal interface, and controls input / output of data from other computers.
  • the input / output device 303 inputs and outputs information.
  • Examples of the input / output device 303 include a display device that displays data such as documents, images, and function information, and a keyboard for inputting characters, numbers, and various instructions.
  • the ROM 304 is a storage device that stores various programs, for example.
  • the DRAM 305 is a storage device used as a main memory, for example.
  • the DRAM 305 has a control device 101.
  • the control device 101 is a computer that includes an arithmetic device 306 and a storage unit 307 and controls reading / writing of information with respect to the DRAM 305.
  • the arithmetic device 306 controls the control device 101.
  • the storage unit 307 includes a ROM and a register. Further, the control device 101 controls a refresh operation for the DRAM 305.
  • the control device 101 is, for example, a memory controller.
  • system 300 may include an external storage device such as a magnetic disk, a magnetic table, and an optical disk in addition to the above-described components.
  • an external storage device such as a magnetic disk, a magnetic table, and an optical disk in addition to the above-described components.
  • the clear flag table 400 is realized by, for example, the storage unit 307 included in the control device 101 illustrated in FIG.
  • FIG. 4 is an explanatory diagram showing an example of the contents stored in the clear flag table 400.
  • the clear flag table 400 has fields of area ID, address, size, and clear flag. By setting information in each field, clear flag information 400-1 to 400-n is stored as records.
  • the area ID is an identifier for identifying the memory area of the DRAM 305.
  • the memory area is a storage unit to be controlled by the refresh operation, and is managed in units of pages such as 1 [KB], 4 [KB], and 16 [KB], for example.
  • the address is the start address of the memory area.
  • the size is the storage capacity of the memory area. The size is specified by a power of 2, for example.
  • the unit of size is, for example, [byte].
  • the clear flag is a flag indicating whether or not the stored contents of the memory area have been cleared. “Cleared” indicates, for example, a state in which all stored contents of the memory area are “0”. Here, when the clear flag is “Clr”, it indicates that the memory area has been cleared, and when the clear flag is “No-clr”, it indicates that the memory area is not cleared. In the initial state, the memory area clear flag is “No-clr”.
  • a packet 500 includes a header part 510 and a data part 520.
  • a packet 600 includes a header part 610 and a data part 620.
  • each header portion 510, 610 includes identification information (“Requester ID” in the figure) for identifying the request source of the access request.
  • each of the header parts 510 and 610 includes an access destination address (“Address” in the figure).
  • Each data portion 520, 620 includes write information 521, 621.
  • the write information 521 is all “0” information.
  • the write information 621 is all “1” information.
  • the memory cell array of the DRAM 305 will be described.
  • the memory cell array has memory cells arranged in a two-dimensional lattice.
  • FIG. 7 is an explanatory diagram showing an example of a memory cell array of the DRAM 305.
  • a memory cell array 700 of the DRAM 305 is shown.
  • Memory cell array 700 includes a plurality of memory cells arranged in a predetermined row and a predetermined column.
  • the DRAM 305 is provided with a read / write circuit for each memory cell.
  • Each memory cell is connected to a row address designation signal line and a column address designation signal line, and the read / write circuit detects a signal input to the row and column address designation signal lines to thereby select a memory cell to be controlled. Can be identified.
  • FIG. 8 is a block diagram illustrating a functional configuration example of the control apparatus 101.
  • the control device 101 includes a detection unit 801, a determination unit 802, an update unit 803, a clear unit 804, and a control unit 805.
  • Each functional unit may be realized by hardware, for example.
  • each functional unit includes AND that is a logical product circuit, INVERTER that is a negative logical circuit, OR that is a logical sum circuit, NOR that is a logical sum negation circuit, and FF (Flip Flop that is a latch circuit). ) Or the like.
  • each functional unit may be defined by a function such as Verilog-HDL (Hardware Description Language) and the like, and the description may be logically synthesized and realized by an FPGA (Field Programmable Gate Array).
  • Each functional unit may be realized by causing the arithmetic device 306 to execute a program that realizes the function of each functional unit, for example.
  • the program is stored in the storage unit 307, for example.
  • the detection unit 801 has a function of detecting an access request for a predetermined memory area in the DRAM 305. Specifically, for example, the detection unit 801 detects a write request or a read request for a predetermined memory area by receiving a write request or a read request for the predetermined memory area from the CPU 301.
  • access area AR a predetermined memory area serving as an access destination corresponding to an access request
  • write request W the write request for the access area AR
  • read response R the read response corresponding to the read request for the access area AR
  • the detection unit 801 has a function of detecting a clear command for clearing information stored in a predetermined memory area in the DRAM 305. For example, the detection unit 801 detects a clear command for a predetermined memory area by receiving a clear command for the predetermined memory area from the CPU 301.
  • a predetermined memory area that is a clear destination corresponding to the clear command may be referred to as a “clear target area CR”.
  • a clear command for the clear target area CR may be referred to as “clear command C”.
  • the determination unit 802 has a function of determining whether or not all the write information written in the access area AR in response to the detected access request is “0”. Specifically, for example, the determination unit 802 determines whether the write information included in the data portion of the packet representing the detected write request W is all “0”.
  • the determination unit 802 determines that all the write information 521 included in the data unit 520 is “0”. In the example of the packet 600 illustrated in FIG. 6, the determination unit 802 determines that “1” is included in the write information 621 included in the data unit 620.
  • the determination unit 802 has a function of determining whether or not all read information read from the access area AR in response to the detected access request is “0”. Specifically, for example, the determination unit 802 determines whether or not all the read information included in the data portion of the packet representing the read response R according to the detected read request is “0”. Note that an operation example of the determination unit 802 will be described later with reference to FIG.
  • the update unit 803 has a function of updating the clear flag of the memory area Ri. Specifically, for example, when the update unit 803 determines that all pieces of write information written in the access area AR are “0”, the update unit 803 refers to the clear flag table 400 (see FIG. 4), The memory area Ri included in the access area AR is specified from R1 to Rn. Then, the update unit 803 changes the clear flag of the specified memory area Ri to “Clr”.
  • the update unit 803 refers to the clear flag table 400 and selects the access area AR from the memory areas R1 to Rn. The memory area Ri included in the is specified. Then, the update unit 803 changes the clear flag of the specified memory area Ri to “Clr”.
  • the update unit 803 may change the clear flag of each memory area included in the access area AR to “Clr”.
  • the update unit 803 refers to the clear flag table 400 and selects the memory area Ri included in the clear target area CR from the memory areas R1 to Rn. Is identified. Then, the update unit 803 changes the clear flag of the specified memory area Ri to “Clr”.
  • the update unit 803 may change the clear flag of each memory area included in the clear target area CR to “Clr”. .
  • the clear unit 804 has a function of clearing the stored contents of the clear target area CR when the clear command C for the clear target area CR is detected. Specifically, for example, the clear unit 804 clears the stored contents of the clear target region CR by releasing the charge of each memory cell included in the clear target region CR.
  • the clear unit 804 may clear the stored contents of the clear target area CR by overwriting meaningless information on the clear target area CR.
  • An example of the operation of the system 300 related to the clear process for clearing the stored contents of the clear target area CR will be described later with reference to FIG.
  • the control unit 805 has a function of controlling the refresh operation for the memory area Ri based on the determined determination result. Specifically, for example, when it is determined that all the write information written in the access area AR is “0”, the control unit 805 stops the refresh operation for the access area AR.
  • the control unit 805 stops the refresh operation for the access area AR. For example, when the clear command C for the clear target region CR is detected, the control unit 805 stops the refresh operation for the clear target region CR.
  • control unit 805 refers to the clear flag table 400 and controls a refresh operation periodically performed on each memory cell of the DRAM 305.
  • the control unit 805 refers to the clear flag table 400, and when the clear flag of the memory region Ri selected from the memory regions R1 to Rn is “Clr”, the control unit 805 periodically updates each memory cell in the memory region Ri. The refresh operation performed automatically is stopped.
  • the control unit 805 controls, for example, the read / write circuit of the DRAM 305 to refresh each memory cell in the memory area Ri.
  • the update unit 803 determines that “1” is included in the write information written to the access area AR, the update unit 803 refers to the clear flag table 400 and selects the access area AR from the memory areas R1 to Rn. A memory area Ri including at least one of the areas is specified. Then, the update unit 803 changes the clear flag of the specified memory area Ri to “No-clr”.
  • the update unit 803 sets the clear flag of each memory area including at least one of the access areas AR to “No- change to “clr”.
  • control unit 805 restarts the refresh operation for the access area AR.
  • the control unit 805 refers to the clear flag table 400, and when the clear flag of the memory region Ri selected from the memory regions R1 to Rn is “No-clr”, the control unit 805 stores the information in the memory region Ri. A refresh operation is performed on each memory cell.
  • FIG. 9 is an explanatory diagram illustrating an operation example of the determination unit 802.
  • the determination unit 802 stores all the write information included in the data part of the write request W ( ⁇ body> in FIG. 9). It is checked whether it is “0”.
  • write information included in the data portion of the write request W is input to the cell 901, and when the write information is all “0”, a signal “true” is output from the cell 901. .
  • the “true” signal indicates that the write information is all “0”.
  • the determination unit 802 can be realized by applying, for example, an existing ECC (Error Check and Correct) or a parity check mechanism.
  • FIG. 10 is an explanatory diagram showing an operation example related to the clear processing of the system 300.
  • the CPU 301 issues a clear command C for the clear target area CR to the control device 101.
  • the clear instruction C includes an address “ ⁇ addr>” that specifies the clear target area CR and a size “ ⁇ size>” of the clear target area CR.
  • the CPU 301 transmits a memory clear request including the clear command C to the control device 101 via the bus 310.
  • the control device 101 clears the stored contents of the clear target area CR specified from the clear command C. Specifically, for example, a plurality of address signal lines for rows and columns are simultaneously specified by the clear command C, and a clear target region CR including a plurality of rows and columns is specified. Then, the clear unit 804 clears the stored contents of the clear target region CR by releasing the charge of each memory cell included in the clear target region CR.
  • control device 101 When the clear process for clearing the stored contents of the clear target area CR is completed, the control device 101 generates a clear completion notice and transmits the clear completion notice to the CPU 301 via the bus 310.
  • the CPU 301 Upon receiving the clear completion notification, the CPU 301 ends the clear command C. In this way, when the clear process is completed on the control device 101 side, a clear completion notification is sent to the CPU 301 as a bus transaction, the CPU 301 ends the clear command C, and the block of the clear command C is released.
  • the clear target area CR can be cleared at a higher speed than in the case where the CPU 301 or the DMA (Direct Memory Access) performs “0” continuous write process.
  • DMA Direct Memory Access
  • FIG. 11 is a flowchart (part 1) illustrating an example of the update processing procedure of the control apparatus 101.
  • the control device 101 extracts the address and size of the access area AR from the access request (step S1101).
  • control device 101 scans the data part of the read response R corresponding to the write request W or the read request which is an access request (step S1102). Then, control device 101 determines whether or not all the write information or read information included in the data portion is “0” (step S1103).
  • step S1103 when all are “0” (step S1103: Yes), the control apparatus 101 refers to the clear flag table 400, and the memory area Ri included in the access area AR exists in the memory areas R1 to Rn. Whether or not (step S1104).
  • the access area AR is specified from the address and size extracted in step S1101.
  • step S1104 when the memory area Ri included in the access area AR exists (step S1104: Yes), the control device 101 sets the clear flag of the memory area Ri included in the access area AR in the clear flag table 400 to “Clr”. (Step S1105), and a series of processing according to this flowchart is terminated. On the other hand, when the memory area Ri included in the access area AR does not exist (step S1104: No), the control device 101 ends the series of processes according to this flowchart.
  • step S1103 when “1” is included in the write information or the read information (step S1103: No), the control device 101 determines whether the access request is the write request W (step S1106).
  • step S1106 when the access request is a read request (step S1106: No), the control device 101 ends a series of processes according to the flowchart.
  • the control device 101 refers to the clear flag table 400 and selects at least one of the access areas AR from the memory areas R1 to Rn.
  • the memory area Ri to be included is specified (step S1107).
  • control device 101 changes the clear flag of the specified memory area Ri in the clear flag table 400 to “No-clr” (step S1108), and ends a series of processes according to this flowchart.
  • the memory area Ri included in the access area AR is stored.
  • the clear flag can be changed to “Clr”. Further, when “1” is included in the write information written to the access area AR, the clear flag of the memory area Ri including at least one area of the access area AR can be changed to “No-clr”.
  • FIG. 12 is a flowchart (part 2) illustrating an example of the update processing procedure of the control apparatus 101.
  • the control apparatus 101 extracts the address and size of the access area AR from the write request W for the access area AR (step S1201). ).
  • control device 101 scans the data part of the write request W (step S1202). Then, the control device 101 determines whether or not all the write information included in the data part is “0” (step S1203).
  • step S1203 when all are “0” (step S1203: Yes), the control apparatus 101 refers to the clear flag table 400, and the memory area Ri included in the access area AR exists in the memory areas R1 to Rn. Whether or not (step S1204).
  • step S1204: Yes If the memory area Ri included in the access area AR exists (step S1204: Yes), the control device 101 sets the clear flag of the memory area Ri included in the access area AR in the clear flag table 400 to “Clr”. (Step S1205), and a series of processes according to this flowchart is terminated. On the other hand, when the memory area Ri included in the access area AR does not exist (step S1204: No), the control device 101 ends the series of processes according to this flowchart.
  • step S1203 If “1” is included in the write information in step S1203 (step S1203: No), the control device 101 refers to the clear flag table 400 and selects the access area AR from the memory areas R1 to Rn. A memory area Ri including at least one of the areas is specified (step S1206).
  • control device 101 changes the clear flag of the specified memory area Ri in the clear flag table 400 to “No-clr” (step S1207), and ends a series of processing according to this flowchart.
  • the clear flag of the memory area Ri included in the access area AR can be changed to “Clr”. Further, when “1” is included in the write information written to the access area AR, the clear flag of the memory area Ri including at least one area of the access area AR can be changed to “No-clr”.
  • FIG. 13 is a flowchart (part 3) illustrating an example of the update processing procedure of the control apparatus 101.
  • the control device 101 extracts the address and size of the clear target region CR from the clear command C for the clear target region CR (step S1301).
  • control device 101 refers to the clear flag table 400 to determine whether or not the memory area Ri included in the clear target area CR exists in the memory areas R1 to Rn (step S1302).
  • the clear target area CR is specified from the address and size extracted in step S1301.
  • step S1302 when the memory area Ri included in the clear target area CR exists (step S1302: Yes), the control device 101 sets the clear flag of the memory area Ri included in the clear target area CR in the clear flag table 400 to “ It changes to “Clr” (step S1303), and a series of processing according to this flowchart ends.
  • step S1302: No when the memory area Ri included in the clear target area CR does not exist (step S1302: No), the control device 101 ends the series of processes according to this flowchart.
  • the clear flag of the memory area Ri included in the clear target area CR can be changed to “Clr”.
  • the update process of the control device 101 illustrated in FIG. 13 is executed in parallel with, for example, the update process of the control device 101 illustrated in FIG. 11 or the update process of the control device 101 illustrated in FIG.
  • This control process is periodically executed, for example, every preset period.
  • the period is set such that each memory cell is refreshed at a period of, for example, several ⁇ s or several tens of ⁇ s.
  • FIG. 14 is a flowchart illustrating an example of a control processing procedure of the control device 101.
  • control device 101 refers to the clear flag table 400 and determines whether or not the clear flag of the memory area Ri is “Clr” (step S1402).
  • the control apparatus 101 proceeds to step S1405.
  • step S1402 when the clear flag is “No-clr” (step S1402: No), the control device 101 refers to the clear flag table 400 and identifies the address range of the memory area Ri (step S1403). Then, the control device 101 controls the read / write circuit of the DRAM 305 to refresh the memory area Ri in the specified address range (step S1404).
  • control device 101 increments “i” in the memory area Ri (step S1405), and determines whether “i” is greater than “n” (step S1406).
  • step S1406: No the control apparatus 101 returns to step S1402.
  • step S1406 Yes
  • the control device 101 ends the series of processes according to this flowchart. Thereby, the refresh operation of the memory region Ri in which the clear flag is “Clr” among the memory regions R1 to Rn can be stopped.
  • the control device 101 when the write request W for the access area AR is detected, it is determined whether or not the write information written to the access area AR is all “0”. Can be determined. Then, according to the control device 101, when all the write information written in the access area AR is “0”, the refresh operation for the memory area Ri included in the access area AR can be stopped.
  • control device 101 when a read request for the access area AR is detected, it is determined whether or not all pieces of read information read from the access area AR are “0”. be able to. Then, according to the control device 101, when all the read information read from the access area AR is “0”, the refresh operation for the memory area Ri included in the access area AR can be stopped.
  • the refresh operation for the memory area Ri included in the clear target area CR can be stopped.
  • the control device 101 it is possible to stop the refresh operation for the memory area Ri in which the stored contents are guaranteed to be “0”, and to suppress the power consumption for the refresh operation of the DRAM 305. . Further, by managing the memory area Ri in units of pages such as 1 [KB], 4 [KB], 16 [KB], the refresh operation for the memory area Ri can be efficiently controlled.
  • control device 101 when “1” is included in the write information written in the access area AR, at least one area of the access area AR from the memory areas R1 to Rn. Can be specified. Then, the control device 101 can change the clear flag of the specified memory area Ri to “No-clr”.
  • control method described in the present embodiment can be realized by executing a prepared program on a computer.
  • the control program is recorded on a computer-readable recording medium and executed by being read from the recording medium by the computer.
  • the control program may be distributed via a network such as the Internet.
  • control apparatus 101 described in the present embodiment includes a special-purpose IC (hereinafter simply referred to as “ASIC”) such as a standard cell or a structured ASIC (Application Specific Integrated Circuit), or a PLD (Programmable Logic) such as an FPGA. It can also be realized by Device). Specifically, for example, the control device 101 can be manufactured by defining the functions of the above-described control device 101 by HDL description, logically synthesizing the HDL description and giving the ASIC or PLD.
  • ASIC Application Specific Integrated Circuit
  • PLD Programmable Logic
  • control device 101 control device 103 memory 305 DRAM 801 detection unit 802 determination unit 803 update unit 804 clear unit 805 control unit

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Abstract

　制御装置（１０１）は、メモリ（１０３）内のメモリ領域（１０４）に対するアクセス要求を検出する。制御装置（１０１）は、検出したアクセス要求に応じてメモリ領域（１０４）に書き込まれる書込情報またはメモリ領域（１０４）から読み出される読出情報が、電荷が放電された場合にメモリ領域（１０４）に記憶される情報と一致するか否かを判定する。制御装置（１０１）は、書込情報または読出情報が、電荷が放電された場合にメモリ領域（１０４）に記憶される情報と一致すると判定した場合、メモリ領域（１０４）に対するリフレッシュ動作を停止させる。

Description

[規則37.2に基づきISAが決定した発明の名称]　選択的にメモリのリフレッシュを行う制御装置
　本発明は、制御装置、制御方法および制御プログラムに関する。
　ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、メモリセルのキャパシタの蓄積電荷の有無により「１」または「０」の情報を記憶する。キャパシタの蓄積電荷は、ｐｎ接合の微小リークなどにより徐々に失われるため、ＤＲＡＭを含むシステムでは、定期的に同じ情報を書き込みし直すリフレッシュ動作が行われる。
　関連する先行技術としては、例えば、予め記憶したメモリアドレスの範囲と対応するメモリブロックの番号を元に、上位装置からの命令で該当するメモリブロックを選択し、そのメモリブロックのリフレッシュ信号をオン／オフするものがある。また、中央処理装置からの命令によりリフレッシュ動作を停止することにより、ＣＰＵのオーバーヘッドを減少させるための技術がある。また、ワード線が活性化され、リフレッシュ指示信号が活性化された場合において、保持回路の出力がライト履歴無しの値を示している場合に、センスアンプの駆動電源として供給されるセンスアンプ駆動信号の活性化を停止するものがある。
特開平１０－１７７７８６号公報 特開平２－０４８７５２号公報 特開２００３－１８７５７７号公報
　しかしながら、従来技術によれば、メモリ領域に記憶された情報を保持するためのリフレッシュ動作により、システムの消費電力の増大化を招くという問題がある。
　一側面では、本発明は、メモリのリフレッシュ動作にかかる消費電力を抑制することを目的とする。
　本発明の一側面によれば、電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出し、検出した前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定した場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御装置、制御方法および制御プログラムが提案される。
　また、本発明の一側面によれば、電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出し、前記クリア命令を検出した場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御装置、制御方法および制御プログラムが提案される。
　本発明の一態様によれば、メモリのリフレッシュ動作にかかる消費電力を抑制することができるという効果を奏する。
図１は、実施の形態１にかかる制御方法の一実施例である。 図２は、実施の形態２にかかる制御方法の一実施例である。 図３は、システム３００のシステム構成例を示す説明図である。 図４は、クリアフラグテーブル４００の記憶内容の一例を示す説明図である。 図５は、アクセス要求を表すパケットの具体例を示す説明図（その１）である。 図６は、アクセス要求を表すパケットの具体例を示す説明図（その２）である。 図７は、ＤＲＡＭ３０５のメモリセルアレイの一例を示す説明図である。 図８は、制御装置１０１の機能的構成例を示すブロック図である。 図９は、判定部８０２の動作例を示す説明図である。 図１０は、システム３００のクリア処理にかかる動作例を示す説明図である。 図１１は、制御装置１０１の更新処理手順の一例を示すフローチャート（その１）である。 図１２は、制御装置１０１の更新処理手順の一例を示すフローチャート（その２）である。 図１３は、制御装置１０１の更新処理手順の一例を示すフローチャート（その３）である。 図１４は、制御装置１０１の制御処理手順の一例を示すフローチャートである。
　以下に添付図面を参照して、この発明にかかる制御装置、制御方法および制御プログラムの実施の形態を詳細に説明する。
（実施の形態１）
　図１は、実施の形態１にかかる制御方法の一実施例である。図１において、システム１００は、制御装置１０１と、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１０２と、メモリ１０３と、を含む。
　制御装置１０１は、メモリ１０３に対する情報のリード／ライトを制御する。また、制御装置１０１は、メモリ１０３のリフレッシュ動作を制御する。ＣＰＵ１０２は、システム１００の全体の制御を司る。
　メモリ１０３は、電荷を充放電することにより情報を記憶する記憶装置である。具体的には、例えば、メモリ１０３は、メモリセルのキャパシタの蓄積電荷の有無により「１」または「０」の情報を記憶する。メモリセルは、１ビットの単位情報を記憶する回路であり、トランジスタとキャパシタとを含む。
　ここで、リフレッシュ動作とは、メモリセルに記憶されている情報と同一の情報をメモリセルに書き込みし直す記憶保持動作である。メモリセルに蓄えられた電荷は、キャパシタに接続されたＮ型拡散層とＰ型基板間の微小リークなどにより徐々に失われていく。このため、メモリ１０３は、定期的にメモリセルに同一の情報を書き込みし直すリフレッシュ動作を行うことにより、メモリセルの記憶内容が失われることを防ぐ。リフレッシュ動作は、例えば、各メモリセルに対して数μｓや数十μｓの周期で行われる。すなわち、システム１００における過剰なリフレッシュ動作は、システム１００の消費電力の増大化を招いてしまう。
　そこで、実施の形態１では、制御装置１０１は、メモリ１０３内の複数のメモリ領域のうち情報を保持する必要がないメモリ領域に対するリフレッシュ動作を停止させることにより、メモリ１０３のリフレッシュ動作にかかる消費電力を抑制する。以下、実施の形態１にかかる制御装置１０１の動作例について説明する。
　（１）制御装置１０１は、メモリ１０３内の所定のメモリ領域に対するアクセス要求を検出する。アクセス要求は、メモリ領域に対する書込要求または読出要求である。具体的には、例えば、制御装置１０１は、メモリ領域に対するアクセス要求をＣＰＵ１０２から受け付けることにより、メモリ領域に対するアクセス要求を検出する。
　図１の例では、メモリ１０３内のメモリ領域１０４に対するアクセス要求が検出されている。また、メモリ領域１０４に対するアクセス要求の一例として、メモリ領域１０４に対する書込要求１１０が表示されている。
　（２）制御装置１０１は、検出したアクセス要求に応じてメモリ領域に書き込まれる書込情報またはメモリ領域から読み出される読出情報が、電荷が放電された場合にメモリ領域に記憶される情報と一致するか否かを判定する。
　ここで、書込情報は、例えば、メモリ領域１０４に対する書込要求１１０に含まれるヘッダ部１１１とデータ部１１２のうちのデータ部１１２に含まれる書込対象となる情報である。また、読出情報は、例えば、メモリ領域１０４に対する読出要求（不図示）に応じた読出応答１２０に含まれるヘッダ部１２１とデータ部１２２のうちのデータ部１２２に含まれる読出対象となった情報である。
　また、電荷が放電された場合に各メモリセルに記憶される情報は、「１」または「０」のいずれかの情報である。電荷が放電された場合に各メモリセルに記憶される情報を「１」または「０」のいずれの情報にするかは任意に設定可能である。以下の説明では、電荷が放電された場合に各メモリセルに記憶される情報を「０」とする。この場合、電荷が放電された場合にメモリ領域に記憶される情報は、電荷が放電された場合に各メモリセルが記憶する情報の集合、すなわち、「０」の集合である。
　具体的には、例えば、制御装置１０１は、メモリ領域１０４に対する書込要求１１０を検出した場合、書込要求１１０のデータ部１１２に含まれる書込情報が、すべて「０」であるか否かを判定する。また、例えば、制御装置１０１は、メモリ領域１０４に対する読出要求を検出した場合、読出要求に対する読出応答１２０のデータ部１２２に含まれる読出情報が、すべて「０」であるか否かを判定する。
　（３）制御装置１０１は、判定した判定結果に基づいて、メモリ領域１０４に対するリフレッシュ動作を制御する。具体的には、例えば、制御装置１０１は、書込情報または読出情報がすべて「０」であると判定した場合、メモリ領域１０４に対するリフレッシュ動作を停止させる。一方、制御装置１０１は、書込情報または読出情報に「１」が含まれると判定した場合、メモリ領域１０４に対するリフレッシュ動作を停止させない。
　このように、実施の形態１にかかる制御装置１０１によれば、メモリ１０３内のメモリ領域に対する書込要求を検出し、メモリ領域に書き込まれる書込情報がすべて「０」の場合に、メモリ領域に対するリフレッシュ動作を停止させることができる。また、制御装置１０１によれば、メモリ領域に対する読出要求を検出し、メモリ領域から読み出される読出情報がすべて「０」の場合に、メモリ領域に対するリフレッシュ動作を停止させることができる。これにより、記憶内容が「０」であることが保証できる、すなわち、情報を保持する必要がないメモリ領域に対するリフレッシュ動作を停止して、メモリ１０３のリフレッシュ動作にかかる消費電力を抑制することができる。
（実施の形態２）
　つぎに、図２を用いて、実施の形態２にかかる制御方法の一実施例について説明する。実施の形態２では、メモリ１０３内のメモリ領域に対するクリア命令を用いた制御装置１０１の動作例について説明する。なお、実施の形態１で説明した箇所と同一箇所については説明を省略する。
　図２は、実施の形態２にかかる制御方法の一実施例である。以下、実施の形態２にかかる制御装置１０１の制御処理例について説明する。
　（１）制御装置１０１は、メモリ１０３内の所定のメモリ領域に対するクリア命令を検出する。クリア命令とは、メモリ領域に記憶されている情報を消去するための命令である。具体的には、例えば、制御装置１０１は、メモリ領域に対するクリア命令をＣＰＵ１０２から受け付けることにより、メモリ領域に対するクリア命令を検出する。図２の例では、メモリ１０３内のメモリ領域１０４に対するクリア命令１３０が検出されている。この場合、メモリ領域１０４に記憶されている情報はクリアされる。
　（２）制御装置１０１は、メモリ領域に対するクリア命令を検出した場合、メモリ領域に対するリフレッシュ動作を停止させる。すなわち、メモリ領域に対するクリア命令があるとメモリ領域の記憶内容はクリアされるため、制御装置１０１は、メモリ領域に対するリフレッシュ動作を停止させる。図２の例では、制御装置１０１は、メモリ領域１０４に対するクリア命令１３０を検出した場合、メモリ領域１０４に対するリフレッシュ動作を停止させる。
　このように、実施の形態２にかかる制御装置１０１によれば、メモリ１０３内のメモリ領域に対するクリア命令を検出した場合、メモリ領域に対するリフレッシュ動作を停止させることができる。これにより、記憶内容が「０」であることが保証できる、すなわち、情報を保持する必要がないメモリ領域に対するリフレッシュ動作を停止して、メモリ１０３のリフレッシュ動作にかかる消費電力を抑制することができる。
（実施の形態３）
　つぎに、実施の形態３にかかるシステム３００のシステム構成例について説明する。なお、実施の形態１および実施の形態２で説明した箇所と同一箇所については説明を省略する。
　図３は、システム３００のシステム構成例を示す説明図である。図３において、システム３００は、ＣＰＵ３０１と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）３０２と、入出力装置３０３と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ　Ｍｅｍｏｒｙ）３０４と、ＤＲＡＭ３０５と、を有する。また、各構成部は、バス３１０によってそれぞれ接続されている。
　ここで、ＣＰＵ３０１は、システム３００の全体の制御を司る。Ｉ／Ｆ３０２は、通信回線を通じてネットワークに接続され、ネットワークを介して他のコンピュータに接続される。ネットワークは、例えば、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、インターネットなどである。Ｉ／Ｆ３０２は、ネットワークと内部のインターフェースを司り、他のコンピュータからのデータの入出力を制御する。
　入出力装置３０３は、情報の入出力を行う。入出力装置３０３としては、例えば、文書、画像、機能情報などのデータを表示する表示装置や、文字、数字、各種指示などの入力のためのキーボードなどがある。ＲＯＭ３０４は、例えば、各種プログラムを記憶する記憶装置である。
　ＤＲＡＭ３０５は、例えば、メインメモリとして使用される記憶装置である。ＤＲＡＭ３０５は、制御装置１０１を有する。制御装置１０１は、演算装置３０６と記憶部３０７とを有し、ＤＲＡＭ３０５に対する情報のリード／ライトを制御するコンピュータである。演算装置３０６は、制御装置１０１の制御を司る。記憶部３０７は、ＲＯＭやレジスタを含む。また、制御装置１０１は、ＤＲＡＭ３０５に対するリフレッシュ動作を制御する。制御装置１０１は、例えば、メモリコントローラである。
　なお、システム３００は、上述した構成部のほかに、例えば、磁気ディスク、磁気テーブル、光ディスクなどの外部記憶装置を有することにしてもよい。
（クリアフラグテーブル４００の記憶内容）
　つぎに、制御装置１０１が用いるクリアフラグテーブル４００の記憶内容について説明する。クリアフラグテーブル４００は、例えば、図３に示した制御装置１０１が有する記憶部３０７により実現される。
　図４は、クリアフラグテーブル４００の記憶内容の一例を示す説明図である。図４において、クリアフラグテーブル４００は、領域ＩＤ、アドレス、サイズおよびクリアフラグのフィールドを有する。各フィールドに情報を設定することにより、クリアフラグ情報４００－１～４００－ｎをレコードとして記憶している。
　ここで、領域ＩＤは、ＤＲＡＭ３０５のメモリ領域を識別する識別子である。メモリ領域は、リフレッシュ動作の制御対象となる記憶単位であり、例えば、１［ＫＢ］、４［ＫＢ］、１６［ＫＢ］などのページ単位で管理される。アドレスは、メモリ領域の開始アドレスである。サイズは、メモリ領域の記憶容量である。サイズは、例えば、２の冪乗で指定される。サイズの単位は、例えば、［ｂｙｔｅ］である。
　クリアフラグは、メモリ領域の記憶内容がクリア済みか否かを示すフラグである。クリア済みとは、例えば、メモリ領域の記憶内容がすべて「０」である状態を表す。ここでは、クリアフラグが「Ｃｌｒ」の場合にメモリ領域がクリア済みであることを示し、クリアフラグが「Ｎｏ－ｃｌｒ」の場合にメモリ領域が未クリアであることを示す。また、初期状態では、メモリ領域のクリアフラグは「Ｎｏ－ｃｌｒ」である。
　クリアフラグ情報４００－１を例に挙げると、メモリ領域Ｒ１のアドレス「０ｘ００００００００００００００００」、サイズ「４Ｋ（キロ）」およびクリアフラグ「Ｎｏ－ｃｌｒ」が示されている。
　以下の説明では、ＤＲＡＭ３０５内の複数のメモリ領域を「メモリ領域Ｒ１～Ｒｎ」と表記し、メモリ領域Ｒ１～Ｒｎのうちの任意のメモリ領域を「メモリ領域Ｒｉ」と表記する場合がある（ｉ＝１，２，…，ｎ）。
（アクセス要求の具体例）
　つぎに、ＤＲＡＭ３０５内の所定のメモリ領域に対するアクセス要求を表すパケットの具体例について説明する。ここでは、アクセス要求の一例として、メモリ領域に対する書込要求を例に挙げて説明する。
　図５および図６は、アクセス要求を表すパケットの具体例を示す説明図である。図５において、パケット５００は、ヘッダ部５１０とデータ部５２０とを含む。図６において、パケット６００は、ヘッダ部６１０とデータ部６２０とを含む。
　ここで、各ヘッダ部５１０，６１０には、例えば、各データ部５２０，６２０に含まれる書込情報５２１，６２１のサイズ（図中、「Ｌｅｎｇｔｈ」）が含まれている。また、各ヘッダ部５１０，６１０には、アクセス要求の要求元を識別する識別情報（図中、「Ｒｅｑｕｅｓｔｅｒ　ＩＤ」）が含まれている。
　また、各ヘッダ部５１０，６１０には、アクセス先のアドレス（図中、「Ａｄｄｒｅｓｓ」）が含まれている。各データ部５２０，６２０には、書込情報５２１，６２１が含まれている。図５の例では、書込情報５２１は、すべて「０」の情報である。また、図６の例では、書込情報６２１は、すべて「１」の情報である。
（ＤＲＡＭ３０５のメモリセルアレイ）
　ここで、ＤＲＡＭ３０５のメモリセルアレイについて説明する。メモリセルアレイは、例えば、メモリセルを２次元の格子状に並べたものである。
　図７は、ＤＲＡＭ３０５のメモリセルアレイの一例を示す説明図である。図７において、ＤＲＡＭ３０５のメモリセルアレイ７００が示されている。メモリセルアレイ７００は、所定行および所定列に配列された複数のメモリセルを含む。
　ここで、ＤＲＡＭ３０５には、各メモリセルに対する読み書き回路が設けられている。また、各メモリセルには行アドレス指定信号線および列アドレス指定信号線が接続されており、読み書き回路は、行および列アドレス指定信号線に対する信号入力を検知することにより、制御対象のメモリセルを特定することができる。
（制御装置１０１の機能的構成例）
　つぎに、制御装置１０１の機能的構成例について説明する。図８は、制御装置１０１の機能的構成例を示すブロック図である。図８において、制御装置１０１は、検出部８０１と、判定部８０２と、更新部８０３と、クリア部８０４と、制御部８０５と、を含む。各機能部は、例えば、ハードウェアにより実現されてもよい。具体的には、例えば、各機能部は、論理積回路であるＡＮＤ、否定論理回路であるＩＮＶＥＲＴＥＲ、論理和回路であるＯＲ、論理和否定回路であるＮＯＲや、ラッチ回路であるＦＦ（Ｆｌｉｐ　Ｆｌｏｐ）などの素子によって形成されてもよい。また、各機能部は、例えば、Ｖｅｒｉｌｏｇ－ＨＤＬ（Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）などの記述によって機能定義し、その記述を論理合成してＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）によって実現してもよい。また、各機能部は、例えば、各機能部の機能を実現するプログラムを演算装置３０６に実行させることにより実現されてもよい。当該プログラムは、例えば、記憶部３０７に記憶されている。
　検出部８０１は、ＤＲＡＭ３０５内の所定のメモリ領域に対するアクセス要求を検出する機能を有する。具体的には、例えば、検出部８０１は、所定のメモリ領域に対する書込要求または読出要求をＣＰＵ３０１から受け付けることにより、所定のメモリ領域に対する書込要求または読出要求を検出する。
　以下の説明では、アクセス要求に対応するアクセス先となる所定のメモリ領域を「アクセス領域ＡＲ」と表記する場合がある。また、アクセス領域ＡＲに対する書込要求を「書込要求Ｗ」と表記する場合がある。また、アクセス領域ＡＲに対する読出要求に応じた読出応答を「読出応答Ｒ」と表記する場合がある。
　また、検出部８０１は、ＤＲＡＭ３０５内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出する機能を有する。また、例えば、検出部８０１は、所定のメモリ領域に対するクリア命令をＣＰＵ３０１から受け付けることにより、所定のメモリ領域に対するクリア命令を検出する。
　以下の説明では、クリア命令に対応するクリア先となる所定のメモリ領域を「クリア対象領域ＣＲ」と表記する場合がある。また、クリア対象領域ＣＲに対するクリア命令を「クリア命令Ｃ」と表記する場合がある。
　判定部８０２は、検出されたアクセス要求に応じてアクセス領域ＡＲに書き込まれる書込情報が、すべて「０」であるか否かを判定する機能を有する。具体的には、例えば、判定部８０２は、検出された書込要求Ｗを表すパケットのデータ部に含まれる書込情報が、すべて「０」であるか否かを判定する。
　図５に示したパケット５００の例では、判定部８０２は、データ部５２０に含まれる書込情報５２１がすべて「０」であると判定する。また、図６に示したパケット６００の例では、判定部８０２は、データ部６２０に含まれる書込情報６２１に「１」が含まれると判定する。
　また、判定部８０２は、検出されたアクセス要求に応じてアクセス領域ＡＲから読み出される読出情報が、すべて「０」であるか否かを判定する機能を有する。具体的には、例えば、判定部８０２は、検出された読出要求に応じた読出応答Ｒを表すパケットのデータ部に含まれる読出情報が、すべて「０」であるか否かを判定する。なお、判定部８０２の動作例については、図９を用いて後述する。
　更新部８０３は、メモリ領域Ｒｉのクリアフラグを更新する機能を有する。具体的には、例えば、更新部８０３は、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」であると判定された場合、クリアフラグテーブル４００（図４参照）を参照して、メモリ領域Ｒ１～Ｒｎの中からアクセス領域ＡＲに含まれるメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更する。
　また、更新部８０３は、例えば、アクセス領域ＡＲから読み出される読出情報がすべて「０」であると判定された場合、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中からアクセス領域ＡＲに含まれるメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更する。
　なお、アクセス領域ＡＲに含まれるメモリ領域が複数存在する場合には、更新部８０３は、アクセス領域ＡＲに含まれる各々のメモリ領域のクリアフラグを「Ｃｌｒ」に変更することにしてもよい。
　また、更新部８０３は、例えば、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中からクリア対象領域ＣＲに含まれるメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更する。
　なお、クリア対象領域ＣＲに含まれるメモリ領域が複数存在する場合には、更新部８０３は、クリア対象領域ＣＲに含まれる各々のメモリ領域のクリアフラグを「Ｃｌｒ」に変更することにしてもよい。
　クリア部８０４は、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合、クリア対象領域ＣＲの記憶内容をクリアする機能を有する。具体的には、例えば、クリア部８０４は、クリア対象領域ＣＲに含まれる各メモリセルの電荷を開放することにより、クリア対象領域ＣＲの記憶内容をクリアする。
　また、クリア部８０４は、クリア対象領域ＣＲに対して無意味な情報を上書きすることにより、クリア対象領域ＣＲの記憶内容をクリアすることにしてもよい。なお、クリア対象領域ＣＲの記憶内容をクリアするクリア処理にかかるシステム３００の動作例については、図１０を用いて後述する。
　制御部８０５は、判定された判定結果に基づいて、メモリ領域Ｒｉに対するリフレッシュ動作を制御する機能を有する。具体的には、例えば、制御部８０５は、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」であると判定された場合、アクセス領域ＡＲに対するリフレッシュ動作を停止させる。
　また、制御部８０５は、例えば、アクセス領域ＡＲから読み出される読出情報がすべて「０」であると判定された場合、アクセス領域ＡＲに対するリフレッシュ動作を停止させる。また、制御部８０５は、例えば、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合、クリア対象領域ＣＲに対するリフレッシュ動作を停止させる。
　より具体的には、例えば、制御部８０５は、クリアフラグテーブル４００を参照して、ＤＲＡＭ３０５の各メモリセルに対して定期的に行われるリフレッシュ動作を制御する。例えば、制御部８０５は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎから選ばれたメモリ領域Ｒｉのクリアフラグが「Ｃｌｒ」の場合、メモリ領域Ｒｉ内の各メモリセルに対して定期的に行われるリフレッシュ動作を停止させる。一方、メモリ領域Ｒｉのクリアフラグが「Ｎｏ－ｃｌｒ」の場合、制御部８０５は、例えば、ＤＲＡＭ３０５の読み書き回路を制御して、メモリ領域Ｒｉ内の各メモリセルに対するリフレッシュを行う。
　また、更新部８０３は、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれると判定された場合、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ－ｃｌｒ」に変更する。
　これにより、アクセス領域ＡＲのいずれかのメモリセルに「１」が記憶される場合に、当該メモリセルを含むメモリ領域Ｒｉ、例えば、リフレッシュ動作が停止中のメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」から「Ｎｏ－ｃｌｒ」に変更することができる。なお、アクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域が複数存在する場合には、更新部８０３は、アクセス領域ＡＲの少なくともいずれかの領域を含む各々のメモリ領域のクリアフラグを「Ｎｏ－ｃｌｒ」に変更する。
　また、制御部８０５は、リフレッシュ動作を停止中のアクセス領域ＡＲに書き込まれる書込情報に「１」が含まれると判定された場合、アクセス領域ＡＲに対するリフレッシュ動作を再開させる。具体的には、例えば、制御部８０５は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎから選ばれたメモリ領域Ｒｉのクリアフラグが「Ｎｏ－ｃｌｒ」の場合、メモリ領域Ｒｉ内の各メモリセルに対するリフレッシュ動作を行う。
　これにより、リフレッシュ動作を停止中のメモリ領域Ｒｉのいずれかのメモリセルに「１」が書き込まれる場合に、メモリ領域Ｒｉに対する定期的なリフレッシュ動作を再開させることができる。
（判定部８０２の動作例）
　つぎに、上述した判定部８０２の動作例について説明する。ここでは、アクセス領域ＡＲに対する書込要求Ｗが検出された場合を例に挙げて、判定部８０２の動作例について説明する。
　図９は、判定部８０２の動作例を示す説明図である。図９において、判定部８０２は、ＣＰＵ３０１からのアクセス領域ＡＲに対する書込要求Ｗが入力されると、書込要求Ｗのデータ部（図９中、＜ｂｏｄｙ＞）に含まれる書込情報がすべて「０」であるか否かをチェックする。
　具体的には、例えば、書込要求Ｗのデータ部に含まれる書込情報がセル９０１に入力され、書込情報がすべて「０」の場合にセル９０１から「ｔｒｕｅ」の信号が出力される。「ｔｒｕｅ」の信号は、書込情報がすべて「０」であることを示している。
　なお、図示は省略するが、読出応答Ｒの場合も同様に、読出応答Ｒのデータ部に含まれる読出情報がセル９０１に入力され、読出情報がすべて「０」の場合にセル９０１から「ｔｒｕｅ」の信号が出力される。判定部８０２は、例えば、既存のＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）やパリティチェックの機構を応用して実現することができる。
（システム３００のクリア処理にかかる動作例）
　つぎに、クリア対象領域ＣＲの記憶内容をクリアするクリア処理にかかるシステム３００の動作例について説明する。図１０は、システム３００のクリア処理にかかる動作例を示す説明図である。
　（１）ＣＰＵ３０１は、クリア対象領域ＣＲに対するクリア命令Ｃを制御装置１０１に発行する。クリア命令Ｃは、クリア対象領域ＣＲを指定するアドレス“＜ａｄｄｒ＞”と、クリア対象領域ＣＲのサイズ“＜ｓｉｚｅ＞”とを含む。クリア命令ＣがＣＰＵ３０１によって実行されると、メモリクリアのバストランザクションが発生する。
　（２）ＣＰＵ３０１は、バス３１０を介して、クリア命令Ｃを含むメモリクリア要求を制御装置１０１に送信する。
　（３）制御装置１０１は、クリア命令Ｃから特定されるクリア対象領域ＣＲの記憶内容をクリアする。具体的には、例えば、クリア命令Ｃによって行および列に対する複数のアドレス信号線が同時に指定され、複数の行および複数の列からなるクリア対象領域ＣＲが指定される。そして、クリア部８０４が、クリア対象領域ＣＲに含まれる各メモリセルの電荷を開放することにより、クリア対象領域ＣＲの記憶内容をクリアする。
　（４）制御装置１０１は、クリア対象領域ＣＲの記憶内容をクリアするクリア処理が終了すると、クリア完了通知を生成し、バス３１０を介してクリア完了通知をＣＰＵ３０１に送信する。
　（５）ＣＰＵ３０１は、クリア完了通知を受信すると、クリア命令Ｃを終了する。このように、制御装置１０１側でクリア処理が終了すると、クリア完了通知がバストランザクションとしてＣＰＵ３０１に届き、ＣＰＵ３０１がクリア命令Ｃを終了して、クリア命令Ｃのブロックが解除される。
　以上説明したクリア処理によれば、ＣＰＵ３０１やＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）によって「０」の連続書き込み処理を実行する場合に比べて、高速にクリア対象領域ＣＲのクリアを実現することができる。なお、クリア処理についての詳細な説明は、例えば、特開２００９－２８９１１７号公報を参照することができる。
（制御装置１０１の更新処理手順）
　つぎに、クリアフラグテーブル４００のメモリ領域Ｒｉのクリアフラグを更新する制御装置１０１の更新処理手順について説明する。ここでは、まず、アクセス領域ＡＲに対するアクセス要求が検出された場合の更新処理手順について説明する。
　図１１は、制御装置１０１の更新処理手順の一例を示すフローチャート（その１）である。図１１のフローチャートにおいて、まず、制御装置１０１は、アクセス領域ＡＲに対するアクセス要求を検出した場合、アクセス要求の中からアクセス領域ＡＲのアドレスとサイズを抽出する（ステップＳ１１０１）。
　つぎに、制御装置１０１は、アクセス要求である書込要求Ｗまたは読出要求に応じた読出応答Ｒのデータ部をスキャンする（ステップＳ１１０２）。そして、制御装置１０１は、データ部に含まれる書込情報または読出情報が、すべて「０」であるか否かを判断する（ステップＳ１１０３）。
　ここで、すべて「０」の場合（ステップＳ１１０３：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中にアクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在するか否かを判断する（ステップＳ１１０４）。アクセス領域ＡＲは、ステップＳ１１０１において抽出されたアドレスとサイズから特定される。
　ここで、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在する場合（ステップＳ１１０４：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００内のアクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更して（ステップＳ１１０５）、本フローチャートによる一連の処理を終了する。一方、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在しない場合（ステップＳ１１０４：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
　また、ステップＳ１１０３において、書込情報または読出情報に「１」が含まれる場合（ステップＳ１１０３：Ｎｏ）、制御装置１０１は、アクセス要求が書込要求Ｗか否かを判断する（ステップＳ１１０６）。ここで、アクセス要求が読出要求の場合（ステップＳ１１０６：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
　一方、アクセス要求が書込要求Ｗの場合（ステップＳ１１０６：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定する（ステップＳ１１０７）。
　そして、制御装置１０１は、クリアフラグテーブル４００内の特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ－ｃｌｒ」に変更して（ステップＳ１１０８）、本フローチャートによる一連の処理を終了する。
　これにより、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」である、または、アクセス領域ＡＲから読み出される読出情報がすべて「０」である場合に、アクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更することができる。また、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれる場合、アクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉのクリアフラグを「Ｎｏ－ｃｌｒ」に変更することができる。
　つぎに、アクセス領域ＡＲに対する書込要求Ｗを検出してリフレッシュ動作を制御する場合を例に挙げて、アクセス領域ＡＲに対する書込要求Ｗが検出された場合のクリアフラグテーブル４００の更新処理手順について説明する。
　図１２は、制御装置１０１の更新処理手順の一例を示すフローチャート（その２）である。図１２のフローチャートにおいて、まず、制御装置１０１は、アクセス領域ＡＲに対する書込要求Ｗを検出した場合、アクセス領域ＡＲに対する書込要求Ｗの中からアクセス領域ＡＲのアドレスとサイズを抽出する（ステップＳ１２０１）。
　つぎに、制御装置１０１は、書込要求Ｗのデータ部をスキャンする（ステップＳ１２０２）。そして、制御装置１０１は、データ部に含まれる書込情報が、すべて「０」であるか否かを判断する（ステップＳ１２０３）。
　ここで、すべて「０」の場合（ステップＳ１２０３：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中にアクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在するか否かを判断する（ステップＳ１２０４）。
　ここで、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在する場合（ステップＳ１２０４：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００内のアクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更して（ステップＳ１２０５）、本フローチャートによる一連の処理を終了する。一方、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在しない場合（ステップＳ１２０４：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
　また、ステップＳ１２０３において、書込情報に「１」が含まれる場合（ステップＳ１２０３：Ｎｏ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定する（ステップＳ１２０６）。
　そして、制御装置１０１は、クリアフラグテーブル４００内の特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ－ｃｌｒ」に変更して（ステップＳ１２０７）、本フローチャートによる一連の処理を終了する。
　これにより、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」である場合に、アクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更することができる。また、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれる場合、アクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉのクリアフラグを「Ｎｏ－ｃｌｒ」に変更することができる。
　つぎに、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合の更新処理手順について説明する。
　図１３は、制御装置１０１の更新処理手順の一例を示すフローチャート（その３）である。図１３のフローチャートにおいて、まず、制御装置１０１は、クリア対象領域ＣＲに対するクリア命令Ｃを検出した場合、クリア対象領域ＣＲに対するクリア命令Ｃの中からクリア対象領域ＣＲのアドレスとサイズを抽出する（ステップＳ１３０１）。
　つぎに、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１～Ｒｎの中にクリア対象領域ＣＲに含まれるメモリ領域Ｒｉが存在するか否かを判断する（ステップＳ１３０２）。クリア対象領域ＣＲは、ステップＳ１３０１において抽出されたアドレスとサイズから特定される。
　ここで、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉが存在する場合（ステップＳ１３０２：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００内のクリア対象領域ＣＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更して（ステップＳ１３０３）、本フローチャートによる一連の処理を終了する。一方、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉが存在しない場合（ステップＳ１３０２：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
　これにより、クリア対象領域ＣＲに対するクリア命令Ｃを検出した場合、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更することができる。なお、図１３に示した制御装置１０１の更新処理は、例えば、図１１に示した制御装置１０１の更新処理または図１２に示した制御装置１０１の更新処理と並列に実行される。
　つぎに、メモリ領域Ｒｉに対するリフレッシュ動作を制御する制御装置１０１の制御処理手順について説明する。この制御処理は、例えば、予め設定された期間ごとに定期的に実行される。期間は、例えば、数μｓや数十μｓの周期で各メモリセルがリフレッシュされように設定される。
　図１４は、制御装置１０１の制御処理手順の一例を示すフローチャートである。図１４のフローチャートにおいて、まず、制御装置１０１は、ＤＲＡＭ３０５内のメモリ領域Ｒｉの「ｉ」を「ｉ＝１」とする（ステップＳ１４０１）。
　そして、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒｉのクリアフラグが「Ｃｌｒ」となっているか否かを判断する（ステップＳ１４０２）。ここで、クリアフラグが「Ｃｌｒ」の場合（ステップＳ１４０２：Ｙｅｓ）、制御装置１０１は、ステップＳ１４０５に移行する。
　一方、クリアフラグが「Ｎｏ－ｃｌｒ」の場合（ステップＳ１４０２：Ｎｏ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒｉのアドレス範囲を特定する（ステップＳ１４０３）。そして、制御装置１０１は、ＤＲＡＭ３０５の読み書き回路を制御して、特定したアドレス範囲のメモリ領域Ｒｉのリフレッシュを行う（ステップＳ１４０４）。
　つぎに、制御装置１０１は、メモリ領域Ｒｉの「ｉ」をインクリメントして（ステップＳ１４０５）、「ｉ」が「ｎ」より大きくなったか否かを判断する（ステップＳ１４０６）。ここで、「ｉ」が「ｎ」以下の場合（ステップＳ１４０６：Ｎｏ）、制御装置１０１は、ステップＳ１４０２に戻る。
　一方、「ｉ」が「ｎ」より大きくなった場合（ステップＳ１４０６：Ｙｅｓ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。これにより、メモリ領域Ｒ１～Ｒｎのうち、クリアフラグが「Ｃｌｒ」となっているメモリ領域Ｒｉのリフレッシュ動作を停止させることができる。
　以上説明した実施の形態３にかかる制御装置１０１によれば、アクセス領域ＡＲに対する書込要求Ｗを検出した場合、アクセス領域ＡＲに書き込まれる書込情報が、すべて「０」であるか否かを判定することができる。そして、制御装置１０１によれば、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」である場合、アクセス領域ＡＲに含まれるメモリ領域Ｒｉに対するリフレッシュ動作を停止させることができる。
　また、実施の形態３にかかる制御装置１０１によれば、アクセス領域ＡＲに対する読出要求を検出した場合、アクセス領域ＡＲから読み出された読出情報が、すべて「０」であるか否かを判定することができる。そして、制御装置１０１によれば、アクセス領域ＡＲから読み出された読出情報がすべて「０」である場合、アクセス領域ＡＲに含まれるメモリ領域Ｒｉに対するリフレッシュ動作を停止させることができる。
　また、実施の形態３にかかる制御装置１０１によれば、クリア対象領域ＣＲに対するクリア命令Ｃを検出した場合、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉに対するリフレッシュ動作を停止させることができる。
　これらのことから、制御装置１０１によれば、記憶内容が「０」であることが保証されるメモリ領域Ｒｉに対するリフレッシュ動作を停止して、ＤＲＡＭ３０５のリフレッシュ動作にかかる消費電力を抑制することができる。また、メモリ領域Ｒｉを１［ＫＢ］、４［ＫＢ］、１６［ＫＢ］などのページ単位で管理することにより、メモリ領域Ｒｉに対するリフレッシュ動作を効率的に制御することができる。
　また、実施の形態３にかかる制御装置１０１によれば、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれる場合、メモリ領域Ｒ１～Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定することができる。そして、制御装置１０１によれば、特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ－ｃｌｒ」に変更することができる。
　これにより、記憶内容が「０」であることが保証されなくなったメモリ領域Ｒｉに対するリフレッシュ動作を再開して、メモリ領域Ｒｉの記憶内容を保持することができる。
　なお、本実施の形態で説明した制御方法は、予め用意されたプログラムをコンピュータで実行することにより実現することができる。本制御プログラムは、コンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、本制御プログラムは、インターネット等のネットワークを介して配布してもよい。
　また、本実施の形態で説明した制御装置１０１は、スタンダードセルやストラクチャードＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などの特定用途向けＩＣ（以下、単に「ＡＳＩＣ」と称す。）やＦＰＧＡなどのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）によっても実現することができる。具体的には、例えば、上述した制御装置１０１の各機能部をＨＤＬ記述によって機能定義し、そのＨＤＬ記述を論理合成してＡＳＩＣやＰＬＤに与えることにより、制御装置１０１を製造することができる。
　１０１　制御装置
　１０３　メモリ
　３０５　ＤＲＡＭ
　８０１　検出部
　８０２　判定部
　８０３　更新部
　８０４　クリア部
　８０５　制御部

Claims (8)

  1. 　電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出する検出部と、
    　前記検出部によって検出された前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定する判定部と、
    　前記判定部によって前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定された場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御部と、
    　を有することを特徴とする制御装置。
  2. 　前記検出部は、
    　前記メモリ領域に記憶されている情報をクリアするクリア命令を検出し、
    　前記制御部は、
    　前記検出部によって前記クリア命令が検出された場合、前記メモリ領域に対するリフレッシュ動作を停止させることを特徴とする請求項１に記載の制御装置。
  3. 　前記検出部は、
    　リフレッシュ動作が停止された前記メモリ領域に対する書込要求を検出し、
    　前記判定部は、
    　前記書込要求に応じて前記メモリ領域に書き込まれる書込情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、
    　前記制御部は、
    　前記書込情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致しないと判定された場合、前記メモリ領域に対するリフレッシュ動作を再開させることを特徴とする請求項１または２に記載の制御装置。
  4. 　電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出する検出部と、
    　前記検出部によって前記クリア命令が検出された場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御部と、
    　を有することを特徴とする制御装置。
  5. 　コンピュータが、
    　電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出し、
    　検出した前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、
    　前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
    　処理を実行することを特徴とする制御方法。
  6. 　コンピュータが、
    　電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出し、
    　前記クリア命令を検出した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
    　処理を実行することを特徴とする制御方法。
  7. 　コンピュータに、
    　電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出し、
    　検出した前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、
    　前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
    　処理を実行させることを特徴とする制御プログラム。
  8. 　コンピュータに、
    　電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出し、
    　前記クリア命令を検出した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
    　処理を実行させることを特徴とする制御プログラム。
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