WO2020003518A1 - 表示装置 - Google Patents

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    • G09G2330/025—Reduction of instantaneous peaks of current

Definitions

  • the present invention relates to a display device having a plurality of pixels arranged along a plurality of rows and a plurality of columns.
  • the resolution is further improved, such as FHD (Full High Definition), 4K, and 8K.
  • FHD Full High Definition
  • 4K 4K
  • 8K 8K
  • Patent Literature 1 discloses a liquid crystal display device that drives a liquid crystal element with an alternating current at a higher speed than in the related art, visually reduces interference noise of an adjacent wiring, and displays a high-quality image.
  • the switching element of each pixel has a predetermined gate capacitance.
  • a gate signal line connected to the gate of the switching element of each pixel has a predetermined resistance. Therefore, a CR circuit is formed from the gate capacitance of the switching element and the resistance of the signal line. When the switching element of each pixel is turned on or off, the CR circuit is charged or discharged.
  • the CR circuit for example, when charging the CR circuit, a large current flows only at the moment when the power is turned on and the circuit is rapidly charged, but the charging speed gradually decreases, and the circuit reaches the potential of the power supply. It takes a long time to do. Also when discharging from a CR circuit, it takes a long time for the circuit to reach ground potential.
  • the display device A plurality of pixels arranged along a plurality of rows and a plurality of columns, A plurality of signal lines respectively connected to the plurality of pixels for each row, A drive circuit that generates a plurality of control signals for selectively turning on and off the plurality of pixels for each row and applies the control signals to the signal lines; A power supply circuit that supplies a voltage for generating each of the control signals to the drive circuit; The power supply circuit and at least one inductor connected between the plurality of signal lines.
  • the display device since the display device includes the inductor, the display device can operate at higher speed than the display device according to the related art, and can further reduce loss.
  • FIG. 2 is a block diagram illustrating a configuration of a display device according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration of each pixel in FIG. 1.
  • FIG. 2 is an equivalent circuit diagram illustrating one of the gate signal lines in FIG. 1 and a plurality of pixels connected to the gate signal line.
  • 2 is a graph showing a change in voltage and current of a gate signal line when a gate control signal changes from a low level to a high level in one of the gate signal lines in FIG. 1.
  • 2 is a graph illustrating a change in voltage and current of a gate signal line when a gate control signal changes from a high level to a low level in one of the gate signal lines in FIG. 1.
  • FIG. 2 is a table showing optimum values of the inductance of the inductor of FIG. 1. It is a block diagram showing the composition of the display concerning a 2nd embodiment.
  • 9 is a graph showing changes in voltage and current of a gate signal line when a gate control signal is changed from a low level to a high level in one of the gate signal lines of the display device according to the comparative example.
  • 8 is a graph showing changes in voltage and current of a gate signal line when a gate control signal changes from a low level to a high level in one of the gate signal lines in FIG. 7.
  • FIG. 1 is a block diagram illustrating a configuration of the display device 100 according to the first embodiment.
  • the display device 100 includes a display panel 1, one or more gate drive circuits 2, one or more source drive circuits 3, a timing controller 4, and inductors L1 and L2.
  • the display panel 1 includes a plurality of pixels 11 arranged in a row direction (horizontal direction in FIG. 1) and a column direction (vertical direction in FIG. 1), a plurality of gate signal lines 12 along a plurality of rows, and a plurality of gate signal lines 12. And a plurality of source signal lines 13 along the column.
  • Each pixel 11 is connected to a gate signal line 12 and a source signal line 13, respectively.
  • each pixel 11 is arranged along a plurality of rows and a plurality of columns, each gate signal line 12 is connected to a plurality of pixels 11 for each row, and each source signal line 13 is connected to a plurality of pixels for each column. 11 respectively.
  • the display panel 1 is, for example, a liquid crystal panel.
  • the gate drive circuit 2 generates a plurality of gate control signals for selectively turning on and off the plurality of pixels 11 for each row, and applies the generated signals to each gate signal line 12.
  • a switching element (described later) inside the pixel 11 is turned on, and a capacitor and a display element inside the pixel 11 are connected to the source signal line 13.
  • the source drive circuit 3 supplies a plurality of source control signals indicating the gradation of each pixel of the image along one of the plurality of rows to each pixel 11 via the plurality of source signal lines 13.
  • the timing controller 4 includes a control circuit 21 and a power supply circuit 22.
  • the control circuit 21 controls the gate drive circuit 2 and the source drive circuit 3.
  • the power supply circuit 22 supplies voltages VGH and VGL for generating each gate control signal to the gate drive circuit 2.
  • the voltage VGH is higher than the threshold voltage for turning on each pixel 11, and the voltage VGL is lower than the threshold voltage.
  • the voltage VGH is also referred to as a “first voltage”
  • the voltage VGL is also referred to as a “second voltage”.
  • the inductances L1 and L2 are connected between the power supply circuit 22 and the plurality of gate signal lines 12, particularly, between the power supply circuit 22 and the gate drive circuit 22.
  • the power supply circuit 22 supplies the voltage VGH to the gate drive circuit 22 via the inductor L1, and supplies the voltage VGL to the gate drive circuit 22 via the inductor L2.
  • the inductor L1 is also referred to as a “first inductor”
  • the inductor L2 is also referred to as a “second inductor”.
  • FIG. 2 is a circuit diagram showing a detailed configuration of each pixel 11 in FIG.
  • the pixel 11 includes a switching element 31, a capacitor 32, and a display element 33.
  • the switching element 31 turns on and off according to the gate control signal.
  • the switching element 31 is, for example, a thin film transistor.
  • the capacitor 32 and the display element 33 are connected in parallel with each other, one end of which is connected to the source signal line 13 via the switching element 31, and the other end of which is connected to a terminal of a predetermined common voltage Vcom.
  • the capacitor 32 is a capacitance element charged according to the voltage of the source control signal.
  • the display element 33 has optical characteristics that change according to the voltage across the capacitor 32.
  • the display element 33 is, for example, a liquid crystal.
  • the gate control signal input from the gate drive circuit 2 to the display panel 1 propagates through the gate signal line 12 and is applied to the gate terminal of the switching element 31 of each pixel 11. Further, a source control signal input to the display panel 1 from the source driving circuit 3 propagates through the source signal line 13 and is applied to the drain terminal of the switching element 31 of each pixel 11.
  • the switching element 31 is turned on, and conduction between the drain and source is made.
  • the voltage of the source control signal applied to the drain terminal of the switching element 31 is supplied to the pixel 11 through the source terminal of the switching element 31, and the capacitor 32 is charged (or discharged) according to the voltage of the source control signal. ) Is done.
  • FIG. 3 is an equivalent circuit diagram showing one of the gate signal lines 12 of FIG. 1 and a plurality of pixels 11 connected to the gate signal line 12.
  • the gate drive circuit 2 includes switching elements 41 and 42 for selectively applying one of the voltages VGH and VGL to the gate signal line 12 for each gate signal line 12.
  • Each of the switching elements 41 and 42 operates according to a control signal from the control circuit 21.
  • R1 to RN indicate resistances of one gate signal line 12 itself.
  • C1 to CN indicate the gate capacitance of the switching element 31 of each pixel 11 connected to one gate signal line 12.
  • a CR circuit is formed from the gate capacitance of the switching element 31 of each pixel 11 and the resistance of the gate signal line 12. Due to this CR circuit, the time when the gate control signal transitions from a low level to a high level, or vice versa, becomes longer. Further, due to the CR circuit, when a voltage is applied to the gate capacitance to perform charging, energy consumed by the resistor is lost.
  • the display device 100 according to the embodiment includes the inductors L1 and L2, and thus operates at a higher speed than the display device according to the related art, and further reduces loss, as described below.
  • FIG. 4 is a graph showing changes in the voltage and current of the gate signal line 12 when the gate control signal is changed from a low level to a high level in one of the gate signal lines 12 of FIG.
  • the voltage V1 approaches the potential of the voltage V0. It's been a long time. For example, assuming that the threshold voltage at which the switching element 31 of each pixel 11 is turned on is 32 V, the voltage V0 transitions to a high level and then 1.8 V from when the voltage V1 reaches 32 V (point B). It takes microseconds.
  • the provision of the inductor L1 allows the voltage V1 to approach the potential of the voltage V0 in a shorter time than in the comparative example, after the voltage V0 transitions to the high level. For example, the time from when the voltage V0 transitions to the high level until the voltage V1 reaches 32 V (point A) is reduced to 0.6 microseconds.
  • FIG. 5 is a graph showing changes in the voltage and current of the gate signal line 12 when the gate control signal changes from a high level to a low level in one of the gate signal lines 12 of FIG.
  • the comparative example it takes a long time for voltage V1 to approach the potential of voltage V0 after voltage V0 transitions to low level due to the CR circuit.
  • the provision of the inductor L2 allows the voltage V1 to approach the potential of the voltage V0 in a shorter time than in the comparative example after the voltage V0 transitions to the low level.
  • the display device 100 according to the example can operate at a higher speed than the display device according to the comparative example by including the inductors L1 and L2.
  • the display device 100 according to the embodiment includes the inductors L ⁇ b> 1 and L ⁇ b> 2, thereby significantly reducing the peak current and further reducing the loss caused by the resistance of the gate signal line 12. We can see that we can do it.
  • an LCR circuit is formed from the gate capacitance of the switching element 31 of each pixel 11, the resistance of the gate signal line 12, and the inductors L1 and L2.
  • the inductors L1 and L2 have the following inductances in order to shorten the time for charging and discharging the gate capacitance of the switching element 31 of each pixel 11. all right. It is assumed that the gate drive circuit 2 always applies a high-level gate control signal to only one gate signal line 12, and applies a low-level gate control signal to the other gate signal lines 12.
  • the inductance of the inductors L1 and L2 is determined by the product of the square of the resistance Rsum of one gate signal line 12 and the sum Csum of the gate capacitance of the switching element 31 of each pixel 11 connected to one gate signal line 12. Thus, for example, the order is set to an order of 10 ⁇ 7 to 10 ⁇ 6 times.
  • the inventor of the present application changed the inductances of the inductors L1 and L2 from 0 ⁇ H to three times the optimum value Lopt in FIG. Was confirmed to be the shortest. Therefore, it was found that the above equation including the proportionality constant “1/22830000” is well established under the conditions of various resistances Rsum and various capacitances Csum.
  • the gate drive circuit 2 When the gate drive circuit 2 simultaneously applies a high-level gate control signal to the plurality of gate signal lines 12, the load applied to the gate drive circuit 2 (that is, the gate capacitance and the gate signal of the switching element 31 of each pixel 11) The resistance of line 12) increases. Even in this case, the optimum value Lopt of the inductance of the inductors L1 and L2 can be appropriately determined according to the size of the load applied to the gate drive circuit 2.
  • FIG. 7 is a block diagram illustrating a configuration of a display device 100A according to the second embodiment.
  • the display device 100A in FIG. 7 includes diodes D1 and D2 in addition to the components of the display device 100 in FIG.
  • FIG. 8 is a graph showing changes in the voltage and current of the gate signal line 12 when the gate control signal is changed from a low level to a high level in one of the gate signal lines 12 of the display device according to the comparative example.
  • Comparative Example A shows a display device provided with inductors L1 and L2 as shown in FIG. 1 and having no diode.
  • Comparative Example B shows a display device having neither an inductor nor a diode as in the comparative example referred to in FIGS. 4 and 5.
  • the provision of the inductors L1 and L2 as shown in FIG. 1 may cause an overshoot of the gate control signal.
  • the provision of the inductor L1 causes the voltage V1 to temporarily exceed the voltage V0 (that is, the voltage VGH of the power supply circuit).
  • the provision of the inductor L2 also temporarily reduces the voltage V1 from the voltage V0 (that is, the voltage VGL of the power supply circuit).
  • the display device 100A includes diodes D1 and D2 in order to make such overshoot less likely to occur.
  • the diode D1 is connected to the inductor L1 in a direction to eliminate the overshoot of the voltage of each gate control signal with reference to the voltage VGH of the power supply circuit 22, that is, so that a current flows from each gate signal line 12 toward the power supply circuit 22.
  • the diode D2 is connected to the inductor L2 in such a direction as to eliminate the overshoot of the voltage of each gate control signal with reference to the voltage VGL of the power supply circuit 22, that is, so that a current flows from the power supply circuit 22 toward each gate signal line 12. Connected in parallel.
  • FIG. 9 is a graph showing changes in the voltage and current of the gate signal line 12 when the gate control signal is changed from a low level to a high level in one of the gate signal lines 12 of FIG.
  • the embodiment shows the display device 100A including both the inductors L1 and L2 and the diodes D1 and D2.
  • Comparative Example C shows a display device having neither an inductor nor a diode as in the comparative example referred to in FIGS. 4 and 5.
  • FIG. 9 shows that the provision of the diode D1 makes the voltage V1 equal to the voltage VGH of the power supply circuit, and eliminates the overshoot of the gate control signal.
  • the inductor is not limited to the position between the power supply circuit 22 and each gate signal line 12, but may be any other position as long as the LCR circuit is formed together with the gate capacitance of the switching element 31 of each pixel 11 and the resistance of the gate signal line 12. May be provided.
  • an inductor may be provided individually for each gate signal line 12.
  • each inductor may be provided inside the gate drive circuit 2, may be provided on the display panel 1, or may be provided between the gate drive circuit 2 and the display panel 1.
  • the display device may include a gate drive circuit not only on one side of each gate signal line 12 but also on both sides. Also in this case, similarly to the embodiments described in this specification, an inductor can be provided between the power supply circuit and each gate drive circuit (or at another position).
  • the present invention it is possible to provide a display device that operates at a higher speed than the display device according to the related art and has reduced loss.
  • Display panel 2 ... gate drive circuit, 3.
  • Source drive circuit 4 ... Timing controller, 11 ... pixels, 12 ... gate signal line, 13 ... Source signal line, 21 ... Control circuit, 22 ... power supply circuit, 31 switching element, 32 ... Capacitor, 33 ... display element, 41, 42 ... switching elements, 100, 100A ... display device, C1 to CN: gate capacitance, D1, D2 ... diode, L1, L2 ... inductor, R1 to RN: resistance.

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Abstract

表示装置（１００）は、複数の行及び複数の列に沿って配列された複数の画素（１１）と、行ごとに複数の画素（１１）にそれぞれ接続された複数の信号線（１２）と、複数の画素（１１）を行ごとに選択的にオン及びオフする複数の制御信号を生成して各信号線（１２）に印加する駆動回路（２）と、各制御信号を生成するための電圧を駆動回路（２）に供給する電源回路（２２）と、電源回路（２２）及び複数の信号線（１２）の間に接続された少なくとも１つのインダクタ（Ｌ１，Ｌ２）とを備える。

Description

表示装置
　本発明は、複数の行及び複数の列に沿って配列された複数の画素を有する表示装置に関する。
　液晶表示装置などのフラットパネルディスプレイでは、ＦＨＤ（Full High Definition）、４Ｋ、８Ｋなどのように、解像度のさらなる向上が取り組まれている。解像度を向上すること、すなわち走査線の本数を増大させることにより、各画素のスイッチング素子をより高速に駆動する必要が生じる。
　例えば特許文献１は、液晶素子を従来よりも高速に交流駆動すると共に、隣接配線の干渉ノイズを視覚上低減し、高品質な画像を表示する液晶表示装置を開示している。
特開２０１１－０２８１５９号公報
　各画素のスイッチング素子は、所定のゲート容量を有する。また、各画素のスイッチング素子のゲートに接続されたゲート信号線は、所定の抵抗を有する。従って、スイッチング素子のゲート容量及び信号線の抵抗からＣＲ回路が形成される。各画素のスイッチング素子をオン又はオフするとき、このＣＲ回路が充電又は放電される。
　ＣＲ回路の特性によれば、例えばＣＲ回路に充電する場合、電源をオンする瞬間だけ大電流が流れて急速に回路が充電されるが、次第に充電速度が遅くなり、回路が電源の電位に到達するには長い時間がかかる。ＣＲ回路から放電する場合もまた、回路が接地電位に到達するには長い時間がかかる。
　また、容量Ｃ及び抵抗Ｒを有するＣＲ回路では、電圧Ｖの電源から回路に充電するとき、容量Ｃに充電されるエネルギーＣＶ２／２と、抵抗Ｒによって消費される損失エネルギーＲ・Ｉ（ｒｍｓ）２＝ＣＶ２／２とが発生する。ここで、Ｉ（ｒｍｓ）は電流の実効値を示す。
　本発明の目的は、従来技術に係る表示装置よりも高速に動作し、損失をより低減した表示装置を提供することにある。
　本発明の一態様に係る表示装置は、
　複数の行及び複数の列に沿って配列された複数の画素と、
　前記行ごとに前記複数の画素にそれぞれ接続された複数の信号線と、
　前記複数の画素を前記行ごとに選択的にオン及びオフする複数の制御信号を生成して前記各信号線に印加する駆動回路と、
　前記各制御信号を生成するための電圧を前記駆動回路に供給する電源回路と、
　前記電源回路及び前記複数の信号線の間に接続された少なくとも１つのインダクタとを備える。
　本発明の一態様に係る表示装置によれば、インダクタを備えたことにより、従来技術に係る表示装置よりも高速に動作し、損失をより低減することができる。
第１の実施形態に係る表示装置の構成を示すブロック図である。 図１の各画素の詳細構成を示す回路図である。 図１のゲート信号線のうちの１つと、当該ゲート信号線に接続された複数の画素とを示す等価回路図である。 図１のゲート信号線のうちの１つにおいてゲート制御信号をローレベルからハイレベルに遷移させるときのゲート信号線の電圧及び電流の変化を示すグラフである。 図１のゲート信号線のうちの１つにおいてゲート制御信号をハイレベルからローレベルに遷移させるときのゲート信号線の電圧及び電流の変化を示すグラフである。 図１のインダクタのインダクタンスの最適値を示す表である。 第２の実施形態に係る表示装置の構成を示すブロック図である。 比較例に係る表示装置のゲート信号線のうちの１つにおいてゲート制御信号をローレベルからハイレベルに遷移させるときのゲート信号線の電圧及び電流の変化を示すグラフである。 図７のゲート信号線のうちの１つにおいてゲート制御信号をローレベルからハイレベルに遷移させるときのゲート信号線の電圧及び電流の変化を示すグラフである。
　以下、図面を参照して、本発明の各実施形態に係る表示装置について説明する。各図において、同じ符号は同様の構成要素を示す。
［第１の実施形態］
　図１は、第１の実施形態に係る表示装置１００の構成を示すブロック図である。表示装置１００は、表示パネル１、１つ又は複数のゲート駆動回路２、１つ又は複数のソース駆動回路３、タイミングコントローラ４、及びインダクタＬ１，Ｌ２を備える。
　表示パネル１は、行方向（図１の水平方向）及び列方向（図１の垂直方向）に沿って配列された複数の画素１１、複数の行に沿った複数のゲート信号線１２と、複数の列に沿った複数のソース信号線１３とを含む。各画素１１は、ゲート信号線１２及びソース信号線１３にそれぞれ接続される。言い換えると、各画素１１は複数の行及び複数の列に沿って配列され、各ゲート信号線１２は行ごとに複数の画素１１にそれぞれ接続され、各ソース信号線１３は列ごとに複数の画素１１にそれぞれ接続される。表示パネル１は、例えば液晶パネルである。
　ゲート駆動回路２は、複数の画素１１を行ごとに選択的にオン及びオフする複数のゲート制御信号を生成して各ゲート信号線１２に印加する。各画素１１をオンすることにより、画素１１の内部のスイッチング素子（後述）がオンされ、画素１１の内部のキャパシタ及び表示素子がソース信号線１３に接続される。
　ソース駆動回路３は、複数の行のうちの１つに沿った画像の各画素の階調を示す複数のソース制御信号を、複数のソース信号線１３を介して各画素１１に供給する。
　タイミングコントローラ４は、制御回路２１及び電源回路２２を備える。制御回路２１は、ゲート駆動回路２及びソース駆動回路３を制御する。電源回路２２は、各ゲート制御信号を生成するための電圧ＶＧＨ，ＶＧＬをゲート駆動回路２に供給する。電圧ＶＧＨは各画素１１をオンするしきい値電圧よりも高く、電圧ＶＧＬはしきい値電圧よりも低い。本明細書では、電圧ＶＧＨを「第１の電圧」ともいい、電圧ＶＧＬを「第２の電圧」ともいう。
　インダクタンスＬ１，Ｌ２は、電源回路２２及び複数のゲート信号線１２の間、特に、電源回路２２及びゲート駆動回路２２の間に接続される。電源回路２２は、電圧ＶＧＨをインダクタＬ１を介してゲート駆動回路２２に供給し、電圧ＶＧＬをインダクタＬ２を介してゲート駆動回路２２に供給する。本明細書では、インダクタＬ１を「第１のインダクタ」ともいい、インダクタＬ２を「第２のインダクタ」ともいう。
　図２は、図１の各画素１１の詳細構成を示す回路図である。画素１１は、スイッチング素子３１、キャパシタ３２、及び表示素子３３を備える。スイッチング素子３１は、ゲート制御信号に応じてオン及びオフする。スイッチング素子３１は、例えば薄膜トランジスタである。キャパシタ３２及び表示素子３３は、互いに並列接続され、それらの一端はスイッチング素子３１を介してソース信号線１３に接続され、それらの他端は所定の共通電圧Ｖｃｏｍの端子に接続される。キャパシタ３２は、ソース制御信号の電圧に応じて充電される容量素子である。表示素子３３は、キャパシタ３２の両端電圧に応じて変化する光学的特性を有する。表示素子３３は、例えば液晶である。
　ゲート駆動回路２から表示パネル１に入力されたゲート制御信号は、ゲート信号線１２を伝搬し、各画素１１のスイッチング素子３１のゲート端子に印加される。また、ソース駆動回路３から表示パネル１に入力されたソース制御信号は、ソース信号線１３を伝搬し、各画素１１のスイッチング素子３１のドレイン端子に印加される。スイッチング素子３１のゲート端子に印加されているゲート制御信号の電圧が上昇してスイッチング素子３１のしきい値電圧Ｖｔｈを超えると、スイッチング素子３１がオンしてドレイン・ソース間が導通する。このとき、スイッチング素子３１のドレイン端子に印加されているソース制御信号の電圧がスイッチング素子３１のソース端子を通って画素１１に供給され、ソース制御信号の電圧に応じてキャパシタ３２が充電（又は放電）される。
　図３は、図１のゲート信号線１２のうちの１つと、当該ゲート信号線１２に接続された複数の画素１１とを示す等価回路図である。ゲート駆動回路２は、ゲート信号線１２ごとに、電圧ＶＧＨ，ＶＧＬのうちの一方を選択的にゲート信号線１２に印加するスイッチング素子４１，４２を備える。各スイッチング素子４１，４２は、制御回路２１からの制御信号に応じて動作する。図３を参照すると、Ｒ１～ＲＮは、１つのゲート信号線１２自体が有する抵抗を示す。また、Ｃ１～ＣＮは、１つのゲート信号線１２に接続された各画素１１のスイッチング素子３１のゲート容量を示す。
　前述のように、各画素１１のスイッチング素子３１のゲート容量及びゲート信号線１２の抵抗からＣＲ回路が形成される。このＣＲ回路に起因して、ゲート制御信号をローレベルからハイレベルに遷移するとき、又はその逆に遷移するときの時間が長くなる。また、このＣＲ回路に起因して、ゲート容量へ電圧を印加して充電するとき、抵抗によって消費されるエネルギーが損失になる。これに対して、実施形態に係る表示装置１００では、インダクタＬ１、Ｌ２を備えたことにより、以下に説明するように、従来技術に係る表示装置よりも高速に動作し、損失をより低減する。
　次に、図４及び図５を参照して、インダクタＬ１、Ｌ２を備えたことによる効果を示すシミュレーション結果について説明する。
　図４及び図５のシミュレーションでは、図３の等価回路において、１つのゲート信号線１２に７個の画素１１が接続された場合を想定した（すなわち、Ｃ１～Ｃ７、Ｒ１～Ｒ７）。ゲート容量Ｃ１～Ｃ７をそれぞれ２００ｐＦに設定した。抵抗Ｒ１～Ｒ７をそれぞれ３００Ωに設定した。また、インダクタＬ１，Ｌ２のインダクタンスをそれぞれ１２０μＨに設定した。また、電圧ＶＧＨを３５Ｖに設定し、電圧ＶＧＬを－６Ｖに設定した。シミュレーションでは、インダクタＬ１，Ｌ２を備えた実施例に係る表示装置１００と、インダクタを持たない比較例に係る表示装置とについて、図３の等価回路における電圧Ｖ１及び電流Ｉ０の変化を調べた。
　図４は、図１のゲート信号線１２のうちの１つにおいてゲート制御信号をローレベルからハイレベルに遷移させるときのゲート信号線１２の電圧及び電流の変化を示すグラフである。
　図４を参照すると、比較例によれば、ＣＲ回路に起因して、スイッチング素子４１，４２の間のノードの電圧Ｖ０がハイレベルに遷移した後、電圧Ｖ１が電圧Ｖ０の電位に近づくまでに長い時間がかかっている。例えば、各画素１１のスイッチング素子３１をオンするしきい値電圧を３２Ｖであると仮定すると、電圧Ｖ０がハイレベルに遷移してから電圧Ｖ１が３２Ｖに到達する（点Ｂ）までに１．８マイクロ秒かかっている。一方、実施例によれば、インダクタＬ１を備えたことにより、電圧Ｖ０がハイレベルに遷移した後、比較例の場合よりも短い時間で、電圧Ｖ１が電圧Ｖ０の電位に近づいている。例えば、電圧Ｖ０がハイレベルに遷移してから電圧Ｖ１が３２Ｖに到達する（点Ａ）までの時間は０．６マイクロ秒に短縮されている。
　また、図４を参照すると、比較例によれば、電圧Ｖ０がハイレベルに遷移した瞬間、急激に、非常に大きな電流Ｉ０が流れている。一方、実施例によれば、インダクタＬ１を備えたことにより、電圧Ｖ０がハイレベルに遷移した後、比較例の場合よりも電流Ｉ０の増大は小さくなっている。
　図５は、図１のゲート信号線１２のうちの１つにおいてゲート制御信号をハイレベルからローレベルに遷移させるときのゲート信号線１２の電圧及び電流の変化を示すグラフである。
　図５を参照すると、比較例によれば、ＣＲ回路に起因して、電圧Ｖ０がローレベルに遷移した後、電圧Ｖ１が電圧Ｖ０の電位に近づくまでに長い時間がかかっている。一方、実施例によれば、インダクタＬ２を備えたことにより、電圧Ｖ０がローレベルに遷移した後、比較例の場合よりも短い時間で、電圧Ｖ１が電圧Ｖ０の電位に近づいている。
　また、図５を参照すると、比較例によれば、電圧Ｖ０がローレベルに遷移した瞬間、急激に、非常に大きな電流Ｉ０が流れている。一方、実施例によれば、インダクタＬ２を備えたことにより、電圧Ｖ０がローレベルに遷移した後、比較例の場合よりも電流Ｉ０の増大は小さくなっている。
　図４及び図５によれば、実施例に係る表示装置１００は、インダクタＬ１，Ｌ２を備えたことにより、比較例に係る表示装置よりも高速に動作できることがわかる。また、図４及び図５によれば、実施例に係る表示装置１００は、インダクタＬ１，Ｌ２を備えたことにより、ピーク電流を大幅に低減し、ゲート信号線１２の抵抗によって生じる損失をより低減できることがわかる。
　実施例に係る表示装置１００では、各画素１１のスイッチング素子３１のゲート容量、ゲート信号線１２の抵抗、及びインダクタＬ１，Ｌ２から、ＬＣＲ回路を形成される。
　本願の発明者の研究によれば、各画素１１のスイッチング素子３１のゲート容量に対する充電及び放電の時間を短縮するためには、インダクタＬ１，Ｌ２が以下のようなインダクタンスを有することが好ましいことがわかった。ゲート駆動回路２が、常に、１つのみのゲート信号線１２にハイレベルのゲート制御信号を印加し、他のゲート信号線１２にはローレベルのゲート制御信号を印加することを想定する。インダクタＬ１，Ｌ２のインダクタンスは、１つのゲート信号線１２の抵抗Ｒｓｕｍの２乗と、１つのゲート信号線１２に接続された各画素１１のスイッチング素子３１のゲート容量の総和Ｃｓｕｍとの積に対して、例えば１０－７～１０－６倍のオーダーになるように設定される。
　図６は、図１のインダクタＬ１，Ｌ２のインダクタンスの最適値を示す表である。本願の発明者の研究によれば、インダクタＬ１，Ｌ２のインダクタンスが、抵抗Ｒｓｕｍの２乗と容量Ｃｓｕｍとの積に対して１／２８３００００になるように設定されたとき、各画素１１のスイッチング素子３１のゲート容量に対する充電及び放電の時間を最短化できることがわかった。このとき、インダクタＬ１，Ｌ２のインダクタンスは最適値Ｌｏｐｔ＝Ｒｓｕｍ２×Ｃｓｕｍ／２８３００００になる。本願の発明者は、シミュレーションにより、インダクタＬ１，Ｌ２のインダクタンスを０μＨから図６の最適値Ｌｏｐｔの３倍まで変化させ、インダクタＬ１，Ｌ２が最適値Ｌｏｐｔのインダクタンスを有するときに充電及び放電の時間を最短化することを確認した。従って、さまざまな抵抗Ｒｓｕｍ及びさまざまな容量Ｃｓｕｍの条件下で、比例定数「１／２８３００００」を含む上述の式がよく成り立つことがわかった。
　ゲート駆動回路２が、複数のゲート信号線１２にハイレベルのゲート制御信号を同時に印加する場合には、ゲート駆動回路２にかかる負荷（すなわち、各画素１１のスイッチング素子３１のゲート容量及びゲート信号線１２の抵抗）は増大する。この場合であっても、インダクタＬ１，Ｌ２のインダクタンスの最適値Ｌｏｐｔは、ゲート駆動回路２にかかる負荷の大きさに従って適宜に決定可能である。
［第２の実施形態］
　図７は、第２の実施形態に係る表示装置１００Ａの構成を示すブロック図である。図７の表示装置１００Ａは、図１の表示装置１００の各構成要素に加えて、ダイオードＤ１，Ｄ２を備える。
　図８は、比較例に係る表示装置のゲート信号線１２のうちの１つにおいてゲート制御信号をローレベルからハイレベルに遷移させるときのゲート信号線１２の電圧及び電流の変化を示すグラフである。ここで、比較例Ａは、図１のようにインダクタＬ１，Ｌ２を備え、ダイオードを持たない表示装置を示す。また、比較例Ｂは、図４及び図５で参照した比較例のように、インダクタ及びダイオードの両方を持たない表示装置を示す。図１のようにインダクタＬ１，Ｌ２を備えたことにより、ゲート制御信号のオーバーシュートが生じることがある。比較例Ａによれば、インダクタＬ１を備えたことにより、電圧Ｖ１が一時的に電圧Ｖ０（すなわち電源回路の電圧ＶＧＨ）を超えて増大している。
　同様に、ゲート制御信号をハイレベルからローレベルに遷移させるときもまた、インダクタＬ２を備えたことにより、電圧Ｖ１が一時的に電圧Ｖ０（すなわち電源回路の電圧ＶＧＬ）よりも減少する。
　表示装置１００Ａは、このようなオーバーシュートを生じにくくするために、ダイオードＤ１，Ｄ２を備える。ダイオードＤ１は、電源回路２２の電圧ＶＧＨを基準として各ゲート制御信号の電圧のオーバーシュートを解消する向きに、すなわち各ゲート信号線１２から電源回路２２に向かって電流が流れるように、インダクタＬ１に並列に接続される。ダイオードＤ２は、電源回路２２の電圧ＶＧＬを基準として各ゲート制御信号の電圧のオーバーシュートを解消する向きに、すなわち電源回路２２から各ゲート信号線１２に向かって電流が流れるように、インダクタＬ２に並列に接続される。
　図９は、図７のゲート信号線１２のうちの１つにおいてゲート制御信号をローレベルからハイレベルに遷移させるときのゲート信号線１２の電圧及び電流の変化を示すグラフである。ここで、実施例は、インダクタＬ１，Ｌ２及びダイオードＤ１，Ｄ２の両方を備えた表示装置１００Ａを示す。また、比較例Ｃは、図４及び図５で参照した比較例のように、インダクタ及びダイオードの両方を持たない表示装置を示す。図９によれば、ダイオードＤ１を備えたことにより、電圧Ｖ１は電源回路の電圧ＶＧＨに等しくなり、ゲート制御信号のオーバーシュートが解消されていることがわかる。
　ゲート制御信号をハイレベルからローレベルに遷移させるときもまた、ダイオードＤ２を備えたことにより、電圧Ｖ１は電源回路の電圧ＶＧＬに等しくなり、ゲート制御信号のオーバーシュートを解消することができる。
［変形例］
　インダクタは、電源回路２２及び各ゲート信号線１２の間に限らず、各画素１１のスイッチング素子３１のゲート容量及びゲート信号線１２の抵抗とともにＬＣＲ回路を形成するのであれば、他の任意の位置に設けられてもよい。例えば、インダクタはゲート信号線１２ごとに個別に設けられてもよい。この場合、各インダクタは、ゲート駆動回路２の内部に設けられてもよく、表示パネル１に設けられてもよく、又は、ゲート駆動回路２及び表示パネル１の間に設けられてもよい。
　表示装置は、各ゲート信号線１２の一方の側だけではなく、両側にゲート駆動回路を備えてもよい。この場合もまた、本明細書で説明した各実施形態と同様に、電源回路と各ゲート駆動回路との間に（又は他の位置に）インダクタを設けることができる。
　本発明によれば、従来技術に係る表示装置よりも高速に動作し、損失をより低減した表示装置を提供することができる。
１…表示パネル、
２…ゲート駆動回路、
３…ソース駆動回路、
４…タイミングコントローラ、
１１…画素、
１２…ゲート信号線、
１３…ソース信号線、
２１…制御回路、
２２…電源回路、
３１…スイッチング素子、
３２…キャパシタ、
３３…表示素子、
４１，４２…スイッチング素子、
１００，１００Ａ…表示装置、
Ｃ１～ＣＮ…ゲート容量、
Ｄ１，Ｄ２…ダイオード、
Ｌ１，Ｌ２…インダクタ、
Ｒ１～ＲＮ…抵抗。

Claims (6)

  1. 　複数の行及び複数の列に沿って配列された複数の画素と、
    　前記行ごとに前記複数の画素にそれぞれ接続された複数の信号線と、
    　前記複数の画素を前記行ごとに選択的にオン及びオフする複数の制御信号を生成して前記各信号線に印加する駆動回路と、
    　前記各制御信号を生成するための電圧を前記駆動回路に供給する電源回路と、
    　前記電源回路及び前記複数の信号線の間に接続された少なくとも１つのインダクタとを備えた、
    表示装置。
  2. 　前記各画素は所定のゲート容量を有し、
    　前記インダクタは、前記複数の信号線のうちの各１つの信号線の抵抗の２乗と、当該１つの信号線に接続された前記各画素のゲート容量の総和との積に対して、１０－７～１０－６倍のオーダーのインダクタンスを有する、
    請求項１記載の表示装置。
  3. 　前記インダクタは、前記複数の信号線のうちの各１つの信号線の抵抗の２乗と、当該１つの信号線に接続された前記各画素のゲート容量の総和との積に対して、１／２８３００００倍のインダクタンスを有する、
    請求項２記載の表示装置。
  4. 　前記電源回路の電圧を基準として前記各制御信号の電圧のオーバーシュートを解消する向きに電流が流れるように、前記インダクタに並列に接続されたダイオードをさらに備えた、
    請求項１～３のうちの１つに記載の表示装置。
  5. 　前記インダクタは、前記電源回路及び前記駆動回路の間に接続された、
    請求項１～４のうちの１つに記載の表示装置。
  6. 　前記表示装置は第１及び第２のインダクタを備え、
    　前記電源回路は、
    　前記各画素をオンするしきい値電圧よりも高い第１の電圧を前記第１のインダクタを介して前記駆動回路に供給し、
    　前記しきい値電圧よりも低い第２の電圧を前記第２のインダクタを介して前記駆動回路に供給する、
    請求項５記載の表示装置。
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