WO2022009775A1 - Ｔｏｆセンサ - Google Patents

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WO2022009775A1
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ヤン ボガーツ
真吾 原田
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Gpixel Japan Co Ltd
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Gpixel Japan
Gpixel Japan Co Ltd
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Definitions

  • the present invention relates to a TOF (Time of Flyght) sensor, and more particularly to an indirect TOF sensor having a clock wiring for propagating a high-speed clock signal for a transfer gate.
  • TOF Time of Flyght
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2000-3407778 discloses an image sensor device having a small variation in wiring delay.
  • the image sensor device of Patent Document 1 is composed of a printed circuit board and an image sensor chip having a long shape in the main scanning direction.
  • the image sensor chip is connected to a shift register consisting of n-stage flip-flops, a photoelectric conversion element array consisting of n photoelectric conversion elements, a pixel switch array consisting of n transistors, and a clock input terminal extending in the main scanning direction. It consists of a clock wiring and a read wiring that extends in the main scanning direction and is connected to the image signal output terminal.
  • the wiring delays that occur in each period are substantially equal by arranging the clock input terminal or the image signal output terminal on either one or the other of both ends in the main scanning direction.
  • Patent Document 2 Japanese Unexamined Patent Publication No. 08-129571 discloses a clock wiring layout in which the rising and falling times at the ends are uniform and the skew is small.
  • Patent Document 2 proposes, as a conventional technique, an H-tree method in which a clock wiring 4 is repeatedly branched into an H-shape and the clock wiring is designed so as to form a tree as a whole. Since this H-tree method regularly distributes the clock signal by 2 times, 4 times, 8 times, etc., it has high symmetry and the load capacity of the buffer amplifier at each branch point (wiring capacity and input of the next stage gate). Since the capacities, etc.) are almost equal, there is an advantage that skew can be reduced.
  • Patent Document 3 Japanese Unexamined Patent Publication No. 10-199985 also discloses a semiconductor integrated circuit that reduces unnecessary power consumption and suppresses clock skew. Patent Document 3 also describes, as a conventional technique, a chip layout in which the wiring 4 having an H tree structure is used as a clock wiring in FIG. 5 (c). In the technique shown in FIG. 5 (c), a wiring pattern having a predetermined shape is formed on a chip, and a large number of flip-flops (not shown) that receive clock supply are arranged along the wiring pattern.
  • the TOF sensor is a method of measuring the time required for light emitted from a light source to be reflected by an object and returning to the sensor, and to calculate a distance based on a known speed of light.
  • the distance measurement by the TOF method was a point measurement in which a photodiode, a short pulse laser, and a time measurement circuit were composed discretely.
  • image sensors time-resolved image sensors capable of measuring time have been developed.
  • the TOF sensor has a laser emitting device and a receiving device, and the sensor and the sensor are measured by measuring the time difference between the laser emitting device emitting the laser and the receiving device receiving the laser reflected on the surface of the object.
  • the receiving device will be referred to as a TOF sensor.
  • the TOF sensor In order to measure the time difference, the TOF sensor generates a high-speed clock signal of multiple phases for the transfer gate inside the sensor, and transfers the charge generated in the photodiode in the pixel multiple times during the on period of each transfer gate. The amount of electric charge accumulated in the output circuit is output, and the ratio of the amount of electric charge accumulated in each phase is calculated to calculate the reception time of the laser in the receiving device.
  • the transfer gate In the TOF sensor, the charge generated in the photodiode is transferred multiple times, stored, and then read out, so the operation of the output circuit does not have to be so high.
  • the transfer gate In order to improve the time resolution of the TOF sensor, the transfer gate is described above. It is necessary to shorten the pulse width and period of the high-speed clock signal of multiple phases for.
  • the propagation delay time of the transfer gate clock signal of each pixel in the TOF sensor varies in the TOF sensor, the timing at which the transfer gate turns on varies, and the measurement time varies between each pixel of the TOF sensor. Become.
  • the problem to be solved by the present invention is the variation in the propagation delay time between the pixels of the high-speed clock signal for the transfer gate having a short pulse width and the period of the TOF sensor of the two-dimensional array having a large number of pixels. Make it smaller.
  • the variation in the measurement time due to the variation in the propagation delay time is measured and recorded before shipment, and the variation in the recorded measurement time is read out when the TOF sensor is actually used, and the distance information is corrected at the time of distance measurement. Can be used for.
  • the variation in the propagation delay time varies due to changes in the environment in which the TOF sensor is placed, for example, changes in temperature. Therefore, when the variation in the measurement time for correction is large, the variation in the measurement time for correction is also large due to the change in the environment, and as a result, the variation in the distance measurement value after the correction is large between the pixels.
  • the variation in the propagation delay time among the pixels is not random but has a simplified tendency. Specifically, for example, in pixels arranged in two dimensions, if there is little variation in the propagation delay time in the X direction and systematic variation is also shown in the Y direction, recording and correction with a small number of parameters can be performed. It will be possible.
  • the clock is turned on and the electric charge generated by the photoelectric conversion element is output as it is from the image signal output terminal.
  • the photoelectric conversion element close to the clock input terminal has a small wiring delay in the clock wiring and the timing when the clock is turned on is early, but the wiring delay to the image signal output terminal of the charge generated in the photoelectric conversion element is large, and conversely.
  • the photoelectric conversion element on the opposite side of the clock input terminal has a large wiring delay in the clock wiring and the timing at which the clock is turned on is late, but the wiring delay to the image signal output terminal of the charge generated by the photoelectric conversion element is small. Therefore, the difference in delay depending on the position where the photoelectric conversion element is arranged becomes small.
  • This method is effective when the clock that generates electric charge and the clock that transfers electric charge are the same as in a normal image sensor, but it accumulates the electric charge generated by multiple clocks like a TOF sensor. Not applicable when transferring from. Therefore, in the case of a TOF sensor, it is necessary to reduce the variation in the propagation delay time of the high-speed clock signal itself.
  • FIG. 15 is a plan explanatory view showing an example of the layout of the clock wiring by the H tree method.
  • 10 is a semiconductor chip
  • 11 is a clock input terminal
  • 12 is a terminal circuit (latch circuit)
  • 13 is a root buffer
  • 14 is a clock wiring.
  • the wiring of the H tree structure in FIG. 15 has high symmetry and the load capacity (wiring capacity and next) of the buffer amplifier at each branch point because the clock signal is regularly distributed in the order of 2 times, 4 times, 8 times, and so on. Since the input capacitance of the stage gate, etc.) is almost equal, there is an advantage that the skew can be reduced.
  • the wiring becomes dense near the center of the array, but the wiring becomes sparse toward the peripheral part, so that the TOF pixels of the two-dimensional array become sparse.
  • the clock buffer cannot be arranged in the array with the TOF pixels of the two-dimensional array, it is necessary to drive the entire wiring of the H tree structure with one clock buffer, which makes it difficult to design the clock buffer. be.
  • the circuit basically operates on a time axis based on "1 clock period", so that the propagation delay time also varies if it is within the range of, for example, half or less of one clock period.
  • the TOF sensor measures and records the variation in measurement time due to the variation in propagation delay time before shipment, reads out the variation in measurement time recorded during actual use, and uses it to correct distance information during distance measurement. System level efforts are being made.
  • a main object of the present invention is to reduce the variation of the propagation delay time of the high-speed clock signal connected to the transfer gate of each pixel for each pixel in the TOF sensor having pixels arranged two-dimensionally in the X direction and the Y direction.
  • the purpose is to provide a TOF sensor that can be used.
  • the second object of the present invention is that there is little variation in the propagation delay time for each pixel in the X direction, and when correction is performed at the system level, the measurement accuracy can be significantly improved by correcting only in the Y direction. It is to provide a sensor.
  • the TOF sensor is a TOF sensor including a pixel area having pixels arranged in the X direction and the Y direction and a clock buffer area arranged on one end side of the pixel area in the Y direction, in the pixel area.
  • a TOF sensor including a pixel area having pixels arranged in the X direction and the Y direction and a clock buffer area arranged on one end side of the pixel area in the Y direction, in the pixel area.
  • a plurality of clock signals including a charge storage and an output circuit and driving each of the plurality of transfer gates are binary-branched in the X direction in the clock buffer region, and the unit pixels are arranged in the Y direction.
  • Each of the output wirings of the clock buffer that is input to the clock buffer that drives the group sequence and drives the unit pixel group sequence is binary-branched in the Y direction and connected to a plurality of transfer gates of the unit pixel group sequence.
  • the binary branch is obtained by repeating the branching such that the clock wiring is first branched into two and each of the two branched clock wirings is further branched into two, and the clock wiring is branched N times. It means that it is branched into N wiring.
  • the clock buffer is a circuit that amplifies a clock signal in order to drive a larger load, and is composed of, for example, two stages of inverters. Further, in the TOF sensor according to one aspect, a clock buffer area is arranged on one end side in the Y direction, and it is stipulated that each of the output wirings of the clock buffer drives a unit pixel group array arranged in the Y direction. The internal arrangement of the sensor may be rotated by 90 degrees to arrange the clock buffer area on one end side in the X direction.
  • the TOF sensor according to the second invention is a TOF sensor according to one aspect, in which a clock buffer is arranged at each binary branch point where a plurality of clock signals are binary-branched in the X direction, and the output of the clock buffer is branched in two directions. May be done.
  • the TOF sensor according to the third invention is the TOF sensor according to the second invention.
  • each of the outputs of the clock buffer in the final stage reaches the first branch point located at the midpoint in the Y direction of the pixel region. After being wired, it is branched into two, and the transfer gate of the unit pixel group on one end side of the first branch point and the transfer gate of the unit pixel group on the other end side of the first branch point in the unit pixel group sequence. May be connected to.
  • the TOF sensor according to the fourth invention is the TOF sensor according to the third invention, in which one of the wires branched into two at the first branch point is a distance of 1/4 from one end side in the Y direction of the pixel region. After being wired to the second branch point located at, it is branched into two, and the transfer gate and the second branch of the unit pixel group on one end side of the second branch point in the array of unit pixel groups in the Y direction.
  • the other side of the wiring branched into two at the first branch point is wired to the third branch point located at a distance of 3/4 from one end side in the Y direction of the pixel area, and then branched into two.
  • the transfer gate of the unit pixel group between the first branch point and the third branch point is connected to the transfer gate of the unit pixel group between the first branch point and the third branch point and the transfer gate of the unit pixel group on the other end side of the third branch point. You may.
  • the second branch point of 1/4 from one end side of the array of unit pixel groups in the Y direction and the third branch point of 3/4 from one end side of the array of unit pixel groups in the Y direction are used for each pixel.
  • the transfer gates of two unit pixel groups adjacent to each other in the Y direction with respect to the first branch point may be connected to each other in the TOF sensor according to the fifth invention. ..
  • the TOF sensor according to the sixth invention is a position symmetrical with respect to the first branch point of the wiring from the output of the clock buffer to the first branch point in the TOF sensor according to the third to fifth inventions. Wiring may be formed.
  • the image sensor it is important to maintain the uniformity of the wiring around each pixel as much as possible. This is because if the uniformity is not maintained, there will be variations in the state of parasitic capacitance and the like among the pixels, which will cause variations in the charge storage capacity and the transfer capacity. Since these are directly linked to variations in distance measurement accuracy, it is necessary to maintain the uniformity of physical states such as parasitic capacitance between each pixel as much as possible.
  • the TOF sensor according to the third to fifth inventions there is a wiring connecting the clock buffer region arranged on one end side in the Y direction and the first branch point.
  • the uniformity of the wiring around each pixel can be maintained by forming the wiring at a position symmetrical to the first branch point of the wiring from the clock back to the first branch point.
  • the wiring to be formed includes a case where a dummy wiring independent of the clock wiring from one end side in the Y direction to the first branch point is extended from the vicinity of the first branch point to the other end side in the Y direction.
  • the clock wiring from one end side in the direction to the first branch point may be extended to the other end side in the Y direction.
  • the TOF sensor according to the seventh invention is the TOF sensor according to the third to sixth inventions, in which an upper wiring layer is used for wiring from the output of the clock buffer to the first branch point, and the first A lower wiring layer may be used for wiring from the branch point to the transfer gate of each pixel.
  • the parasitic resistance and capacitance of the wiring from the output of the clock buffer to the first branch point increase the absolute value of the delay of the clock waveform and the rise and fall times.
  • the delay of the clock waveform is delayed by using the upper wiring layer having a small sheet resistance and a small parasitic capacitance for the wiring from the output of the clock buffer to the first branch point. It is possible to suppress an increase in the absolute value of and the rise and fall times.
  • the transfer gates of adjacent unit pixel groups in the X direction may be connected to each other in the TOF sensor according to the seventh aspect from the first aspect.
  • the propagation delay of the transfer gate between the unit pixel group rows adjacent in the X direction due to the variation in the driving capacity of the clock buffer in the final stage and the relative variation in the parasitic resistance and capacitance of the wiring in the TOF sensor.
  • the time variability can be reduced.
  • the clock wiring structure of the TOF sensor of the present invention is particularly suitable for a back-illuminated sensor in which the influence of wiring on exposure can be ignored, but it is also applicable to a surface-illuminated sensor depending on the pixel size, the number of wiring layers, and the like. It is possible.
  • FIG. 5A is a schematic diagram showing an example of the clock wiring layout of the TOF sensor.
  • FIG. 5A shows a case where the clock wiring extends to the other end side in the Y direction
  • FIG. 5B shows an independent dummy wiring in the Y direction.
  • FIG. 6A is a schematic diagram showing another example of the clock wiring layout of the TOF sensor.
  • FIG. 6A shows a case where the clock wiring extends to the other end side in the Y direction
  • FIG. 6B shows an independent dummy wiring. This corresponds to the case of extending to the other end side in the Y direction.
  • FIG. 1 is a schematic plan view of the TOF sensor 100
  • FIG. 2 is a schematic circuit diagram of a clock buffer region 20 of the TOF sensor 100
  • FIG. 3 is a schematic circuit diagram of an example of the pixel 40 of the TOF sensor 100
  • FIG. 4 is a schematic timing chart showing an example of the operation of the TOF sensor 100.
  • FIGS. 5, 6 and 7 are schematic views showing an example, another example, and further another example of the layout of the clock wiring 50 of the TOF sensor 100, respectively.
  • FIGS. 8 and 9 are schematic circuit diagrams showing an example of the clock wiring 50 of the TOF sensor 100 and another example, respectively.
  • a unit pixel group 36 composed of a single pixel 40 or a plurality of pixels 40 adjacent to each other in the X direction and / or the Y direction is arranged in the Y direction.
  • the unit pixel group row 35 in the Y direction is formed, and the unit pixel group row 35 in the Y direction is further arranged in the X direction to form a two-dimensionally arranged pixel region 30.
  • a clock buffer area 20 is formed on one end side of the pixel area 30 in the Y direction, and drives a transfer gate 42 (not shown) of each pixel 40 in each of the unit pixel group rows 35 in the Y direction from the clock buffer area 20.
  • each of the TOF pixels 40 includes a plurality of transfer gates 42, and FIG. 1 shows FIG. Although not shown, a plurality of clock buffers 22 are arranged in each of the unit pixel group rows 35 in the Y direction corresponding to the number of transfer gates 42 of the pixels 40 of the TOF.
  • the TOF sensor 100 is output from the unit pixel group row 35 in the Y direction, which is a selection signal for selecting and outputting the pixel 40 from the unit pixel group row 35 in the Y direction. It also includes a read-out circuit for reading out the charged charge.
  • the clock signal input from the clock input terminal 21 is amplified by the clock buffer 22 and then split into two, and the branched clock signal is also amplified by the clock buffer 22 and then two more. Branch to. By repeating this binary branching, the clock signal is branched to the same number as the number of unit pixel group sequences 35 in the Y direction. In FIG. 2, 32 clock outputs are formed by branching in five stages. In general, an output of 2N can be obtained by N-step branching.
  • the number of rows of unit pixel group rows 35 in the Y direction arranged in the X direction depends on the structure of the TOF sensor 100 or the required resolution in the X direction.
  • the clock buffer area 20 actually includes as many binary branch circuits as the number of transfer gates 42 of each pixel 40.
  • the clock buffer 22 is provided in all the branches of each stage in FIG. 2, the clock buffer 22 may not be provided for the branch of some stages, and only the branch of the wiring may be provided.
  • the unit pixel group row 35 in the Y direction has the same resistance and capacitance as the output of the clock buffer 22 in the final stage corresponding to the output of the clock buffer region 20.
  • the propagation delay time, rising and falling time, and the like of the clock signal in each clock wiring 50 of the unit pixel group row 35 can be made substantially the same.
  • An object of the present invention is to provide a TOF sensor 100 having a wiring structure capable of reducing variation in propagation delay time of a high-speed clock signal connected to a transfer gate 42 for each pixel 40. Therefore, the present invention can be applied to all of the pixels 40 having a plurality of transfer gates 42, but here, as an example, the configuration and operation of the pixels 40 having two transfer gates 42 will be described.
  • a plurality of transfer gates 42 (TG1, TG2) are arranged in order to sample the charge of the photodiode 41 (PD) in a plurality of time windows (clocks). There is.
  • the charges sampled by the transfer gates 42 (TG1, TG2) are stored in the floating diffusion (FD1, FD2), respectively, and are output (OUT1, OUT2) via the source followers (SF1, SF2) and the selection transistors (SEL1, SEL2). Read from.
  • FIG. 4 is a timing chart showing the principle of time measurement using the TOF sensor 100.
  • a laser beam having a pulse width of TPW is emitted from the laser emitting device, reflected by an object, becomes received light, and is input to the photodiode 41 of the pixel 40.
  • the TG1 is turned on first, and the TG2 is turned on later than the TG1 by the pulse width TPW of the laser beam.
  • the received light is incident on the TOF sensor 100 with a flight time (TOF) corresponding to the time obtained by dividing the sum of the distance between the laser emitting device and the object and the distance between the object and the TOF sensor 100 by the speed of light.
  • TOF flight time
  • the electric charge generated at the time when the pulse of the received light and the TG1 overlap is accumulated in the FD1
  • the electric charge generated at the time when the pulse of the received light and the TG2 overlap is accumulated in the FD2
  • the electric charge generated at the time when the pulse of the received light and the TG2 overlap is accumulated in the FD2
  • the TOF can be obtained by outputting the amount of electric charge charged and the amount of electric charge accumulated in FD2 and calculating the ratio thereof. If the timing at which the radiant laser beam is turned on and the timing at which the TG1 is turned on deviate from each other, a measurement error will occur. For example, the measurement error can be corrected by correction at the system level.
  • the transfer gate 42 is also called a modulation gate because the pulse of the received light is modulated by the TG1 and the TG2.
  • the propagation delay time of the clock signal at the output of each clock buffer 22 in the clock buffer area 20, the rising and falling times, etc. can be almost the same. Therefore, in order to reduce the variation in the propagation delay time between the pixels 40 arranged in the X and Y directions of the TOF sensor 100, the propagation delay time of each pixel 40 in the unit pixel group row 35 in the Y direction is reduced. It is important to reduce the variation of.
  • FIG. 5 is a schematic diagram showing an example of the clock wiring layout of the TOF sensor 100.
  • the output of the clock buffer 22 (TG1, TG2) at the final stage of the clock buffer area 20 extends to the first branch point 51 located at the midpoint in the Y direction of the pixel area 30 without being connected to the pixels, where 2
  • One of the clock wirings 50 is branched into two and is connected to a transfer gate 42 (not shown) of the pixel 40 extending from the center in the Y direction to one end side adjacent to the clock buffer region 20. Further, of the two branched wirings, the other clock wiring 50 is connected to the transfer gate 42 of the pixel 40 extending from the center in the Y direction to the other end side.
  • FIG. 5 shows an example in which the number of transfer gates 42 is two. Therefore, the clock wiring 50 also has two wirings laid out in each unit pixel group row 35. Further, in FIG. 5, wiring is formed at a position symmetrical with respect to the first branch point 51 of the clock wiring 50 from the clock buffer 22 to the first branch point 51. This is to maintain the uniformity of the wiring pattern around each pixel.
  • FIG. 5A corresponds to the case where the clock wiring 50 extends to the other end side in the Y direction
  • FIG. 5B corresponds to the case where the independent dummy wiring 56 extends to the other end side in the Y direction.
  • the clock wiring 50 When the clock wiring 50 extends to the other end side in the Y direction, it is formed between one end side in the Y direction to the first branch point 51 and the first branch point 51 to the other end side in the Y direction. It is advantageous in that the parasitic capacitance component between the wiring and the clock wiring 50 after branching and its dynamic operating condition can be aligned as much as possible, but it is disadvantageous in that the parasitic capacitance component of the clock wiring 50 increases. be.
  • FIG. 6 is a schematic diagram showing another example of the clock wiring layout of the TOF sensor 100.
  • the clock wiring 50 an upper wiring layer 53 and a lower wiring layer 54 are laminated with an insulating layer interposed therebetween, and both clock wirings 50 are displayed in FIG.
  • the output of the clock buffer 22 (TG1, TG2) at the final stage of the clock buffer area 20 extends to the first branch point 51 located at the center of the unit pixel group row 35 in the Y direction by the wiring layer 53 of the upper layer, and is there. It is connected to the lower wiring layer 54 via the via 55 connecting the wiring layer 53 of the above and the wiring layer 54 of the lower layer.
  • the lower wiring layer 54 is a transfer gate 42 of the pixel 40 extending from the center in the Y direction to one end side adjacent to the clock buffer region 20, and a pixel 40 extending from the center in the Y direction to the other end side. It is connected to the transfer gate 42.
  • FIG. 6 is also an example of the case where there are two transfer gates 42, and therefore, the clock wiring 50 also has two wirings laid out in each unit pixel group row 35. Further, also in FIG. 6, wiring is formed at a position symmetrical with respect to the first branch point 51 of the clock wiring 50 from the clock buffer 22 to the first branch point 51.
  • FIG. 6A corresponds to the case where the clock wiring 50 extends to the other end side in the Y direction
  • FIG. 6B corresponds to the case where the independent dummy wiring 56 extends to the other end side in the Y direction.
  • FIG. 7 is a schematic diagram showing still another example of the clock wiring layout of the TOF sensor 100.
  • three pixels 40 adjacent to each other in the X direction constitute a unit pixel group 36.
  • the clock for driving the transfer gate 42 is three phases, and the outputs of the three clock buffers 22 (TG1, TG2, TG3) are not connected to the pixel 40 and are in the Y direction of the pixel region 30. It extends to the first branch point 51 located at the midpoint, where it is branched into two and connected to the unit pixel group 36, respectively.
  • the output of the clock buffer 22 is wired using the upper wiring layer 53, and is connected to the lower wiring layer 54 via the via 55 connecting the upper wiring layer 53 and the lower wiring layer 54 in each unit pixel group 36. Then, it is connected to the transfer gate 42 of each pixel 40 by the lower wiring layer 54. Further, in the example of FIG. 7, the wiring layers 54 in the lower layer of the unit pixel group 36 adjacent to each other in the X direction are connected to each other.
  • the clock signal of the present invention is binary-branched in the X direction in the clock buffer region 20, and the shapes of the clock wiring 50 and the transfer gate 42 of the unit pixel group row 35 in each Y direction are also the same in the X direction.
  • the waveforms of the wiring layer 54 in the lower layer of the unit pixel group 36 adjacent to the X direction are the same, but by connecting the wiring layers 54 in the lower layer of the unit pixel group 36 adjacent to the X direction to each other.
  • the variation in the propagation delay time of the transfer gate 42 among the unit pixel groups 36 adjacent in the X direction due to the variation in the drive capability of the clock buffer 22 in the final stage and the relative variation in the parasitic resistance and the parasitic capacitance of the clock wiring 50. Can be reduced.
  • three pixels 40 adjacent to each other in the X direction form a unit pixel group 36.
  • three pixels 40 adjacent to each other in the X direction are further combined in the Y direction.
  • a unit pixel group 36 may be composed of a total of six pixels 40. Further, the unit pixel group 36 may be formed only by the pixels 40 adjacent to each other in the Y direction. Further, also in FIG. 7, wiring is formed at a position symmetrical with respect to the first branch point 51 of the clock wiring 50 from the clock buffer 22 to the first branch point 51. FIG. 7 corresponds to the case where the independent dummy wiring 56 extends to the other end side in the Y direction.
  • FIG. 8 is an equivalent circuit diagram of the clock wiring 50 corresponding to the layout of FIGS. 5 to 7.
  • the clock wiring 50 extends from the output of the clock buffer 22 to the first branch point 51, then is branched into two and extends toward one end side and the other end side of the unit pixel group row 35 in the Y direction.
  • the clock wiring 50 is described as a cascade connection of CRC in order to correspond to the delay of the clock signal in the clock wiring 50.
  • the variation in the propagation delay time in the clock wiring 50 in the lower stage of FIG. 8, which corresponds to the unit pixel group row 35 in the Y direction becomes small.
  • FIG. 9 is a schematic circuit diagram showing another example of the clock wiring 50 of the TOF sensor 100.
  • the output of the clock buffer 22 extends to the first branch point 51, and after branching there, one clock wiring 50 is further located at a distance of 1/4 from one end side in the Y direction of the pixel region 30. It extends to the second branch point 57, then branches into two, and extends toward one end side and the first branch point 51 side of the unit pixel group row 35 in the Y direction, respectively.
  • the other clock wiring 50 branched at the first branch point 51 further extends to the third branch point 58 located at a distance of 3/4 from one end side in the Y direction of the pixel region 30, and there are two more.
  • the variation of the propagation delay time is a unit pixel group in the Y direction. It is limited to the variation in the 1/4 section of the entire clock wiring 50 in the lower stage of FIG. 9 corresponding to the row 35. Therefore, the variation in the propagation delay time can be further reduced as compared with the case of FIG. 8 in which the output of the clock buffer 22 propagates from the first branch point 51 to one end side and the other end side.
  • the modulation gate of each pixel of the unit pixel group 35 in the Y direction is driven from the points of 1/4 and 3/4 of the clock wiring 50 connecting the unit pixel group 35 in the Y direction.
  • the wiring is further branched at the points of 1/4 and 3/4, and each pixel of the unit pixel group row 35 in the Y direction from the points of 1/8, 3/8, 5/8, and 7/8 It may be configured to drive the transfer gate 42. More generally, by wiring the clock wiring 50 connecting the unit pixel group train 35 in the Y direction to the unit pixel group 36 after binary branching in the Y direction, the variation in the propagation delay time can be reduced. ..
  • the binary-branched wiring is branched into 2N lines, so 1/2 N , 3/2 N , ..., Of the clock wiring 50 connecting the unit pixel group sequence 35 in the Y direction. It is preferable to drive the transfer gate 42 of the unit pixel group 36 from the point of (2 N -1) / 2 N.
  • the clock wiring 50 extending from the second branch point 57 toward the first branch point 51 side and the clock wiring 50 extending from the third branch point 58 toward the first branch point 51 side. Is connected at the first branch point 51, but since the ends of the two clock wirings 50 have theoretically the same propagation delay time, the two clock wirings 50 may be connected to each other. , You do not have to connect. However, it is advantageous to connect the two clock wirings 50 to each other with respect to the variation in the propagation delay time due to the relative variation in the resistance value or the parasitic capacitance value of the two wirings.
  • FIG. 11 when driven from the 1/4 point (second branch point 57) and the 3/4 point (third branch point 58) as shown in FIG.
  • the circuit diagram used in the simulation of is shown in FIG.
  • the clock wiring 50 connecting the unit pixel group rows 35 in the Y direction is divided into 12
  • the resistance of each of the 12 divided clock wirings 50 is 10 ⁇
  • the parasitic capacitance is 0.5pF + 0.5pF
  • the clock buffer 22 The output resistance of the clock was 5 ⁇ and the clock frequency was 100MHz.
  • the time from the rising edge of the clock buffer 22 until the voltage at points C0 to C12 in the figure reaches half the amplitude of the clock is defined as the propagation delay time.
  • FIG. 13 shows the absolute value of the propagation delay time at each C terminal in each circuit of FIGS. 10 to 12, and FIG. 14 shows each C when the point with the smallest propagation delay time is 0.
  • the propagation delay time at the point of the terminal is shown.
  • the propagation delay time in FIG. 14 corresponds to a variation in the propagation delay time in the clock wiring 50 connecting the unit pixel group train 35 in the Y direction.
  • the absolute value of the propagation delay time of each C terminal is the smallest in the case of the end drive in FIG. 10, in the middle in the case of the center drive in FIG. big. This is because in the circuit of FIG. 11, the delay of the wiring from the clock buffer 22 to the first branch point 51 is added, and in the circuit of FIG.
  • the variation in the propagation delay time inside the clock wiring 50 connecting the unit pixel group train 35 in the Y direction is the case of the central drive of FIG. 11 and the case of the end drive of FIG.
  • the variation is about 1/3, and in the case of the 4-split drive in FIG. 12, it is about 1/3 in the case of the central drive and about 1/10 in the case of the end drive.
  • the clock wiring 50 which is the output of the clock buffer 22 is the first branch corresponding to the center of the unit pixel group row 35 in the Y direction. After wiring to the point 51, it branches into two, one clock wiring 50 is connected to the transfer gate 42 of the pixel 40 extending from the first branch point 51 to one end side, and the other clock wiring 50 is connected to the first branch point.
  • the transfer gate 42 of the pixel 40 extending from the 51 to the other end side, the variation of the propagation delay time of the high-speed clock signal connected to the transfer gate 42 of each pixel 40 for each pixel 40 is driven at the end. It can be reduced to about 1/3 of the case.
  • the variation in the propagation delay time of the high-speed clock signal connected to the transfer gate 42 of each pixel 40 for each pixel 40 is the end. It can be reduced to about 1/10 of the case of driving.
  • the clock wiring structure of the TOF sensor 100 of the present invention is particularly suitable for a back-illuminated sensor in which the influence of wiring on exposure can be ignored. Is also applicable.
  • the pixel area 30 corresponds to the "pixel area”
  • the clock buffer area 20 corresponds to the "clock buffer area”
  • the TOF sensor 100 corresponds to the "TOF sensor”
  • the pixel 40 corresponds to the "pixel”.
  • the photodiode 41 corresponds to the "photo diode”
  • the transfer gate 42 corresponds to the “transfer gate”
  • the charge storage and output circuit 43 corresponds to the "charge storage and output circuit”
  • the unit pixel group 36 corresponds to the "transfer gate”.
  • the unit pixel group row 35 corresponds to the "unit pixel group row”
  • the clock buffer 22 corresponds to the "clock buffer”
  • the first branch point 51 corresponds to the "first branch point”.
  • the second branch point 57 corresponds to the "second branch point”
  • the third branch point 58 corresponds to the "third branch point”
  • the upper wiring layer 53 corresponds to the "upper wiring layer”.
  • the lower wiring layer 54 corresponds to the "lower wiring layer”.

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Abstract

【課題】各画素の転送ゲートに接続される高速クロック信号の伝搬遅延時間の画素ごとのばらつきを小さくすることのできる配線構造を備えたＴＯＦセンサを提供する。 【解決方法】ＴＯＦセンサ２００は、画素領域３０と画素領域のＹ方向の一端側に配置されるクロックバッファ領域２０とを備え、画素領域３０には、単独の画素４０、または、複数の画素から構成された単位画素群３６が２次元配列され、転送ゲート４２の駆動する複数のクロックはそれぞれ、クロックバッファ領域２０においてＸ方向にバイナリー分岐されて、単位画素群３６がＹ方向に配列された単位画素群列３５を駆動する最終段のクロックバッファ２２に入力され、クロックバッファ２２の出力は、Ｙ方向においてバイナリー分岐されて、単位画素群列３５の転送ゲート４２に接続される。

Description

ＴＯＦセンサ
　本発明は、ＴＯＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）センサに関し、特に転送ゲート用の高速クロック信号を伝搬するクロック配線を有するインダイレクト（Ｉｎｄｉｒｅｃｔ）ＴＯＦセンサに関する。
　例えば、特許文献１（特開２０００－３４０７７８号公報）には、配線遅延のバラツキ幅が小さいイメージセンサ装置が開示されている。特許文献１のイメージセンサ装置は、主走査方向に長い形状を有するプリント基板及びイメージセンサチップで構成される。イメージセンサチップは、ｎ段のフリップフロップから成るシフトレジスタ、ｎ個の光電変換素子から成る光電変換素子アレイ、ｎ個のトランジスタから成る画素スイッチアレイ、主走査方向に延びクロック入力端子に接続されるクロック配線、及び、主走査方向に延びイメージ信号出力端子に接続される読出し配線で構成される。各期間で発生する配線遅延は、クロック入力端子又はイメージ信号出力端子が、主走査方向の両端の一方又は他方のどちらかに配置されることで、実質的に等しくなる。
　また、特許文献２（特開平０８－１２９５７１号公報）には、末端での立上り立下り時間が揃いしかもスキューの小さなクロック配線レイアウトが開示されている。特許文献２には、従来の技術として、クロック配線４をＨ字型に繰り返し分岐させ、全体としてツリー状をなすようにクロック配線を設計するＨツリー法が提案されている。このＨツリー法は、クロック信号を２倍、４倍、８倍……と規則的に分配させるため、対称性が高くかつ各分岐点のバッファアンプの負荷容量（配線容量および次段ゲートの入力容量等）がほぼ等しくなるので、スキューを低減することができるという利点がある。
　また、特許文献３（特開平１０－１９９９８５号公報）にも、無駄な電力消費を低減し、かつ、クロックスキューの抑制された半導体集積回路が開示されている。特許文献３にも、従来の技術として、図５（ｃ）に、Ｈツリー構造の配線４をクロック配線として使用したチップレイアウトが記載されている。図５（ｃ）に示した技術は、所定の形状の配線パターンをチップ上に形成し、この配線パターンに沿ってクロックの供給を受ける多数のフリップフロップ（図示略）を配置するものである。
特開２０００－３４０７７８号公報 特開平０８－１２９５７１号公報 特開平１０－１９９９８５号公報
　ＴＯＦセンサは、光源から放射された光が対象物で反射し、センサに帰ってくるまでの時間を計測し、既知である光の速度をもとに距離を算出する手法である。ＴＯＦ法による距離計測は、当初はフォトダイオード、短パルスレーザおよび時間計測回路がディスクリートで構成された点計測であった。しかし、近年、ＣＭＯＳイメージセンサの発展に伴い、時間計測が可能なイメージセンサ（時間分解イメージセンサ）が開発された。
　ＴＯＦセンサにはレーザ放出装置と受信装置とがあり、レーザ放出装置でレーザを放出してから、対象物の表面で反射したレーザを受信装置で受信するまでの時間差を測定することにより、センサと対象物との間の距離を測定する。なお、以降の説明では上記受信装置をＴＯＦセンサと称する。
　ＴＯＦセンサでは時間差を測定するために、センサ内部で転送ゲート用の複数の位相の高速クロック信号を発生させ、それぞれの転送ゲートのオンの期間に画素内のフォトダイオードに発生した電荷を複数回転送して蓄積し、出力回路で蓄積された電荷量を出力し、各位相における蓄積された電荷量の比率を計算することによって、受信装置でのレーザの受信時間を計算する。
　ＴＯＦセンサでは、フォトダイオードに発生した電荷を複数回転送し蓄積してから読み出すため、出力回路の動作はそれほど高速でなくてもよいが、ＴＯＦセンサの時間分解能を上げるためには、上記転送ゲート用の複数の位相の高速クロック信号のパルス幅および周期を短くする必要がある。
　しかし、ＴＯＦセンサ内の各画素の転送ゲート用クロック信号の伝搬遅延時間がＴＯＦセンサ内でばらついた場合には、転送ゲートがオンするタイミングがばらつき、ＴＯＦセンサの各画素間の測定時間のばらつきとなる。したがって、ＴＯＦセンサの各画素間の測定時間のばらつきを小さくするためには、各画素の転送ゲート用クロック信号の伝搬遅延時間をなるべく同一にする必要がある。
　また、ＴＯＦセンサの空間分解能を向上させるためには２次元アレイとして配置される画素の数を増やす必要がある。
　したがって、本発明の解決しようとする課題は、画素数の大きな２次元アレイのＴＯＦセンサの、パルス幅および周期の短い転送ゲート用の高速クロック信号の、各画素間での伝搬遅延時間のばらつきを小さくすることである。
　この、各画素間での伝搬遅延時間のばらつきを小さくするための取り組みは、システムの観点でも行われている。具体的には、伝搬遅延時間のばらつきによる測定時間のばらつきが出荷前に測定され、記録され、ＴＯＦセンサの実使用時には記録された測定時間のばらつきが読み出され、距離測定時に距離情報の補正に用いることができる。しかし、上記伝搬遅延時間のばらつきはＴＯＦセンサの置かれる環境の変化、例えば温度の変化によって変動する。したがって、補正用の測定時間のばらつきが大きい場合には、補正用の測定時間のばらつきの環境の変化による変動も大きく、結果として補正後の距離測定値の画素間のばらつきが大きくなる。
　また、システムの観点での取り組みを容易にするためには、各画素間での伝搬遅延時間のばらつきがランダムではなく、単純化された傾向を備えている方が望ましい。具体的には、例えば２次元に配置された画素において、Ｘ方向の伝搬遅延時間のばらつきが少なく、Ｙ方向についても系統的なばらつきを示すものであれば、少ないパラメータでの記録、および補正が可能になる。
　特許文献１に記載の発明のイメージセンサ装置では、クロックがオンとなり光電変換素子で発生した電荷がそのままイメージ信号出力端子から出力される。そして、クロック入力端子に近い光電変換素子はクロック配線での配線遅延が小さくクロックがオンとなるタイミングは早いが、光電変換素子で発生した電荷のイメージ信号出力端子までの配線遅延が大きく、逆にクロック入力端子の反対側の光電変換素子はクロック配線での配線遅延が大きくクロックがオンとなるタイミングは遅いが、光電変換素子で発生した電荷のイメージ信号出力端子までの配線遅延が小さい。したがって、光電変換素子の配置される位置による遅延の差は小さくなるというものである。
　この方法は、通常のイメージセンサのように電荷を発生させるクロックと電荷を転送するクロックが同一の場合は有効であるが、ＴＯＦセンサのように複数回のクロックで発生させた電荷を蓄積してから転送する場合には適用できない。したがって、ＴＯＦセンサの場合は高速クロック信号の伝搬遅延時間のばらつきそのものを小さくする必要がある。
　特許文献２および３に記載のＨツリー構造の配線の例を図１５に示した。図１５は、Ｈツリー法によるクロック配線のレイアウトの一例を示す平面説明図である。図において、１０は半導体チップ、１１はクロック入力端子、１２は末端回路（ラッチ回路）、１３はルートバッファ、１４はクロック配線である。図１５のＨツリー構造の配線は、クロック信号を２倍、４倍、８倍……と規則的に分配させるため、対称性が高くかつ各分岐点のバッファアンプの負荷容量（配線容量および次段ゲートの入力容量等）がほぼ等しくなるので、スキューを低減することができるという利点がある。
　しかし、Ｈツリー構造を２次元アレイのＴＯＦ画素に適用した場合、アレイ中央付近は配線が密になるのに対し、周辺部に行くに従い配線が疎になっていくため、２次元アレイのＴＯＦ画素にとって重要な、画素ごとの均一性を保つことが困難であるという課題がある。
　また、２次元アレイのＴＯＦ画素ではアレイ内にクロックバッファを配置することはできないため、Ｈツリー構造の配線全体を1つのクロックバッファで駆動する必要があり、クロックバッファの設計が難しいとの課題もある。
　さらに、一般的なディジタル回路では基本的に「1クロック周期」が基準となる時間軸で回路が動作するため、伝搬遅延時間も、例えば１クロック周期の半分以下の範囲内であればばらつきがあっても問題ない。しかし、ＴＯＦセンサの場合は、距離分解能１ｃｍを目指すには６７ｐｓ程度の時間分解能が必要になる。このため、ＴＯＦセンサでは、伝搬遅延時間のばらつきによる測定時間のばらつきを出荷前に測定して記録し、実使用時には記録された測定時間のばらつきを読み出し、距離測定時に距離情報の補正に用いるとのシステムレベルの取り組みがなされている。
　しかし、転送ゲートのクロック配線にこのＨツリー構造を適用した場合には、伝搬遅延時間のばらつきが２次元分布となるため、例えばＹ方向のばらつきを独立して補正するなどの補正処理の簡素化を図ることができないとの課題もある。
　本発明の主な目的は、Ｘ方向とＹ方向とに２次元配置された画素を備えるＴＯＦセンサにおいて、各画素の転送ゲートに接続される高速クロック信号の伝搬遅延時間の画素ごとのばらつきを小さくすることのできるＴＯＦセンサを提供することにある。
　本発明の第２の目的は、Ｘ方向の画素ごとの伝搬遅延時間のばらつきが少なく、システムレベルでの補正を行う場合に、Ｙ方向のみの補正で測定精度を大幅に向上させることができるＴＯＦセンサを提供することにある。
　（１）
　一局面に従うＴＯＦセンサは、Ｘ方向およびＹ方向に配列される画素を備えた画素領域と画素領域のＹ方向の一端側に配置されるクロックバッファ領域とを備えるＴＯＦセンサであって、画素領域には、単独の画素、または、Ｘ方向および／またはＹ方向に隣接する複数の画素、から構成された単位画素群が２次元配列され、単位画素群の画素はそれぞれフォトダイオードと複数の転送ゲートと電荷蓄積および出力回路とを備え、複数の転送ゲートのそれぞれを駆動する複数のクロック信号はそれぞれ、クロックバッファ領域において、Ｘ方向にバイナリー分岐されて、単位画素群がＹ方向に配列された単位画素群列を駆動するクロックバッファに入力され、単位画素群列を駆動するクロックバッファの出力配線のそれぞれは、Ｙ方向においてバイナリー分岐されて、単位画素群列の複数の転送ゲートに接続される。
　なお、バイナリー分岐とは、クロック配線がまず２つに分岐され、２つに分岐されたクロック配線のそれぞれがさらに２つに分岐されるというように分岐を繰り返して、Ｎ回分岐することによって２Ｎの配線に分岐されることを意味する。
　また、クロックバッファとは、より大きな負荷を駆動するためにクロック信号を増幅する回路のことであり、例えばインバータ２段で構成される。
　また、一局面に従うＴＯＦセンサでは、Ｙ方向の一端側にクロックバッファ領域が配置され、クロックバッファの出力配線のそれぞれがＹ方向に配列された単位画素群列を駆動すると規定されているが、ＴＯＦセンサの内部配置を９０度回転させて、Ｘ方向の一端側にクロックバッファ領域を配置してもよい。
　この場合、以下の効果を奏する。
（ａ）Ｙ方向の単位画素群列の転送ゲートを、Ｙ方向においてバイナリー分岐されたクロック配線で駆動することにより、Ｙ方向の単位画素群列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の単位画素群列内での伝搬遅延時間のばらつきを減少させることができる。
（ｂ）クロックバッファ領域において、クロック信号をＸ方向にバイナリー分岐することにより、Ｙ方向の単位画素群列を駆動する各クロックバッファの間での伝搬遅延時間のばらつきを減少させることができる。
（ｃ）上記（ｂ）の効果により、２次元配列された画素間の測定距離の誤差のうち、Ｘ方向の画素間でのばらつきを大幅に減少させることができ、システムレベルでの誤差補正をする場合に、Ｙ方向の画素間の誤差補正のみで２次元配列された画素間の測定精度を大幅に向上させることができる。
　（２）
　第２の発明にかかるＴＯＦセンサは、一局面に従うＴＯＦセンサにおいて、複数のクロック信号のＸ方向にバイナリー分岐される各バイナリー分岐点にはクロックバッファが配置され、クロックバッファの出力が２方向に分岐されてもよい。
　この場合、各分岐点に配置されるクロックバッファのサイズを適切に設定することによって、クロック波形の遅延の絶対値とばらつき、および立ち上がり、立下り時間を減少させることができる。
　（３）
　第３の発明にかかるＴＯＦセンサは、一局面から第２の発明にかかるＴＯＦセンサにおいて、最終段のクロックバッファの出力のそれぞれは、画素領域のＹ方向の中点に位置する第１分岐点まで配線された後、２つに分岐されて、単位画素群列のうちの、第１分岐点より一端側の単位画素群の転送ゲートと第１分岐点より他端側の単位画素群の転送ゲートとに接続されてもよい。
　この場合、画素領域のＹ方向の中点から駆動することにより、Ｙ方向の画素の配列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の単位画素群の間での伝搬遅延時間のばらつきを減少させることができる。
　（４）
　第４の発明にかかるＴＯＦセンサは、第３の発明にかかるＴＯＦセンサにおいて、第１分岐点で２つに分岐された配線の一方は、画素領域のＹ方向の一端側から１／４の距離に位置する第２分岐点まで配線された後、２つに分岐されて、Ｙ方向の単位画素群の配列のうちの、第２分岐点より一端側の単位画素群の転送ゲートと第２分岐点と第１分岐点の間の単位画素群の転送ゲートとに接続され、
　第１分岐点で２つに分岐された配線の他方は、画素領域のＹ方向の一端側から３／４の距離に位置する第３分岐点まで配線された後、２つに分岐されて、Ｙ方向の単位画素群の配列のうちの、第１分岐点と第３分岐点の間の単位画素群の転送ゲートと第３分岐点より他端側の単位画素群の転送ゲートとに接続されてもよい。
　この場合、Ｙ方向の単位画素群の配列の一端側から１／４の第２分岐点と、Ｙ方向の単位画素群の配列の一端側から３／４の第３分岐点とから各画素の転送ゲートを駆動することにより、Ｙ方向の画素の配列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の画素間での伝搬遅延時間のばらつきをさらに減少させることができる。
　（５）
　第５の発明にかかるＴＯＦセンサは、第４の発明にかかるＴＯＦセンサにおいて、さらに、第１分岐点に対してＹ方向において隣接する２つの単位画素群の転送ゲートがたがいに接続されてもよい。
　この場合、ＴＯＦセンサ内の配線抵抗あるいは配線容量等の相対ばらつきによる、Ｙ方向の画素配列の中央の隣接する２つの画素間における転送ゲートの伝搬遅延時間のばらつきを減少させることができる。
　（６）
　第６の発明にかかるＴＯＦセンサは、第３の発明から第５の発明にかかるＴＯＦセンサにおいて、クロックバッファの出力から第１分岐点までの配線の、第１分岐点に対して対称となる位置に、配線が形成されてもよい。
　イメージセンサでは各画素の周辺の配線等について極力均一性を保つことが重要である。これは、もし均一性が保たれない場合、各画素間における寄生容量等の状態にばらつきが生じ、それにより電荷蓄積能力および転送能力のばらつきを生むためである。これらは距離測定精度ばらつきに直結するため、極力各画素間における寄生容量等の物理的状態の均一性を保つ必要がある。
　第３の発明から第５の発明にかかるＴＯＦセンサでは、Ｙ方向の一端側に配置されるクロックバッファ領域と第１分岐点とを接続する配線が存在する。この場合、クロックバッから第１分岐点までの配線の、第１分岐点に対して対称となる位置に、配線を形成することによって、各画素の周辺の配線の均一性を保つことができる。
　なお、形成される配線としては、Ｙ方向の一端側から第１分岐点までのクロック配線とは独立したダミー配線を第１分岐点付近からＹ方向の他端側まで延在させる場合と、Ｙ方向の一端側から第１分岐点までのクロック配線をＹ方向の他端側まで延在させる場合とがある。
　クロック配線をＹ方向の他端側まで延在させる場合は、Ｙ方向の一端側から第１分岐点までと第１分岐点からＹ方向の他端側までとの間で、形成される配線と分岐後のクロック配線との間の寄生容量成分およびそのダイナミックな動作状況を極力揃えることができる点で有利であるが、クロック配線の寄生容量成分が増加するという点では不利である。
　（７）
　第７の発明にかかるＴＯＦセンサは、第３の発明から第６の発明にかかるＴＯＦセンサにおいて、クロックバッファの出力から第１分岐点までの配線には、上層の配線層が使用され、第１分岐点から各画素の転送ゲートまでの配線には下層の配線層が使用されてもよい。
　クロックバッファの出力から第１分岐点までの配線の寄生抵抗および寄生容量は、クロック波形の遅延の絶対値および立ち上がり、立下り時間の増加を招く。第４の発明にかかるＴＯＦセンサでは、この、クロックバッファの出力から第１分岐点までの配線に、シート抵抗が小さく、かつ寄生容量が小さい、上層の配線層を用いることによって、クロック波形の遅延の絶対値および立ち上がり、立下り時間の増加を抑制することができる。
　（８）
　第８の発明にかかるＴＯＦセンサは、一局面から第７の発明にかかるＴＯＦセンサにおいて、さらに、Ｘ方向において隣接する単位画素群の転送ゲートがたがいに接続されてもよい。
　この場合、最終段のクロックバッファの駆動能力のばらつき、およびＴＯＦセンサ内の配線の寄生抵抗および寄生容量等の相対ばらつきによる、Ｘ方向において隣接する、単位画素群列の間における転送ゲートの伝搬遅延時間のばらつきを減少させることができる。
　なお、本発明のＴＯＦセンサのクロック配線構造は、配線による露光への影響が無視できる裏面照射型センサに特に適するが、画素の大きさ、配線層の数などによっては表面照射型センサにも適用可能である。
ＴＯＦセンサの模式的平面図である。 ＴＯＦセンサのクロックバッファ領域の模式的回路図である。 ＴＯＦセンサの画素の一例の模式的回路図である。 ＴＯＦセンサの画素の動作の一例を示す模式的タイミングチャートである。 ＴＯＦセンサのクロック配線レイアウトの一例を示す模式図であって、図５（ａ）はクロック配線をＹ方向の他端側まで延在させる場合、図５（ｂ）は独立したダミー配線をＹ方向の他端側まで延在させる場合に相当する。 ＴＯＦセンサのクロック配線レイアウトの他の例を示す模式図であって、図６（ａ）はクロック配線をＹ方向の他端側まで延在させる場合、図６（ｂ）は独立したダミー配線をＹ方向の他端側まで延在させる場合に相当する。 ＴＯＦセンサのクロック配線レイアウトのさらに他の例を示す模式図であって、独立したダミー配線をＹ方向の他端側まで延在させる場合に相当する。 ＴＯＦセンサのクロック配線の一例を示す模式的回路図である。 ＴＯＦセンサのクロック配線の他の例を示す模式的回路図である。 ＴＯＦセンサのクロック配線を端部駆動した場合のシミュレーション回路図である。 ＴＯＦセンサのクロック配線を中央駆動した場合のシミュレーション回路図である。 ＴＯＦセンサのクロック配線を４分割駆動した場合のシミュレーション回路図である。 各Ｃ端子の遅延時間の絶対値の比較グラフである。 各Ｃ端子の遅延時間の相対値の比較グラフである。 従来技術におけるＨツリー構造の配線レイアウトを示す図である。
　以下、図面を参照しつつ、本発明の実施形態について説明する。以下の説明では、同一の部品には同一の符号を付す。また、同符号の場合には、それらの名称および機能も同一である。したがって、それらについての詳細な説明は繰り返さないものとする。
［実施形態］
　図１は、ＴＯＦセンサ１００の模式的平面図であり、図２はＴＯＦセンサ１００のクロックバッファ領域２０の模式的回路図である。図３はＴＯＦセンサ１００の画素４０の一例の模式的回路図であり、図４はＴＯＦセンサ１００の動作の一例を示す模式的タイミングチャートである。また、図５と図６と図７とはそれぞれ、ＴＯＦセンサ１００のクロック配線５０のレイアウトの一例、他の例、およびさらに他の例を示す模式図である。さらに図８と図９とはそれぞれ、ＴＯＦセンサ１００のクロック配線５０の一例、および他の例を示す模式的回路図である。
　（ＴＯＦセンサ１００全体の配置）
　図１に示すように、ＴＯＦセンサ１００は、単独の画素４０、または、Ｘ方向および／またはＹ方向に隣接する複数の画素４０、から構成された単位画素群３６がＹ方向に配列されて、Ｙ方向の単位画素群列３５となり、さらにＹ方向の単位画素群列３５がＸ方向に配列されて、２次元配列された画素領域３０が形成されている。画素領域３０のＹ方向の一端側にはクロックバッファ領域２０が形成され、クロックバッファ領域２０からＹ方向の単位画素群列３５のおのおのに各画素４０の転送ゲート４２（図示せず）を駆動する高速クロック信号のクロック配線５０（図示せず）が延在している。なお、図１には、Ｙ方向の単位画素群列３５のおのおのに対して１つのクロックバッファ２２が描かれているが、ＴＯＦの画素４０はそれぞれ複数の転送ゲート４２を含み、図１には図示していないが、ＴＯＦの画素４０の転送ゲート４２の数に対応してＹ方向の単位画素群列３５のおのおのに複数のクロックバッファ２２が配置される。また、図１には図示していないが、ＴＯＦセンサ１００にはＹ方向の単位画素群列３５から画素４０を選択して出力するための選択信号、Ｙ方向の単位画素群列３５から出力された電荷を読み出すための読み出し回路等も含まれる。
　（クロックバッファ領域２０の構成と動作）
　図２に示すように、クロック入力端子２１から入力されたクロック信号はクロックバッファ２２で増幅されたのち２つに分岐され、分岐されたクロック信号はまたクロックバッファ２２で増幅されたのちさらに２つに分岐される。このバイナリー分岐を繰り返すことによってクロック信号はＹ方向の単位画素群列３５の数と同じ数まで分岐される。図２では５段階の分岐によって３２のクロック出力が形成されている。一般には、Ｎ段階の分岐によって２Ｎの出力を得ることができる。なお、Ｙ方向の単位画素群列３５がＸ方向に何列配列されるかについては、ＴＯＦセンサ１００の構造、あるいは必要なＸ方向の分解能によって異なる。
　また、図２では１つのクロック信号のみが描かれているが、実際には各画素４０の転送ゲート４２の数だけのバイナリー分岐回路がクロックバッファ領域２０に含まれている。
　また、図２では各段の分岐のすべてにクロックバッファ２２が設けられているが、一部の段の分岐に対して、クロックバッファ２２を設けず、配線の分岐のみとすることもできる。
　図２のバイナリー分岐で構成されたクロックバッファでは、クロックバッファ領域２０の出力に相当する最終段のクロックバッファ２２の出力に、同一の抵抗と容量を備えた、Ｙ方向の単位画素群列３５のクロック配線５０を接続した場合、単位画素群列３５のおのおののクロック配線５０におけるクロック信号の伝搬遅延時間、立ち上がり立下り時間等をほぼ同一とすることができる。
　（画素４０の構成と動作の一例）
　本発明の目的は、転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを小さくすることのできる配線構造を備えたＴＯＦセンサ１００を提供することにある。したがって、本発明は、複数の転送ゲート４２を備える画素４０のすべてに適用することができるが、ここでは一例として、２個の転送ゲート４２を備えた画素４０についてその構成と動作を説明する。
　図３に示すように、ＴＯＦ用の画素４０では、フォトダイオード４１（ＰＤ）の電荷を複数の時間窓（クロック）でサンプリングするために、複数の転送ゲート４２（ＴＧ１，ＴＧ２）が配置されている。転送ゲート４２（ＴＧ１、ＴＧ２）でサンプリングされた電荷はそれぞれフローティングディフュージョン（ＦＤ１、ＦＤ２）に蓄積され、ソースフォロワー（ＳＦ１、ＳＦ２）および選択トランジスタ（ＳＥＬ１、ＳＥＬ２）を介して出力（ＯＵＴ１、ＯＵＴ２）から読み出される。
　図４はＴＯＦセンサ１００を用いた時間測定の原理を示すタイミングチャートである。レーザ放出装置からパルス幅ＴＰＷのレーザ光が放射され、対象物で反射して受信光となって画素４０のフォトダイオード４１に入力される。一方、画素４０の２つの変調ゲートのうち、ＴＧ１がまずオンし、ＴＧ２はＴＧ１よりレーザ光のパルス幅ＴＰＷだけ遅れてオンする。受信光は、レーザ放出装置と対象物との距離と対象物とＴＯＦセンサ１００との距離との和を光速で割り算した時間に相当する飛行時間（ＴＯＦ）だけ遅れてＴＯＦセンサ１００に入射する。そして、受信光のパルスとＴＧ１との重なった時間に発生する電荷はＦＤ１に蓄積され、受信光のパルスとＴＧ２との重なった時間に発生する電荷はＦＤ２に蓄積されることから、ＦＤ１に蓄積された電荷の量とＦＤ２に蓄積された電荷の量とを出力し、その比率を計算することによりＴＯＦを求めることができる。
　なお、放射レーザ光のオンするタイミングとＴＧ１のオンするタイミングとがずれた場合測定誤差が発生するが、ＴＧ１のオンするタイミングが放射レーザ光のオンするタイミングからどれだけ遅れているかがわかっていれば、測定誤差はシステムレベルでの補正で訂正することが可能である。
　また、転送ゲート４２は受信光のパルスをＴＧ１とＴＧ２とで変調することから、変調用ゲートとも呼ばれる。
　しかし、レーザ光の放射されるタイミングとＴＧ１およびＴＧ２のタイミングが想定よりずれた場合、その分、ＴＯＦセンサ１００により求められた距離に測定誤差が発生し、対象物との間の距離の誤差となる。特に、ＴＯＦセンサ１００の各画素４０の間でＴＧ１およびＴＧ２のオンオフのタイミングにばらつきが発生すると、対象物との距離の測定結果の２次元分布に誤差が発生する。したがって、転送ゲート４２のクロック信号ＴＧ１、ＴＧ２のＸ方向およびＹ方向の伝搬遅延時間のばらつきを少なくすることは、Ｘ方向とＹ方向に２次元配置された画素４０を備えるＴＯＦセンサ１００にとって非常に重要である。
　このうち、Ｘ方向については、図２のバイナリー分岐で構成されたクロックバッファ２２を用いることで、クロックバッファ領域２０の各クロックバッファ２２の出力におけるクロック信号の伝搬遅延時間、および立ち上がり立下り時間等をほぼ同一とすることができる。したがって、ＴＯＦセンサ１００のＸおよびＹ方向に配列された各画素４０の間の伝搬遅延時間のばらつきを減少させるためには、Ｙ方向の単位画素群列３５の中の各画素４０の伝搬遅延時間のばらつきを減少させることが重要である。
　図５はＴＯＦセンサ１００のクロック配線レイアウトの一例を示す模式図である。クロックバッファ領域２０の最終段のクロックバッファ２２（ＴＧ１，ＴＧ２）の出力は画素に接続されることなく画素領域３０のＹ方向の中点に位置する第１分岐点５１まで延在し、そこで２つに分岐されて、一方のクロック配線５０はＹ方向の中央からクロックバッファ領域２０に隣接する一端側に延在する画素４０の転送ゲート４２（図示せず）に接続される。また、２つに分岐された配線のうち、他方のクロック配線５０はＹ方向の中央から他端側に延在する画素４０の転送ゲート４２に接続される。図５は、転送ゲート４２が２個の場合の例であり、したがって、クロック配線５０も各単位画素群列３５に２本の配線がレイアウトされている。
　また、図５にはクロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。これは、各画素の周辺の配線パターンの均一性を保つためである。図５（ａ）はクロック配線５０をＹ方向の他端側まで延在させる場合、図５（ｂ）は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
　クロック配線５０をＹ方向の他端側まで延在させる場合は、Ｙ方向の一端側から第１分岐点５１までと第１分岐点５１からＹ方向の他端側までとの間で、形成される配線と分岐後のクロック配線５０との間の寄生容量成分およびそのダイナミックな動作状況を極力揃えることができる点で有利であるが、クロック配線５０の寄生容量成分が増加するという点では不利である。
　図６は、ＴＯＦセンサ１００のクロック配線レイアウトの他の例を示す模式図である。クロック配線５０は上層の配線層５３と下層の配線層５４とが絶縁層をはさんで積層されており、図６にはその両方のクロック配線５０が表示されている。クロックバッファ領域２０の最終段のクロックバッファ２２（ＴＧ１，ＴＧ２）の出力は上層の配線層５３によりＹ方向の単位画素群列３５の中央に位置する第１分岐点５１まで延在し、そこで上層の配線層５３と下層の配線層５４とを接続するビア５５を介して下層の配線層５４に接続される。そして、下層の配線層５４は、Ｙ方向の中央からクロックバッファ領域２０に隣接する一端側に延在する画素４０の転送ゲート４２、およびＹ方向の中央から他端側に延在する画素４０の転送ゲート４２に接続される。図６も、転送ゲート４２が２個の場合の例であり、したがって、クロック配線５０も各単位画素群列３５に２本の配線がレイアウトされている。
　また、図６にも、クロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。図６（ａ）はクロック配線５０をＹ方向の他端側まで延在させる場合、図６（ｂ）は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
　図７はＴＯＦセンサ１００のクロック配線レイアウトのさらに他の例を示す模式図である。図７においては、Ｘ方向に隣接する３つの画素４０が単位画素群３６を構成している。図７の例では、転送ゲート４２を駆動するクロックは３相であり、３つのクロックバッファ２２（ＴＧ１，ＴＧ２，ＴＧ３）の出力は、画素４０に接続されることなく画素領域３０のＹ方向の中点に位置する第１分岐点５１まで延在し、そこで２つに分岐されて、それぞれ単位画素群３６に接続される。クロックバッファ２２の出力は上層の配線層５３を用いて配線され、各単位画素群３６において上層の配線層５３と下層の配線層５４とを接続するビア５５を介して下層の配線層５４に接続され、下層の配線層５４によって各画素４０の転送ゲート４２に接続される。
　また、図７の例では、Ｘ方向に隣接する単位画素群３６の下層の配線層５４がたがいに接続されている。本発明のクロック信号はクロックバッファ領域２０でＸ方向にバイナリー分岐されており、各Ｙ方向の単位画素群列３５のクロック配線５０および転送ゲート４２の形状もＸ方向において同一であることから、理論的には、Ｘ方向に隣接する単位画素群３６の下層の配線層５４の波形は同一であるが、Ｘ方向に隣接する単位画素群３６の下層の配線層５４をたがいに接続することにより、最終段のクロックバッファ２２の駆動能力のばらつき、およびクロック配線５０の寄生抵抗および寄生容量の相対ばらつきによる、Ｘ方向において隣接する、単位画素群３６の間における転送ゲート４２の伝搬遅延時間のばらつきを減少させることができる。
　なお、図７の例では、Ｘ方向に隣接する３つの画素４０が単位画素群３６を構成しているが、例えば、さらに、Ｘ方向に隣接する３つの画素４０同士をＹ方向で合体させて合計６つの画素４０で単位画素群３６を構成してもよい。また、Ｙ方向に隣接する画素４０のみで単位画素群３６を構成してもよい。
　また、図７にも、クロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。図７は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
　図８は、図５乃至図７のレイアウトに対応するクロック配線５０の等価回路図である。クロック配線５０はクロックバッファ２２の出力から第１分岐点５１まで延在し、その後、２つに分岐されてＹ方向の単位画素群列３５の一端側および他端側に向かって延在している。図８では、クロック配線５０でのクロック信号の遅延に対応させるために、クロック配線５０をＣ－Ｒ－Ｃの縦続接続として記載している。
　図８の構成ではクロックバッファ２２の出力が第１分岐点５１から一端側および他端側に伝搬するために、クロックバッファ２２の出力を一端側から他端側に向けて伝搬させた場合に比べて、Ｙ方向の単位画素群列３５に相当する図８の下段のクロック配線５０における伝搬遅延時間のばらつきが小さくなる。
　図９はＴＯＦセンサ１００のクロック配線５０の他の例を示す模式的回路図である。図９では、クロックバッファ２２の出力から第１分岐点５１まで延在し、そこで分岐した後、一方のクロック配線５０はさらに画素領域３０のＹ方向の一端側から１／４の距離に位置する第２分岐点５７まで延在し、そこでまた２つに分岐して、それぞれＹ方向の単位画素群列３５の一端側と第１分岐点５１側とに向かって延在する。また、第１分岐点５１で分岐した他方のクロック配線５０は、さらに画素領域３０のＹ方向の一端側から３／４の距離に位置する第３分岐点５８まで延在し、そこでまた２つに分岐して、それぞれＹ方向の単位画素群列３５の他端側と第１分岐点５１側とに向かって延在する。
　図９の構成では、クロックバッファ２２の出力からの、第２分岐点５７と第３分岐点５８の伝搬遅延時間は同じであることから、伝搬遅延時間のばらつきとしては、Ｙ方向の単位画素群列３５に相当する図９の下段のクロック配線５０全体の１／４の区間でのばらつきに限定される。したがって、クロックバッファ２２の出力が第１分岐点５１から一端側および他端側に伝搬する図８の場合と比較してもさらに伝搬遅延時間のばらつきを小さくすることができる。
　なお、図９ではＹ方向の単位画素群列３５を接続するクロック配線５０の１／４、および３／４の点からＹ方向の単位画素群列３５の各画素の変調ゲートを駆動しているが、さらに１／４、および３／４の点でもう一度配線を分岐し、１／８、３／８、５／８、７／８の点からＹ方向の単位画素群列３５の各画素の転送ゲート４２を駆動するように構成してもよい。
　より一般的には、Ｙ方向の単位画素群列３５を接続するクロック配線５０をＹ方向においてバイナリー分岐してから単位画素群３６に配線することにより、伝搬遅延時間のばらつきを小さくすることができる。Ｎ回バイナリー分岐すると、バイナリー分岐された配線は２Ｎ本に分岐されるので、Ｙ方向の単位画素群列３５を接続するクロック配線５０の１／２Ｎ、３／２Ｎ、・・・、（２Ｎ－１）／２Ｎの点から単位画素群３６の転送ゲート４２を駆動するとよい。
　また、図９では、第２分岐点５７から第１分岐点５１側に向かって延在したクロック配線５０と第３分岐点５８から第１分岐点５１側に向かって延在したクロック配線５０とが第１分岐点５１で接続されているが、この２つのクロック配線５０の端部同士は理論的には同じ伝搬遅延時間となるため、２つのクロック配線５０をたがいに接続してもよいし、接続しなくてもよい。ただし、２つの配線の抵抗値あるいは寄生容量値の相対ばらつきによる伝搬遅延時間のばらつきに対しては、２つのクロック配線５０をたがいに接続したほうが有利である。
　（模式的回路を用いたシミュレーションによる伝搬遅延時間ばらつき減少の確認）
　Ｙ方向の単位画素群列３５と接続するクロック配線５０を、端部から駆動した場合、図８のように中央部から駆動した場合、および図９のように１／４の点と３／４の点とから駆動した場合について、クロック配線５０をＣ－Ｒ－Ｃの縦続接続として回路シミュレーションを行い、伝搬遅延時間のばらつきの差異を調べた。
　Ｙ方向の単位画素群列３５を接続するクロック配線５０を、端部から駆動した場合のシミュレーションに用いた回路図を図１０に、図８のように中央部（第１分岐点５１）から駆動した場合のシミュレーションに用いた回路図を図１１に、および図９のように１／４の点(第２分岐点５７)と３／４の点(第３分岐点５８)とから駆動した場合のシミュレーションに用いた回路図を図１２に示す。図１０から図１２ではＹ方向の単位画素群列３５を接続するクロック配線５０を１２分割し、１２分割したクロック配線５０のそれぞれの抵抗を１０Ω、寄生容量を０．５ｐＦ＋０．５ｐＦ、クロックバッファ２２の出力抵抗を５Ω、クロックの周波数を１００ＭＨｚとした。また、クロックバッファ２２の立ち上がりから図のＣ０乃至Ｃ１２の点での電圧がクロックの振幅の半分に到達するまでの時間を伝搬遅延時間とした。
　図１３には、図１０から図１２の各回路における、各Ｃ端子の点での伝搬遅延時間の絶対値を、図１４には伝搬遅延時間の最も小さい点を０とした場合の、各Ｃ端子の点での伝搬遅延時間を示した。図１４の伝搬遅延時間は、Ｙ方向の単位画素群列３５を接続するクロック配線５０での伝搬遅延時間のばらつきに相当する。
　図１３によれば、各Ｃ端子の伝搬遅延時間の絶対値は図１０の端部駆動の場合が最も小さく、図１１の中央駆動の場合が中間で、図１２の４分割駆動の場合が最も大きい。これは、図１１の回路では、クロックバッファ２２から第１分岐点５１までの配線の遅延が加算されており、図１２の回路ではクロックバッファ２２から第２分岐点５７および第３分岐点５８までの配線の遅延が追加されているためである。
　一方、図１４によれば、Ｙ方向の単位画素群列３５を接続するクロック配線５０内部での伝搬遅延時間のばらつきは、図１１の中央駆動の場合は、図１０の端部駆動の場合のばらつきの約１／３、さらに図１２の４分割駆動の場合は、中央駆動の場合の約１／３、端部駆動の場合の約１／１０となっている。
　したがって、Ｘ方向とＹ方向とに２次元配置された画素４０を備えるＴＯＦセンサ１００において、クロックバッファ２２の出力であるクロック配線５０をＹ方向の単位画素群列３５の中央に相当する第１分岐点５１まで配線した後２つに分岐し、一方のクロック配線５０を第１分岐点５１から一端側に延在する画素４０の転送ゲート４２に接続し、他方のクロック配線５０を第１分岐点５１から他端側に延在する画素４０の転送ゲート４２に接続することによって、各画素４０の転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを端部駆動の場合に比べて１／３程度に小さくすることができる。
　また、第１分岐点５１からさらに、Ｙ方向の単位画素群列３５の１／４の点（第２分岐点５７）、および３／４の点（第３分岐点５８）まで配線した後、それぞれの分岐点からＹ方向の単位画素群列３５の転送ゲート４２に接続した場合は、各画素４０の転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを端部駆動の場合の１／１０程度に小さくすることができる。
　なお、本発明のＴＯＦセンサ１００のクロック配線構造は、配線による露光への影響が無視できる裏面照射型センサに特に適するが、画素４０の大きさ、配線層の数などによっては表面照射型センサにも適用可能である。
　本発明において、画素領域３０が『画素領域』に相当し、クロックバッファ領域２０が『クロックバッファ領域』に相当し、ＴＯＦセンサ１００が『ＴＯＦセンサ』に相当し、画素４０が『画素』に相当し、フォトダイオード４１が『フォトダイオード』に相当し、転送ゲート４２が『転送ゲート』に相当し、電荷蓄積および出力回路４３が『電荷蓄積および出力回路』に相当し、単位画素群３６が『単位画素群』に相当し、単位画素群列３５が『単位画素群列』に相当し、クロックバッファ２２が『クロックバッファ』に相当し、第１分岐点５１が『第１分岐点』に相当し、第２分岐点５７が『第２分岐点』に相当し、第３分岐点５８が『第３分岐点』に相当し、上層の配線層５３が『上層の配線層』に相当し、下層の配線層５４が『下層の配線層』に相当する。
　本発明の好ましい実施形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。
符合の説明
　　　１０　半導体チップ
　　　１１　クロック入力端子
　　　１２　末端回路（ラッチ回路）
　　　１３　ルートバッファ
　　　１４　クロック配線
　　　２０　クロックバッファ領域
　　　２１　クロック入力端子
　　　２２　クロックバッファ
　　　３０　画素領域
　　　３５　単位画素群列
　　　３６　単位画素群
　　　４０　画素
　　　４１　フォトダイオード
　　　４２　転送ゲート
　　　４３　電荷蓄積および出力回路
　　　５０　クロック配線
　　　５１　第１分岐点
　　　５３　上層の配線層
　　　５４　下層の配線層
　　　５５　上層の配線層と下層の配線層とを接続するビア
　　　５６　ダミー配線
　　　５７　第２分岐点
　　　５８　第３分岐点
　　１００　ＴＯＦセンサ

 

Claims (8)

  1. 　Ｘ方向およびＹ方向に配列される画素を備えた画素領域と前記画素領域のＹ方向の一端側に配置されるクロックバッファ領域とを備えるＴＯＦセンサであって、
    　前記画素領域には、単独の前記画素、または、Ｘ方向および／またはＹ方向に隣接する複数の前記画素、から構成された単位画素群が２次元配列され、前記単位画素群の前記画素は、それぞれフォトダイオードと複数の転送ゲートと電荷蓄積および出力回路とを備え、
    　前記複数の転送ゲートのそれぞれを駆動する複数のクロック信号はそれぞれ、前記クロックバッファ領域において、Ｘ方向においてバイナリー分岐されて、前記単位画素群がＹ方向に配列された単位画素群列を駆動するクロックバッファに入力され、
    　前記単位画素群列を駆動する前記クロックバッファの出力配線のそれぞれは、Ｙ方向においてバイナリー分岐されて、前記単位画素群列の前記複数の転送ゲートに接続される、ＴＯＦセンサ。
  2. 　前記複数のクロック信号のＸ方向にバイナリー分岐される各バイナリー分岐点には前記クロックバッファが配置され、前記クロックバッファの出力が２方向に分岐される、請求項１に記載のＴＯＦセンサ。
  3. 　前記単位画素群列を駆動する前記クロックバッファの出力配線のそれぞれは、前記画素領域のＹ方向の中点に位置する第１分岐点まで配線された後、２つに分岐されて、前記単位画素群列のうちの、前記第１分岐点より一端側の前記単位画素群の前記転送ゲートと前記第１分岐点より他端側の前記単位画素群の前記転送ゲートとに接続される、請求項１または２に記載のＴＯＦセンサ。
  4. 　前記第１分岐点で２つに分岐された配線の一方は、前記画素領域のＹ方向の一端側から１／４の距離に位置する第２分岐点まで配線された後、２つに分岐されて、前記Ｙ方向の前記単位画素群の配列のうちの、前記第２分岐点より一端側の前記単位画素群の前記転送ゲートと前記第２分岐点と前記第１分岐点との間の前記単位画素群の前記転送ゲートとに接続され、
    　前記第１分岐点で２つに分岐された配線の他方は、前記画素領域のＹ方向の一端側から３／４の距離に位置する第３分岐点まで配線された後、２つに分岐されて、前記Ｙ方向の前記単位画素群の配列のうちの、前記第１分岐点と前記第３分岐点との間の前記単位画素群の前記転送ゲートと前記第３分岐点より他端側の前記単位画素群の前記転送ゲートとに接続される、請求項３に記載のＴＯＦセンサ。
  5. 　さらに、前記第１分岐点に対してＹ方向において隣接する２つの前記単位画素群の前記転送ゲートがたがいに接続される、請求項４に記載のＴＯＦセンサ。
  6. 　前記クロックバッファの出力から前記第１分岐点までの配線の、前記第１分岐点に対して対称となる位置に、配線が形成される、請求項３から５のいずれか１項に記載のＴＯＦセンサ。
  7. 　前記クロックバッファの出力から前記第１分岐点までの配線には、上層の配線層が使用され、前記第１分岐点から各単位画素群の前記転送ゲートまでの配線には下層の配線層が使用される、請求項３から６のいずれか１項に記載のＴＯＦセンサ。
  8. 　さらに、Ｘ方向において隣接する前記単位画素群の前記転送ゲートがたがいに接続される、請求項１から７のいずれか１項に記載のＴＯＦセンサ。
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