WO2024252675A1 - 半導体装置の製造方法、および表示装置の製造方法 - Google Patents

半導体装置の製造方法、および表示装置の製造方法 Download PDF

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forming
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Definitions

  • Patent Document 1 discloses that when fabricating a semiconductor device on a glass substrate, a thin film having electrical conductivity (e.g., a silicon film that has been made electrically conductive) is formed on the underside of the glass substrate in the early stages of the fabrication process.
  • a thin film having electrical conductivity e.g., a silicon film that has been made electrically conductive
  • electrostatic breakdown can cause defects and reduce the manufacturing yield of the semiconductor devices.
  • the method for manufacturing a semiconductor device includes the steps of forming a conductive film on the upper surface of an insulating substrate, forming a base containing a resin on the upper surface of the conductive film, and forming a semiconductor device on an upper layer of the base.
  • FIG. 1A to 1C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 2 is a cross-sectional view illustrating an example of voltage loading according to the method shown in FIG. 1 .
  • FIG. 11 is a cross-sectional view illustrating an example of voltage loading by a method in which a conductive film is not formed on an insulating substrate of a comparative example.
  • 2 is a plan view perspective view showing an example of the positional relationship between the insulating substrate shown in FIG. 1, a patterned conductive film, and a resin contained in the base.
  • FIG. 2 is a cross-sectional view showing a continuation of the example of the manufacturing method of the semiconductor device shown in FIG. 1 .
  • FIG. 13 illustrates a transmittance graph according to an embodiment of the present disclosure.
  • FIG. 5 is a cross-sectional view showing an example of reusing the insulating substrate shown in FIGS. 1 and 4.
  • FIG. 5 is a cross-sectional view showing another example of reuse of the insulating substrate shown in FIGS. 1 and 4.
  • 11A to 11C are cross-sectional views showing a modified example of the method for manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 1A to 1C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 1A to 1C are cross-sectional views illustrating an example of a manufacturing method for a display device according to an embodiment of the present disclosure.
  • FIG. 1 is a cross-sectional view showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • the method for manufacturing a semiconductor device includes a step of forming a conductive film 2 on an upper surface 1T of an insulating substrate 1 (step S10), a step of forming a base 3 containing a resin on an upper surface 2T of the conductive film 2 (step S30), and a step of forming a backplane 4 including a semiconductor device Tr on an upper layer above the base 3 (step S50).
  • the insulating substrate 1 is, for example, a glass substrate.
  • the semiconductor device Tr is, for example, a thin film transistor.
  • forming element Y on the upper surface of element X means forming element Y after element X so that element Y is in direct contact with the upper surface of element X.
  • Forming element Y in a layer above element X means forming element Y after element X, and includes both cases where element Y is in contact with the upper surface of element X and where it is not in contact with the upper surface of element X.
  • a conductive film 2 is formed on the upper surface 1T of an insulating substrate 1.
  • static electricity is generated by friction, and localized charges are generated on the insulating substrate 1.
  • the conductive film 2 disperses the localized charges, reducing the amount of charge per area. This reduces the voltage load per area on the components formed above the conductive film 2, including the semiconductor device Tr.
  • FIG. 2 is a cross-sectional view for explaining an example of voltage loading by the method shown in FIG. 1.
  • the layer between the conductive film 2 and the backplane 4 is ignored.
  • the insulating substrate 1 is supported or carried by a support fixture ST such as a pin or an arm. Static electricity may be generated by contact or friction between the lower surface 1B of the insulating substrate 1 and the support fixture ST, and a charge -Q may be generated on the lower surface 1B.
  • the charge -Q on the lower surface 1B of the insulating substrate 1 induces a charge +Q on the upper surface 1T
  • the charge +Q on the upper surface 1T of the insulating substrate 1 induces a charge -Q on the lower surface of the backplane 4 via the conductive film 2.
  • the charge -Q on the lower surface of the backplane 4 induces a charge +Q on the upper surface, and a voltage V 2 is applied between the upper and lower surfaces of the backplane 4.
  • the area S 2 on the lower surface of the backplane 4 where the charges ⁇ Q are distributed is larger than the area S 1 on the upper surface 1T of the insulating substrate 1 where the charges +Q are distributed (S 1 ⁇ S 2 ).
  • FIG. 3 is a cross-sectional view for explaining an example of voltage loading by a method of forming no conductive film on an insulating substrate of a comparative example.
  • the layer between the insulating substrate 101 and the backplane 104 is ignored.
  • the charge -Q on the lower surface of the insulating substrate 1 induces a charge +Q on the upper surface
  • the charge +Q on the upper surface of the insulating substrate 101 induces a charge -Q on the lower surface of the backplane 104.
  • the charge -Q on the lower surface of the backplane 104 induces a charge +Q on the upper surface, and a voltage V 1 is applied between the upper and lower surfaces of the backplane 104. Since there is no conductive film, the area S 1 where the charge +Q is distributed on the upper surface of the insulating substrate 101 is equal to the area where the charge -Q is distributed on the lower surface of the backplane 104.
  • the backplane 4, 104 can be considered as a parallel plate capacitor.
  • a parallel plate capacitor it is known that the following relationship (1) holds true.
  • Q ⁇ V ⁇ S/d...(1)
  • Q Absolute value of the charge stored in the capacitor electrode
  • ⁇ dielectric constant between the electrodes of the capacitor
  • V absolute value of the voltage between the electrodes of the capacitor
  • S electrode area of the capacitor
  • d the distance between the electrodes of the capacitor.
  • the inter-electrode voltages V1 and V2 and the electrode areas S1 and S2 are applied to the above relational expression (1) to obtain the relational expression (2). Furthermore, the electrode area S1 ⁇ S2 is applied to obtain the relational expression (3). Note that V1 , S1 , V2 , and S2 are greater than 0.
  • the method according to the present disclosure can reduce the voltage load per area on the semiconductor device Tr.
  • the manufacturing yield of the device Tr can be improved.
  • a conductive film 2 is formed on the upper surface 1T of the insulating substrate 1, and a base 3 and a backplane 4 are formed above the conductive film 2. Therefore, the support tool ST supporting the insulating substrate 1 does not come into contact with the conductive film 2.
  • the tool supporting the insulating substrate may come into contact with the conductive film, causing part of the conductive film to peel off. The peeled off pieces become foreign matter and reduce the manufacturing yield of the semiconductor device.
  • a large amount of charge may move between the tool in contact and the conductive film, which may lead to electrostatic damage to the components.
  • the method disclosed herein can improve the manufacturing yield of semiconductor devices including the backplane 4.
  • the conductive film 2 is formed over the entire upper surface 1T of the insulating substrate 1.
  • the method for manufacturing a semiconductor device according to the present disclosure further includes a step (step S20) of patterning the conductive film 2 so as to remove the outer edge portion 2S of the conductive film 2.
  • the base 3 is formed so as to cover the upper surface 2T and side surface 2L of the patterned conductive film 2.
  • the conductive film 2 is protected by the base 3, and peeling of the conductive film 2 can be reduced.
  • the outer edge portion 2S of the conductive film 2 is the portion formed on the outer edge portion of the upper surface 1T of the insulating substrate 1.
  • a first resin layer R1 is formed on the upper surface 2T of the conductive film 2, an intermediate layer ML is formed above the first resin layer R1, and a second resin layer R2 is formed above the intermediate layer ML.
  • the first resin layer R1 and the second resin layer R2 may contain a resin such as polyimide.
  • the intermediate layer ML may contain an inorganic material such as silicon nitride, silicon oxide, and silicon oxynitride.
  • FIG. 4 is a plan view perspective view showing an example of the positional relationship between the insulating substrate shown in FIG. 1, the patterned conductive film, and the resin contained in the base.
  • the outer periphery of the resin contained in the base 3 is located between the outer periphery of the insulating substrate 1 and the outer periphery of the conductive film 2.
  • the distance between the outer periphery of the insulating substrate 1 and the outer periphery of the conductive film 2 may be 18 to 19 mm.
  • the first resin layer R1 contained in the base 3 is in direct contact with the insulating substrate 1 at its outer edge.
  • the method for manufacturing a semiconductor device according to the present disclosure further includes a step (step S40) of forming a base coat BC above the undercoat 3, and forming a semiconductor device Tr above the base coat BC.
  • a step S40 of forming a base coat BC above the undercoat 3, and forming a semiconductor device Tr above the base coat BC.
  • the conductive film 2 may include a transparent metal oxide, for example, one or more selected from the group including indium tin oxide (ITO), indium zinc oxide (IZO), and indium gallium zinc oxide (InGaZnO).
  • the conductive film 2 may include a conductive organic material, for example, one or more selected from the group including carbon nanotubes, graphene, and fullerene.
  • the conductive film 2 may be a semiconductor thin film, such as a silicon thin film, doped with impurity ions that impart conductivity.
  • the impurities that impart conductivity to the silicon thin film include phosphorus ions or boron ions.
  • the conductive film 2 is made of a material that can withstand heat generated in processes subsequent to step S10, such as the process of forming the semiconductor device Tr.
  • the conductive film 2 may have heat resistance of 400°C to 500°C.
  • the conductive film 2 may be in an electrically floating state.
  • An opening may be provided in the base 3, and the conductive film 2 may be electrically connected to the wiring layer in the backplane 4 through this opening. This electrical connection is separated by a process (step S70) of peeling the base 3 from the insulating substrate 1, which will be described later.
  • step S10 the conductive film 2 is formed over the entire upper surface 1T of the insulating substrate 1. Also, the conductive film 2 is formed only on the upper surface 1T of the insulating substrate 1. Because the lower surface 1B and side surface 1L of the insulating substrate 1 remain non-conductive, even if the support fixture ST comes into contact with the lower surface 1B or side surface 1L, it is difficult for charges to transfer between the support fixture ST and the insulating substrate 1. Therefore, electrostatic breakdown caused by charge transfer with the support fixture ST can be reduced.
  • FIG. 5 is a cross-sectional view showing a continuation of the example of the method for manufacturing the semiconductor device shown in FIG. 1.
  • the method for manufacturing the semiconductor device further includes a step of irradiating the base 3 with a laser from below the insulating substrate 1 (step S60) and a step of peeling the base 3 from the insulating substrate 1 (step S70).
  • the resin of the base 3 is denatured by the laser irradiation, making it easier to peel off. For this reason, it is beneficial for the insulating substrate 1 and the conductive film 2 to have a high laser transmittance.
  • the conductive film 2 may have a laser transmittance of 60% or more.
  • the insulating substrate 1 and the conductive film 2 may have a laser transmittance of 60% or more in total.
  • the central wavelength of the laser irradiated in step S60 is, for example, 343 [nm].
  • the conductive film 2 mostly remains on the insulating substrate 1.
  • FIG. 6 is a diagram showing a transmittance graph according to an embodiment of the present disclosure.
  • the dashed line shows a transmittance graph of only the glass substrate as a reference example.
  • “with annealing” shows a transmittance graph of the glass substrate and the ITO thin film in a case where an ITO thin film having an average thickness of 42 nm is formed on the glass substrate and the ITO thin film is annealed at 500°C.
  • “without annealing” shows a transmittance graph of the glass substrate and the ITO thin film in a case where an ITO thin film having an average thickness of 24 to 42 nm is formed on the glass substrate and the ITO thin film is not annealed.
  • the vertical axis of FIG. 6 shows transmittance [%], and the horizontal axis shows wavelength [nm].
  • the transmittance of the glass substrate alone is less than 90%, and the total transmittance of the glass substrate and the ITO thin film is approximately 54% or more.
  • the laser transmittance of any of the ITO thin films in the examples shown in the transmittance graphs by solid lines in FIG. 6 is approximately 60% or more.
  • the manufacturing method of the semiconductor device according to the present disclosure to further include a step of annealing the conductive film 2.
  • FIG. 7 is a cross-sectional view showing an example of reusing the insulating substrate shown in FIGS. 1 and 4.
  • the insulating substrate 1 and the conductive film 2 may be reused after the base 3 has been peeled off.
  • unnecessary films such as the intermediate layer ML and the base coat BC remain on the insulating substrate 1 in step S70, the unnecessary films are removed from the insulating substrate 1 (step S80), and then the processes from step S30 onwards are carried out again.
  • FIG. 8 is a cross-sectional view showing another example of the reuse of the insulating substrate shown in FIG. 1 and FIG. 4.
  • the insulating substrate 1 may be reused by removing the upper film UF above the insulating substrate 1 from the insulating substrate 1 after peeling off the base 3.
  • the upper film UF may include the conductive film 2.
  • the upper film UF including the conductive film 2, the intermediate layer ML, and the base coat BC is removed from the insulating substrate 1 (step S90), and then the processes from step S10 onwards are performed again.
  • (Modification) 9 is a cross-sectional view showing a modified example of the method for manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • the conductive film 2 may be patterned so as to remove not only the outer edge 2S of the conductive film 2 but also any part 2P of the conductive film 2 other than the outer edge 2S.
  • the conductive film 2 affects the transmission and reflection of light. If this effect is detrimental to the manufacture of the semiconductor device, a portion 2P of the conductive film 2 may be removed as appropriate. For example, if the conductive film 2 makes the alignment mark AM difficult to see, the portion of the conductive film 2 directly above and in the vicinity of the alignment mark AM is removed.
  • FIG. 10 is a cross-sectional view showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • the conductive film 2 does not need to be patterned, and step S20 shown in FIG. 1 may be omitted.
  • a base 3 is formed on the upper surface 2T of the conductive film 2 as is.
  • FIG. 11 is a cross-sectional view showing an example of a method for manufacturing a display device according to an embodiment of the present disclosure.
  • the method for manufacturing a display device according to the present disclosure includes the method for manufacturing a semiconductor device according to the present disclosure, and further includes a step of forming a light-emitting element Ed above the semiconductor device Tr (step S100), and a step of forming a sealing layer 6 for sealing the light-emitting element Ed above the light-emitting element Ed (step S110).
  • Steps S60 and S70 are performed after steps S100 and S110.
  • a pixel electrode PE is formed above the semiconductor device Tr, an emission layer EM is formed above the pixel electrode PE, and a common electrode CE is formed above the emission layer EM.
  • an edge cover film EC that covers the edge of the pixel electrode PE, a charge functional layer located between the pixel electrode PE and the emission layer EM, and a charge functional layer located between the common electrode CE and the emission layer EM may be formed.
  • the light-emitting element Ed may be an organic light-emitting diode (OLED) containing an organic light-emitting material in the light-emitting layer EM, or a quantum dot light-emitting diode (QLED) containing light-emitting quantum dots in the light-emitting layer EM.
  • OLED organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • Reference Signs List 1 101 Insulating substrate 1T Upper surface 2 Conductive film 2L Side surface of conductive film 2P Part of conductive film other than outer edge 2S Outer edge of conductive film 2T Upper surface of conductive film 3 Base 4 Backplane 6 Sealing layer BC Base coat Ed Light emitting element ML Intermediate layer R1 First resin layer R2 Second resin layer Tr Semiconductor device UF Upper film

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Abstract

本開示に係る半導体装置（Ｔｒ）の製造方法は、絶縁性基板（１）の上面（１Ｔ）に、導電性膜（２）を形成する工程と、導電性膜（２）の上面（２Ｔ）に、樹脂を含む下地（３）を形成する工程と、下地（３）より上層に半導体装置（Ｔｒ）を形成する工程と、を含む。

Description

半導体装置の製造方法、および表示装置の製造方法
　本開示は、半導体装置の製造方法、および表示装置の製造方法に関する。
　特許文献１は、ガラス基板上に半導体装置を作製する際に、作製工程の初期段階でガラス基板の下面側に導電性を有する薄膜（例えば、導電性を付与した珪素膜等）を形成することを開示している。
特開平９－２２１０６８号
　絶縁性基板の上に半導体装置を製造する際に、静電破壊によって欠陥が生じ、半導体装置の製造歩留りが低下する。
　本開示に係る半導体装置の製造方法は、絶縁性基板の上面に、導電性膜を形成する工程と、前記導電性膜の上面に、樹脂を含む下地を形成する工程と、前記下地より上層に、半導体装置を形成する工程と、を含む方法である。
　本開示に係る表示装置の製造方法は、本開示に係る半導体装置の製造方法を含み、前記半導体装置より上層に、発光素子を形成する工程と、前記発光素子より上層に、前記発光素子を封止する封止層を形成する工程と、をさらに含む方法である。
　本開示の一態様によれば、半導体装置または半導体装置を含む表示装置の製造歩留りを向上することができる。
本開示の一実施形態に係る半導体装置の製造方法の一例を示す断面図である。 図１に示した方法による電圧負荷の一例を説明する断面図である。 比較例の絶縁性基板に導電性膜を形成しない方法による電圧負荷の一例を説明する断面図である。 図１に示した絶縁性基板と、パターニングされた導電性膜と、下地に含まれる樹脂との位置関係の一例を示す平面透視図である。 図１に示した半導体装置の製造方法の一例の続きを示す断面図である。 本開示の実施例に係る透過率グラフを示す図である。 図１および図４に示した絶縁性基板の再利用の一例を示す断面図である。 図１および図４に示した絶縁性基板の再利用の別の一例を示す断面図である。 本開示の一実施形態に係る半導体装置の製造方法の一変形例を示す断面図である。 本開示の一実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本開示の一実施形態に係る表示装置の製造方法の一例を示す断面図である。
　〔実施形態１〕
　図１は、本開示の一実施形態に係る半導体装置の製造方法の一例を示す断面図である。図１に示すように、半導体装置の製造方法は、絶縁性基板１の上面１Ｔに、導電性膜２を形成する工程（ステップＳ１０）と、導電性膜２の上面２Ｔに樹脂を含む下地３を形成する工程（ステップＳ３０）と、下地３より上層に、半導体装置Ｔｒを含むバックプレーン４を形成する工程（ステップＳ５０）とを含む。絶縁性基板１は例えば、ガラス基板である。半導体装置Ｔｒは例えば、薄膜トランジスタである。
　本開示において、「要素Ｘの上面に要素Ｙを形成する」とは、要素Ｙが要素Ｘの上面に直接接するように、要素Ｘよりも後に要素Ｙを形成することを意味する。「要素Ｘより上層に要素Ｙを形成する」とは、要素Ｘよりも後に要素Ｙを形成することを意味し、要素Ｙが要素Ｘの上面に接する場合も接しない場合も包含する。
　図１に示す方法によれば、絶縁性基板１の上面１Ｔに導電性膜２を形成する。半導体装置の製造の様々な工程で、摩擦によって静電気が生じ、絶縁性基板１に局所的な電荷が生じる。導電性膜２は、局所的な電荷を分散させ、面積あたりの電荷量を低減する。このため、半導体装置Ｔｒを含む、導電性膜２より上層に形成される構成要素に対する、面積あたりの電圧負荷が低減される。
　図２は、図１に示した方法による電圧負荷の一例を説明する断面図である。簡単化のために、図２および図２を参照する説明では、導電性膜２とバックプレーン４との間の層を無視する。図２に示すように、絶縁性基板１は、ピンまたはアームなどの支持器具ＳＴによって支持または搬送される。絶縁性基板１の下面１Ｂと支持器具ＳＴとの間の接触または摩擦によって、静電気が生じ、下面１Ｂに電荷－Ｑが生じることがある。このとき、絶縁性基板１の下面１Ｂの電荷－Ｑが、上面１Ｔに電荷＋Ｑを誘起し、絶縁性基板１の上面１Ｔの電荷＋Ｑが、導電性膜２を介して、バックプレーン４の下面に電荷－Ｑを誘起する。そして、バックプレーン４の下面の電荷－Ｑが、上面に電荷＋Ｑを誘起し、バックプレーン４の上面と下面との間に電圧Ｖ２が加わる。導電性膜２によって、絶縁性基板１の上面１Ｔの電荷＋Ｑが分布している面積Ｓ１よりも、バックプレーン４の下面の電荷－Ｑが分布している面積Ｓ２は、大きい（Ｓ１＜Ｓ２）。
　図３は、比較例の絶縁性基板に導電性膜を形成しない方法による電圧負荷の一例を説明する断面図である。簡単化のために、図３および図３を参照する説明では、絶縁性基板１０１とバックプレーン１０４との間の層を無視する。図３に示すように、絶縁性基板１０１の下面に電荷－Ｑが生じたとき、絶縁性基板１の下面の電荷－Ｑが、上面に電荷＋Ｑを誘起し、絶縁性基板１０１の上面の電荷＋Ｑが、バックプレーン１０４の下面に電荷－Ｑを誘起する。そして、バックプレーン１０４の下面の電荷－Ｑが、上面に電荷＋Ｑを誘起し、バックプレーン１０４の上面と下面との間に電圧Ｖ１が加わる。導電性膜が無いため、絶縁性基板１０１の上面の電荷＋Ｑが分布している面積Ｓ１と、バックプレーン１０４の下面の電荷－Ｑが分布している面積は、同等である。
　バックプレーン４，１０４を平行板コンデンサと見做すことができる。平行板コンデンサに関し、下記の関係式（１）が成立することが知られている。
　Ｑ＝ε×Ｖ×Ｓ／ｄ……（１）
ここで、
　Ｑ：コンデンサの電極に蓄積されている電荷量の絶対値、
　ε：コンデンサの電極間の誘電率、
　Ｖ：コンデンサの電極間の電圧の絶対値、
　Ｓ：コンデンサの電極面積、
　ｄ：コンデンサの電極間の距離、である。
　比較例のバックプレーン１０４の蓄積されている電荷量Ｑ、誘電率εおよび厚さｄが、本開示のバックプレーン４の蓄積されている電荷量Ｑ、誘電率εおよび厚さｄと同等であるとき、上記関係式（１）に電極間の電圧Ｖ１，Ｖ２と電極面積Ｓ１，Ｓ２を適用して関係式（２）を得る。さらに、電極面積Ｓ１＜Ｓ２を適用して関係式（３）を得る。なお、Ｖ１，Ｓ１，Ｖ２，Ｓ２は０より大きい。
　Ｑ＝ε×Ｖ１×Ｓ１／ｄ＝ε×Ｖ２×Ｓ２／ｄ……（２）
　Ｖ１＞Ｖ２……（３）
　したがって、比較例の絶縁性基板１０１に導電性膜を形成しない方法と比較して、本開示に係る方法によれば、半導体装置Ｔｒに対する面積あたりの電圧負荷を低減することができる。そして、半導体装置Ｔｒの製造歩留りを向上することができる。
　また、図１に示す方法によれば、絶縁性基板１の上面１Ｔに導電性膜２を形成し、導電性膜２より上層に下地３およびバックプレーン４を形成する。このため、絶縁性基板１を支持する支持器具ＳＴが導電性膜２に接触しない。一方、絶縁性基板の下面に導電性膜を形成し、絶縁性基板より上層に下地およびバックプレーンを形成する方法によれば、絶縁性基板を支持する器具が導電性膜に接触し、導電性膜の一部が剥落することがある。剥落片は異物となり、半導体装置の製造歩留りを低下させる。さらに、絶縁性基板の下面に導電性膜を形成する方法によれば、接触した器具と導電性膜との間で電荷が大規模に移動し、構成要素の静電破壊に繋がる恐れがある。
　したがって、絶縁性基板の下面に導電性膜を形成する方法と比較して、本開示に係る方法によれば、バックプレーン４を含む半導体装置の製造歩留りを向上することができる。
　図１を再度参照して、導電性膜２を、絶縁性基板１の上面１Ｔの全体に形成する。本開示に係る半導体装置の製造方法は、導電性膜２を、導電性膜２の外縁部２Ｓを除去するように、導電性膜２をパターニングする工程（ステップＳ２０）をさらに含む。ステップＳ３０において有益には、下地３がパターニングされた導電性膜２の上面２Ｔおよび側面２Ｌを覆うように、下地３を形成する。導電性膜２が下地３によって保護され、導電性膜２の剥落を低減できる。導電性膜２の外縁部２Ｓは、絶縁性基板１の上面１Ｔの外縁部の上に形成された部分である。
　本開示に係る半導体装置の製造方法は、下地３を形成する工程（ステップＳ３０）において、導電性膜２の上面２Ｔに第１樹脂層Ｒ１を形成し、第１樹脂層Ｒ１より上層に中間層ＭＬを形成し、中間層ＭＬより上層に第２樹脂層Ｒ２を形成する。第１樹脂層Ｒ１を中間層ＭＬで覆うことによって、第１樹脂層Ｒ１が吸湿して絶縁性基板１から剥離することを低減できる。第１樹脂層Ｒ１および第２樹脂層Ｒ２はポリイミドなどの樹脂を含んでよい。中間層ＭＬは、窒化シリコン、酸化シリコンおよび窒酸化シリコンなどの無機材料を含んでよい。
　図４は、図１に示した絶縁性基板と、パターニングされた導電性膜と、下地に含まれる樹脂との位置関係の一例を示す平面透視図である。図４に示すように、絶縁性基板１の外周と導電性膜２の外周との間に、下地３に含まれる樹脂の外周が位置する。絶縁性基板１の外周と導電性膜２の外周との間の間隔は、１８～１９〔ｍｍ〕でよい。また、図１を再度参照して、下地３に含まれる第１樹脂層Ｒ１は、外縁部で絶縁性基板１に直接接触している。
　本開示に係る半導体装置の製造方法は、下地３より上層にベースコートＢＣを形成する工程（ステップＳ４０）をさらに含み、ベースコートＢＣより上層に半導体装置Ｔｒを形成する。第２樹脂層Ｒ２をベースコートＢＣで覆うことによって、第２樹脂層Ｒ２が吸湿して絶縁性基板１から剥離することを低減できる。ベースコートＢＣは、窒化シリコン、酸化シリコンおよび窒酸化シリコンなどの無機材料を含んでよい。
　導電性膜２は、透明金属酸化物を含んでよく、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）を含む群から選択される１つ以上を含んでよい。あるいは、導電性膜２は、導電性有機物を含んでよく、例えば、カーボンナノチューブ、グラフェン、およびフラーレンを含む群から選択される１つ以上を含んでよい。あるいは、導電性膜２は、導電性を付与する不純物イオンをドープされたシリコン薄膜などの半導体薄膜であってよい。シリコン薄膜に導電性を付与する不純物は、リンイオンまたはボロンイオンを含む。
　導電性膜２は、ステップＳ１０よりも後の工程、例えば、半導体装置Ｔｒを形成する工程で生じる熱に耐える材料からなる。導電性膜２は、４００℃～５００℃に耐える耐熱性を有してよい。
　導電性膜２は、電気的にフローティング状態であってよい。下地３に開口を設け、この開口を通じて、導電性膜２は、バックプレーン４中の配線層と電気的に接続されてもよい。この電気的接続は、後述する下地３を絶縁性基板１から剥離する工程（ステップＳ７０）によって、分離される。
　ステップＳ１０において導電性膜２を、絶縁性基板１の上面１Ｔの全体に形成する。また、導電性膜２を、絶縁性基板１の上面１Ｔのみに形成する。絶縁性基板１の下面１Ｂおよび側面１Ｌは、非導電性のままであるため、支持器具ＳＴが下面１Ｂまたは側面１Ｌに接触しても、支持器具ＳＴと絶縁性基板１との間で電荷が移動困難である。したがって、支持器具ＳＴとの電荷移動に起因する静電破壊を低減することができる。
　図５は、図１に示した半導体装置の製造方法の一例の続きを示す断面図である。図５に示すように、半導体装置の製造方法は、絶縁性基板１の下から下地３にレーザを照射する工程（ステップＳ６０）と、下地３を絶縁性基板１から剥離する工程（ステップＳ７０）と、をさらに含む。レーザ照射によって、下地３の樹脂が変性し、剥離し易くなる。このため、絶縁性基板１および導電性膜２は、レーザの透過率が高いことが有益である。例えば、導電性膜２は、レーザの透過率が６０％以上であってよい。例えば、絶縁性基板１および導電性膜２は合計で、レーザの透過率が６０％以上であってよい。ステップＳ６０で照射するレーザの中心波長は、例えば３４３〔ｎｍ〕である。ステップＳ７０において導電性膜２は概ね、絶縁性基板１に残る。
　図６は、本開示の実施例に係る透過率グラフを示す図である。図６において、破線は、参照例としてガラス基板のみの透過率グラフを示す。実線のうち「アニールあり」は、ガラス基板上に４２ｎｍの平均厚さを有するＩＴＯ薄膜を形成し、ＩＴＯ薄膜を５００℃でアニール処理したものについて、ガラス基板およびＩＴＯ薄膜の合計の透過率グラフを示す。実線のうち「アニールなし」は、ガラス基板上に２４～４２ｎｍの平均厚さを有するＩＴＯ薄膜を形成し、ＩＴＯ薄膜をアニール処理していないものについて、ガラス基板およびＩＴＯ薄膜の合計の透過率グラフを示す。ＩＴＯ薄膜の厚みには面内ばらつきがある。図６の縦軸は透過率〔％〕を示し、横軸は波長〔ｎｍ〕を示す。
　図６に示すように、レーザの中心波長３４３〔ｎｍ〕において、ガラス基板のみの透過率は９０％未満であり、ガラス基板およびＩＴＯ薄膜の合計の透過率は、約５４％以上である。「ガラス基板およびＩＴＯ薄膜の合計の透過率」＝「ガラス基板の透過率」×「ＩＴＯ薄膜の透過率」であり、９０％×６０％＝５４％である。これらのため、図６に実線で透過率グラフを示した実施例の何れのＩＴＯ薄膜も、レーザの透過率が約６０％以上である。さらに、レーザの中心波長３４３〔ｎｍ〕において、「アニールあり」の合計の透過率は、「アニールなし」の合計の透過率よりも大きく、６０％以上である。したがって、本開示に係る半導体装置の製造方法は、導電性膜２をアニール処理する工程をさらに含むことが有益である。
　図７は、図１および図４に示した絶縁性基板の再利用の一例を示す断面図である。図７に示すように、下地３を剥離したあとの絶縁性基板１および導電性膜２を再利用してよい。例えば、ステップＳ７０で、中間層ＭＬおよびベースコートＢＣなどの不要な膜が絶縁性基板１に残っている場合、絶縁性基板１から不要な膜を除去し（ステップＳ８０）、続いて、ステップＳ３０以後の工程を再度行う。
　図８は、図１および図４に示した絶縁性基板の再利用の別の一例を示す断面図である。図８に示すように、下地３を剥離したあとの絶縁性基板１から、絶縁性基板１より上層の上膜ＵＦを除去して、絶縁性基板１を再利用してよい。上膜ＵＦは導電性膜２を含んでよい。例えば、絶縁性基板１から導電性膜２、中間層ＭＬおよびベースコートＢＣを含む上膜ＵＦを除去し（ステップＳ９０）、続いて、ステップＳ１０以後の工程を再度行う。
　（変形例）
　図９は、本開示の一実施形態に係る半導体装置の製造方法の一変形例を示す断面図である。図９に示すように、ステップＳ２０において、導電性膜２の外縁部２Ｓに加えて、導電性膜２の外縁部２Ｓ以外の部分の任意の一部２Ｐも除去するように、導電性膜２をパターニングしてよい。
　導電性膜２は光の透過および反射に影響する。この影響が、半導体装置の製造に不都合である場合、導電性膜２の一部２Ｐを適宜除去してよい。例えば、導電性膜２によってアライアメントマークＡＭが視認困難になる場合、導電性膜２のうちアライアメントマークＡＭの直上および近傍の部分を除去する。
　〔実施形態２〕
　本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図１０は、本開示の一実施形態に係る半導体装置の製造方法の一例を示す断面図である。図１０に示すように、導電性膜２をパターニングしなくてもよく、図１に示したステップＳ２０を省略してよい。絶縁性基板１の上面１Ｔの全体に導電性膜２を形成した後、そのまま、導電性膜２の上面２Ｔに下地３を形成する。
　〔実施形態３〕
　図１１は、本開示の一実施形態に係る表示装置の製造方法の一例を示す断面図である。図１１に示すように、本開示に係る表示装置の製造方法は、本開示に係る半導体装置の製造方法を含み、半導体装置Ｔｒより上層に発光素子Ｅｄを形成する工程（ステップＳ１００）と、発光素子Ｅｄより上層に、発光素子Ｅｄを封止する封止層６を形成する工程（ステップＳ１１０）とをさらに含む。ステップＳ６０およびステップＳ７０は、ステップＳ１００およびステップＳ１１０よりも後に行われる。
　本開示に係る表示装置の製造方法は、発光素子Ｅｄを形成する工程（ステップＳ１００）において、半導体装置Ｔｒより上層に画素電極ＰＥを形成し、画素電極ＰＥより上層に発光層ＥＭを形成し、発光層ＥＭより上層に共通電極ＣＥを形成する。また、画素電極ＰＥのエッジを覆うエッジカバー膜ＥＣ、画素電極ＰＥと発光層ＥＭとの間に位置する電荷機能層、および共通電極ＣＥと発光層ＥＭとの間に位置する電荷機能層を形成してよい。
　発光素子Ｅｄは、発光層ＥＭに有機発光材料を含む有機発光ダイオード（ＯＬＥＤ）であっても、発光層ＥＭに発光性量子ドットを含む量子ドット発光ダイオード（ＱＬＥＤ）であってもよい。
　本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　１、１０１　絶縁性基板
　１Ｔ　上面
　２　導電性膜
　２Ｌ　導電性膜の側面
　２Ｐ　導電性膜の外縁部以外の部分の一部
　２Ｓ　導電性膜の外縁部
　２Ｔ　導電性膜の上面
　３　下地
　４　バックプレーン
　６　封止層
　ＢＣ　ベースコート
　Ｅｄ　発光素子
　ＭＬ　中間層
　Ｒ１　第１樹脂層
　Ｒ２　第２樹脂層
　Ｔｒ　半導体装置
　ＵＦ　上膜

Claims (22)

  1. 　絶縁性基板の上面に、導電性膜を形成する工程と、
    　前記導電性膜の上面に、樹脂を含む下地を形成する工程と、
    　前記下地より上層に、半導体装置を形成する工程と、を含む、半導体装置の製造方法。
  2. 　前記導電性膜の外縁部を除去するように、前記導電性膜をパターニングする工程をさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 　前記導電性膜の前記外縁部以外の部分の一部も除去するように、前記導電性膜をパターニングする、請求項２に記載の半導体装置の製造方法。
  4. 　前記下地がパターニングされた前記導電性膜の上面および側面を覆うように、前記下地を形成する、請求項２または３の何れか１項に記載の半導体装置の製造方法。
  5. 　前記導電性膜は、透明金属酸化物を含む、請求項１～４の何れか１項に記載の半導体装置の製造方法。
  6. 　前記導電性膜は、インジウムスズ酸化物、インジウム亜鉛酸化物、およびインジウムガリウム亜鉛酸化物を含む群から選択される１つ以上を含む、請求項５に記載の半導体装置の製造方法。
  7. 　前記導電性膜は、導電性有機物を含む、請求項１～４の何れか１項に記載の半導体装置の製造方法。
  8. 　前記導電性膜は、導電性を付与する不純物イオンをドープされたシリコン薄膜である、請求項１～４の何れか１項に記載の半導体装置の製造方法。
  9. 　前記導電性膜は、前記半導体装置を形成する工程で生じる熱に耐える材料からなる、請求項１～８の何れか１項に記載の半導体装置の製造方法。
  10. 　前記導電性膜は、４００℃～５００℃の耐熱性を有する、請求項１～９の何れか１項に記載の半導体装置の製造方法。
  11. 　前記導電性膜をアニール処理する工程をさらに含む、請求項１～１０の何れか１項に記載の半導体装置の製造方法。
  12. 　前記導電性膜を、前記絶縁性基板の上面のみに形成する、請求項１～１１の何れか１項に記載の半導体装置の製造方法。
  13. 　前記絶縁性基板の下から前記下地にレーザを照射する工程と、
    　前記下地を前記絶縁性基板および前記導電性膜から剥離する工程と、をさらに含む、請求項１～１２の何れか１項に記載の半導体装置の製造方法。
  14. 　前記導電性膜は、前記レーザの透過率が６０％以上である、請求項１３に記載の半導体装置の製造方法。
  15. 　前記絶縁性基板および前記導電性膜は合計で、前記レーザの透過率が６０％以上である、請求項１４に記載の半導体装置の製造方法。
  16. 　前記下地を剥離した後の前記絶縁性基板から、前記絶縁性基板より上層の上膜を除去する工程と、をさらに含む、請求項１３～１５の何れか１項に記載の半導体装置の製造方法。
  17. 　前記上膜は、前記導電性膜を含む、請求項１６に記載の半導体装置の製造方法。
  18. 　前記絶縁性基板は、ガラス基板である、請求項１～１７の何れか１項に記載の半導体装置の製造方法。
  19. 　前記下地を形成する工程において、
    　　前記導電性膜の上面に、第１樹脂層を形成し、
    　　前記第１樹脂層より上層に、中間層を形成し、
    　　前記中間層より上層に、第２樹脂層を形成する、請求項１～１８の何れか１項に記載の半導体装置の製造方法。
  20. 　前記第１樹脂層および前記第２樹脂層はポリイミドを含む、請求項１９に記載の半導体装置の製造方法。
  21. 　前記下地より上層に、ベースコートを形成する工程をさらに含み、
    　前記ベースコートより上層に、前記半導体装置を形成する、請求項１～２０の何れか１項に記載の半導体装置の製造方法。
  22. 　請求項１～２１の何れか１項に記載の半導体装置の製造方法を含み、
    　前記半導体装置より上層に、発光素子を形成する工程と、
    　前記発光素子より上層に、前記発光素子を封止する封止層を形成する工程と、
    をさらに含む、表示装置の製造方法。
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