WO2025190899A1 - Computerimplementiertes verfahren zum test eines elektronischen steuergerätes mit einem simulator und entsprechender simulator - Google Patents

Computerimplementiertes verfahren zum test eines elektronischen steuergerätes mit einem simulator und entsprechender simulator

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WO2025190899A1
WO2025190899A1 PCT/EP2025/056532 EP2025056532W WO2025190899A1 WO 2025190899 A1 WO2025190899 A1 WO 2025190899A1 EP 2025056532 W EP2025056532 W EP 2025056532W WO 2025190899 A1 WO2025190899 A1 WO 2025190899A1
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WO
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simulation
circuit model
simulator
output variables
circuit
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PCT/EP2025/056532
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Axel Kiffe
Thorben Hoffstadt
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Original Assignee
Dspace GmbH
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/23—Pc programming
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G05B2219/20—Pc systems
    • G05B2219/26—Pc applications
    • G05B2219/2604—Test of external equipment

Definitions

  • the invention relates to a computer-implemented method for testing an electronic control unit using a simulator.
  • the simulator with at least one computing unit, numerically simulates a mathematical circuit model of an electrical circuit.
  • the circuit model is calculated in successive simulation steps with a simulation step duration. Each simulation step comprises several chronologically successive sub-simulation steps.
  • the circuit comprises at least one switching element, which switching element can assume either a conductive or a blocking switching state.
  • the current switching state of the switching element of the circuit is determined and the circuit model is adapted to the switching state of the switching element.
  • input variables of the circuit model are acquired, output variables of the circuit model are calculated, and the output variables are transmitted, at least partially, via a simulator interface to the control unit to be tested.
  • the invention further relates to a corresponding simulator for carrying out the method and also to a computer program that carries out the described method when executed on the computing unit of the simulator.
  • HIL hardware-in-the-loop
  • Typical examples are control units for an electric drive or for an onboard charger, for example from the automotive sector, whose environment—in the case of the control unit for the electric drive, the electric drive and, if applicable, other environmental components (e.g., the vehicle chassis)—is simulated with the simulator.
  • the control unit is connected via its control unit interface to the corresponding simulator interface of the simulator so that corresponding signals (power signals from semiconductor bridges, sensor signals) can be transmitted. nals, etc.) can be exchanged as in real-life use of the control unit.
  • the simulator also includes suitable power electronics modules to simulate corresponding electrical loads (motor, generator, batteries) for the control unit.
  • the control unit can exist in various forms: as a development control unit, which still differs from the final hardware implementation, as a final production control unit, or as a virtual control unit, which is a software simulation. In the latter case, the simulator and the control unit are also connected via corresponding I/O interfaces, even if these are only implemented in data terms.
  • the control unit is tested by operating the control unit together with the simulator, as this allows us to determine whether the control unit and the control system implemented on it realize the expected behavior.
  • This not only requires that the mathematical circuit model is calculated numerically as accurately as possible, but in real-time simulations it must also be calculated in real time: The calculation of the system behavior in a time interval of one second of simulation time must therefore be completed in no more than one second of physical real time so that the simulation result is available in the desired real time.
  • the simulation of electrical circuits with high-frequency switching semiconductors, such as in power electronic systems with controlled half-bridges, is extremely demanding because the systems often have large eigenvalues and thus high rates of change in the state variables over time, especially in comparison to mechanical systems.
  • the overall switching state of the circuit i.e., the total switching states of the existing switching elements
  • the calculation of the sub-simulation steps is based on the assumption of unchanging switching states of the switching elements of the electrical circuit within the simulation step.
  • the determination of the overall switching state is not represented in the state-space equations (Equation 1); it is a separate process that is often performed iteratively until stable switching states are achieved for all switching elements of the circuit.
  • the switching elements can be mathematically represented differently in the circuit model, so that various ways of adapting the circuit model to the switching state of the switching elements are known.
  • closed switching elements are ideally conductive connections, and open switching elements are ideal interruptions in the circuit.
  • the switching of a switching element therefore leads to a structural A change in the circuit and each circuit s variant of the circuit (with N circuit elements, there are 2 N circuit s variants) leads to a different state-space representation of the circuit, so that a multitude of different state-space representations must be used.
  • a simulation step comprises several sequential sub-simulation steps.
  • the chronological order of the sub-simulation steps depends, for example, on whether a later sub-simulation step is dependent on the results of an earlier sub-simulation step.
  • the object of the present invention is to improve the simulation of the electrical circuit so that the output variables better reflect the actual behavior of the electrical circuit and, to this extent, by transmitting the output variables via the simulator interface to the control unit to be tested, a test of the control unit that more precisely reflects the actual physical conditions is possible.
  • the object is achieved in the initially described computer-implemented method for testing an electronic control unit with a simulator having the features of the characterising part of independent patent claim 1 and in the initially described simulator by the features of the germinal part of independent patent claim 10.
  • the method according to the invention is characterized in that the simulator simulates at least some of the sub-simulation steps simultaneously, so that within a simulation step duration, several corresponding time-shifted output variables of the circuit model are calculated based on several time-shifted determined input variables of the circuit model, based on several time-shifted calculated circuit states of the circuit elements of the circuit model.
  • the several time-shifted calculated Output variables are averaged to form averaged output variables and the averaged output variables are at least partially transmitted as output variables via the control unit interface to the control unit to be tested.
  • the method according to the invention significantly increases the accuracy of circuit simulation, so that the determined output variables more accurately reflect the actual physical behavior of the circuit, which also allows the control unit under test to be excited more realistically and precisely by the simulator. This results in more reliable test results.
  • the invention is based on the finding that with the known method, in which only strictly consecutive simulation steps are executed without any temporal overlap, it is only possible to react relatively late to changing switching states, since the switching state of switching elements is checked only once per simulation step. Therefore, reacting to changed switching states of the overall circuit is only possible with a relatively significant delay.
  • the sub-simulation steps are not only performed strictly sequentially, but at least partially simultaneously, i.e., with temporal overlap. This makes it possible to react to changed switching states of switching elements in the circuit at a higher repetition rate. Likewise, current output variables are calculated at a higher rate, and by averaging these, changed switching states are also reflected in the output signal more quickly, thus achieving a lower latency in the reaction to changed switching states.
  • the solution is therefore not to simply run the existing circuit model with a shorter simulation step duration, as this is often not possible at all if the simulation step duration is only slightly longer than the required calculation time (often referred to as the turnaround time) to fully calculate the sub-simulation steps within a simulation step. For example, if 10 ps has been selected as the simulation step duration, but the actual calculation time within a simulation step already requires 8 ps, there is no possibility of achieving a higher temporal resolution by reducing the simulation step duration.
  • the hardware configuration of the simulator often offers the possibility of using parallel hardware structures, so that the method according to the invention can be implemented without any problems.
  • a further development of the method is characterized in that the time offset between the simulation steps of the successively executed instances of the circuit model is the same, in particular with n instances of the circuit model the time offset is the simulation step duration divided by n.
  • An alternative development of the method is characterized in that the time offset between the simulation steps of the successively executed instances of the circuit model. This is intended to prevent adverse effects that may be caused by strictly periodic and temporally symmetric calculations. Particularly preferably, the sum of the time offsets is chosen to be smaller than the simulation step duration. In a particularly preferred embodiment of the method, the time offset between the simulation steps of the successively executed instances of the circuit model is varied during a simulation.
  • a moving arithmetic mean is calculated to average the output variables, in particular, the output variables of all instances of the circuit model are used to calculate the mean.
  • the output variables of the last n calculated instances of the circuit model are averaged.
  • the simulator simulates at least some of the sub-simulation steps simultaneously by implementing these sub-simulation steps of the circuit model on separately executable hardware units, and executing the sub-simulation steps multiple times within a simulation step duration using correspondingly current input variables, so that current averaged output variables are calculated multiple times within a simulation step duration.
  • Different sub-simulation steps are thus executed on different hardware units, i.e., a first sub-simulation step on a first hardware unit, a second sub-simulation step on a second hardware unit (different from the first hardware unit), etc., with a specific hardware unit always executing a specific sub-simulation step.
  • this process variant does not involve multiple instances of the circuit model, but rather only one circuit model that executes several sub-simulation steps, sometimes simultaneously, in one simulation step.
  • the separately executable hardware units can, for example, be several consecutive stages of an FPGA implementation.
  • a preferred embodiment of the method provides for the calculation of the sub-simulation steps to be performed consecutively as quickly as possible in order to obtain the greatest possible number of current averaged output variables within a simulation step duration. This minimizes idle time for the independent hardware units and thus maximizes overlap in the calculations of the sub-simulation steps.
  • the simulation step frequency i.e., the inverse of the simulation step duration
  • the simulation step frequency is selected to be greater than the maximum switching frequency of a switching element in the electrical circuit. This ensures that a change in the switching state of a switching element is actually taken into account in the simulation. Otherwise, it would be possible for the change in a switching state to go unnoticed.
  • the invention also relates to a simulator with a computing unit for the numerical simulation of an electrical circuit with a mathematical circuit model, wherein during operation of the simulator the calculation of the circuit model takes place in successive simulation steps with a simulation step duration, wherein a simulation step comprises several temporally successive sub-simulation steps, wherein the circuit comprises at least one switching element, which switching element can assume either a conductive or a blocking switching state, wherein within a simulation step the current switching state of the switching element of the circuit is detected and the circuit model is adapted to the switching state of the switching element, wherein within a simulation step input variables of the circuit model are detected, output variables of the circuit model are determined, and wherein the simulator has a simulator interface for connecting the device to be tested- the control unit, wherein the simulator, when in operation with a connected control unit to be tested, transmits the output variables at least partially via the simulator interface to the control unit to be tested.
  • the computing unit of the simulator can be a processor-based computing unit with an instruction-oriented programmable arithmetic unit (also multiprocessor and multi-core implementations), but it can also be a programmable gate arrangement, such as a Field Programmable Gate Array (FPGA).
  • FPGA Field Programmable Gate Array
  • the invention further relates to a computer program comprising instructions which, when the program is executed by a computing unit of a simulator, cause the simulator to carry out the method described above.
  • the computer program may be an executable machine code for a processor, insofar as the computing unit is based on the use of processors and/or the computer program may be a hardware description for programmable logic gates, in particular a hardware description for a field programmable gate array (FPGA), insofar as the computing unit is based on the use of programmable logic gates.
  • FPGA field programmable gate array
  • Fig. 1 schematically shows a computer-implemented method for testing an electronic control unit with a simulator and a corresponding simulator
  • Fig. 2 shows schematically an electrical circuit with switching elements
  • Fig. 3 schematically shows a method for calculating a mathematical circuit model of an electrical circuit with successive simulation steps and sub-simulation steps
  • Fig. 5 schematically shows a method according to the invention for the numerical simulation of a mathematical circuit model using the temporally overlapping calculation of several sub-simulation steps of a single circuit model
  • Figs. 1 to 6 schematically show various aspects of a computer-implemented method 1 for testing an electronic control unit 2 with a simulator 3 and a simulator 3.
  • Fig. 1 shows the simulator 3, which is equipped with a computing unit 4 (not shown in detail) based on a programmable gate arrangement in the form of a Field Programmable Gate Array (FPGA).
  • the computer program 10 which is not shown in detail, is a corresponding hardware description for the Field Programmable Gate Array so that it carries out the method 1.
  • the simulator 3 numerically simulates a mathematical circuit model 5 of an electrical circuit 6.
  • the circuit to be tested is
  • the control unit 2 is a production control unit for controlling an electric drive.
  • the electric drive is not real, but is simulated by the simulator 3.
  • the simulator 3 also includes power electronic load simulations, which are controlled during the simulation to simulate a real drive with its electrical connection parameters and dynamic behavior to the control unit 2 as realistically as possible.
  • the setup is a so-called hardware-in-the-loop (HIL) simulation, in which the physical environment of the control unit 2 under test is simulated in real time.
  • HIL hardware-in-the-loop
  • Fig. 2 shows an electrical circuit 6 using the example of a buck converter.
  • the circuit has two switching elements 7, namely an active semiconductor switching element Q1, whose switching state can be influenced by an active control signal g, and a diode Q2, which is a passive switching element 7 whose switching state (conductive, non-conductive) is determined by internal switching conditions (current and connection voltage).
  • the switching elements 7 comprised by the circuit 6 can assume either a conductive or a non-conductive switching state.
  • the circuit 6 is converted into the mathematical circuit model 5 by setting up time-discrete state equations, which forms the basis of the numerical simulation.
  • a simulation step k comprises several temporally successive sub-simulation steps a, b, c, wherein within a simulation step k input variables u, g of the circuit model 5 are recorded, output variables yk, yk+i, yk+2 of the circuit model 5 are calculated, and the output variables yk, yk+i, yk+2 (y is to be understood here as a vector quantity with several vector elements) are at least partially determined via a simulator interface 8 to the control unit 2 to be tested via its control unit interface 9 (Fig. 1).
  • Fig. 3 may be that the result of sub-simulation step a is the input variable of sub-simulation step b, etc., and/or that the computing unit 4 only allows the sub-simulation steps to be executed serially.
  • Fig. 3 also illustrates the course of a real, active switching signal g of a switching element 7, wherein the switching signal g changes from blocking to conducting in the middle of simulation step k-1 and changes again from conducting to blocking in the middle of simulation step k+1.
  • the real switching states g of the switching elements 7 are only determined once per simulation step k. This means that the determined switching state gi only changes from blocking to conducting at the beginning of simulation step k and the determined switching state gi only changes from conducting to blocking in simulation step k+2.
  • the plurality of output variables y n -i, y n , y n +i calculated with a time delay are at least partially averaged with a moving average to form averaged output variables y' n -i, y' n , y'n+i.
  • Fig. 4 shows a first variant of the method 1 generally described above.
  • This variant is characterized in that the simulator 3 simulates at least some of the sub-simulation steps a, b, c simultaneously by simulating several independent instances I, II, III of the mathematical circuit model 5 with corresponding independent instances of the sub-simulation steps a, b, c simultaneously.
  • all sub-simulation steps a, b, c are executed simultaneously at any given time, with the simultaneously executed sub-simulation steps a, b, c belonging to different instances I, II, III of the circuit model 5.
  • the calculations of instances I, II, III of the circuit model 5 are each carried out in simulation steps i, j, k, which simulation steps i, j, k are carried out with a time delay of a fraction of the simulation step duration T.
  • the corresponding start times of the simulation steps i, j, k are denoted by ti, tj, tk.
  • the computing unit 4 of the simulator 3 therefore does not have to calculate a single circuit model 5 faster than was the case in the prior art according to Fig. 3, but the computing unit 4 must have the capacity to calculate the further instances of the circuit model in parallel. calculate, for example by using additional cores of a processor-based computing unit or by parallel implementation of instances I, II, III on an FPGA using additional gates of the FPGA.
  • the averaged output variables y respond more precisely to changed switching states of switching elements 7. Since the averaged output variables y are output as the output variables y to the control unit 2 under test, the simulation is closer to the actual behavior of the simulated circuit 6 in reproducing the timing behavior than was previously possible.
  • the method 1 in Fig. 4 is implemented in such a way that the time offset between the simulation steps i, j, k of the successively executed instances I,
  • the time offset is the simulation step duration T divided by three, i.e. T/3.
  • a moving arithmetic mean is calculated to average the output variables y, y, yk, etc., wherein the output variables y n -i, y n , y n +i of all instances of the circuit model 5 are used to calculate the mean.
  • the output variables y n -i, y n , y n +i of the last N calculated instances of the circuit model 5 are averaged.
  • Equation 2 applies, wherein the output variables y(t) of the instances of the Circuit model 5 is an output variable vector that includes the individual output variables:
  • Fig. 5 shows a second variant of the implementation of method 1.
  • simulator 3 simulates at least some of the sub-simulation steps a, b, c simultaneously by implementing these sub-simulation steps a, b, c of circuit model 5 on separately executable hardware units 4 and executing sub-simulation steps a, b, c multiple times within a simulation step duration T with correspondingly current input variables u, g, so that current averaged output variables y are calculated multiple times within a simulation step duration T.
  • multiple instances of circuit model 5 are not required; rather, a single circuit model (designated I in Fig.
  • Fig. 5 shows the simulation steps i, j, k, and the execution of the sub-simulation steps a, b, c, offset three times in time.
  • the computing unit responsible for calculating sub-simulation step a is practically never idle.
  • Fig. 6 shows the simulation of the buck converter according to Fig. 2 and the temporal characteristics of some electrical variables of the buck converter, namely the capacitor voltage vc, the input current ii n , and the coil current . Furthermore, the input current and the coil current are shown in temporal detail.
  • the curve designated as "reference” shows the actual, error-free curve of the corresponding variables; the dotted curve “EinzehnodeH” shows the simulation result with only a single model, i.e., without overlapping calculation of sub-simulation steps. A significant deviation can be observed between the curves, so that the test of control unit 2 based on the simulation does not correspond well to the actual physical conditions. A significant improvement is achieved with methods 1 according to Figs.

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Abstract

Dargestellt und beschrieben ist ein computerimplementiertes Verfahren (1) zum Test eines elektronischen Steuergerätes (2) mit einem Simulator (3), wobei der Simulator (3) mit wenigstens einer Recheneinheit (4) ein mathematisches Schaltungsmodell (5) einer elektrischen Schaltung (6) numerisch simuliert, wobei die Berechnung des Schaltungsmodells (5) in aufeinanderfolgenden Simulationsschritten (k) mit einer Simulationsschrittdauer (T) erfolgt, wobei ein Simulationsschritt (k) mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte (a, b, c) umfasst, wobei die Schaltung (6) wenigstens ein Schaltelement (7) umfasst, welches Schaltelement (7) entweder einen leitenden oder einen sperrenden Schaltzustand annehmen kann, wobei innerhalb eines Simulationsschritts (k) der aktuelle Schaltzustand des Schaltelements (7) der Schaltung (6) ermittelt wird und das Schaltungsmodell (5) an den Schaltzustand des Schaltelements (7) angepasst wird, wobei innerhalb eines Simulationsschritts (k) Eingangsgrößen (u, g) des Schaltungsmodells (5) erfasst werden, Ausgangsgrößen (y) des Schaltungsmodells (5) berechnet werden und die Ausgangsgrößen (y) zumindest teilweise über eine Simulatorschnittstelle (8) an das zu testende Steuergerät (2) übertragen werden. Ein den tatsächlichen physikalischen Verhältnissen besser entsprechender Test des Steuergeräts (2) wird dadurch erzielt, dass zumindest einen Teil der Sub-Simulationsschritte (a, b, c) gleichzeitig simuliert wird und korrespondierende Ausgangsgrößen (yn-1, yn, yn+1) des Schaltungsmodells (5) berechnet und zu gemittelten Ausgangsgrößen (y- n-1, y- n, y- n+1) gemittelt werden und als Ausgangsgrößen (yn-1, yn, yn+1) über die Steuergeräteschnittstelle (8) an das zu testende Steuergerät (2) übertragen werden.

Description

Computerimplementiertes Verfahren zum Test eines elektronischen Steuergerätes mit einem Simulator und entsprechender Simulator
Die Erfindung betrifft ein computerimplementiertes Verfahren zum Test eines elektronischen Steuergerätes mit einem Simulator, wobei der Simulator mit wenigstens einer Recheneinheit ein mathematisches Schaltungsmodell einer elektrischen Schaltung numerisch simuliert, wobei die Berechnung des Schaltungsmodells in aufeinanderfolgenden Simulationsschritten mit einer Simulationsschrittdauer erfolgt, wobei ein Simulationsschritt mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte umfasst, wobei die Schaltung wenigstens ein Schaltelement umfasst, welches Schaltelement entweder einen leitenden oder einen sperrenden Schaltzustand annehmen kann, wobei innerhalb eines Simulationsschritts der aktuelle Schaltzustand des Schaltelements der Schaltung ermittelt wird und das Schaltungsmodell an den Schaltzustand des Schaltelements angepasst wird, wobei innerhalb eines Simulationsschritts Eingangsgrößen des Schaltungsmodells erfasst werden, Ausgangsgrößen des Schaltungsmodells berechnet werden und die Ausgangsgrößen zumindest teilweise über eine Simulatorschnittstelle an das zu testende Steuergerät übertragen werden. Ferner betrifft die Erfindung einen entsprechenden Simulator zur Durchführung des Verfahrens und auch ein Computerprogramm, das das beschriebene Verfahren durchführt, wenn es auf der Recheneinheit des Simulators ausgeführt wird.
Das hier angesprochene computerimplementierte Verfahren kommt aus dem Bereich der Hardware-in-the-Loop-Simulation (HIL-Simulation), bei der die Umgebung eines Steuergeräts - teilweise oder auch vollständig - mit einem Simulator simuliert wird. Dadurch ist es möglich, das Steuergerät gefahrlos in einer simulierten Umgebung und nicht im realen physikalischen Prozess, in dem es später eingesetzt werden soll, zu erproben und zu testen.
Typische Beispiele sind Steuergeräte für einen elektrischen Antrieb oder für ein Onboard-Ladegerät (onboard-charger), beispielsweise aus dem KFZ-Be- reich, deren Umgebung, im Falle des Steuergeräts für den elektrischen Antrieb also der elektrische Antrieb und gegebenenfalls weitere Umgebungsbestandteile (zum Beispiel das Chassis des Fahrzeugs), mit dem Simulator simuliert werden. Dazu wird das Steuergerät über seine Steuergeräte Schnittstelle mit der korrespondierenden Simulatorschnittstelle des Simulators verbunden, damit entsprechende Signale (Leistungssignale von Halbleiterbrücken, Sensorsig- nale usw.) wie beim echten Einsatz des Steuergeräts ausgetauscht werden können. Im Falle des als Beispiel genannten Steuergeräts für einen elektrischen Antrieb umfasst der Simulator dann auch geeignete Leistungselektronikmodule, um entsprechende elektrische Lasten (motorisch, generatorisch, Batterien) für das Steuergerät nachzubilden.
Das Steuergerät kann in unterschiedlicher Form vorliegen, als Entwicklungssteuergerät, das sich noch von der endgültigen Hardwarerealisierung unterscheidet, als finales Seriensteuergerät, aber auch als virtuelles Steuergerät, das also als Softwarenachbildung vorliegt. Auch im letzteren Fall sind der Simulator und das Steuergerät über korrespondierende I/O-Schnittstellen verbunden, auch wenn diese lediglich datentechnisch realisiert sind.
Der Test des Steuergeräts besteht darin, dass das Steuergerät mit dem Simulator zusammen betrieben wird, da sich so feststellen lässt, ob das Steuergerät und die auf ihm implementierte Steuerung das erwartete Verhalten realisieren. Dazu ist es nicht nur erforderlich, dass das mathematische Schaltungsmodell möglichst genau numerisch berechnet wird, sondern es muss bei Echtzeitsimulationen auch in Echtzeit berechnet werden: Die Berechnung des Systemverhaltens in einem Zeitintervall von einer Sekunde Simulationszeit muss also spätestens in einer Sekunde physikalischer Realzeit abgeschlossen sein, damit das Simulationsergebnis in der gewünschten Echtzeit auch vorliegt. Gerade die Simulation von elektrischen Schaltungen mit hochfrequent schaltenden Halbleitern, wie beispielsweise bei leistungselektronischen Systemen mit gesteuerten Halbbrücken, ist extrem anspruchsvoll, weil die Systeme oft große Eigenwerte aufweisen und damit hohe zeitliche Änderung sraten in den Zustandsgrößen haben, gerade auch im Vergleich zu mechanischen Systemen.
Grundlage für die numerische Simulation einer elektrischen Schaltung ist meist die zeitkontinuierliche mathematische Beschreibung der Schaltung im Zustandsraum, gefolgt von der für die numerische Simulation erforderlichen Zeitdiskretisierung der Zustandsraumdarstellung. Dies ist im Detail beschrieben worden in der auf die Anmelderin zurückgehenden Offenlegungsschrift EP 3418924 AL Die zeitdiskrete Zustandsraumdarstellung der elektrischen Schaltung hat dann beispielsweise diese Form (Gleichung 1, Zustands- und Ausgangsgleichung): zsw sind die Schaltergrößen (Strom, Spannung) der Schaltelemente in der elektrischen Schaltung, yu bezeichnet die den Nutzer der Simulation interessierenden Messgrößen der Schaltung. Es gibt Schaltelemente, die aktiv durch einen Steueranschluss durchschaltbar bzw. sperrbar sind. Andere Schaltelemente in elektrischen Schaltungen sind Dioden, die beispielsweise antiparallel zu Leistungsschaltem in Brückenschaltungen eingesetzt werden und über die sich bei geöffneten Leistungsschaltem durch Induktivitäten getriebene Ströme abbauen können. Diese Freilaufdioden - wie natürlich auch andere Dioden - sind nicht aktiv über einen Steueranschluss durchschaltbar oder sperrbar, vielmehr ergibt sich ihr Leitungszustand aus ihren elektrischen Anschlussgrößen, also aus ihrer Klemmenspannung oder dem internen Diodenstrom.
Um den Gesamtschaltzustand der Schaltung zu ermitteln, müssen also nicht nur die äußeren, erzwungenen Schaltsignale betrachtet werden, sondern auch die internen, natürlichen Schaltbedingungen. Die Ermittlung des Gesamtschaltzustandes der Schaltung (also die Gesamtheit der Schaltzustände der vorhandenen Schaltelemente) erfolgt im Stand der Technik in jedem Simulationsschritt üblicherweise einmal und die Berechnung der Sub-Simulations- schritte erfolgt auf der Annahme unveränderlicher Schaltzustände der Schaltelemente der elektrischen Schaltung innerhalb des Simulationsschritts. Die Ermittlung des Gesamtschaltzustandes ist in den Zustandsraumgleichungen (Gleichung 1) nicht abgebildet, es handelt sich um einen separaten Prozess, der nicht selten iterativ ausgeführt wird, bis sich stabile Schaltzustände bei allen Schaltelementen der Schaltung einstellen.
Die Schaltelemente können mathematisch unterschiedlich in dem Schaltungsmodell abgebildet werden, sodass verschiedene Arten der Anpassung des Schaltungsmodells an den Schaltzustand der Schaltelemente bekannt sind. Bei einer idealen Abbildung sind geschlossene Schaltelemente ideal leitende Verbindungen und offene Schaltelemente sind ideale Unterbrechungen in der Schaltung. Das Schalten eines Schaltelements führt also zu einer strukturellen Veränderung der Schaltung und jede Schaltung s Variante der Schaltung (bei N Schaltelementen gibt es 2N Schaltung s Varianten) führt zu einer anderen Zustandsraumdarstellung der Schaltung, sodass mit einer Vielzahl unterschiedlicher Zustandsraumdarstellungen gearbeitet werden muss. Andere Ansätze bilden die Schaltelemente jeweils durch eine R-, RC- oder RL-Ersatzschaltung ab mit veränderlichen Werten der RLC-Elemente je nach Schaltzustand, sodass die Zustandsraumdarstellung während der Simulation zwar nicht struk- turvariant aber parameterveränderlich ist mit veränderlichem Gesamtschaltzustand der Schaltung.
Unabhängig davon, welche Art der Modellierung gewählt wird, ist den Ansätzen gemein, dass ein Simulationsschritt mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte umfasst. Die zeitliche Reihenfolge der Sub-Simulati- onsschritte hängt beispielsweise davon ab, ob ein späterer Sub-Simulations- schritt abhängig ist von Ergebnissen eines früheren Sub-Simulationsschrittes. Bei der Simulation des Schaltungsmodells werden im Stand der Technik aufeinanderfolgende Simulationsschritte strikt nacheinander ausgeführt, der (k+l)-te Simulationsschritt wird erst ausgeführt, wenn der (k)-te Simulationsschritt vollständig abgeschlossen ist.
Aufgabe der vorliegenden Erfindung ist es, die Simulation der elektrischen Schaltung zu verbessern, sodass die Ausgangsgrößen das tatsächliche Verhalten der elektrischen Schaltung besser abbilden und insoweit durch die Übertragung der Ausgangsgrößen über die Simulatorschnittstelle zu dem zu testenden Steuergerät ein die tatsächlichen physikalischen Gegebenheiten präziser abbildender Test des Steuergeräts möglich ist.
Die Aufgabe wird bei dem eingangs beschriebenen computerimplementierten Verfahren zum Test eines elektronischen Steuergeräts mit einem Simulator gelöst mit den Merkmalen des Kennzeichnungsteils des unabhängigen Patentanspruchs 1 und bei dem eingangs beschriebenen Simulator durch die Merkmale des Keimzeichnung steils des unabhängigen Patentanspruchs 10.
Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass der Simulator zumindest einen Teil der Sub-Simulationsschritte gleichzeitig simuliert, sodass innerhalb einer Simulationsschrittdauer aufgrund mehrerer zeitversetzt ermittelter Eingangsgrößen des Schaltungsmodells, aufgrund mehrerer zeitversetzt berechneter Schaltungszustände der Schaltelemente des Schaltungsmodells auch mehrere korrespondierende zeitversetzte Ausgangsgrößen des Schaltungsmodells berechnet werden. Die mehreren zeitversetzt berechneten Ausgangsgrößen werden zu gemitelten Ausgangsgrößen gemitelt und die gemitelten Ausgangsgrößen werden zumindest teilweise als Ausgangsgrößen über die Steuergeräteschnitstelle an das zu testende Steuergerät übertragen.
Mit dem erfindungsgemäßen Verfahren wird die Genauigkeit der Schaltungssimulation erheblich gesteigert, sodass die ermitelten Ausgangsgrößen präziser das tatsächliche physikalische Verhalten der Schaltung abbilden, wodurch das zu testende Steuergerät ebenfalls realitätsgetreuer und präziser von dem Simulator angeregt wird. Dadurch werden zuverlässigere Testergebnisse erzielt.
Der Erfindung liegt die Erkenntnis zugrunde, dass bei dem bekannten Verfahren, bei dem nur strikt aufeinanderfolgende Simulationsschrite ohne jede zeitliche Überlappung ausgeführt werden, nur verhältnismäßig spät auf sich ändernde Schaltzustände reagiert werden kann, da die Überprüfung des Schaltzustandes von Schaltelementen nur einmal je Simulationsschrit stattfindet. Insoweit kann nur mit einer recht großen Verzögerung auf veränderte Schaltzustände der Gesamtschaltung reagiert werden.
Bei dem erfindungsgemäßen Verfahren werden die Sub-Simulationsschrite nicht nur strikt nacheinander, sondern zumindest teilweise gleichzeitig, also zeitlich überlappend, durchgeführt. Dadurch ist es möglich, mit einer höheren Wiederholrate auf geänderte Schaltzustände von Schaltelementen in der Schaltung zu reagieren. Ebenso werden mit einer höheren Rate aktuelle Ausgangsgrößen berechnet, durch deren Mitelung ebenfalls schneller geänderte Schaltzustände in den Ausgangssignal wirksam werden, wodurch eine geringere Latenz bei der Reaktion auf geänderte Schaltzustände erzielt wird.
Bei einer vorteilhaften Ausgestaltung des Verfahrens werden die mehreren zeitversetzt berechneten Ausgangsgrößen mit einem gleitenden Durchschnit zu gemitelten Ausgangsgrößen gemitelt, bevorzugt wird der gleitende Durchschnit mit den zuletzt ermitelten Ausgangs werten berechnet, die in einer Simulationsschritdauer liegen.
Es gibt verschiedene Möglichkeiten der Realisierung der gleichzeitigen Simulation zumindest eines Teils der Sub-Simulationsschrite.
Gemäß einer bevorzugten ersten Variante des Verfahrens ist vorgesehen, dass der Simulator zumindest einen Teil der Sub-Simulationsschrite gleichzeitig simuliert, indem der Simulator mehrere unabhängige Instanzen des mathematischen Schaltungsmodells mit entsprechenden unabhängigen Instanzen der Sub-Simulationsschrite gleichzeitig simuliert, wobei die Berechnungen der Instanzen des Schaltungsmodells jeweils in Simulationsschriten erfolgen, welche Simulationsschritte um einen Bruchteil der Simulationsschrittdauer zeitversetzt zueinander durchgeführt werden.
Bei dieser Lösungsvariante wird das Schaltungsmodell tatsächlich mehrfach berechnet (mindestens zweifach), wozu auf der Recheneinheit des Simulators selbstverständlich die dazu erforderlichen Kapazitäten vorhanden sein müssen. Bei prozessorbasierten Recheneinheiten mit befehlsorientierten programmierbaren Rechenwerken könnten dazu beispielsweise verschiedene Kerne der Recheneinheit verwendet werden. Bei programmierbaren Gatteranordnungen, wie zum Beispiel Field Programmable Gate Arrays (FPGA), müssen entsprechende Gatterkapazitäten vorhanden sein, um das Schaltungsmodell mehrfach implementieren und zeitversetzt ausführen zu können.
Die Lösungsidee besteht also nicht darin, das vorhandene Schaltungsmodell einfach mit einer kürzeren Simulationsschrittdauer zu betreiben, denn dies ist häufig überhaupt nicht möglich, wenn die Simulationsschrittdauer nur geringfügig größer ist als die erforderliche Berechnungsdauer (oft als Tumaround- Time bezeichnet) zur vollständigen Berechnung der Sub-Simulationsschritte innerhalb eines Simulationsschrittes. Wenn als Simulationsschrittdauer beispielsweise 10 ps gewählt worden sind, die tatsächliche Berechnungszeit innerhalb eines Simulationsschrittes aber schon 8 ps benötigt, besteht nicht die Möglichkeit, eine höhere zeitliche Auflösung durch Verkleinerung der Simulationsschrittdauer zu bewirken. Häufig bietet aber die Hardwareausstattung des Simulators die Möglichkeit der Nutzung paralleler Hardware-Strukturen, sodass das erfindungsgemäße Verfahren problemlos realisiert werden kann.
Je mehr Instanzen des Schaltungsmodells innerhalb einer Simulationsschrittdauer parallel berechnet werden desto höher ist die zeitliche Auflösung, mit der auf geänderte Eingangsgrößen des Schaltungsmodells und veränderte Schaltzustände der Schaltelemente des Schaltungsmodells reagiert werden kann, und desto präziser und zeitnäher reagieren die Ausgangsgrößen und die daraus gemittelten Ausgangsgrößen auf Schaltzustandsänderungen der passiven und aktiven Schaltelemente.
Eine Weiterbildung des Verfahrens ist dadurch gekennzeichnet, dass der Zeitversatz zwischen den Simulationsschritten der zeitversetzt aufeinanderfolgend ausgeführten Instanzen des Schaltungsmodells gleich ist, insbesondere bei n Instanzen des Schaltungsmodells der Zeitversatz die Simulationsschrittdauer dividiert durch n beträgt. Eine dazu alternative Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass der Zeitversatz zwischen den Simulations- schritten der aufeinanderfolgend ausgeführten Instanzen des Schaltungsmodells ungleich ist. Dadurch sollen nachteilige Effekte verhindert werden, die möglicherweise durch streng periodische und zeitlich symmetrische Berechnungen verursacht werden. Besonders bevorzugt ist die Summe der Zeitversätze kleiner als die Simulationsschrittdauer gewählt. Bei einer besonders bevorzugten Ausgestaltung des Verfahrens wird der Zeitversatz zwischen den Simulationsschritten der aufeinanderfolgend ausgeführten Instanzen des Schaltungsmodells während einer Simulation variiert.
Bei einer Weiterbildung des Verfahrens wird zur Mittelung der Ausgangsgrößen ein gleitender arithmetischer Mittelwert berechnet, insbesondere wobei zur Mittelwertbildung die Ausgangsgrößen aller Instanzen des Schaltungsmodells herangezogen werden. Vorzugsweise werden bei n Instanzen des Schaltungsmodells die Ausgangsgrößen der letzten n berechneten Instanzen des Schaltungsmodells gemittelt.
Gemäß einer bevorzugten zweiten Variante des Verfahrens ist vorgesehen, dass der Simulator zumindest einen Teil der Sub-Simulationsschritte gleichzeitig simuliert, indem diese Sub-Simulationsschritte des Schaltungsmodells auf separat ausführbaren Hardwareeinheiten implementiert werden und die Sub-Simulationsschritte innerhalb einer Simulationsschrittdauer mehrfach mit entsprechend aktuellen Eingangsgrößen ausgeführt werden, sodass innerhalb einer Simulationsschrittdauer mehrfach aktuelle gemittelte Ausgangsgrößen berechnet werden. Verschiedene Sub-Simulationsschritte werden also auf verschiedenen Hardwareeinheiten ausgeführt, ein erster Sub-Simulationsschritt also auf einer ersten Hardwareeinheit, ein zweiter Sub-Simulationsschritt auf einer zweiten (von der ersten Hardwareeinheit verschiedenen) Hardwareeinheit usw., wobei eine bestimmte Hardwareeinheit immer einen bestimmten Sub-Simulationsschritt ausführt.
Bei dieser Verfahrensvariante liegen im Gegensatz zur zuvor beschriebenen ersten Verfahrensvariante nicht mehrere Instanzen des Schaltungsmodells vor, sondern nur ein Schaltungsmodell, das in einem Simulationsschritt mehrere Sub-Simulationsschritte teilweise gleichzeitig durchführt. Bei den separat ausführbaren Hardwareeinheiten kann es sich beispielsweise um mehrere hinter- einanderliegende Stufen einer FPGA-Implementierung handeln.
Im Stand der Technik ist immer nur ein Sub-Simulationsschritt innerhalb eines Simulationsschritts aktiv, die anderen Sub-Simulationsschritte ruhen. Die Idee bei der zweiten Verfahrensvariante liegt darin, die Sub-Simulationsschritte schon mit neuen Daten zu beschicken, bevor die Berechnung des letzten Sub- Simulationsschritts abgeschlossen worden ist. Durch diese Maßnahme lässt sich ebenfalls erreichen, dass innerhalb eines Simulationsschritts nicht nur einmal Ausgangsgrößen berechnet werden, sondern während der Simulationsschrittdauer mehrere Ausgangsgrößen berechnet werden auf Grundlage aktueller Eingangsgrößen und Zustandsgrößen des Schaltungsmodells. Wenn alle Sub-Simulationsschritte auf ihren jeweiligen Hardwareeinheiten parallel ausgeführt werden, ist die maximale Ausbaustufe des Verfahrens erreicht, denn keine der separat ausführbaren Hardwareeinheiten ist noch im Leerlauf.
Eine bevorzugte Ausgestaltung des Verfahrens sieht vor, dass die Berechnung der Sub-Simulationsschritte so schnell wie möglich aufeinanderfolgend durchgeführt wird, um eine größtmögliche Zahl an aktuellen gemittelten Ausgangsgrößen innerhalb einer Simulationsschrittdauer zu erhalten. Dadurch wird ein minimaler Leerlauf bei den unabhängigen Hardwareeinheiten erzielt und damit eine maximale Überlappung bei den Berechnungen der Sub-Simu- lationsschritte.
Unabhängig von der Verfahrensvariante hat es sich bei einer bevorzugten Weiterbildung des Verfahrens als vorteilhaft herausgestellt, dass die Simulationsschrittfrequenz, also der Kehrwert der Simulationsschrittdauer, größer gewählt wird als eine größte Schaltfrequenz eines Schaltelements der elektrischen Schaltung. Dadurch wird bewirkt, dass eine Änderung im Schaltzustand eines Schaltelements in der Simulation tatsächlich berücksichtigt wird. Andernfalls wäre es möglich, dass die Änderung eines Schaltzustandes unbemerkt bliebe.
Wie eingangs beschrieben, betrifft die Erfindung auch einen Simulator mit einer Recheneinheit zur numerischen Simulation einer elektrischen Schaltung mit einem mathematischen Schaltungsmodell, wobei im Betrieb des Simulators die Berechnung des Schaltungsmodells in aufeinanderfolgenden Simulationsschritten mit einer Simulationsschrittdauer erfolgt, wobei ein Simulationsschritt mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte umfasst, wobei die Schaltung wenigstens ein Schaltelement umfasst, welches Schaltelement entweder einen leitenden oder einen sperrenden Schaltzustand annehmen kann, wobei innerhalb eines Simulationsschritts der aktuelle Schaltzustand des Schaltelements der Schaltung erfasst wird und das Schaltungsmodell an den Schaltzustand des Schaltelements angepasst wird, wobei innerhalb eines Simulationsschritts Eingangsgrößen des Schaltungsmodells erfasst werden, Ausgangsgrößen des Schaltungsmodells ermittelt werden, und wobei der Simulator eine Simulatorschnittstelle zum Anschluss des zu testen- den Steuergeräts aufweist, wobei der Simulator im Betrieb bei einem angeschlossenen zu testenden Steuergerät die Ausgangsgrößen zumindest teilweise über die Simulatorschnittstelle an das zu testende Steuergerät überträgt.
Der Simulator zeichnet sich dadurch aus, dass die Recheneinheit so programmiert ist, dass die Recheneinheit im Betrieb das zuvor beschriebene Verfahren zum Test eines elektronischen Steuergerätes mit dem Simulator durchführt
Die Recheneinheit des Simulators kann eine prozessorbasierte Recheneinheit mit befehlsorientiertem programmierbaren Rechenwerk sein (auch Multiprozessor- und Mehrkemimplementierungen), es kann sich aber auch um eine programmierbare Gatteranordnungen, wie zum Beispiel Field Programmable Gate Arrays (FPGA) handeln.
Die Erfindung betrifft ferner auch ein Computerprogramm umfassend Befehle, die bei der Ausführung des Programms durch eine Recheneinheit eines Simulators diesen veranlassen, das zuvor beschriebene Verfahren auszuführen.
Bei dem Computerprogramm kann es sich um einen ausführbaren Maschinencode für einen Prozessor handeln, insoweit die Recheneinheit auf dem Einsatz von Prozessoren basiert und/oder es kann sich bei dem Computerprogramm um eine Hardwarebeschreibung für programmierbare Logikgatter handeln, insbesondere eine um eine Hardwarebeschreibung für ein field programmable gate array (FPGA), insoweit die Recheneinheit auf dem Einsatz von programmierbaren Logikgattem beruht.
Wie erläutert, gibt es verschiedene Möglichkeiten, das erfindungsgemäße Verfahren und den erfindungsgemäßen Simulator auszugestalten und weiterzubil-
den, wie es in den, den unabhängigen Patentansprüchen nachgeordneten Patentansprüchen beschrieben ist. Bevorzugte Ausführungsbeispiele werden nachfolgend anhand der Zeichnung beschrieben. In der Zeichnung zeigen:
Fig. 1 schematisch ein computerimplementiertes Verfahren zum Test eines elektronischen Steuergeräts mit einem Simulator und einen entsprechenden Simulator,
Fig. 2 schematisch eine elektrische Schaltung mit Schaltelementen,
Fig. 3 schematisch ein Verfahren zur Berechnung eines mathematischen Schaltungsmodells einer elektrischen Schaltung mit aufeinanderfolgenden Simulationsschritten und Sub-Simulations- schritten,
Fig. 4 schematisch ein erfindungsgemäßes Verfahren zur numerischen Simulation eines mathematischen Schaltungsmodells unter Verwendung mehrerer unabhängiger Instanzen des mathematischen Schaltungsmodells,
Fig. 5 schematisch ein erfindungsgemäßes Verfahren zur numerischen Simulation eines mathematischen Schaltungsmodells unter Verwendung der zeitlich überlappenden Berechnung mehrerer Sub- Simulationsschritte eines einzigen Schaltungsmodells und
Fig. 6 den Vergleich von Simulationen der Schaltung aus Fig. 2 mit einem weitestgehend fehlerfreien Lösungsverfahren (keine Echtzeitanforderung), einem zeitdiskreten Verfahren gemäß dem Stand der Technik und dem erfindungsgemäßen zeitdiskreten Verfahren bei jeweils gleicher Simulationsschrittdauer.
In den Fig. 1 bis 6 sind schematisch verschiedene Aspekte eines computerimplementiertes Verfahrens 1 zum Test eines elektronischen Steuergerätes 2 mit einem Simulator 3 und ein Simulator 3 dargestellt.
Fig. 1 zeigt den Simulator 3, der mit einer nicht im Detail dargestellten Recheneinheit 4 auf Basis einer programmierbaren Gatteranordnung in Form eines Field Programmable Gate Arrays (FPGA) ausgestattet ist. Bei dem Computerprogramm 10, das im Einzelnen nicht näher dargestellt ist, handelt es sich um eine entsprechende Hardwarebeschreibung für das Field Programmable Gate Arrays, damit es das Verfahren 1 durchführt. Der Simulator 3 simuliert numerisch ein mathematisches Schaltungsmodell 5 einer elektrischen Schaltung 6. Im dargestellten Ausführungsbeispiel handelt es sich bei dem zu tes- tenden Steuergerät 2 um ein Seriensteuergerät zur Ansteuerung eines elektrischen Antriebs. Der elektrische Antrieb liegt nicht real vor, sondern wird von dem Simulator 3 nachgebildet. Dazu umfasst der Simulator 3 auch leistungselektronische Lastnachbildungen, die im Rahmen der Simulation angesteuert werden, um dem Steuergerät 2 möglichst realitätsnah einen echten Antrieb mit seinen elektrischen Anschlussgrößen und seinem dynamischen Verhalten vorzutäuschen. Bei der Anordnung handelt es sich um eine sogenannte Hardware- in-the-Loop (HIL) Simulation, bei der die physikalische Umgebung des zu testenden Steuergeräts 2 durch Simulation in Echtzeit nachgebildet wird.
Fig. 2 zeigt eine elektrische Schaltung 6 am Beispiel eines Tiefsetzstellers. Die Schaltung weist zwei Schaltelemente 7 auf, nämlich ein aktives Halbleiter- Schaltelement Ql, dessen Schaltzustand durch ein aktives Steuersignal g beeinflussbar ist, und eine Diode Q2, bei der es sich um ein passives Schaltelement 7 handelt, dessen Schaltzustand (leitend, sperrend) durch interne Schaltbedingungen (Strom und Anschlussspannung) bestimmt wird. Ganz allgemein gilt, dass die von der Schaltung 6 umfassten Schaltelemente 7 entweder einen leitenden oder einen sperrenden Schaltzustand annehmen können. Wie im allgemeinen Beschreibungsteil ausgeführt, wird die Schaltung 6 durch Aufstellen zeitdiskreter Zustandsgleichungen in das mathematische Schaltungsmodell 5 überführt, das Grundlage der numerischen Simulation ist. Innerhalb eines Simulationsschritts k wird der aktuelle Schaltzustand der Schaltelemente 7 der Schaltung 6 ermittelt und das Schaltungsmodell 5 wird an den Schaltzustand des Schaltelements 7 angepasst. Wie im allgemeinen Beschreibungsteil ausgeführt, kann dies auf verschiedene Weisen geschehen, dies ist jedoch nicht Schwerpunkt dieser Anmeldung und auch nicht von Bedeutung zur Erläuterung des erfindungsgemäßen Verfahrens 1 und des erfindungsgemäßen Simulators 3.
Wie in Fig. 3 gezeigt, erfolgt die numerische Simulation und Berechnung des Schaltungsmodells 5 in aufeinanderfolgenden Simulationsschritten k-1, k, k+1 usw. mit jeweils einer Simulationsschrittdauer T. Die zugehörigen Zeitpunkte, die die aufeinanderfolgenden Simulationsschritte k voneinander trennen, sind mit tk-i , tk, tk+i , tk+2 bezeichnet. Ein Simulationsschritt k umfasst mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte a, b, c, wobei innerhalb eines Simulationsschritts k Eingangsgrößen u, g des Schaltungsmodells 5 erfasst werden, Ausgangsgrößen yk, yk+i, yk+2 des Schaltungsmodells 5 berechnet werden und die Ausgangsgrößen yk, yk+i, yk+2 (y ist hier als vektorielle Größe zu verstehen mit mehreren Vektorelementen) zumindest teilweise über eine Simulatorschnittstelle 8 an das zu testende Steuergerät 2 über dessen Steuergerätschnittstelle 9 übertragen werden (Fig. 1).
Fig. 3 stellt den Stand der Technik dar, bei dem die Sub-Simulationsschritte a, b, c eines einzigen Schaltungsmodells 5, 1 strikt nacheinander ausgeführt werden, also der Sub-Simulationsschritt b erst ausgeführt wird, nachdem der Sub- Simulationsschritt a abgeschlossen worden ist, und der Sub-Simulationsschritt c erst ausgeführt wird, nachdem der Sub-Simulationsschritt b vollständig abgeschlossen worden ist; das gilt für alle dargestellte Simulationsschritte k-1, k, k+1. Der Grund für die überlappungsfreie, strikt serielle Ausführung der Sub-Simulationsschritte a, b, c in Fig. 3 mag darin begründet sein, dass das Ergebnis des Sub-Simulationsschritts a Eingangsgröße des Sub-Simulations- schritts b ist usw. und/oder dass die Recheneinheit 4 nur eine serielle Durchführung der Sub-Simulationsschritte erlaubt. Fig. 3 verdeutlicht ebenfalls, den Verlauf eines realen, aktiven Schaltsignals g eines Schaltelementes 7, wobei das Schaltsignal g mitten im Simulationsschritt k-1 von sperrend auf leitend wechselt und mitten im Simulationsschritt k+1 wieder von leitend auf sperrend wechselt. Im dargestellten Stand der Technik werden die realen Schaltzustände g der Schaltelemente 7 nur einmal pro Simulationsschritt k ermittelt. Das bewirkt, dass der ermittelte Schaltzustand gi erst zu Beginn des Simulationsschritts k von sperrend auf leitend wechselt und der ermittelte Schaltzustand gi erst im Simulationsschritt k+2 von leitend auf sperrend wechselt. Prinzipbedingt liegt eine recht große Latenz in der Berücksichtigung der aktuellen und tatsächlichen Schaltzustände g vor. Erfindungsgemäß ist erkannt worden, dass darin ein großer Nachteil für die erzielbare Genauigkeit bei der Nachbildung von elektrischen Schaltungen 6 und der Berechnung und Ausgabe von Ausgangsgrößen y liegt.
Den in den Fig. 4 und 5 dargestellten Verfahren 1 liegt eine neue Vorgehensweise zugrunde. Hier ist vorgesehen, dass der Simulator 3 zumindest einen Teil der Sub-Simulationsschritte a, b, c gleichzeitig simuliert, sodass innerhalb einer Simulationsschrittdauer T aufgrund mehrerer zeitversetzt ermittelter Eingangsgrößen u, g des Schaltungsmodells 5 und aufgrund mehrerer zeitversetzt berechneter Schaltzustände zsw der Schaltelemente 7 des Schaltungsmodells 5 auch mehrere korrespondierende zeitversetzte Ausgangsgrößen yn-i, yn, yn+i usw. des Schaltungsmodells 5 berechnet werden. Die mehreren zeitversetzt berechneten Ausgangsgrößen yn-i, yn, yn+i usw., die am Ende jedes Simulationsschrittes k, i, j als Ergebniswerte anfallen (wie in Fig. 3 dargestellt), werden zu gemittelten Ausgangsgrößen y’n-i, y’n, y’n+i gemittelt. Die gemittel- ten Ausgangsgrößen yn-i, y’n, y’n+i werden zumindest teilweise als Ausgangsgrößen y über die Steuergeräteschnittstelle 8 an das zu testende Steuergerät 2 übertragen. In beiden Figuren ist zu erkennen, dass die Sub-Simulations- schritte a, b, c zum Teil gleichzeitig ausgeführt werden, die Simulationsschritte i, j, k mit den Startzeitpunkte ti, tj, tk usw werden also zeitlich überlappend ausgeführt. Durch die Vorgehensweise ist es möglich, mit einer höheren Wiederholrate auf geänderte Schaltzustände g von Schaltelementen 7 in der Schaltung 6 zu reagieren. Ebenso werden mit einer höheren Rate aktuelle Ausgangsgrößen y berechnet, durch deren Mittelung ebenfalls schneller geänderte Schaltzustände g in dem gemittelten Ausgangssignal y wirksam werden, wodurch eine geringere Latenz bei der Reaktion auf geänderte Schaltzustände g erzielt wird.
Bei den in den Fig. 4 und 5 gezeigten Verfahren 1 werden die mehreren zeitversetzt berechneten Ausgangsgrößen yn-i, yn, yn+i zumindest teilweise mit einem gleitenden Durchschnitt zu gemittelten Ausgangsgrößen y'n-i, y’n, y’n+i gemittelt.
Fig. 4 zeigt eine erste Variante des zuvor allgemein beschriebenen Verfahrens 1. Die Variante zeichnet sich dadurch aus, dass der Simulator 3 zumindest einen Teil der Sub-Simulationsschritte a, b, c gleichzeitig simuliert, indem der Simulator 3 mehrere unabhängige Instanzen I, II, III des mathematischen Schaltungsmodells 5 mit entsprechenden unabhängigen Instanzen der Sub-Si- mulationsschritte a, b, c gleichzeitig simuliert. In dem Beispiel gemäß Fig. 4 werden zu jedem Zeitpunkt alle Sub-Simulationschritte a, b, c gleichzeitig ausgeführt, wobei die gleichzeitig ausgeführten Sub-Simulationsschritte a, b, c unterschiedlichen Instanzen I, II, III des Schaltungsmodells 5 angehören.
Die Berechnungen der Instanzen I, II, III des Schaltungsmodells 5 erfolgen jeweils in Simulationsschritten i, j, k, welche Simulationsschritte i, j, k um einen Bruchteil der Simulationsschrittdauer T zeitversetzt zueinander durchgeführt werden. Die korrespondierenden Startzeiten der Simulations schritte i, j, k sind mit ti, tj, tk bezeichnet. Die Recheneinheit 4 des Simulators 3 muss ein einziges Schaltungsmodell 5 also nicht schneller berechnen, als dies im Stand der Technik gemäß Fig. 3 der Fall gewesen ist, die Recheneinheit 4 muss aber die Kapazität haben, die weiteren Instanzen des Schaltungsmodells parallel zu berechnen, beispielsweise unter Nutzung zusätzlicher Kerne einer prozessorbasierten Recheneinheit oder durch parallele Implementierung der Instanzen I, II, III auf einem FPGA unter Nutzung weiterer Gatter des FPGA.
Der Vorteil des in Fig. 4 dargestellten Verfahrens 1 gegenüber dem in Fig. 3 dargestellten Stand der Technik ist gut ersichtlich, wenn der zeitliche Verlauf des realen, aktiven Schaltsignals g eines Halbleiter-Schaltelementes betrachtet wird zusammen mit dem zeitlichen Verlauf der in der Simulation von den verschiedenen Instanzen I, II, III des Schaltungsmodells 5 erfassten Schaltsignale gi, gii, gm. Da bei der Simulation jeder Instanz des Schaltungsmodells 5 auch immer der Schaltzustand der beteiligten Schaltelemente 7 ermittelt wird, wozu auch die Auswertung der Schaltsignale g gehört, wird aufgrund der innerhalb einer Simulationsschrittdauer T mehrfach durchgeführten Ermittlung geänderter Schaltbedingungen der Schaltelemente 7 des Schaltungsmodells 5 mit geringeren Latenzen eine Veränderung der Schaltzustände der Schaltelemente 7 erkannt. Dadurch wird das Schaltungsmodell 5 an den geänderten Schaltzustand mit einer höheren Genauigkeit angepasst, als dies im Stand der Technik möglich ist. Entsprechend reagieren auch die Ausgangsgrößen y der Instanzen
I, II, III des Schaltungsmodells und damit auch die gemittelten Ausgangsgrößen y auf geänderte Schaltzustände von Schaltelementen 7 präziser. Da die gemittelten Ausgangsgrößen y als die Ausgangsgrößen y an das zu testende Steuergerät 2 ausgegeben werden, ist die Simulation in der Nachbildung des Zeitverhaltens näher an dem tatsächlichen Verhalten der simulierten Schaltung 6 als dies zuvor möglich gewesen ist.
Das Verfahren 1 in Fig. 4 ist so realisiert, dass der Zeitversatz zwischen den Simulationsschritten i, j, k der aufeinanderfolgend ausgeführten Instanzen I,
II, III des Schaltungsmodells 5 gleich ist. Bei den drei Instanzen I, II, III des Schaltungsmodells 5 beträgt der Zeitversatz die Simulationsschrittdauer T dividiert durch drei, also T/3.
Bei dem Verfahren 1 gemäß Fig. 4 ist ferner realisiert, dass zur Mittelung der Ausgangsgrößen y, y, yk usw. ein gleitender arithmetischer Mittelwert berechnet wird, wobei zur Mittelwertbildung die Ausgangsgrößen yn-i, yn, yn+i aller Instanzen des Schaltungsmodells 5 herangezogen werden. Bei N Instanzen des Schaltungsmodells 5 werden die Ausgangsgrößen yn-i, yn, yn+i der letzten N berechneten Instanzen des Schaltungsmodells 5 gemittelt. Es gilt also (Gleichung 2), wobei es sich bei der Ausgangsgrößen y(t) der Instanzen des Schaltungsmodells 5 um einen Ausgangsgrößenvektor handelt, der die einzelnen Ausgangsgrößen umfasst:
Fig. 5 zeigt eine zweite Variante der Umsetzung des Verfahrens 1. Bei dem Verfahren 1 nach Fig. 5 simuliert der Simulator 3 zumindest einen Teil der Sub-Simulationsschritte a, b, c dadurch gleichzeitig, indem diese Sub-Simu- lationsschritte a, b, c des Schaltungsmodells 5 auf separat ausführbaren Hardwareeinheiten 4 implementiert und die Sub-Simulationsschritte a, b, c innerhalb einer Simulationsschrittdauer T mehrfach mit entsprechend aktuellen Eingangsgrößen u, g ausgeführt werden, sodass innerhalb einer Simulationsschrittdauer T mehrfach aktuelle gemittelte Ausgangsgrößen y berechnet werden. Im Gegensatz zu dem Verfahren 1 gemäß Fig. 4 werden nicht mehrere Instanzen des Schaltungsmodells 5 benötigt, vielmehr ist ein einziges Schaltungsmodell (in Fig. 5 mit I bezeichnet) ausreichend, dessen Sub-Simulations- schritte a, b, c zumindest teilweise gleichzeitig auf den genannten unabhängig voneinander betreibbaren Hardwareeinheiten durchgeführt werden. Bei den separat ausführbaren Hardwareeinheiten handelt es sich hier um mehrere hin- tereinanderliegende Stufen einer FPGA-Implementierung. In Fig. 5 sind die Simulationsschritte i, j, k dargestellt, und dreimal zeitlich versetzt die Ausführung der Sub-Simulationsschritte a, b, c. Die Recheneinheit, die für die Berechnung des Sub-Simulationsschritts a zuständig ist, ist praktisch nie im Leerlauf. Sobald die Berechnung von Sub-Simulationsschritt a, der zum Zeitpunkt tk-i begonnen hat, abgeschlossen ist, wird eine weitere Berechnung des Sub-Simulationsschritts a auf der Recheneinheit zum Zeitpunkt tj-i angestoßen, wobei die aktuellen Eingangsgrößen u, g des Schaltungsmodells 5 aktuell ermittelt werden, also auch die realen, aktiven Schaltsignale g der Schaltelemente 7 Berücksichtigung finden. Sinngemäß gilt das auch für die anderen Sub-Simulationsschritte b, c, die sich ebenfalls nicht im Leerlauf befinden, im Gegensatz zum Stand der Technik gemäß Fig. 3. Zur Umsetzung des Verfahrens 1 gemäß Fig. 5 ist insoweit ein erhöhter Hardwareaufwand erforderlich, da die Sub-Simulationsschritte, die zeitlich überlappend ausgeführt werden sollen, auf separat ausführbaren Hardwareeinheiten implementiert werden müssen. Der Vorteil des Verfahrens nach Fig. 5 entspricht dem des Verfahrens 1 gemäß Fig. 4, wie anhand der zeitlichen Verläufe des realen, aktiven Schaltsignals g eines Halbleiter- Schaltelements einerseits und der in der Simulation von den Sub-Simulationsschritten a, b, c des Schaltungsmodells 5 erfassten Schaltsignale gi,i, gi,2, gi,3 ersichtlich ist.
Bei dem Verfahren gemäß Fig. 5 wird die Berechnung der Sub-Simulations- schritte a, b, c so schnell wie möglich aufeinanderfolgend durchgeführt, sodass eine größtmögliche Zahl an aktuellen gemittelten Ausgangsgrößen y innerhalb einer Simulationsschrittdauer T erhalten wird. Die Berechnung der gemittelten Ausgangsgrößen y erfolgt wie zuvor anhand von Fig. 4 beschrieben.
Fig. 6 zeigt die Simulation des Tiefsetzstellers gemäß Fig. 2 und die zeitlichen Verläufe einiger elektrischer Größen des Tiefsetzstellers, nämlich der Kondensatorspannung vc, des Eingangsstroms iin, des Spulenstroms . Ferner sind der Eingangsstrom und der Spulenstrom in einem zeitlichen Detail dargestellt. Der als "Referenz" bezeichnete Verlauf zeigt den tatsächlichen, fehlerfreien Verlauf der entsprechenden Größen, der gepunktete Verlauf "EinzehnodeH" zeigt das Simulationsergebnis mit nur einem einzigen Modell, also ohne überlappende Berechnung von Sub-Simulationsschritten. Zwischen den Verläufen ist eine erhebliche Abweichung festzustellen, sodass der Test des Steuergeräts 2 anhand der Simulation keine gute Übereinstimmung mit den tatsächlichen physikalischen Gegebenheiten hat. Eine erhebliche Verbesserung wird mit den Verfahren 1 gemäß den Fig. 4 und 5 erzielt, die entsprechenden Verläufe der Schaltungsgrößen sind jeweils als "Mittelwerte" dargestellt. Der mit diesen Verfahren 1 durchgeführte Test des Steuergeräts 2 bildet erheblich besser die tatsächlichen physikalischen Gegebenheiten ab als der Test unter Verwendung des "Single Models", weshalb der Test mit "Mittelwerte" eine höhere Güte und Zuverlässigkeit aufweist.
Bezugs- und Formelzeichen
1 Verfahren
2 Steuergerät
3 Simulator
4 Recheneinheit
5 mathematisches Schaltungsmodell
6 elektrische Schaltung
7 Schaltelement
8 Simulator Schnittstelle
9 Steuergeräte Schnittstelle
10 Computerprogramm i, j, k Simulationsschritt (Index)
T Simulationsschrittdauer a, b, c Sub-Simulationsschritte
Ql, Q2 aktives und passives Halbleiter- Schaltelement g reales, aktives Schaltsignal eines Halbleiter- Schaltelementes gi in der Simulation erfasstes Schaltsignal eines
Halbleiter- S chaltelemente s zsw Schaltergrößen eines Schaltelementes y Ausgangsgrößen des Schaltungsmodells y gemittelte Ausgangsgrößen des Schaltungsmodells
I, II, III Instanzen des mathematischen Schaltungsmodells

Claims

Patentansprüche
1. Computerimplementiertes Verfahren (1) zum Test eines elektronischen Steuergerätes (2) mit einem Simulator (3), wobei der Simulator (3) mit wenigstens einer Recheneinheit (4) ein mathematisches Schaltungsmodell (5) einer elektrischen Schaltung (6) numerisch simuliert, wobei die Berechnung des Schaltungsmodells (5) in aufeinanderfolgenden Simulationsschritten (k) mit einer Simulationsschrittdauer (T) erfolgt, wobei ein Simulations schritt (k) mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte (a, b, c) umfasst, wobei die Schaltung (6) wenigstens ein Schaltelement (7) umfasst, welches Schaltelement (7) entweder einen leitenden oder einen sperrenden Schaltzustand aimehmen kann, wobei innerhalb eines Simulations Schritts (k) der aktuelle Schaltzustand des Schaltelements (7) der Schaltung (6) ermittelt wird und das Schaltungsmodell (5) an den Schaltzustand des Schaltelements (7) angepasst wird, wobei innerhalb eines Simulationsschritts (k) Eingangsgrößen (u, g) des Schaltungsmodells (5) erfasst werden, Ausgangsgrößen (y) des Schaltungsmodells (5) berechnet werden und die Ausgangsgrößen (y) zumindest teilweise über eine Simulatorschnittstelle (8) an das zu testende Steuergerät (2) übertragen werden, dadurch gekennzeichnet, dass der Simulator (3) zumindest einen Teil der Sub-Simulationsschritte (a, b, c) gleichzeitig simuliert, sodass innerhalb einer Simulationsschrittdauer (T) aufgrund mehrerer zeitversetzt ermittelter Eingangsgrößen (u, g) des Schaltungsmodells (5), aufgrund mehrerer zeitversetzt berechneter Schaltzustände der Schaltelemente (7) des Schaltungsmodells (5) auch mehrere korrespondierende zeitversetzte Ausgangsgrößen (yn-i, yn, yn+i) des Schaltungsmodells (5) berechnet werden und dass die mehreren zeitversetzt berechneten Ausgangsgrößen (yn-i, yn, yn+i) zu gemittelten Ausgangsgrößen (y’n-i, y’n, y’n+i) gemittelt werden und die gemitelten Ausgangsgrößen (y'n-i, y'n, y’n+i) zumindest teilweise als Ausgangsgrößen (yn-i, yn, yn+i) über die Steuergeräteschnitstelle (8) an das zu testende Steuergerät (2) übertragen werden.
2. Verfahren (1) nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren zeitversetzt berechneten Ausgangsgrößen (yn-i, yn, yn+i) zumindest teilweise mit einem gleitenden Durchschnit zu gemitelten Ausgangsgrößen (y’n- i, y'n, y’n+i) gemitelt werden.
3. Verfahren (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Simulator (3) zumindest einen Teil der Sub-Simulationsschrite (a, b, c) gleichzeitig simuliert, indem der Simulator (3) mehrere unabhängige Instanzen (I, II, III) des mathematischen Schaltungsmodells (5) mit entsprechenden unabhängigen Instanzen der Sub-Simulationsschrite (a, b, c) gleichzeitig simuliert, wobei die Berechnungen der Instanzen (I, II, III) des Schaltungsmodells (5) jeweils in Simulationsschriten (i, j, k) erfolgen, welche Simulationsschrite (i, j, k) um einen Bruchteil der Simulationsschritdauer (T) zeitversetzt zueinander durchgeführt werden.
4. Verfahren (1) nach Anspruch 3, dadurch gekennzeichnet, dass der Zeitversatz zwischen den Simulations schriten (i, j, k) der aufeinanderfolgend ausgeführten Instanzen (I, II, III) des Schaltungsmodells (5) gleich ist, insbesondere bei N Instanzen (I, II, III) des Schaltungsmodells (5) der Zeitversatz die Simulationsschritdauer (T) dividiert durch N beträgt.
5. Verfahren (1) nach Anspruch 3, dadurch gekennzeichnet, dass der Zeitversatz zwischen den Simulations schriten (i, j, k) der aufeinanderfolgend ausgeführten Instanzen (I, II, III) des Schaltungsmodells (5) ungleich ist, insbesondere die Summe der Zeitversätze kleiner ist als die Simulationsschritdauer (T) und/oder insbesondere der Zeitversatz zwischen den Simulationsschriten (i, j, k) der aufeinanderfolgend ausgeführten Instanzen (I, II, III) des Schaltungsmodells (5) während einer Simulation variiert wird.
6. Verfahren (1) nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass zur Mitelung der Ausgangsgrößen (yi, yj, yk) der Instanzen( I, II, III) des Schaltungsmodells (5) ein gleitender arithmetischer Mitelwert berechnet wird, insbesondere wobei zur Mitelwertbildung die Ausgangsgrößen (yi, yj, yk) alle Instanzen (I, II, III) des Schaltungsmodells (5) herangezogen werden, vorzugsweise werden bei N Instanzen (I, II, III) des Schaltungsmodells (5) die Ausgangsgrößen (yi, yj, yk) der letzten N berechneten Instanzen (I, II, III) des Schaltungsmodells (5) gemittelt.
7. Verfahren (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Simulator (3) zumindest einen Teil der Sub-Simulationsschritte (a, b, c) gleichzeitig simuliert, indem diese Sub-Simulationsschritte (a, b, c) des Schaltungsmodells (5) auf separat ausführbaren Hardwareeinheiten (4) implementiert werden und die Sub-Simulationsschritte (a, b, c) innerhalb einer Simulationsschrittdauer (T) mehrfach mit entsprechend aktuellen Eingangsgrößen (u, g) ausgeführt werden, sodass innerhalb einer Simulationsschrittdauer (T) mehrfach aktuelle gemittelte Ausgangsgrößen (y)’ berechnet werden.
8. Verfahren (1) nach Anspruch 1, dadurch gekennzeichnet, dass die Berechnung der Sub-Simulationsschritte (a, b, c) so schnell wie möglich aufeinanderfolgend durchgeführt wird, um eine größtmögliche Zahl an aktuellen gemittelten Ausgangsgrößen (y) innerhalb einer Simulationsschrittdauer (T) zu erhalten.
9. Verfahren (1) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Simulationsschrittfrequenz, also der Kehrwert der Simulationsschrittdauer (T), größer gewählt wird als eine größte Schaltfrequenz eines Schaltelements (7) der elektrischen Schaltung (6).
10. Simulator (3) mit einer Recheneinheit (4) zur numerischen Simulation einer elektrischen Schaltung (6) mit einem mathematischen Schaltungsmodell (5), wobei im Betrieb des Simulators (3) die Berechnung des Schaltungsmodells (5) in aufeinanderfolgenden Simulations schritten (k) mit einer Simulationsschrittdauer erfolgt, wobei ein Simulationsschritt (k) mehrere zeitlich aufeinanderfolgende Sub-Simulationsschritte (a, b, c) umfasst, wobei die Schaltung (6) wenigstens ein Schaltelement (7) umfasst, welches Schaltelement (7) entweder einen leitenden oder einen sperrenden Schaltzustand annehmen kann, wobei innerhalb eines Simulationsschritts (k) der aktuelle Schaltzustand des Schaltelements (7) der Schaltung (6) erfasst wird und das Schaltungsmodell (5) an den Schaltzustand des Schaltelements (7) angepasst wird, wobei innerhalb eines Simulationsschritts (k) Eingangsgrößen (u, g) des Schaltungsmodells (5) erfasst werden, Ausgangsgrößen (y) des Schaltungsmodells (5) ermittelt werden, und wobei der Simulator (3) eine Simulatorschnittstelle (8) zum Anschluss des zu testenden Steuergeräts (2) aufweist, wobei der Simulator (3) im Betrieb bei einem angeschlossenen zu testenden Steuergerät (2) die Ausgangsgrößen (y) zumindest teilweise über die Simulatorschnittstelle (8) an das zu testende Steuergerät (2) überträgt, dadurch gekennzeichnet, dass die Recheneinheit (4) so programmiert ist, dass sie im Betrieb das Ver- fahren (1) nach einem der Ansprüche 1 bis 9 ausführt.
11. Computerprogramm (10) umfassend Befehle, die bei der Ausführung des Programms durch eine Recheneinheit (4) eines Simulators (3) diesen veranlassen, das Verfahren (1) nach einem der Ansprüche 1 bis 9 auszuführen.
12. Computerprogramm (10) nach Anspruch 11, dadurch gekennzeichnet, dass es sich bei dem Computerprogramm (10) um einen ausführbaren Maschinencode für einen Prozessor handelt, insoweit die Recheneinheit auf dem Einsatz von Prozessoren basiert und/oder dass es sich bei dem Computerprogramm (10) um eine Hardwarebeschreibung für programmierbare Logikgatter handelt, insbesondere eine um eine Hardwarebeschreibung für ein field pro- grammable gate array (FPGA), insoweit die Recheneinheit (4) auf dem Einsatz von programmierbaren Logikgattem beruht.
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DE102015108064A1 (de) * 2015-05-21 2016-11-24 in-tech GmbH Testsystem und Verfahren zum automatisierten Testen von wenigstens zwei gleichzeitig an das Testsystem angeschlossenen Steuergeräten sowie Steuergeräte-Anschluss- und Steuergeräte-Umschalteinheit zur Verwendung in einem solchen Testsystem
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