CH628756A5 - Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung. - Google Patents

Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung. Download PDF

Info

Publication number
CH628756A5
CH628756A5 CH665178A CH665178A CH628756A5 CH 628756 A5 CH628756 A5 CH 628756A5 CH 665178 A CH665178 A CH 665178A CH 665178 A CH665178 A CH 665178A CH 628756 A5 CH628756 A5 CH 628756A5
Authority
CH
Switzerland
Prior art keywords
silicon
etching
etched
layer
silicon oxide
Prior art date
Application number
CH665178A
Other languages
English (en)
Inventor
Hans Rudolf Neukomm
Original Assignee
Faselec Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Faselec Ag filed Critical Faselec Ag
Publication of CH628756A5 publication Critical patent/CH628756A5/de

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/973—Substrate orientation

Landscapes

  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Oberfläche eines Siliciumkörpers nacheinander mit einer Siliciumoxidschicht und mit einer Siliciumnitridschicht versehen wird, wonach Teile der Oberfläche freigelegt und einer Oxidationsbehandlung zum Erhalten eines versenkten Oxidmusters ausgesetzt werden, wonach verbleibende Teile der Siliciumnitrid- und der darunterliegenden Siliciumoxidschicht weggeätzt werden.
Ein Verfahren eingangs erwähnter Art kann der Veröffentlichung von Kooi, van Lierop und Appels in «Journal Electro-chemical Society», Bd. 123, Seiten 1117 bis 1120(1976) entnommen werden. Es wird dort ausführlich beschrieben, wie sich infolge der Oxidation mit Wasserdampf am Rand des Oxidmusters unter der Siliciumnitridschicht an der Grenzfläche zwischen Siliciumoxidschicht und Siliciumkörper ein schmaler Streifen bilden kann, der aus Siliciumnitrid besteht. Dieser Streifen wird als weisses Band bezeichnet («white ribbon»-Effekt).
Werden danach verbleibende Teile der bei der Oxidation maskierenden Nitrid- und Oxidschichten entfernt, damit z. B. an den freigelegten Stellen der Siliciumoberfläche durch Oxidation die Gate-Isolation eines MOS-Transistors gebildet werden kann, so besteht die Möglichkeit, dass an der Stelle des weissen Bandes ein zu dünnes Gate-Oxid oder überhaupt keines gebildet wird, da auch das Nitrid des weissen Bandes gegen Oxidation maskiert.
Das weisse Band kann z. B. durch Ätzen beseitigt werden, wobei oft auch die versenkte Oxidschicht teilweise entfernt wird. Wie später noch näher erörtert wird, entsteht dabei am Rande des versenkten Siliciumoxidmusters ein Oberflächenteil, der in bezug auf die ursprüngliche und die vom Oxidmusterrand entfernte Oberfläche unterschiedlich orientiert ist und eine unterschiedliche Konzentration Qss an Oberflächenzustän-
den («Surface states») aufweist.
Dadurch kann z. B. der Schwellenwert eines MOS-Transistors erheblich vom gewünschten Wert abweichen.
Mit der Erfindung wird unter anderem beabsichtigt, die beschriebene Problematik zumindest in erheblichem Masse zu vermeiden. Sie beruht unter anderem auf dem Gedanken, dass durch geeignetes Ätzen der Siliciumnitrid- und der Silicium-oxidschichten eine praktisch ebene Siliciumoberfläche erhalten werden kann.
Das eingangs erwähnte Verfahren ist nach der Erfindung deshalb dadurch gekennzeichnet, dass das Ätzen unter Bedingungen durchgeführt wird, unter denen Siliciumnitrid schneller als Siliciumoxid und Silicium und Siliciumoxid etwa gleich schnell wie Silicium geätzt wird.
Bei dem Verfahren nach der Erfindung weicht nach dem Ätzen die Orientierung am Rande des freien Oberflächenteils nicht oder nahezu nicht von der Orientierung der ursprünglichen Oberfläche ab. Auch braucht das versenkte Oxidmuster zur Entfernung des weissen Bandes nahezu nicht angegriffen zu werden.
Vorzugsweise wird beim erfindungsgemässen Verfahren ein durch das Ätzen freigelegter Teil der Siliciumoberfläche mit einer ans versenkte Oxidmuster grenzenden Schicht aus isolierendem Material versehen, um die Gate-Isolation eines Feldeffekttransistors zu erhalten.
In diesem Falle ist es wichtig, dass die Gate-Isolation auf einer Oberfläche gebildet wird, die möglichst eben ist, damit der gewünschte Schwellwert erreicht wird.
Vorzugsweise wird als Oberfläche eine (100)-Fläche gewählt. Die Schichten werden vorzugsweise in einer Atmosphäre geätzt, die mit Hilfe eines Plasmas erhalten wird. Ein derartiges Ätzverfahren hat den Vorteil, dass das Ätzen mehrerer Schichten in einem Arbeitsgang stattfinden kann.
Die erforderlichen Ätzgeschwindigkeiten werden relativ einfach erhalten, wenn das Plasma in einem Sauerstoff und Tetrafluormethan enthaltenden Gasgemisch aufrechterhalten wird.
Die Erfindung bezieht sich auch auf eine Halbleiteranordnung, die mit Hilfe des Verfahrens nach der Erfindung hergestellt ist.
Die Erfindung wird nachstehend anhand der Zeichnung und eines Beispiels erläutert werden. Es zeigen: Figuren 1 bis 3 einen schematischen Querschnitt durch einen Teil einer Halbleiteranordnung in aufeinanderfolgenden Stufen eines bekannten Herstellungsverfahrens, und Figuren 4 und 5 einen schematischen Querschnitt durch einen Teil einer Halbleiteranordnung in aufeinanderfolgenden Stufen des erfindungsgemässen H erstellungsverfahrens.
Im Beispiel wird eine Halbleiteranordnung hergestellt, wobei eine Oberfläche 2 eines Siliciumkörpers 1 nacheinander mit einer Siliciumoxidschicht 3 und mit einer Siliciumnitridschicht 4 versehen wird (siehe Figur 1 ). Danach werdenTeiIe5 der Oberfläche 2 frc:g°'egt, die einer Oxidationsbehandlung zum Erhalten eines versenkten Oxidmusters 6 ausgesetzt werden (siehe Figur 2). Darauf werden verbleibende Teile der Siliciumnitridschicht 4 und der darunterliegenden Siliciumoxidschicht 3 weggeätzt.
Wenn beim Ätzen der Siliciumoxidschicht 3 der Siliciumkörper 1 nicht angegriffen wird, so entsteht leicht die Form des Musters 6 und der Oberfläche 2, wie in Figur 3 dargestellt ist.
Diese Form ist um so ausgeprägter, je länger der Ätzpro-zess gedauert hat, z. B. wenn auch ein während der Oxidation entstandener Siliciumnitridstreifen 7 entfernt werden muss. Die am Rande des Musters 6 gekrümmte Oberfläche 2 weist eine Konzentration Qss an Oberflächenzuständen auf, die von der an freien vom Rande entfernten Teilen der Oberfläche abweicht.
Dies wird nach der Erfindung in erheblichem Masse vermieden, indem das Ätzen so ausgeführt wird, dass Siliciumnitrid
5
10
15
20
25
30
35
40
45
50
55
60
65
3
628 756
schneller als Siliciumoxid und Silicium und Siliciumoxid etwa gleich schnell wie Silicium geätzt wird.
Die Oberfläche 2 zeigt nach dem Ätzen eine Form, die auch am Rande des Oxidmusters 6 praktisch eben ist (siehe Figur 4).
Es kann ein durch das Ätzen freigelegter Teil der Silicium- 5 Oberfläche 2 mit einer an das versenkte Oxidmuster 6 grenzenden Schicht 8 aus isolierendem Material zum Erhalten der Gate-Isolation eines Feldeffekttransistors versehen werden (siehe Figur 5). Durch die ebene Form der Oberfläche wird eine auf der ganzen Oberfläche konstante Konzentration der Ober- io flächenzustände und damit ein konstanter Schwellwert des Feldeffekttransistors, erhalten. Wäre die in Figur 3 gezeigte gekrümmte Oberfläche mit einer Gate-Isolation versehen, so hätten am Rande des Oxidmusters 6 parasitäre Feldeffekttransistoren mit verschiedenen Schwellwerten entstehen können, is
Für die erfindungsgemässe Herstellung des Halbleiterbauelements können viele an sich übliche Techniken verwendet werden.
Vorzugsweise wird für die Oberfläche 2 eine (100)-Fläche gewählt, weil Flächen dieser Orientierung die kleinste Konzen- 20 tration an Oberflächenzuständen aufweisen.
Die Schichten 3 und 4 werden in üblicher Weise auf den Körper 1 in inverser Form des Musters 6 aufgebracht.
Vorzugsweise wird die Oxidationsbehandlung in einer Wasserdampfatmosphäre ausgeführt. 25
Bei der Oxidation mit Wasserdampf entsteht der Siliciumni-tridstreifen 7 und die Entfernung dieses Streifens führt bei Verwendung bekannter Ätzverfahren oft zu einer Überätzung des Oxidmusters 6, wie sie anhand von Figur 3 erläutert wurde.
Die Entfernung von verbleibenden Teilen der Schichten geschieht durch Ätzen mit Hilfe eines Plasmas. Das Plasma wird in einem Sauerstoff und Tetrafluormethan enthaltenden Gasgemisch aufrechterhalten.
Das Gasgemisch enthält zum Beispiel 4 bis 50 Volumenprozent O2 und 96 bis 50 Volumenprozent CF-t.
Die Gate-Isolation 8 kann auch in an sich bekannter Weise durch Oxidation mit Sauerstoff erhalten werden.
Die weiteren Verfahrensschritte zum Erhalten eines Feldeffekttransistors sind die in der Halbleitertechnik üblichen. Im gegebenen Beispiel wird die Gate-Isolation 8 teilweise durch das Oxidmuster 6 und teilweise durch Source- und Draingebiete begrenzt.
Die Erfindung ist selbstverständlich nicht auf das gegebene Beispiel beschränkt. Es wird einleuchten, dass dem Fachmann im Rahmen der Erfindung etliche Varianten zu Diensten stehen.
Das Verfahren nach der Erfindung kann auch zur Herstellung integrierter Schaltungen mit mehreren Feldeffekttransistoren mit unterschiedlichen Schwellwerten, z. B. von komplementären Feldeffekttransistoren verwendet werden.
G
1 Blatt Zeichnungen

Claims (7)

628 756
1. Verfahren zur Herstellung einer Halbleiteranordnung, ' bei dem eine Oberfläche eines Siliciumkörpers nacheinander mit einer Siliciumoxidschicht und mit einer Siliciumnitrid-schicht versehen wird, wonach Teile der Oberfläche freigelegt und einer Oxidationsbehandlung zum Erhalten eines versenkten Oxidmusters ausgesetzt werden, wonach verbleibende Teile der Siliciumnitrid- und der darunterliegenden Siliciumoxidschicht weggeätzt werden, dadurch gekennzeichnet, dass das Ätzen unter Bedingungen durchgeführt wird, unter denen Siliciumnitrid schneller als Siliciumoxid und Silicium, und Sili-ciumoxid etwa gleich schnell wie Silicium geätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein durch das Ätzen freigelegter Teil der Siliciumober-fläche mit einer aus versenkte Oxidmuster grenzenden Schicht aus isolierendem Material zum Erhalten der Gate-Isolation eines Feldeffekttransistors versehen wird.
2
PATENTANSPRÜCHE
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als Oberfläche eine (100}-Fläche gewählt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Oxidationsbehandlung in einer Wasserdampfatmosphäre durchgeführt wird.
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schichten mit Hilfe eines Plasmas geätzt werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Plasma in einem Sauerstoff und Tetrafluormethan enthaltenden Gasgemisch aufrechterhalten wird.
7. Halbleiteranordnung, die mit Hilfe des Verfahrens nach einem der Ansprüche 1 bis 6 hergestellt ist.
CH665178A 1977-06-21 1978-06-19 Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung. CH628756A5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL7706802A NL7706802A (nl) 1977-06-21 1977-06-21 Werkwijze voor het vervaardigen van een half- geleiderinrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze.

Publications (1)

Publication Number Publication Date
CH628756A5 true CH628756A5 (de) 1982-03-15

Family

ID=19828757

Family Applications (1)

Application Number Title Priority Date Filing Date
CH665178A CH628756A5 (de) 1977-06-21 1978-06-19 Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung.

Country Status (10)

Country Link
US (1) US4293588A (de)
JP (1) JPS548468A (de)
AU (1) AU518291B2 (de)
CA (1) CA1097432A (de)
CH (1) CH628756A5 (de)
DE (1) DE2826376A1 (de)
FR (1) FR2440076A1 (de)
GB (1) GB2000372B (de)
IT (1) IT1096489B (de)
NL (1) NL7706802A (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5713744A (en) * 1980-06-30 1982-01-23 Fujitsu Ltd Manufacture of semiconductor device
US4337132A (en) * 1980-11-14 1982-06-29 Rockwell International Corporation Ion etching process with minimized redeposition
US4515652A (en) * 1984-03-20 1985-05-07 Harris Corporation Plasma sculpturing with a non-planar sacrificial layer
US4649638A (en) * 1985-04-17 1987-03-17 International Business Machines Corp. Construction of short-length electrode in semiconductor device
DE3603725C2 (de) * 1986-02-06 1994-08-18 Siemens Ag Verfahren zur Strukturierung von Siliciumcarbid
US5006480A (en) * 1988-08-08 1991-04-09 Hughes Aircraft Company Metal gate capacitor fabricated with a silicon gate MOS process
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer
US5258333A (en) * 1992-08-18 1993-11-02 Intel Corporation Composite dielectric for a semiconductor device and method of fabrication
DE29509545U1 (de) * 1995-06-10 1995-09-21 Voith Sulzer Papiermaschinen GmbH, 89522 Heidenheim Walze mit Schwingungsdämpfer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3479237A (en) * 1966-04-08 1969-11-18 Bell Telephone Labor Inc Etch masks on semiconductor surfaces
US3472689A (en) * 1967-01-19 1969-10-14 Rca Corp Vapor deposition of silicon-nitrogen insulating coatings
US3607480A (en) * 1968-12-30 1971-09-21 Texas Instruments Inc Process for etching composite layered structures including a layer of fluoride-etchable silicon nitride and a layer of silicon dioxide
US3867216A (en) * 1972-05-12 1975-02-18 Adir Jacob Process and material for manufacturing semiconductor devices
US3795557A (en) * 1972-05-12 1974-03-05 Lfe Corp Process and material for manufacturing semiconductor devices
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
US3880684A (en) * 1973-08-03 1975-04-29 Mitsubishi Electric Corp Process for preparing semiconductor
GB1437112A (en) * 1973-09-07 1976-05-26 Mullard Ltd Semiconductor device manufacture
DE2449731A1 (de) * 1973-12-03 1975-06-05 Hewlett Packard Co Aetzverfahren
JPS51126077A (en) * 1975-04-25 1976-11-02 Hitachi Ltd Manufacturing method of semi-conductor equpment
NL7506594A (nl) * 1975-06-04 1976-12-07 Philips Nv Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze.
JPS5246784A (en) * 1975-10-11 1977-04-13 Hitachi Ltd Process for production of semiconductor device
US3997367A (en) * 1975-11-20 1976-12-14 Bell Telephone Laboratories, Incorporated Method for making transistors
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device

Also Published As

Publication number Publication date
GB2000372A (en) 1979-01-04
CA1097432A (en) 1981-03-10
AU518291B2 (en) 1981-09-24
JPS548468A (en) 1979-01-22
IT7824657A0 (it) 1978-06-16
FR2440076A1 (fr) 1980-05-23
NL7706802A (nl) 1978-12-27
AU3724378A (en) 1980-01-03
IT1096489B (it) 1985-08-26
DE2826376A1 (de) 1979-01-11
FR2440076B1 (de) 1983-11-25
JPS5653210B2 (de) 1981-12-17
GB2000372B (en) 1982-03-10
US4293588A (en) 1981-10-06

Similar Documents

Publication Publication Date Title
DE2153103A1 (de) Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben
DE2704626A1 (de) Verfahren zur bildung einer verbindungszone in einem siliziumsubstrat bei der herstellung von n-kanal siliziumgate-bauelementen in integrierter mos-technologie
DE2213037A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen unter Verwendung von Trockenätzte chniken
DE2517690B2 (de) Verfahren zum Herstellen eines Halbleiterbauelements
CH628756A5 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung.
DE2047672A1 (de) Hochfrequenz Feldeffekttransistor
DE1961634A1 (de) Verfahren zur Herstellung eines Misfet
DE2727788C2 (de) Verfahren zum Herstellen eines Musters in einer Oberflächenschicht eines scheibenförmigen Körpers
DE1231812B (de) Verfahren zur Herstellung von elektrischen Halbleiterbauelementen nach der Mesa-Diffusionstechnik
DE2954543C2 (de)
CH636480A5 (de) Verfahren zur herstellung einer halbleiteranordnung mit wenigstens einem feldeffekttransistor.
DE1464525B2 (de) Verfahren zum herstellen eines mikrohalbleiterbauelementes mit feldeffekt
DE1644028A1 (de) Verfahren zum Eindiffundieren von Stoerstellen in einen begrenzten Bereich eines Halbleiterkoerpers
DE102007007096B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE2316118C3 (de) Verfahren zur Herstellung von Feldeffekttransistoren durch Anwendung einer selektiven Getterung
DE4446852A1 (de) Verfahren zur Bildung einer Mikrostruktur bei einer Halbleitervorrichtung
EP0250611B1 (de) Verfahren zum Entfernen einer strukturierten Maskierungsschicht
DE2641334C2 (de) Verfahren zur Herstellung integrierter MIS-Schaltungen
DE2226264A1 (de) Zweistufiges Atzverfahren
DE3132955A1 (de) Feldeffekttransistor und verfahren zu seiner herstellung
DE1564849C3 (de) Verfahren zum Herstellen einer Schutzschicht auf einem Halbleiterkörper
DE1959667A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE1614877C3 (de)
DD250808A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE2323217A1 (de) Verfahren zur herstellung von ebenen, passivierten pn-uebergaengen

Legal Events

Date Code Title Description
PL Patent ceased
PL Patent ceased