CN106920762B - 半导体制造装置、半导体器件的制造方法及芯片贴装机 - Google Patents
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Abstract
本发明提供一种半导体制造装置、半导体器件的制造方法及芯片贴装机,其解决在通过2值化或与良品之间的图像差分法的方法进行半导体芯片(裸芯片)的表面上的异常检测时,无法发现小于1个像素的宽度的裂纹的问题。半导体制造装置具备拍摄裸芯片的拍摄部、配置于连结裸芯片和拍摄部的线上的照明部、控制拍摄部及照明部的控制部。控制部使在对裸芯片进行外观检查时的照明部的照射面积比在对裸芯片进行定位时的照明部的照射面积小,利用拍摄部拍摄裸芯片。
Description
技术领域
本公开涉及半导体制造装置,例如可适用于具备晶片识别相机的芯片贴装机。
背景技术
在首先切割圆板状的晶片来制造半导体芯片的情况下,因切割时的切削阻力等而有时在半导体芯片上产生从切断面向内部延伸的裂纹。个片化后的半导体芯片要检查有无裂纹等,并判断该产品的好坏(例如,日本特开2008-98348号公报)。
专利文献1:日本特开2008-98348号公报
专利文献2:日本特开2008-66452号公报
当通过2值化或与良品之间的图像差分法的方法进行半导体芯片(裸芯片)的表面上的异常检测时,无法发现小于1个像素的宽度的裂纹。
发明内容
本公开的课题在于,提供一种能够提高裂纹的识别精度的技术。
其它课题和新的特征根据本说明书的记述及附图而明确。
如果简单说明本公开中代表性的概要,则如下。
即,半导体制造装置具备拍摄裸芯片的拍摄部、配置于连结所述裸芯片和所述拍摄部的线上的照明部、控制所述拍摄部及所述照明部的控制部。所述控制部使在对所述裸芯片进行外观检查时的所述照明部的照射面积比在对所述裸芯片进行定位时的所述照明部的照射面积小,利用所述拍摄部拍摄所述裸芯片。
发明效果
根据上述半导体制造装置,能够提高裂纹的识别精度。
附图说明
图1是表示实施例的芯片贴装机的结构的概略俯视图;
图2是表示图1的裸芯片供给部的结构的外观立体图;
图3是表示图2的裸芯片供给部的主要部分的概略剖视图;
图4是说明图1的芯片贴装机的概略结构和其动作的图;
图5是表示控制系统的概略结构的框图;
图6是说明实施例的半导体制造装置的裸芯片贴装工序的流程图;
图7是表示对切割带赋予了张力的状态的剖视图;
图8是表示吸附有切割带的状态的剖视图;
图9是用于说明模仿动作的流程图;
图10是表示特征部分(选择区域)的例子的图;
图11是表示登录图像及类似图像的例子的图;
图12是用于说明连续加工动作的流程图;
图13是表示有裂纹的裸芯片的图像的图;
图14是表示将图13的图像2值化后得到的图像的图;
图15是表示良品的裸芯片的图像的图;
图16是表示图13的图像与图15的图像之间的差分的图;
图17是表示裂纹粗的情况下的图像的图;
图18是表示裂纹细的情况下的图像的图;
图19是表示用于说明裂纹的间接检测方式的图像的图;
图20是用于说明晶片供给部的光学系统的图;
图21是表示在裸芯片的表面为平面的情况下的相机(摄像头)图像的图;
图22是用于说明由薄裸芯片特有的挠曲引起的凹凸的剖视图;
图23是表示在裸芯片的表面具有凹凸的情况下的相机图像的图;
图24是表示经扩展处理后的晶片的相机图像的图;
图25是用于说明同轴照明的光源的图;
图26是用于说明同轴照明的发光面面积与拍摄范围之间的关系的图;
图27是用于说明同轴照明的发光面面积与拍摄范围之间的关系的图;
图28是表示在扩展处理时的晶片的状态的剖视图;
图29是表示直接检测方式的同轴照明的图;
图30是表示间接检测方式的同轴照明的第一例的图;
图31是表示间接检测方式的同轴照明的第二例的图;
图32是表示能够应对直接检测方式和间接检测方式这两种的同轴照明的图;
图33是表示同轴照明和环照明的组合的图;
图34是表示通过间接检测方式拍摄了没有裂纹的晶片的图像;
图35是表示通过间接检测方式拍摄了有裂纹的晶片的图像的图;
图36是表示间接检测方式的同轴照明的第三例的图;
图37是表示基于图36的间接检测方式的图像的图;
图38是表示拾取工序的流程图;
图39是表示基板的平面图;
图40是在图39的基板上贴装了裸芯片的平面图;
图41是图40的剖视图;
图42是表示具有裂纹的裸芯片的图像的图;
图43是表示图42的箭头方向的明度的图。
其中,附图标记说明如下:
10 芯片贴装机
1 晶片供给部
D 裸芯片
VSW 晶片识别相机
ID 拍摄部
LD 照明部
2A、2B 拾取部
3A、3B 对准部
BAS 中间载台
VSA 载台识别相机
4A、4B 贴装部
BBH 贴装头
42 筒夹
BHT 贴装头工作台
VSB 基板识别相机
5 输送部
BS 贴装载台
P 基板
8 控制部
具体实施方式
作为半导体器件的制造工序的一部分,有将半导体芯片(以下,简称为裸芯片)搭载于布线基板或引线框架等(以下,简称为基板)上并组装封装的工序,作为组装封装的工序的一部分,有从半导体晶片(以下,简称为晶片)分割裸芯片的工序、和将分割出来的裸芯片搭载于基板上的贴装工序。用于贴装工序的制造装置是芯片贴装机。
芯片贴装机是以焊锡、镀金、树脂作为接合材料将裸芯片贴装于(搭载并粘接)基板或已贴装的裸芯片上的装置。在将裸芯片例如贴装于基板的表面的芯片贴装机中,重复进行下述这样的动作(作业):使用被称作筒夹的吸附嘴从晶片吸附并拾取裸芯片,将其输送到基板上并对其按压力,同时对接合材料进行加热,由此进行贴装。筒夹是具有吸附孔,吸引空气而吸附保持裸芯片的保持件,该筒夹具有与裸芯片相同程度的大小。
<实施方式>
以下,对实施方式的半导体制造装置进行说明。此外,附图标记是例示的,对其没有限定。
半导体制造装置10具备:拍摄裸芯片D的拍摄部ID、配置于连结裸芯片D和拍摄部ID的线上的照明部LD、以及控制拍摄部ID及照明部LD的控制部8。控制部8使在对裸芯片进行外观检查时(工序P4)的照明部LD的照射面积比在对裸芯片进行定位时(工序P5)的照明部LD的照射面积小,利用拍摄部ID拍摄裸芯片D。
由此,能够发现通过2值化或与良品之间的图像差分法的方法进行裸芯片的表面上的异常检测时无法检测到的小于1个像素的宽度的裂纹,能够提高裂纹的识别精度。
以下,使用附图说明实施例、比较例及变形例。但是,在以下的说明中,有时对于相同的结构要素标注相同的附图标记并省略重复说明。此外,为了使说明更明确,有时与实施方式相比,附图对各部分的宽度、厚度、形状等示意性地示出,但这只不过是一例,不限定本发明的解释。
实施例
图1是实施例的芯片贴装机的概略俯视图。芯片贴装机10大体具备晶片供给部1、拾取部2A、2B、对准部3A、3B、贴装部4A、4B、输送部5、控制部8(参照图4)。晶片供给部1供给搭载有在基板P上安装的裸芯片D的晶片环14(参照图2、图3)。拾取部2A、2B从晶片供给部1拾取裸芯片D。对准部3A、3B将所拾取的裸芯片D一度载置于中间。贴装部4A、4B拾取对准部3A、3B的裸芯片D并将其贴装于基板P或已贴装的裸芯片D上。输送部5将基板P输送到安装位置。控制部8监视并控制各部分的动作。
晶片供给部1具备晶片盒升降机WCL、晶片修正槽WRA、晶片环保持架(晶片支承台)WRH、裸芯片上推单元WDE、晶片识别相机VSW。晶片盒升降机WCL使存储有多个晶片环14的晶片盒上下移动至晶片输送高度为止。晶片修正槽WRA对从晶片盒升降机WCL供给的晶片环14进行对准。晶片抽取器WRE将晶片环14从晶片盒取出并收纳。晶片环保持架WRH借助未图示的驱动单元向X方向及Y方向移动,使拾取的裸芯片D移动到裸芯片上推单元WDE的位置。图1的双点划线圆是晶片环保持架WRH的移动范围。裸芯片上推单元WDE从安装于晶片胶带(切割带)16的晶片11以裸芯片为单位上推使其剥离。晶片识别相机VSW拍摄利用晶片环保持架WRH支承的晶片11的裸芯片D,来识别应拾取的裸芯片D的位置。
拾取部2A、2B分别具备拾取头BPH和拾取头工作台BPT。拾取头BPH具有将由裸芯片上推单元WDE上推的裸芯片D吸附保持于前端的筒夹22(参照图4),拾取裸芯片D并将其载置于中间载台BAS。拾取头工作台BPT使拾取头BPH向Z方向、X方向及Y方向移动。在拾取头BPH中,还能够附加使其与裸芯片D的角度相应地旋转的功能。拾取是基于表示晶片11具有的多个电特性不同的裸芯片的等级的分类图进行的。分类图被预先存储于控制部8。
对准部3A、3B分别具备暂时载置裸芯片D的中间载台BAS和用于识别中间载台BAS上的裸芯片D的载台识别相机VSA(参照图4)。裸芯片上推单元WDE在俯视时位于对准部3A的中间载台BAS和对准部3B的中间载台BAS的中间,裸芯片上推单元WDE、对准部3A的中间载台BAS、及对准部3B的中间载台BAS沿着X方向进行配置。
贴装部4A、4B分别具备贴装头BBH、筒夹42(参照图4)、贴装头工作台BHT、以及基板识别相机VSB(参照图4)。贴装头BBH具有与拾取头BPH相同的构造,从中间载台BAS拾取裸芯片D并将其贴装于输送来的基板P。筒夹42安装于贴装头BBH的前端,吸附保持裸芯片D。贴装头工作台BHT使贴装头BBH沿Z方向、X方向及Y方向进行移动。基板识别相机VSB对输送来的基板P的位置识别标记(未图示)进行拍摄,识别应贴装的裸芯片D的贴装位置。
通过这种结构,贴装头BBH基于载台识别相机VSA的拍摄数据修正拾取位置、姿势,从中间载台BAS拾取裸芯片D,并基于基板识别相机VSB的拍摄数据将裸芯片D与基板P贴装。
输送部5具备将载置了贴装有裸芯片D的基板P(图1中18片)的料盒(magazine)(图1中5个)沿X方向进行输送的第一输送道51及第二输送道52。第一输送道51具备第一清洁载台CS1、第一贴装载台BS1以及第二贴装载台BS2。图1中,在第一清洁载台CS1上载置有料盒91,在第一贴装载台BS1上载置有料盒92,在第二贴装载台BS2上载置有料盒93。第二输送道52具备第二清洁载台CS2和第三贴装载台BS3。图1中,在第二清洁载台CS2上载置有料盒94,在第三贴装载台BS3上载置有料盒95。在第一清洁载台CS1及第二清洁载台CS2的预定点PVP进行对标注于基板P的基板的不良标记的识别及进行吸引基板P上的异物的清洁。在第一贴装载台BS1、第二贴装载台BS2及第三贴装载台BS3的贴装点BP对基板P进行贴装。连结对准部3A的中间载台BAS、第一贴装载台BS1的贴装点BP及第三贴装载台BS3的贴装点BP的线沿着Y方向配置,连结对准部3B的中间载台BAS及第二贴装载台BS2的贴装点BP的线沿着Y方向配置。第一输送道51及第二输送道52分别具备料盒装载器IMH、供给槽FMT、装载供给器FIG主供给器FMG1、主供给器FMG2、主供给器MFG3、卸载供给器FOG、料盒卸载器OMH。料盒装载器IMH使存储基板P的料盒上下移动至基板输送高度,当利用推动器供给所有基板P时排出料盒,重新使存储基板P的料盒上下移动至基板输送高度。供给槽FMT根据基板宽度使基板输送部的滑槽进行开闭。装载供给器FIG将所供给的基板P夹持输送至预定点PVP。主供给器FMG1将夹持输送至预定点PVP的基板P夹持输送直至将其交接给主供给器FMG2。主供给器FMG2从主供给器FMG1接收基板P并将其夹持输送直至交接给主供给器MFG3。主供给器FMG3从主供给器FMG2接收基板P并将其夹持输送至卸载位置。卸载供给器FOG将夹持输送至卸载位置的基板P夹持输送至排出位置。料盒卸载器OMH使所供给的空料盒上下移动至基板输送高度,当料盒中填满被排出的基板时排出料盒,重新使空料盒上下移动至基板输送高度。
接着,使用图2及图3说明晶片供给部的详细结构。图2是表示晶片供给部的主要部分的外观立体图。图3是表示晶片供给部的主要部分的概略剖视图。在晶片11的背面粘贴有粘片膜(DAF)18,进而在其背面一侧粘贴有切割带16。并且,切割带16的缘边粘贴于晶片环14上,并被扩展环15夹持固定。即,晶片环保持架WRH具备保持晶片环14的扩展环15、和保持于晶片环14并将粘接有多个裸芯片D(晶片11)的切割带16进行水平定位的支承环17。晶片供给部1具有配置于支承环17的内侧且用于将裸芯片D向上方上推的裸芯片上推单元WDE。裸芯片上推单元WDE通过未图示的驱动机构在上下方向上移动,晶片环保持架WRH在水平方向上移动。这样,伴随裸芯片D的薄型化,裸芯片贴装用的粘接剂为从液体状替换成薄膜状,在晶片11和切割带16之间粘贴有被称作粘片膜18的薄膜状的粘接材料的构造。在具有粘片膜18的晶片11中,切割对晶片11和粘片膜18进行的。此外,也可以是将切割带16和粘片膜18一体化了的带部。
晶片环保持架WRH在裸芯片D被上推时,使保持着晶片环14的扩展环15下降。此时,由于支承环17未下降,所以保持于晶片环14的切割带16被拉伸,使得裸芯片D彼此的间隔扩大,从而防止各裸芯片D彼此的干涉、接触,形成为使各裸芯片分开而容易对其进行上推的条件。将扩展环15及支承环17一并称作扩展器。裸芯片上推单元WDE通过从裸芯片下方上推裸芯片D而进行裸芯片D的剥离,使基于筒夹对裸芯片D的拾取性提高。
图4是芯片贴装机的主要部分的概略侧视图。芯片贴装机10具备三个贴装载台BS1、BS2、BS3,图4中记载为贴装载台BS。芯片贴装机10将由拾取头BPH拾取的裸芯片D暂时载置于中间载台BAS,将所载置的裸芯片D用贴装头BBH再次拾取,将其与安装位置贴装并安装于基板P上。
芯片贴装机10具有识别晶片11上的裸芯片D的姿势的晶片识别相机VSW、识别载置于中间载台BAS上的裸芯片D的姿势的载台识别相机VSA、识别贴装载台BS上的安装位置的基板识别相机VSB。本实施例中必须要修正识别相机间的姿势偏差的是与贴装头BBH的拾取相关的载台识别相机VSA、和与贴装头BBH进行的向安装位置的贴装相关的基板识别相机VSB。
另外,芯片贴装机10具有设于中间载台BAS上的旋转驱动装置25、设于中间载台BAS与贴装载台BS之间的仰视相机CUV、设于贴装载台BS上的加热装置34、控制部8。旋转驱动装置25在与具有安装位置的安装面平行的面上使中间载台BAS旋转,修正载台识别相机VSA和基板识别相机VSB之间的旋转角偏差等。仰视相机CUV从正下方观察贴装头BBH在移动中吸附的裸芯片D的状态,加热装置34为了安装裸芯片D而对贴装载台BS进行加热。
使用图5说明控制部8。图5是表示控制系统的概略结构的框图。控制系统80具备控制部8、驱动部86、信号部87、光学系统88。控制部8大体具有主要由CPU(Central ProcessorUnit:中央处理器)构成的控制运算部81、存储装置82、输入输出装置83、总线84、电源部85。存储装置82具有存储有处理程序等的由RAM构成的主存储装置82a、存储有控制所需的控制数据或图像数据等的由HDD构成的辅助存储装置82b。输入输出装置83具有显示装置状态或信息等的监视器83a、输入操作者的指示的触摸面板83b、操作监视器的鼠标83c、导入来自光学系统88的图像数据的图像导入装置83d。另外,输入输出装置83具有控制晶片供给部1的XY工作台(未图示)或贴装头工作台BHT的ZY驱动轴等驱动部86的电机控制装置83e、和从各种传感器信号或照明装置等开关等信号部87导入信号或进行控制的I/O(输入/输出)信号控制装置83f。光学系统88中包含晶片识别相机VSW、载台识别相机VSA、基板识别相机VSB。控制运算部81经由总线84导入所需的数据并进行运算,并向拾取头BPH等的控制或监视器83a等发送信息。
图6是说明实施例的半导体制造装置的裸芯片贴装工序的流程图。
在实施例的裸芯片贴装工序中,首先,将保持有从晶片盒取出的晶片11的晶片环14载置于晶片环保持架WRH上并输送至进行裸芯片D的拾取的基准位置(以下,将该动作称作晶片装载(工序P1)。)。接着,以晶片11的配置位置与该基准位置准确一致的方式进行微调整(晶片对准)(工序P2)。
接着,使载置有晶片11的晶片环保持架WRH以规定间距步进移动(晶片步进),将其保持为水平,由此将最初拾取的裸芯片D配置在拾取位置(工序P3)。
接着,根据由晶片识别相机VSW取得的图像进行裸芯片D的外观检查(工序P4)。后述裸芯片外观检查的详情。在此,在判定为裸芯片D的外观没有问题的情况下,进入后述的工序P5,在判定为有问题的情况下,跳过该裸芯片D后再次实施工序P3,由此,使载置有晶片11的晶片环保持架WRH以规定间距步进移动(晶片步进),将接着拾取的裸芯片D配置在拾取位置。
针对经上述工序P4判定为良品的拾取对象的裸芯片D,利用晶片识别相机VSW拍摄拾取对象的裸芯片D的主面(上表面),并根据取得到的图像来计算拾取对象的裸芯片D与上述拾取位置之间的错位量(工序P5)。基于该错位量使载置有晶片11的晶片环保持架WRH移动,将拾取对象的裸芯片D准确地配置在拾取位置。
晶片11预先通过探针等检查装置对每个裸芯片进行检查,对于每个裸芯片生成表示良、不良的映射数据,并存储在控制部8的存储装置82中。利用映射数据来判断成为拾取对象的裸芯片D是良品、还是次品。在裸芯片D为次品的情况下,不实施裸芯片的外观检查识别(工序P4)、裸芯片定位识别(工序P5)、拾取(工序P6)及贴装(工序P7),而使载置有晶片11的晶片环保持架WRH以规定间距步进移动(晶片步进),将接着拾取的裸芯片D配置在拾取位置。
在将拾取对象的裸芯片D准确地配置在拾取位置之后,利用包含筒夹22的拾取头BPH从切割带16上拾取,并将其载置在中间载台BAS上(工序P6)。用载台识别相机VSA进行拍摄,进行载置于中间载台BAS的裸芯片的外观检查。利用包含筒夹42的贴装头BBH从中间载台BAS上拾取裸芯片D,将其贴装于基板P或已贴装于基板P的裸芯片(工序P7)。用基板识别相机VSB进行拍摄,进行裸芯片定位识别后的裸芯片的外观检查。在进行叠层多个裸芯片的裸芯片贴装的情况下,在拾取到的裸芯片贴装之前,用基板识别相机VSB进行拍摄,进行已安装于基板P上的下层的裸芯片的外观检查。
之后,按照同样的顺序将裸芯片D从切割带16一个一个进行剥离(工序P8)。在除次品之外的所有裸芯片D的拾取结束后,将以晶片11的外形保持着这些裸芯片D的切割带16及晶片环14等向晶片盒卸载(工序P9)。
图7是表示对切割带赋予了张力的状态的剖视图。图8是表示吸附了切割带的状态的剖视图。此外,图7、8中省略了示出粘片膜18。
如上所述,切割带16被向支承环17按压而得到张力并被维持平面,以便于在拾取工序中没有松弛。将这些处理称作扩展处理。经扩展处理的晶片11在近年来的小于200~300μm的厚度的情况下,因其扩展张力而如图7所示那样在裸芯片D上产生翘曲。裸芯片外观检查识别(工序P4)以图7的状态进行。如图8所示,裸芯片D的翘曲通过由支承切割带16的下部的球顶单元19沿箭头方向真空吸附来进行矫正。裸芯片定位识别(工序P5)及拾取(工序P6)是以图8的吸附状态进行的。
使用图9~12说明裸芯片定位的方法。图9是用于说明模仿动作的流程图。图10是表示典型部分(选择区域)的例子的图。图11是表示登录图像及类似图像的例子的图。图12是用于说明连续加工动作的流程图。
裸芯片定位算法为主要使用模板匹配通过一般已知的标准化相关式进行的运算。使其结果一致。模板匹配动作有参考学习的模仿动作和连续加工用动作。
首先,说明模仿动作。控制部8将参考样本输送到拾取位置(步骤S1)。控制部8通过晶片识别相机VSW取得参考样本的图像PCr(步骤S2)。芯片贴装机的操作者通过人机界面(触摸面板83b或鼠标83c)从图像内选择图10所示的特征部分UA(步骤S3)。控制部8将所选择的特征部分(选择区域)UA和参考样本的位置关系(坐标)保存在存储装置82中(步骤S4)。控制部8将选择区域的图像(模板图像)PT保存在存储装置82中(步骤S5)。将成为基准的工件图像和其坐标保存在存储装置中。
接着,对连续动作进行说明。控制部8为了进行连续加工而将部件(产品用晶片)输送到拾取位置(步骤S11)。控制部8通过晶片识别相机VSW取得产品用裸芯片的图像PCn(步骤S2)。如图11所示,控制部8将以模仿动作保存的模板图像PT和步骤S2中取得的产品用裸芯片的图像PCn进行比较,算出最类似的部分的图像PTn的坐标(步骤S13)。将该坐标和利用参考样本测定出的坐标进行比较,算出产品用裸芯片的位置(图像PTn和模板图像PT的偏移量)(步骤S14)
使用图13~图16说明裸芯片外观检查识别(裂纹或异物等的异常检测)。图13是表示有裂纹的裸芯片的图像的图。图14是表示将图13的图像2值化后的图像的图。图15是表示良品的裸芯片的图像的图。图16是表示图13的图像与图15的图像之间的差分的图。
裸芯片表面上的异常检测使用2值化或图像差分法等方法。生成对有裂纹CR的裸芯片的图像PCa(图13)进行了2值化处理后的图像PC2(图14),来检测异常部分(裂纹CR)。生成取得了有裂纹CR的裸芯片的图像PCa(图13)和良品的裸芯片的图像PCn(图15)的差分的图像PCa-n,检测裂纹CR。
使用图17、18说明上述方法的课题。图17是裂纹粗的情况下的图像。图18是裂纹细的情况下的图像。在上述方法中,直接看到裂纹,如图17所示,虽然能够检测图像PCa1的裂纹CR1粗的情况,但如图18所示,在图像PCa2的裂纹CR2变细,或颜色变淡时,难以进行检测。即,上述方法存在以下的课题。
(1)未发现小于1个像素宽度的裂纹
在裂纹宽度小于1个像素的情况下,若利用图像反映裂纹,则该像变淡而无法进行识别。在考虑到裂纹的方向等的情况下,实质上没有3个像素以上的宽度时,无法可靠地进行检测。
(2)容易受裸芯片的表面花纹的影响
在裸芯片表面有复杂的花纹的情况下,难以识别在该表面呈现的裂纹。
(3)难以控制裂纹的亮度
难以明或暗地仅映出裂纹。
上述课题是为了与裸芯片定位识别时同样地进行裂纹的直接观察而产生的问题,由于产品不良是通过有无裂纹来确定的,而不需要考虑其宽度,所以提出了裂纹的间接检测方式。图19是用于说明裂纹的间接检测方式的图像。裂纹的间接检测方式是在有裂纹时掌握在周围产生的变化的方式。例如,如图19所示,如果裸芯片的图像PC的亮度以裂纹CR为界进行变化,则能够与裂纹CR的宽度无关地掌握裂纹。图19中,裂纹CR的右侧的图像暗、左侧的图像亮。以下,对裂纹的间接检测方式的具体的方案进行说明。
首先,使用图20说明晶片识别相机。图20是用于说明晶片供给部的光学系统的图,示出对晶片识别相机及拾取对象的裸芯片照射图像拍摄用的光的照明部的配置。
晶片识别相机VSW的拍摄部ID与镜筒BT的一端连接,在镜筒BT的另一端安装有物镜(省略图示),通过该物镜拍摄裸芯片D的主面的图像。
在连结拍摄部ID和裸芯片D的线上的镜筒BT与裸芯片D之间配置有内部具备面发光照明(光源)SL、半反射镜(半透射镜)HM的照明部LD。来自面发光照明SL的照射光通过半反射镜HM以与拍摄部ID相同的光轴被反射,从而照射于裸芯片D。以与拍摄部ID相同的光轴对裸芯片D照射的该散射光由裸芯片D反射,其中的正反射光从半反射镜HM透射并到达拍摄部ID,形成裸芯片D的映像。即,照明部LD具有同轴落射照明(同轴照明)的功能。
使用图21~24说明同轴照明的特征。图21是表示裸芯片的表面为平面的情况下的相机图像的图。图22是用于说明因薄裸芯片特有的挠曲引起的凹凸的剖视图。图23是表示在裸芯片的表面具有凹凸的情况下的相机图像的图。图24是表示经扩展处理后的晶片的相机图像的图。
裸芯片表面容易发生镜面反射,该表面为大致平面性。例如,如果以裸芯片D完全平坦的状态使用同轴照明,则能够将反射光高效地聚光,因此,如图21所示,裸芯片D明亮地映现。
但是,如图22所示,在裸芯片D的表面有凹凸的情况下,在平行光的同轴照明的情况下,根据凹凸,光的反射方向发生散射,如图23所示,进行存在不均的映现。在扩展处理时,受到该性质的影响,因扩展而引起裸芯片翘曲,因此,如图24所示,在晶片的相机图像中映现出阴影。该阴影的大小及浓度依赖于同轴照明的发光面面积。
使用图25~27说明同轴照明的机制。图25是用于说明同轴照明的光源的图。图26、27是用于说明同轴照明的发光面面积和拍摄范围之间的关系的图,图26是发光面面积小的情况,图27是发光面面积大的情况。
同轴照明在直接配置光源时会占用裸芯片-摄像头间的光路,因此,如图25所示,设置半反射镜HM并在离开光路的位置配置光源SL。但是,如果从裸芯片D来看,能够看作因半反射镜HM而在裸芯片-摄像头间的假想位置存在光源(假想光源)VSL。但是,假想光源VSL与实际的光源SL相比,光度低。以下,同轴照明的光源的位置由光的假想光源VSL表示。
对利用假想光源VSL而与发光面面积的关系进行说明。通过照明照亮镜面反射的晶片11的表面,利用拍摄部ID拍摄该晶片的图像需要大幅依赖于光源的位置和晶片11的反射的镜面的朝向。如图26所示,当裸芯片D有翘曲时,镜面的朝向变得不固定,而如果假想光源VSL的发光面面积小,则照明光L1、L2不向拍摄部ID的方向反射,不能映现翘曲部VT。换言之,在反射光R1、R2朝向的范围R12没有拍摄部ID时,不能映现翘曲部VT。在镜面的朝向在某一定的范围内具有不稳定性的情况下,只要在该所有范围配置光源即可。该范围越宽,需要的发光面面积越大。当发光面面积大时,拍摄部ID能够接收反射光。如图27所示,由于在反射光R1、R2面向的范围R12有拍摄部ID,所以可以映现翘曲部VT。相反,由于未进行漫反射,所以从各方向照射到特定的反射面(各位置)的照明的总量没有依存性,光源以均一的光量发光变得至为重要。
使用图28说明裸芯片的裂纹的性质。图28是表示扩展处理时的晶片的状态的剖视图。在裸芯片D上产生裂纹CR时,与切割的切槽相同,裂纹CR的周围部因扩展时的张力而翘曲。即使有未贯通裸芯片D的裂纹CR,也会因该扩展处理而使裂纹贯通。
使用图29~32说明以裂纹为界改变裸芯片的图像的亮度的裂纹的间接检测方式的实现方法。图29是表示直接检测方式的同轴照明的图。图30是表示间接检测方式的同轴照明的第一例的图。图31是表示间接检测方式的同轴照明的第二例的图。图32是表示能够应对直接检测方式和间接检测方式这两者的同轴照明的图。图33是表示同轴照明和环照明的组合的图。
裂纹的间接检测方式利用上述裸芯片的翘曲和照明的发光面面积的关系。如图29所示,通常(例如直接检测方式的裸芯片定位识别)为了观察裸芯片的全景而准备具有充分的发光面面积的同轴照明。使假想光源VSL的发光面面积比裸芯片D的面积足够大。
另一方面,在间接检测方式中,设置减小发光面面积(或照射面积)的方案。但是,为了能够切换直接检测方式和间接检测方式这两方式,设置增大或减小发光面面积的方案(控制发光面的装置)。控制发光面的方案通过如下等方法实现。
(a)遮蔽板的移动
(b)液晶的ON/OFF(连接/断开)
(c)平面排列的LED的部分的ON/OFF(连接/断开)
(d)同轴照明和环照明的组合
以下,以遮蔽板为例说明发光面的控制。
如图30所示,通过在假想光源VSL的外侧的一部分(图中右侧)配置遮蔽板SHL,减小发光面的面积。由此,左侧的照射光LL向裸芯片D的裂纹CR照射且朝向拍摄部ID反射,而右侧的照射光LR被遮蔽板SHL遮蔽而未对裂纹CR照射,从而能够在裂纹CR的边界面的相对的位置产生明度的差异(右侧暗而左侧亮)。另外,如图31所示,在假想光源VSL的外侧,通过环状的遮蔽板SHL减小发光面的面积。由此,中央的照射光LC向裸芯片D周边照射且向拍摄部ID反射,而外侧的照射光LO未进行照射,从而能够与图30同样地在裂纹CR的边界面的相对的位置产生明度的差异。
如图32所示,将对照明部LDA内的面发光照明SL进行平面排列而成的LED分割成周边附近的第一区域SL1和中心附近的第二区域SL2。在直接检测方式中,使第一区域SL1及第二区域SL这两方的LED接通,增大发光面面积。由此,能够设为与图29相同。在间接检测方式中,例如使第一区域SL1的LED断开,使第二区域的SL2的LED连接,来减小发光面面积。由此,能够设为与图31相同。
如图33所示,晶片识别相机VSW的拍摄部ID与镜筒BT的一端连接,在镜筒BT的另一端安装有物镜(省略图示),通过该物镜拍摄裸芯片D的主面的图像。在镜筒BT的安装有物镜的端部的周围安装有环照明RL。
在镜筒BT与裸芯片D之间配置有内部具备面发光照明SL及半反射镜(半透射镜)HM的同轴照明部CL。来自面发光照明SL的照射光由半反射镜HM以与拍摄部ID相同的光轴进行反射,对裸芯片D进行照射。以与拍摄部ID相同的光轴照射到裸芯片D的该散射光被裸芯片D反射,其中的正反射光从半反射镜HM透射并到达拍摄部ID,形成裸芯片D的映像。
例如,环照明RL在直接检测方式的情况下点亮,在间接检测方式的情况下熄灭。
图34是通过间接检测方式拍摄了没有裂纹的晶片的图像。图35是通过间接检测方式拍摄了有裂纹的晶片的图像。通过上述方法,在裸芯片的中心位于摄像头光学系统的中心轴线上的情况下,由于裸芯片的挠曲为碗状,所以正下方的裸芯片的周围部分即使从周围缩小照明的发光面也不易受到影响,在中央部浮现出所产生的裂纹。
图36是表示间接检测方式的同轴照明的第三例的图。图37是通过图36的间接检测方式得到的图像。如图36所示,通过使遮蔽板SHL的位置与拍摄部ID的中心轴相当,外侧的照射光LO向裸芯片D中央附近照射且向拍摄部ID反射,而中央的照射光LC未照射,能够得到图37所示的翻转的图像。这是利用了任何镜面反射面的光都依赖于光源的位置的一处的特定。相反,光源的一个部位映出的镜面不限于一个部位。此外,图36的遮蔽板SHL实际上不位于拍摄部ID中心轴,而位于半反射镜HM的反射方向。
利用通过间接检测方式得到的对比,使用以下任意的图像处理等判断有无裂纹。
(a)差分图像
与良品进行图像差分。由于映现不同,所以可通过确认差分图像的浓淡来进行检测。
(b)边缘检测
检测图像内是否没有无意图的边缘。该检测利用索贝尔滤波器、微分滤波器等空间滤波器。
(c)亮度数据
检测指定区域的平均亮度、直方图的变化。
使用图38说明使用了间接检测方式的拾取工序。图38是表示拾取工序的流程图。
向拾取位置移动(步进移动)裸芯片的晶片步进(工序P3)之后进行的裸芯片外观检查识别(工序P4)包含以下的步骤。
步骤P41:控制部8为进行裂纹检查而切换照明。控制部8例如使图32的镜筒BT2A的面发光照明SL的第一区域SL1的LED断开,使第二区域的SL2的LED连接,来减小发光面面积。
步骤P42:控制部8为进行裂纹检查而导入图像。控制部8通过晶片识别相机拍摄裸芯片D,并导入其图像。
步骤P43:控制部8进行裂纹检查用的图像处理。
在裸芯片定位识别(工序P5)之前,控制部8为了矫正翘曲的裸芯片D而进行从切割带侧真空吸附裸芯片D的裸芯片吸附(工序P11)。裸芯片定位识别(工序P5)包含以下的步骤。
步骤P51:控制部8为进行裸芯片定位识别而切换照明。控制部8例如使图32的镜筒BT2A的面发光照明SL的第一区域SL1的LED连接并使第二区域的SL2的LED断开,使发光面面积相较于裸芯片D的平面面积非常大。
步骤P52:控制部8为进行裸芯片定位而导入图像。控制部8通过晶片识别相机拍摄裸芯片D,并导入其图像。
步骤P53:控制部8进行裸芯片定位用的图像处理。
在拾取(工序P6)之后,控制部8进行停止真空吸附的吸附关闭(工序P11)。
即使是贴装后的已完成基板安装的裸芯片,有时也能通过类似的方法检测裂纹。使用图39、40、41对其进行说明。图39是表示基板的平面图。图40是在图39的基板上贴装了裸芯片的平面图。图41是图40的剖视图。
在由环氧树脂等形成的基板P的表面上设有布线WI。裸芯片D与粘贴于裸芯片D之下的DAF18一同搭载于基板P的布线WI上。基板P因表面或内部的布线构造(布线WI、裸片VI)等而表面不是完全的平面。如图41中箭头AR所示,因搭载裸芯片D的基板P的表面(裸芯片装入面)的凹凸而使裸芯片D稍微翘曲弯曲。在其上安装存在裂纹CR的裸芯片D时,如图40中椭圆虚线OV所示,隔着裂纹CR在其两侧产生高低差或者方向(平面角度)产生差异。因平面角度的差异而使得照明的反射角度(反射方向)出现差异。由此,在隔着裂纹CR的两侧,能够使明度产生大的落差。
图42是表示具有裂纹的裸芯片的图像的图。图43是表示图42中箭头方向(图像地址GA方向)的明度的图。照明的方式与晶片供给部的情况相同。在基板识别相机VSB上设置可控制发光面面积的同轴照明装置(例如镜筒BT2A)。使识别裂纹的外观检查中的照明装置的发光面面积比基板的位置识别中的发光面面积小。虽然利用基板P的凹凸,但有时裸芯片D其自身也因DAF18的熔融不均等而产生高低差。在为了发现极小的高低差而进行上述那种照明配置时,如图42所示,裸芯片D上的凹凸也会作为浓淡显现。但是,如图43中箭头CAR所示,在裸芯片D表面上的未知的场所,明度分布存在落差(急激的变化)的情况下,可以判断为有裂纹CR。
由此,能够在贴装之前检测在晶片供给部无法检测到的裂纹或在拾取工序之后产生的裂纹(在贴装工序之前未显著化的裂纹)。
以上,基于实施方式、实施例、比较例及变形例具体说明本发明者进行的发明,但本发明不限于上述实施方式、实施例、比较例及变形例,也可以进行各种变更。
例如,实施例中,对同轴照明配置在物镜裸芯片间的类型进行了说明,但也可以为插入透镜内的类型。
另外,实施例中,在进行了裸芯片外观检查识别后进行裸芯片定位识别,但也可以在进行了裸芯片定位识别后再进行裸芯片外观检查识别。
另外,实施例中,在晶片的背面粘贴有DAF,但也可以没有DAF。
另外,实施例中,分别具备两个拾取头及贴装头,但也可以分别具备一个。另外,实施例中具备中间载台,但也可以没有中间载台。在该情况下,拾取头和贴装头也可以兼用。
另外,实施例中,使裸芯片的表面朝上来进行贴装,但也可以在拾取了裸芯片后使裸芯片的表背翻转而使裸芯片的背面朝上来进行贴装。在该情况下,也可以不设置中间载台。该装置称作是倒装焊接机。
另外,实施例中具备贴装头,但也可以没有贴装头。该情况下,所拾取的裸芯片载置于容器等内。该装置称作拾取装置。
Claims (31)
1.一种半导体制造装置,其特征在于,
具备:
拍摄部,其拍摄裸芯片;
照明部,其配置在连结所述裸芯片和所述拍摄部的线上;以及
控制部,其控制所述拍摄部及所述照明部,
所述控制部通过将所述照明部的照明的一部分遮蔽、或者将所述照明部的一部分熄灭,而使在对所述裸芯片上的裂纹进行外观检查时的所述照明部的照射面积比在对所述裸芯片进行定位时的所述照明部的照射面积小,利用所述拍摄部拍摄所述裸芯片。
2.根据权利要求1所述的半导体制造装置,其特征在于,
还具备配置在所述裸芯片与所述拍摄部之间的遮蔽板,
所述控制部通过使所述遮蔽板移动将所述照明部的照明的一部分遮蔽,而使在对所述裸芯片上的裂纹进行外观检查时的所述照明部的照射面积比在对所述裸芯片进行定位时的所述照明部的照射面积小,利用所述拍摄部拍摄所述裸芯片。
3.根据权利要求1所述的半导体制造装置,其特征在于,
所述照明部包括斜光束照明,
所述控制部通过熄灭所述斜光束照明而使在对所述裸芯片上的裂纹进行外观检查时的所述照明部的照射面积比在对所述裸芯片进行定位时的所述照明部的照射面积小,利用所述拍摄部拍摄所述裸芯片。
4.根据权利要求1所述的半导体制造装置,其特征在于,
所述照明部为具备配置于所述拍摄部的中心线上的半反射镜和配置于所述半反射镜旁边的发光源的同轴照明。
5.根据权利要求4所述的半导体制造装置,其特征在于,
所述发光源为面发光源。
6.根据权利要求5所述的半导体制造装置,其特征在于,
所述发光源具备周边附近发光的第一区域和中心附近发光的第二区域,能够个别地控制所述第一区域和所述第二区域的点亮及熄灭。
7.根据权利要求3所述的半导体制造装置,其特征在于,
所述照明部具备:
同轴照明部,其具备配置于所述拍摄部的中心线上的半反射镜和配置于所述半反射镜旁边的发光源;以及
环照明部,其配置于所述同轴照明部的上部。
8.根据权利要求7所述的半导体制造装置,其特征在于,
能够个别地控制所述同轴照明部及所述环照明部的点亮及熄灭。
9.根据权利要求2所述的半导体制造装置,其特征在于,
还具备拾取所述裸芯片的拾取部。
10.根据权利要求9所述的半导体制造装置,其特征在于,
还具备贴装部,所述贴装部将所拾取到的所述裸芯片贴装于基板或已贴装的裸芯片上。
11.根据权利要求10所述的半导体制造装置,其特征在于,
所述拾取部还具备中间载台,
所拾取到的所述裸芯片载置于所述中间载台上,
所述贴装部将载置于所述中间载台上的裸芯片贴装于所述基板或已贴装于所述基板的裸芯片上。
12.根据权利要求10所述的半导体制造装置,其特征在于,
所拾取到的所述裸芯片被上下翻转,
所述贴装部将上下翻转了的所述裸芯片贴装于所述基板。
13.根据权利要求9所述的半导体制造装置,其特征在于,
还具备存储裸芯片的容器,
所拾取到的所述裸芯片载置于所述容器。
14.一种半导体器件的制造方法,其特征在于,具备:
(a)准备保持粘贴有裸芯片的切割带的晶片环保持架的工序;
(b)拉伸所述切割带的工序;
(c)使用拍摄装置及照明装置检查所述裸芯片上的裂纹的外观的工序;
(d)使用所述拍摄装置及所述照明装置对所述裸芯片进行定位的工序;以及
(e)拾取所述裸芯片的工序,
在所述(c)工序中,通过将所述照明装置的照明的一部分遮蔽、或者将所述照明装置的一部分熄灭,而使所述照明装置的发光面面积比所述(d)工序中的所述照明装置的发光面面积更小地进行拍摄。
15.根据权利要求14所述的半导体器件的制造方法,其特征在于,
所述照明装置包括斜光束照明,
在所述(c)工序中,通过熄灭所述斜光束照明而使在对所述裸芯片上的裂纹进行外观检查时的所述照明装置的发光面面积比在对所述裸芯片进行定位时的所述照明装置的发光面面积小,利用所述拍摄装置拍摄所述裸芯片。
16.根据权利要求14所述的半导体器件的制造方法,其特征在于,
所述照明装置为具备配置于所述拍摄装置的中心线上的半反射镜和配置于所述半反射镜旁边的发光源的同轴照明。
17.根据权利要求16所述的半导体器件的制造方法,其特征在于,
所述发光源为面发光源。
18.根据权利要求17所述的半导体器件的制造方法,其特征在于,
所述发光源具备周边附近发光的第一区域和中心附近发光的第二区域,能够个别地控制所述第一区域和所述第二区域的点亮及熄灭。
19.根据权利要求14所述的半导体器件的制造方法,其特征在于,
所述照明装置具备:
同轴照明,其具备配置于所述拍摄装置的中心线上的半反射镜和配置于所述半反射镜旁边的发光源;以及
环照明部,其配置于所述同轴照明部的上部。
20.根据权利要求19所述的半导体器件的制造方法,其特征在于,
能够个别地控制所述同轴照明部及所述环照明部的点亮及熄灭。
21.根据权利要求14所述的半导体器件的制造方法,其特征在于,还具备:
(f)将所拾取到的所述裸芯片载置于中间载台上的工序;
(g)对载置于所述中间载台上的裸芯片进行外观检查的工序。
22.根据权利要求21所述的半导体器件的制造方法,其特征在于,
所述(g)工序是通过载台识别相机拍摄而进行的。
23.根据权利要求14所述的半导体器件的制造方法,其特征在于,还具备:
(h)对已贴装的所述裸芯片进行外观检查的工序;
(i)将裸芯片贴装于已贴装的所述裸芯片上的工序。
24.根据权利要求23所述的半导体器件的制造方法,其特征在于,
所述(h)工序是通过基板识别相机拍摄而进行的。
25.一种芯片贴装机,其特征在于,具备:
晶片识别相机,其拍摄裸芯片;
照明部,其配置于连结所述裸芯片和所述晶片识别相机的线上;以及
控制部,其控制所述晶片识别相机及所述照明部,
所述控制部通过将所述照明部的照明的一部分遮蔽、或者将所述照明部的一部分熄灭,而使在对所述裸芯片的裂纹进行外观检查时的所述照明部的照射面积比在对所述裸芯片进行定位时的所述照明部的照射面积小,利用所述晶片识别相机拍摄所述裸芯片。
26.根据权利要求25所述的芯片贴装机,其特征在于,
还具备具有晶片环保持架的晶片供给部,
所述晶片环保持架具备:
晶片环,其保持粘贴有所述裸芯片的切割带;以及
扩展器,其拉伸扩张所述切割带。
27.根据权利要求25所述的芯片贴装机,其特征在于,还具备:
贴装头,其将所述裸芯片贴装于基板或已贴装的裸芯片上;以及
基板识别相机。
28.根据权利要求26所述的芯片贴装机,其特征在于,
所述控制部将所述切割带拉伸扩张并通过所述晶片识别相机对所述裸芯片进行外观检查。
29.根据权利要求25所述的芯片贴装机,其特征在于,还具备:
拾取头,其拾取所述裸芯片;
中间载台,其载置所拾取到的所述裸芯片;以及
载台识别相机,
所述控制部通过所述载台识别相机对载置于所述中间载台上的裸芯片进行外观检查。
30.根据权利要求27所述的芯片贴装机,其特征在于,
所述控制部通过所述基板识别相机对所述已贴装的裸芯片进行外观检查。
31.根据权利要求27所述的芯片贴装机,其特征在于,
在进行叠层多个裸芯片的裸芯片贴装的情况下,所述控制部在对所拾取到的所述裸芯片进行贴装前,通过所述基板识别相机对已安装于基板上的下层裸芯片进行外观检查。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015-251207 | 2015-12-24 | ||
| JP2015251207A JP6685126B2 (ja) | 2015-12-24 | 2015-12-24 | 半導体製造装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106920762A CN106920762A (zh) | 2017-07-04 |
| CN106920762B true CN106920762B (zh) | 2020-03-10 |
Family
ID=59234588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611028994.3A Active CN106920762B (zh) | 2015-12-24 | 2016-11-18 | 半导体制造装置、半导体器件的制造方法及芯片贴装机 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP6685126B2 (zh) |
| KR (1) | KR20170076545A (zh) |
| CN (1) | CN106920762B (zh) |
| TW (1) | TWI624887B (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7082862B2 (ja) * | 2017-07-27 | 2022-06-09 | ファスフォードテクノロジ株式会社 | ダイボンディング装置、半導体装置の製造方法および半導体製造システム |
| JP7029900B2 (ja) * | 2017-08-03 | 2022-03-04 | ファスフォードテクノロジ株式会社 | ダイボンディング装置および半導体装置の製造方法 |
| JP7010633B2 (ja) | 2017-09-19 | 2022-01-26 | ファスフォードテクノロジ株式会社 | 半導体製造装置および半導体装置の製造方法 |
| JP7010638B2 (ja) * | 2017-09-26 | 2022-01-26 | ファスフォードテクノロジ株式会社 | ダイボンディング装置および半導体装置の製造方法 |
| JP6886379B2 (ja) * | 2017-09-28 | 2021-06-16 | Towa株式会社 | 保持部材、保持部材の製造方法、検査装置及び切断装置 |
| WO2019111394A1 (ja) * | 2017-12-07 | 2019-06-13 | 株式会社Fuji | 情報管理装置及び情報管理方法 |
| JP7102271B2 (ja) * | 2018-07-17 | 2022-07-19 | ファスフォードテクノロジ株式会社 | 半導体製造装置および半導体装置の製造方法 |
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- 2016-11-04 TW TW105135961A patent/TWI624887B/zh active
- 2016-11-17 KR KR1020160153608A patent/KR20170076545A/ko not_active Ceased
- 2016-11-18 CN CN201611028994.3A patent/CN106920762B/zh active Active
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| Publication number | Publication date |
|---|---|
| JP6685126B2 (ja) | 2020-04-22 |
| TWI624887B (zh) | 2018-05-21 |
| JP2017117916A (ja) | 2017-06-29 |
| TW201735209A (zh) | 2017-10-01 |
| CN106920762A (zh) | 2017-07-04 |
| KR20170076545A (ko) | 2017-07-04 |
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