DE3687302T2

DE3687302T2 - Chipauswahlbeschleunigungsschaltung fuer einen speicher.

Info

Publication number: DE3687302T2
Application number: DE8686903098T
Authority: DE
Inventors: Thomas Flannagan; Alan Reed
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1985-07-01
Filing date: 1986-05-05
Publication date: 1993-04-15
Anticipated expiration: 2006-05-06
Also published as: JPH0762957B2; KR880700431A; KR920009667B1; EP0222833B1; WO1987000340A1; HK85795A; US4630239A; JPS62503196A; EP0222833A1; SG32572G; EP0222833A4; DE3687302D1

Description

Die vorliegende Erfindung bezieht sich auf Speicher mit einer Chipauswahlfunktion, und speziell auf Speicher, die die Chipauswahlfunktion aufweisen und eine Erfassung von Adreßübergängen verwenden.

Hintergrund der Erfindung

Eine Chipauswahlfunktion ist bei Speichern seit langem im Gebrauch, um einen Speicherschaltkreis zu desaktivieren und dadurch den Energieverbrauch zu senken. Wenn der Speicher nicht durch das Chipauswahlsignal ausgewählt ist, reagiert er nicht auf externe Adreßsignale. Obwohl damit tatsächlich Energie eingespart wird, ergibt sich zugleich das mögliche Problem einer Einbuße an Geschwindigkeit beim Umschalten vom desaktivierten Zustand in den aktivierten Zustand, da die Schaltungsanordnung leistungslos geschaltet ist und eine gewisse Anlaufzeit benötigt. Eine der größten Energieverlustquellen in CMOS-Schaltungen ist die erste Eingangsstufe für ein Eingangssignal, da sie im allgemeinen TTL-Signalpegel verarbeiten können muß. Ein logisch hohes TTL-Signal beträgt unter Umständen nur 2,0 Volt. Ein derartiges logisch hohes Signal, welches einen P-Kanal-Transistor eigentlich abschalten soll, läßt aber den P-Kanal-Transistor der Eingangsstufe leitend sein und somit Energie verschwenden. Folglich ist es wünschenswert, die Eingangsstufe möglichst vieler Eingangssignale in der nicht ausgewählten Betriebsart zu desaktivieren. Jedoch werden bei vielen modernen Speicherbausteinen zum Abgleichen von Bitleitungen und für weitere Funktionen Adreßübergänge benutzt, um die Betriebsgeschwindigkeit zu erhöhen, was sich in kleineren Zugriffszeiten widerspiegelt.
Wenn ein Adreßzwischenspeicher (Adreßpuffer), der ein externes Adreßsignal empfängt, ein logisch niedriges Eingangssignal erhält, veranlaßt der Übergang vom nichtausgewählten in den ausgewählten Zustand den Zwischenspeicher zur Abgabe eines Adreßübergangs, der als solcher erfaßt wird, wenn der Zwischenspeicher während der nicht-ausgewählten Betriebsart desaktiviert ist. Es wird dann ein unnötiger Abgleichimpuls erzeugt, weil der Adreßzwischenspeicher während der nicht-ausgewählten Betriebsart desaktiviert ist. Jedoch gibt es eine Verzögerung bei der Erzeugung des Abgleichimpulses, da es eine Verzögerung beim Aktivieren des Adreßzwischenspeichers gibt, weil eine Verzögerung bei der Reaktion auf das Chipauswahlsignal unvermeidlich ist. Dies verursacht in dem Fall, daß die Speicherschaltung aus dem nicht-ausgewählten Zustand zurückkehrt, eine längere Zugriffszeit als im Fall eines Adreßübergangs während des ausgewählten Zustands. Die Alternative zur verlängerten Zugriffszeit bestand bisher darin, die Adreßzwischenspeicher während der nicht-ausgewählten Betriebsart nicht zu desaktivieren und damit den zusätzlichen Energieverlust zu erleiden.

Zusammenfassung der Erfindung

Ein Ziel der vorliegenden Erfindung besteht in der Bereitstellung eines verbesserten Chipauswahlbetriebs für einen Speicher.
Ein weiteres Ziel der Erfindung liegt in der Bereitstellung eines verbesserten Speichers, der mit Adreßübergangserfassung arbeitet und eine Chipauswahlbetriebsweise besitzt.
Noch ein weiteres Ziel der Erfindung liegt in der Bereitstellung eines verbesserten Verfahrens zum Versetzen eines Speichers aus einem nicht-ausgewählten Zustand in einen ausgewählten Zustand.
Erfindungsgemäß wird ein Speicherschaltkreis vorgeschlagen, der bei Auftreten eines Chipauswahlsignals freigegeben wird und folgende Merkmale aufweist:
eine Mehrzahl von Adreßeingangsgliedern, die jeweils ausgebildet sind, ein Adreßsignal zu empfangen und bei Auftreten des Chipauswahlsignals freigegeben zu werden;
eine mit dem Ausgang der Mehrzahl von Adreßeingangsgliedern verbundene Übergangserfassungseinrichtung zum Erfassen eines Übergangs eines Adreßsignals; gekennzeichnet durch: eine Sperreinrichtung zum Sperren der Übergangserfassungseinrichtung für eine vorgegebene Zeitspanne im Anschluß an ein Auftreten des Chipauswahlsignals.
Erfindungsgemäß wird auch ein Verfahren bereitgestellt, wie es in Anspruch 7 definiert ist.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild eines herkömmlichen Speichers;
Fig. 2 ist eine Kombination aus einem Stromlaufplan und einem Blockschaltbild für einen Teil eines Speichers nach dem Stand der Technik;
Fig. 3 ist ein erstes Zeitdiagramm für den herkömmlichen Verlauf von Speichersignalen;
Fig. 4 ist ein zweites Zeitdiagramm für Signale gemäß einer Betriebsweise nach dem Stand der Technik;
Fig. 5 ist ein Blockschaltbild für einen Teil eines Speichers gemäß einer bevorzugten Ausführungsform der Erfindung;
Fig. 6 ist ein Zeitdiagramm für Signale gemäß einer Betriebsweise nach der bevorzugten Ausführungsform der Erfindung; und
Fig. 7 ist ein Stromlaufplan für einen Teil des Blockschaltbilds nach Fig. 5.

Beschreibung der Erfindung

In Fig. 1 ist ein herkömmlicher statischer Schreib/ Lese-Speicher (SRAM: Static Random Access Memory) in Blockform gezeigt, mit einer Mehrzahl von Zeilenadreßsignaleingängen A0, Al, A2 und AN; Spaltenadreßsignalen AC; einem Chipauswahlsignal *CS; einer Daten-Ein/Ausgabe D; und einem Lese/Schreibsignal R/W (Read/Write). Das Chipauswahlsignal *CS legt fest, ob sich der Speicher 10 in einem aktivierten oder einem desaktivierten Zustand befindet. Wenn das Signal *CS logisch hoch ist, ist der Speicher 10 desaktiviert und somit nicht ausgewählt. Wenn das Signal *CS logisch tief ist, ist der Speicher 10 aktiviert und somit ausgewählt. Wenn der Speicher 10 ausgewählt ist, reagiert er auf die Adreßsignale in Abhängigkeit vom Signal R/W entweder mit dem Lesen oder dem Schreiben von Daten D. Der Speicher 10 ist als Beispiel für einen herkömmlichen Speicher mit einer einzigen Datenleitung dargestellt. Der Speicher 10 kann dann zum Beispiel ein (64k x 1)-SRAM sein. In einem solchen Fall sind 16 Adreßsignale vorhanden. Einige davon sind Zeilenadreßsignale und die anderen Spaltenadreßsignale. Zu Zwecken einer Adreßübergangserfassung wird ein Übergang einer Spaltenadresse getrennt vom Übergang einer Zeilenadresse erfaßt. In vielen Fällen erfolgt die Adreßübergangserfassung nur für einen Zeilenadreßübergang, da für eine Spaltenadreßänderung ein Abgleich von Bitleitungen nicht als notwendig erachtet wird. Die Adreßsignale A0, Al, A2 und AN stehen für die Zeilenadreßsignale. Die Erfassung eines Zeilenadreßübergangs dient zum Abgleichen von Bitleitungen, kann aber auch zu anderen Zwecken, wie etwa zur Freigabe von Decodiereinrichtungen, verwendet werden.
In Fig. 2 ist eine zur Verwendung im Speicher 10 vorgesehene Schaltung 11 nach dem Stand der Technik gezeigt, die zur Adreßübergangserfassung verwendet wird und von dem Chipauswahlsignal *CS Gebrauch macht. Die Schaltung 11 besteht aus einer Anschlußfläche 12 zum Empfangen des Chipauswahlsignals *CS, einer Anschlußfläche 13 zum Empfangen des Adreßsignals AN, einem Adreßeingangsverstärker 14 zum Bilden eines zwischengespeicherten Adreßsignals ANB in Reaktion auf das Signal AN, einer Übergangserfassungseinrichtung (einem Übergangsdetektor) 15 zum Bilden eines Adreßübergangsimpulses *ANTX in Abhängigkeit von einem Übergang des Signals ANB, einem Eingangszwischenspeicher 16 zum Bilden eines zwischengespeicherten Chipauswahlsignals *CSB in Abhängigkeit vom Chipauswahlsignal *CS, einer Verzögerungsschaltung 17 zum Bilden eines verzögerten Chipauswahlsignals *CSD in Abhängigkeit vom Signal *CSB, und einem Abgleichimpulsgenerator 18 zum Erzeugen eines Abgleichimpulses EQ. Der Verstärker 14 besitzt eine Eingangsschaltung 19 und einen Zwischenspeicher 21. Die Eingangsschaltung 19 umfaßt einen P-Kanal-Transistor 22, einen P-Kanal-Transistor 23, einen N-Kanal-Transistor 24 und einen N-Kanal-Transistor 25. Alle hier beschriebenen Transistoren sind Feldeffekttransistoren des Anreicherungstyps mit isolierter Steuerelektrode. Der Transistor 22 besitzt einen an eine positive Versorgungsspannung gelegten Source-Anschluß zum Empfangen von zum Beispiel 5 Volt, eine mit einem Ausgang des Zwischenspeichers 16 verbundene Steuerelektrode zum Empfangen des Signals *CSB, und einen Drain-Anschluß. Der Transistor 23 besitzt einen mit dem Drain-Anschluß des Transistors 22 verbundenen Source-Anschluß, eine mit der Anschlußfläche 13 verbundene Steuerelektrode zum Empfangen des Signals AN, und einen Drain-Anschluß. Der Transistor 24 hat einen mit dem Drain-Anschluß des Transistors 23 verbundenen Drain-Anschluß, eine mit der Anschlußfläche 13 verbundene Steuerelektrode zum Empfangen des Signals AN, und einen auf Masse gelegten Source-Anschluß. Der Transistor 25 hat einen mit dem Drain-Anschluß des Transistors 24 verbundenen Drain-Anschluß, eine Steuerelektrode zum Empfangen des Signals *CSB, und einen auf Masse gelegten Source-Anschluß. Die die Eingangsschaltung 19 bildenden Transistoren 22 bis 25 stellen auch ein konventionelles CMOS-NOR-Gatter dar.
Die Übergangserfassungseinrichtung 15 bildet als Reaktion auf einen Adreßübergang des Signals AN den Impuls *ANTX in Form eines ins Negative gehenden Impulses. Das Sternchen (*) vor einem Signal deutet an, daß das Signal aktiv ist, wenn es logisch niedrig ist. Der Impuls *ANTX ist normalerweise logisch hoch, wechselt aber als Antwort auf einen Adreßübergang des Signals AN für circa 8 Nanosekunden nach logisch tief. Der Abgleichimpulsgenerator 18 empfängt den Impuls *ANTX und ferner die Impulse *A0TX, *A1TX und *A2TX, die die gleichen Eigenschaften wie der Impuls *ANTX besitzen, abgesehen davon, daß die Impulse *A0TX, *A1TX und *A2TX bei einem Adreßübergang der Adreßsignale A0, A1 bzw. A2 aktiv sind. Der Abgleichimpulsgenerator 18 bildet eine NAND- Funktion, so daß der Impuls EQ aktiv bleibt, bis alle Eingangsimpulse A0TX bis ANTX auf logisch hoch wechseln. Ein Zeitdiagramm für den normalen Ablauf eines Übergangs des Signals AN ist in Fig. 3 dargestellt. Zu einem Zeitpunkt t0 erfährt das Signal AN einen Übergang. Der dargestellte bestimmte Übergang erfolgt vom logisch tiefen in den logisch hohen Zustand. Die Eingangsschaltung 19 und der Zwischenspeicher 21 reagieren, indem sie zu einem etwa 5 Nanosekunden nach dem Zeitpunkt t0 liegenden Zeitpunkt t1 das Signal ANB von logisch tief auf logisch hoch schalten. Die Übergangserfassungseinrichtung 15 reagiert auf den Zwischenspeicher 21, indem sie zu einem etwa 2 Nanosekunden nach dem Zeitpunkt t1 liegenden Zeitpunkt t2 das Signal *ANTX aktiv (logisch tief) werden läßt. Das Signal *ANTX bleibt für etwa 8 Nanosekunden tief. Der Abgleichimpulsgenerator 18 reagiert, indem er zu einem etwa 4 Nanosekunden nach dem Zeitpunkt t2 liegenden Zeitpunkt t3 den Abgleichimpuls EQ aktiviert. Wenn der Impuls *ANTX zum Zeitpunkt t4 auf logisch hoch zurückwechselt, reagiert der Abgleichimpulsgenerator 18, indem er zu einem etwa 4 Nanosekunden nach dem Zeitpunkt t4 liegenden Zeitpunkt t5 den Impuls EQ auf logisch tief wechseln läßt. Gültige Daten D erscheinen zu einem etwa 10 Nanosekunden nach dem Zeitpunkt t5 liegenden Zeitpunkt t6. Dies ist die erwünschte Betriebsweise. Für dieses Beispiel gemäß Fig. 3 beträgt die Zugriffszeit, d.h. die Zeit von t0 bis t6, 29 Nanosekunden. Diese Zahl wird als Beispiel genannt. Die tatsächlichen Zeiten hängen in hohem Maße von dem zur Herstellung des Speichers eingesetzten Verfahren ab. Die angegebenen Zeiten sind mit jenen vergleichbar, die im Stand der Technik für Verfahren mit hohen Geschwindigkeitswerten gelten.
Fig. 4 zeigt ein Zeitdiagramm für den Betrieb der Schaltung 11 nach Fig. 2, wenn der Speicher 10 aus dem nicht-ausgewählten Zustand kommt. Zu einem Zeitpunkt t0 wechselt das Chipauswahlsignal *CS von logisch hoch nach logisch tief, so daß der Speicher 10 dann ausgewählt ist. Es sei angenommen, daß das Adreßsignal beständig logisch tief ist. Bei logisch tiefem Zustand des Signals AN ist der Transistor 24 nicht-leitend. Vor dem Zeitpunkt t0 ist das Chipauswahlsignal *CS logisch hoch, so daß der Zwischenspeicher 16 das Signal *CSB ebenfalls in logisch hohem Zustand liefert. Bei logisch hohem Zustand des Signals *CSB ist der Transistor 25 leitend und der Transistor 22 nicht-leitend, wodurch die Eingangsschaltung 19 gesperrt wird und das Signal *ANI auf logisch tief gesetzt wird. Dies ist die herkömmliche Methode, die eine Senkung von Energieverlusten während des nicht-ausgewählten Zustands bewirkt. Ungefähr 5 Nanosekunden nach einem Wechsel des Signals *CS auf logisch tief liefert der Zwischenspeicher 16 das Signal *CSB in logisch tiefem Zustand an die Eingangsschaltung 19 und aktiviert die Eingangsschaltung 19, indem der Transistor 22 in den leitenden Zustand und Transistor 25 in den nicht-leitenden Zustand versetzt wird. Bei logisch tiefem Pegel des Signals AN reagiert die Eingangsschaltung 19 auf einen Wechsel des Signals *CSB nach logisch tief zu einem Zeitpunkt t1, indem sie das Signal *ANI auf logisch hoch wechseln läßt. Der Zwischenspeicher 21 reagiert auf den logischen Zustandswechsel des Signals *ANI, indem er das Signal ANB zum Zeitpunkt t2 einen logischen Zustandswechsel vollführen läßt. Die Übergangserfassungseinrichtung 15 reagiert auf den Zustandswechsel des Signals ANB durch Aktivierung des Impulses *ANTX zu einem Zeitpunkt t3. Der Zwischenspeicher 21 erzeugt Signale zusätzlich zum Signal ANB. Diese zusätzlichen Signale sind sowohl wahr als auch komplementär und haben verschiedene zeitliche Beziehungen zum Signal AN. Diese zusätzlichen Signale sind diejenigen, die tatsächlich an die Übergangserfassungseinrichtung 15 geleitet werden, damit diese das Signal *ANTX erzeugen kann. Diese zusätzlichen Signale sind so dargestellt, daß sie an die Übergangserfassungseinrichtung 15 über einen Bus 27 geleitet werden. Das Signal ANB wird zweckmäßig dazu verwendet, die Verzögerung festzustellen, die beim Zwischenspeichern des Signals AN eintritt. Die durch den Zwischenspeicher 16 hervorgerufene Verzögerung beträgt etwa 5 Nanosekunden. Die Verzögerung zwischen dem Signal AN und dem Signal ANB auf dem Weg über die Eingangsschaltung 19 und den Zwischenspeicher 21 beträgt ebenfalls etwa 5 Nanosekunden. Folglich beträgt die Zeit zwischen den Zeitpunkten t0 und t2 ungefähr 10 Nanosekunden. Die Zeit zwischen einem logischen Zustandswechsel des Signals ANB und der Aktivierung des Impulses *ANTX beträgt etwa 2 Nanosekunden, so daß die Zeit zwischen den Zeitpunkten t2 und t3 2 Nanosekunden ist. Wegen des Umschaltens des Signals *CS von logisch hoch nach logisch tief ist das Signal EQ logisch hoch, wenn der Impuls *ANTX aktiv wird. Das Signal *CSD wird für eine vorgegebene Zeitverzögerung logisch tief gehalten, nachdem das Signal *ANB nach logisch tief gewechselt hat. Das Signal *CSD in logisch hohem Zustand sorgt dafür, daß der Impuls EQ logisch hoch ist. Folglich wird der Impuls EQ während des nicht-ausgewählten Zustands logisch hoch gehalten, so daß die Speicheranordnung im nicht-ausgewählten Zustand abgeglichen wird. Für einen Übergang aus dem nicht-ausgewählten in den ausgewählten Zustand wird der Impuls EQ ausreichend lange logisch hoch gehalten, um die Schaltungsanordnung sich stabilisieren zu lassen. Die vorgegebene Verzögerung zwischen dem Signal *CSB und dem Signal *CSD wird durch die Verzögerungsschaltung 17 festgelegt. Die Verzögerung ist ausreichend lange gewählt, um zu verhindern, daß der Impuls EQ nach logisch tief wechselt, bevor ihn das Signal *ANTX, oder irgendein anderer Adreßübergangsimpuls, nach logisch hoch wechseln ließe. Daher hat das Umschalten des Impulses *ANTX auf logisch tief zum Zeitpunkt t3 nicht die Aktivierung des Impulses EQ zur Folge, da der Impuls EQ durch das Signal *CSD gerade logisch hoch gehalten wird. Das Signal *CSD wechselt zum Zeitpunkt t4 auf logisch tief und gibt dadurch den Abgleichimpulsgenerator 18 für die Steuerung der Adreßübergangsimpulse, nämlich der Impulse A0TX bis ANTX, frei. Bis zu dem Zeitpunkt, in dem *CSD die Steuerung des Abgleichimpulsgenerators 18 zur Zeit t4 freigegeben hat, hat der Impuls *ANTX im Zeitpunkt t3 auf logisch tief gewechselt und sorgt somit dafür, daß der Impuls EQ logisch hoch bleibt. Der Impuls EQ kann erst dann auf logisch tief wechseln, wenn das Signal *ANTX zu einem Zeitpunkt t5, etwa 8 Nanosekunden nach dem Zeitpunkt t3, auf logisch hoch wechselt. Folglich beträgt die von t0 bis t5 verstrichene Zeit 20 Nanosekunden. Der Impuls EQ wechselt zu einem Zeitpunkt t6 - etwa 4 Nanosekunden nachdem der Impuls *ANTX auf logisch hoch wechselt - auf logisch tief. Gültige Daten folgen zu einem Zeitpunkt t7, ungefähr 10 Nanosekunden nachdem der Impuls EQ auf logisch tief wechselt. Folglich beträgt die Zugriffszeit, also die Zeit von t0 bis t7, ungefähr 34 Nanosekunden für das Umschalten aus dem nicht-ausgewählten in den ausgewählten Zustand. Daher ist die Zugriffszeit für einen Chipauswahlübergang ungefähr 5 Nanosekunden länger als die Zugriffszeit für einen Adreßübergang. Die Zeit vom Übergang des Signals ANB bis zu gültigen Daten ist für beide Fälle dieselbe, circa 24 Nanosekunden. Der Unterschied liegt in der Zeit von t0 bis zum Übergang des Signals ANB. Wenn ein Zugriff durch einen Übergang des Signals *CS beginnt, verursacht der Zwischenspeicher 16 eine Verzögerung von 5 Nanosekunden, bevor die Eingangsschaltung 19 freigegeben wird. Die Freigabe der Eingangsschaltung 19 bewirkt einen Übergang des Signals *ANI, welches seinerseits in dem Fall, in dem das Adreßsignal AN logisch tief ist, den Impuls *ANTX zur Aktivierung bringt. Deshalb wird *ANTX aktiviert, obwohl kein Adreßübergang erfolgt ist. Dies ist als falscher Adreßübergang bekannt. Dies kommt bei Adreßeingangsschaltungen vor, die während des nicht-ausgewählten Zustands durch ein Chipauswahlsignal desaktiviert werden. Dieser falsche Adreßübergang passiert nur dann, wenn das Adreßsignal logisch tief ist. Wenn das Signal AN logisch hoch ist, wird das Signal *ANI selbst dann logisch tief sein, wenn die Eingangsschaltung desaktiviert ist, weil Transistor 24 leitend ist. Deshalb hat die Freigabe der Eingangsschaltung 19 keinen Übergang des Signals *ANI zur Folge. Natürlich kann man nicht wissen, in welchem Zustand sich die Adressen befinden werden. Der Speicher muß darauf eingerichtet sein, diesen falschen Adreßübergang zu behandeln.
Dieses Problem des falschen Adreßübergangs hat sich auf eine von zwei Arten bemerkbar gemacht. Die Zugriffszeit verlängert sich um etwa 5 Nanosekunden und wird als solche angegeben. Die Zugriffszeit für einen Übergang aus dem nicht-ausgewählten in den ausgewählten Zustand wird als 5 Nanosekunden länger angegeben als eine Zugriffszeit, die durch einen Adreßübergang während des ausgewählten Zustands ausgelöst wird. Die andere Art, in der sich das Problem bemerkbar gemacht hat, besteht darin, die Eingangsschaltungen während des nicht-ausgewählten Zustands einfach nicht zu desaktivieren. Dies führt zu einem höherem Strom während des nicht-ausgewählten Zustands. Der nicht-ausgewählte Zustand ist auch als Ruhe- oder Bereitschaftszustand bekannt. Wenn die Eingangsschaltungen nicht desaktiviert werden, hat dies einen höheren Nennwert für den Ruhestrom zur Folge.
In Fig. 5 ist eine Schaltung 30 gemäß einer bevorzugten Ausführungsform der Erfindung gezeigt. Die Schaltung 30 ist dazu gedacht, die Schaltung 11 im Speicher 10 zu ersetzen. Die Schaltung 30 besteht im wesentlichen aus Anschlußflächen 12, 31, 32, 33 und 34, dem Chipauswahl-Zwischenspeicher 16, einer Mehrzahl von Übergangserfassungseinrichtungen 37, einer Chipauswahl-Verzögerungsschaltung 38 und einem Abgleichimpulsgenerator 39. Die Mehrzahl von Eingangs-Zwischenspeichern 36 umfaßt Adreßeingangsverstärker 41, 42, 43 und 44. Die Mehrzahl von Übergangserfassungseinrichtungen 37 umfaßt Übergangserfassungseinrichtungen 46, 47, 48 und 49. Die Chipauswahl-Verzögerungsschaltung 38 umfaßt eine Verzögerungsschaltung 51, ein NOR-Gatter 52, einen Inverter 53, ein ODER-Gatter 54, ein NAND-Gatter 55 und einen Inverter 56. Das NOR-Gatter 52 hat einen ersten Eingang zum Empfangen des Signals *CSB, welches in der gleichen Weise erzeugt wird wie gemäß Fig. 2, einen zweiten Eingang und einen Ausgang. Die Verzögerungsschaltung 51 hat einen Eingang zum Empfangen des Signals *CSB und einen Ausgang, der mit dem zweiten Eingang des NOR-Gatters 52 verbunden ist. Der Inverter 53 hat einen Eingang, der mit dem Ausgang des NOR-Gatters 52 verbunden ist, und einen Ausgang zum Abgeben eines ersten verzögerten Chipauswahlsignals *CSD1. Das ODER-Gatter 54 hat einen ersten Eingang, der mit dem Ausgang der Verzögerungsschaltung 51 verbunden ist, einen zweiten Eingang zum Empfangen des Signals *CSB, und einen Ausgang. Das NAND-Gatter 55 hat einen ersten Eingang, der mit dem Ausgang des ODER-Gatters 54 verbunden ist, einen zweiten Eingang, der mit dem Ausgang des Inverters 53 verbunden ist, und einen Ausgang. Der Inverter 56 hat einen Eingang, der mit dem Ausgang des NAND-Gatters 55 verbunden ist, und einen Ausgang zum Abgeben eines zweiten verzögerten Chipauswahlsignals *CSD2. Die Anschlußflächen 31, 32, 33 und 34 empfangen die Adreßsignale A0, A1, A2 bzw. AN. Die Adreßeingangsverstärker 41, 42, 43 und 44 haben jeweils einen Eingang zum Empfangen eines entsprechenden Adreßsignals und einen Ausgang zum Abgeben eines zwischengespeicherten Adreßsignals. Die Adreßeingangsverstärker 41, 42, 43 und 44 empfangen die Adreßsignale A0, A1, A2 bzw. AN und liefern entsprechende zwischengespeicherte Adreßsignale A0B, A1B, A2B bzw. ANB sowie weitere Signale über Busse 61, 62, 63 bzw. 64. Die Adreßeingangsverstärker 41 bis 44 arbeiten jeweils in der gleichen Weise wie der Adreßeingangsverstärker 14 der Fig. 2. Jede der Übergangserfassungseinrichtungen 46, 47, 48 und 49 empfängt Signale, die sich auf die zugeordneten Adreßsignale A0, A1, A2 bzw. AN beziehen, über die Busse 61, 62, 63 bzw. 64. Die Übergangserfassungseinrichtungen 46, 47, 48 und 49 sind mit den Adreßeingangsverstärkern 41, 42, 43 bzw. 44 über die Busse 61, 62, 63 bzw. 64 verbunden. Die Übergangserfassungseinrichtungen 46 bis 49 haben jeweils einen Steuereingang zum Empfangen des Signals *CSD2 über eine Verbindung zum Ausgang des Inverters 56. Die Übergangserfassungseinrichtungen 46, 47, 48 und 49 haben jeweils einen Ausgang zum Abgeben eines Adreßübergangsimpulses. Die Übergangserfassungseinrichtungen 46, 47, 48 und 49 liefern Impulse *A0TX, *A1TX, *A2TX bzw. *ANTX. Die Übergangserfassungseinrichtungen 46 bis 49 arbeiten im wesentlichen in der gleichen Weise wie die Übergangserfassungseinrichtung 15 der Fig. 2, abgesehen davon, daß die Übergangserfassungseinrichtungen 46 bis 49 desaktiviert werden, wenn das Signal *CSD2 logisch hoch ist. Der Abgleichimpulsgenerator 39 ist mit den Ausgängen der Übergangserfassungseinrichtungen 46 bis 49 und dem Ausgang des Inverters 53 verbunden und liefert das Signal EQ. Der Abgleichimpulsgenerator 39 entspricht funktionell dem Abgleichimpulsgenerator 18 der Fig. 2.
Während des normalen Betriebs in der ausgewählten Betriebsart, bei der das Signal *CSB logisch tief ist, arbeitet die Schaltung 30 in der gleichen Weise wie die Schaltung 11 der Fig. 2. Ein Adreßübergang löst den Impuls EQ und nachfolgende gültige Daten mit der gleichen Kettenreaktion aus, wie sie im Zeitdiagramm der Fig. 3 gezeigt wurde. Wenn das Signal *CSB logisch tief ist, sind die Signale *CSD1 und *CSD2 ebenfalls logisch tief. Wenn das Signal *CSD2 logisch tief ist, sind die Übergangserfassungseinrichtungen 46 bis 49 aktiviert, so daß sie auf einen Adreßübergang reagieren, indem sie den zugehörigen Adreßübergangsimpuls A0TX bis ANTX aktivieren. Wenn das Signal *CSD logisch tief ist, reagiert der Abgleichimpulsgenerator 39 auf einen aktivierten Adreßübergangsimpuls A0TX bis ANTX, indem er den Impuls EQ aktiviert.
Die Verbesserung gegenüber der Schaltung 11 der Fig. 2 besteht in dem Fall, daß ein Datenzugriff durch einen Übergang vom nicht-ausgewählten in den ausgewählten Zustand eingeleitet wird. Vor einem solchen Übergang ist das Signal *CSB logisch hoch, was die Verstärker 41 bis 44 sperrt und die Signale *CSD1 und *CSD2 logisch hoch sein läßt. Wenn das Signal *CSD2 logisch hoch ist, sind die Übergangserfassungseinrichtungen 46 bis 49 gesperrt. Der Impuls EQ ist aktiv, weil das Signal *CSD1 logisch hoch ist. Sobald das Signal *CSB auf logisch tief wechselt, um das Umschalten vom nicht-ausgewählten Zustand in den ausgewählten Zustand herbeizuführen, werden die Verstärker 41 bis 44 aktiviert, wodurch die Signale A0B bis ANB veranlaßt werden, den logischen Zustand der zugehörigen Adreßsignale A0 bis AN anzunehmen. Für die Adreßsignale A0 bis AN, die zum Zeitpunkt des Betriebsartübergangs logisch tief waren, erfahren die zugeordneten zwischengespeicherten Adreßsignale einen Übergang von logisch hoch nach logisch tief.
Fig. 6 zeigt ein Zeitdiagramm für den Fall, daß das Signal AN logisch tief ist, wenn das Signal *CS zu einem Zeitpunkt t0 von logisch hoch nach logisch tief wechselt. Das nach logisch tief wechselnde Signal *CS veranlaßt das Signal *CSB, zu einem Zeitpunkt t1 nach logisch tief zu wechseln, was wiederum den falschen Übergang des Signals ANB verursacht, welches zu einem Zeitpunkt t2 nach logisch tief wechselt. Eine zwischen t0 bis t2 verstrichene Zeit ist in Fig. 6 die gleiche wie die in Fig. 4 gezeigte, nämlich etwa 10 Nanosekunden. Das Signal *ANTX wird jedoch nicht erzeugt, da das Signal *CSD2 ausreichend lang logisch hoch gehalten wird, bis sichergestellt ist, daß die falschen Übergänge aufgehört haben. Das Signal *CSD2 bleibt logisch hoch, bis beide Eingänge des ODER-Gatters 54 logisch tief sind oder bis das Signal *CSD1 nach logisch tief wechselt. Sowohl das Signal *CSD1 als auch das Signal *CSD2 werden durch die Verzögerungsschaltung 51 für eine vorgegebene Verzögerungszeit logisch hoch gehalten, nachdem das Signal *CSB nach logisch tief wechselt. Wenn das Signal *CSB nach logisch tief wechselt, gibt die Verzögerungsschaltung 51 erst dann ein logisch tiefes Signal aus, wenn die vorgegebene Verzögerungszeit abgelaufen ist. Da das NOR-Gatter 52 während der vorgegebenen Verzögerungszeit ein logisch hohes Signal empfängt, wird auch das Signal *CSD1 logisch hoch gehalten. Da sowohl das Ausgangssignal der Verzögerungsschaltung 51 als auch das Signal *CSD1 logisch hoch sind, wird auch das Signal *CSD2 logisch hoch gehalten. Wenn die vorgegebene Verzögerungszeit verstrichen ist, wechselt der Ausgang der Verzögerungsschaltung 51 auf logisch tief und veranlaßt dadurch die Signale *CSD1 und *CSD2, praktisch zur selben Zeit nach logisch tief zu wechseln. Damit die Zugriffszeit für einen Chipauswahlübergang die gleiche ist wie für einen Adreßübergang, sollte die Zeit vom Chipauswahlübergang bis zum Wechsel der Signale *CSD1 und *CSD2 nach logisch tief dieselbe sein wie die Zeit vom Adreßübergang bis zur Beendigung des Adreßübergangsimpulses. Im Rahmen der Zeitdiagramme bedeutet dies, daß die Zeit von t0 bis t4 in Fig. 3 gleich lang sein sollte wie die Zeit von t0 bis t3 in Fig. 6. Dies wird erreicht, indem *CSD1 so ausgewählt wird. Alternativ kann die Verzögerungszeit für *CSDI verringert werden, so daß ein Zugriff mit Chipauswahlübergang schneller stattfinden kann als ein Zugriff mit Adreßübergang.
Ein verzögertes Chipauswahlsignal könnte verwendet werden, um für die gewünschte Verzögerungszeit nach dem Chipauswahlübergang sowohl die Übergangserfassungseinrichtungen zu unterdrücken als auch den Abgleichimpuls zu erzeugen. Diese Funktion wurde in der Schaltung 30 mit den Signalen *CSD1 und *CSD2 erzielt, um eine Sicherheitsreserve zu schaffen. Das Signal *CSD2, welches die Übergangserfassungseinrichtungen 46 bis 49 unterdrückt, wird erst erzeugt, wenn sowohl das Signal *CSB als auch das Signal *CSD1 logisch hoch sind. Dies beugt der Situation vor, daß das Signal *CSB nur für sehr kurze Zeit logisch hoch ist, aber die Übergangserfassungseinrichtungen einen Adreßübergang verfehlen läßt, jedoch den Abgleichimpuls EQ nicht lang genug aktiv sein läßt.
Die Schaltung 30 sorgt dafür, daß der Abgleichimpuls EQ erzeugt wird, indem das Signal *CSDl nach logisch hoch wechselt, und dies geschieht, bevor das Signal *CSD2 die Übergangserfassungseinrichtungen 46 bis 49 unterdrücken kann. Somit sind Maßnahmen ergriffen, um für den Abgleichimpuls EQ genügend Zeit bereitzustellen, damit er ausreichend lange aktiv sein kann. Bei Verwendung zweier verzögerter Chipauswahlsignale besteht auch die Möglichkeit, den Impuls *ANTX weiterhin zu unterdrücken, nachdem die Beendigung des Impulses EQ eingeleitet wurde, indem *CSDI beendet wird, bevor *CSD2 beendet wird.
Fig. 7 ist eine detailliertere Zeichnung des Eingangsverstärkers 44, der Übergangserfassungseinrichtung 49 und des Busses 64. Die Übergangserfassungseinrichtung 49 umfaßt Transistoren 66, 67, 68, 69, 70, 71, 72, 73, einen Inverter 74 und ein NOR-Gatter 75. Der Eingangsverstärker 44 umfaßt eine Eingangsschaltung 77, eine Zwischenspeicherschaltung 78 und Inverter 79, 80, 81, 82, 83 und 84. Der Bus 64 ist einfach durch die Verbindungen zwischen dem Verstärker 44 und der Übergangserfassungseinrichtung 49 gebildet. Die Übergangserfassungseinrichtung 49 verwendet wahre und komplementäre schnelle Adreßsignale ANF und *ANF sowie wahre und komplementäre langsame Adreßsignale ANS und *ANS in herkömmlicher Weise, um den Impuls *ANTX bei einem Übergang des Signals AN zu erzeugen, abgesehen davon, daß das NOR-Gatter 75 normalerweise ein Inverter wäre und das Signal *CSD2 nicht empfangen würde. Wenn das Signal *CSD2 logisch hoch ist, wird das NOR-Gatter 75 gezwungen, das Signal ANS in logisch tiefem Zustand zu liefern. Ein falscher Adreßübergang tritt auf, wenn das Signal AN während des Übergangs vom nicht-ausgewählten in den ausgewählten Zustand logisch tief ist. Dieser falsche Übergang imitiert die Wirkung eines Adreßübergangs von logisch hoch nach logisch tief. Ein Adreßübergang von logisch hoch nach logisch tief führt zu einem Auftreten des Impulses *ANTX, da das Signal *ANF nach logisch hoch wechselt, bevor das Signal ANS nach logisch tief wechselt. Das Signal *CSD2 bei logisch hohem Pegel zwingt das Signal ANS in einen logisch tiefen Zustand und unterdrückt damit effektiv die Erfassung eines Adreßübergangs von logisch hoch nach logisch tief, welches der einzige falsche Adreßübergang ist. Es besteht keine Notwendigkeit zur Unterdrückung der Erfassung eines Adreßübergangs von logisch tief nach logisch hoch, da es keinen falschen Adreßübergang gibt, der einen Übergang von logisch tief nach logisch hoch imitiert. Dementsprechend braucht der Inverter 74 nicht in ein NOR-Gatter umgewandelt zu werden. Folglich braucht in einer herkömmlichen Übergangserfassungseinrichtung nur ein Inverter zu einem NOR-Gatter abgeändert zu werden, um auf die Steuerung zu reagieren, die die Schaltung 38 der Fig. 5 bereitstellt. Der Eingang des NOR-Gatters 75, der das Signal *CSD2 empf ängt, verleiht somit der Übergangserfassungseinrichtung 49 die Fähigkeit, steuerbar unterdrückt zu werden.

Claims

1. Speicherschaltkreis (30), der bei Auftreten eines Chipauswahlsignals (CS) freigegeben wird, mit:

einer Mehrzahl von Adreßeingangsgliedern (36), die jeweils ausgebildet sind, ein Adreßsignal zu empfangen und bei Auftreten des Chipauswahlsignals freigegeben zu werden;

einer mit dem Ausgang der Mehrzahl von Adreßeingangsgliedern verbundenen Übergangserfassungseinrichtung (37) zum Erfassen eines Übergangs eines Adreßsignals; gekennzeichnet durch: eine Sperreinrichtung (38, 51, 52, 53, 54, 55, 56) zum Sperren der Übergangserfassungseinrichtung (37) für eine vorgegebene Zeitspanne im Anschluß an ein Auftreten des Chipauswahlsignals.

2. Speicherschaltkreis nach Anspruch 1, der freigegeben wird, sobald das Chipauswahlsignal (CS) von einem ersten logischen Zustand in einen zweiten logischen Zustand wechselt, wobei

die Mehrzahl von Adreßeingangsgliedern durch den zweiten logischen Zustand des Chipauswahlsignals freigegeben und durch den ersten logischen Zustand des Chipauswahlsignals gesperrt werden und jedes Adreßeingangsglied (41, 42, 43, 44) bei Freigabe durch das Chipauswahlsignal ein das empfangene Adreßsignal repräsentierendes Ausgangssignal liefert und bei Sperrung durch das Chipauswahlsignal das Ausgangssignal in einem vorbestimmten Zustand ausgibt;

die Übergangserfassungseinrichtung eine Mehrzahl von Übergangserfassungseinrichtungen (46, 47, 48, 49) umfaßt, von denen jede mit einem zugeordneten Adreßeingangsglied (41, 42, 43, 44) verbunden ist und ausgebildet ist, einen Übergang des Ausgangssignals des zugeordneten Adreßeingangsglieds zu erfassen; und

die Sperreinrichtung (38) die Mehrzahl von Übergangserfassungseinrichtungen für die vorgegebene Verzögerungszeit alle sperrt, sobald das Chipauswahlsignal vom ersten in den zweiten logischen Zustand wechselt.

3. Speicherschaltkreis nach Anspruch 2, bei dem jede freigegebene Übergangserfassungseinrichtung (46, 47, 48, 49) einen Ausgangsimpuls liefert, wenn sie einen Adreßübergang des Ausgangssignals des zugeordneten Adreßeingangsglieds (41, 42, 43, 44) erfaßt.

4. Speicherschaltkreis nach Anspruch 3, ferner mit einem mit der Mehrzahl von Übergangserfassungseinrichtungen (37) verbundenen Abgleichimpulsgenerator (39) zum Erzeugen eines Abgleichimpulses (EQ) bei Empfang eines Ausgangsimpulses.

5. Speicherschaltkreis nach Anspruch 4, bei dem die Sperreinrichtung ein verzögertes Chipauswahlsignal (CSD) liefert, wenn das Chipauswahlsignal den Speicherschaltkreis sperrt.

6. Speicherschaltkreis nach Anspruch 5, bei dem der Abgleichimpulsgenerator den Abgleichimpuls liefert, wenn das verzögerte Chipauswahlsignal vorliegt.

7. Verfahren zum Freigeben eines Speicherschaltkreises bei Auftreten eines Chipauswahlsignals (CS), wobei der Speicherschaltkreis folgende Merkmale aufweist:

ein Eingangsglied (36) zum Empfangen eines Adreßsignals;

eine mit dem Ausgang des Eingangsglieds verbundene Übergangserfassungseinrichtung (37); und

einen mit der Übergangserfassungseinrichtung verbundenen Abgleichimpulsgenerator (39);

und wobei das Verfahren folgende Schritte umfaßt:

Ausgeben eines Ausgangssignals am Ausgang des Eingangsglieds bei Empfang des Adreßsignals, wenn das Eingangsglied durch ein Auftreten des Chipauswahlsignals freigegeben ist, und Ausgeben des Ausgangssignals in einem vorbestimmten Zustand, wenn das Eingangsglied durch das Chipauswahlsignal gesperrt ist;

Erfassen eines Übergangs des Adreßsignals;

Erzeugen eines Abgleichimpulses (EQ) bei Erfassung eines Übergangs des Adreßsignals; gekennzeichnet durch die Verfahrensschritte, daß die Übergangserfassungseinrichtung im Anschluß an ein Auftreten des Chipauswahlsignals zumindest für eine vorgegebene Zeitspanne daran gehindert wird, einen Übergang des Adreßsignals zu erfassen.

8. Verfahren nach Anspruch 7, mit den weiteren Schritten, daß der Abgleichimpuls im Anschluß an das Auftreten des Chipauswahlsignals zumindest für die vorgegebene Zeitspanne bereitgestellt wird.

9. Verfahren nach Anspruch 8, mit den weiteren Schritten, daß

der Abgleichimpuls bei Beendigung eines ersten Verzögerungssignals (CSD1) beendet wird; und

das Verhindern der Erfassung eines Adreßsignalübergangs bei Beendigung eines zweiten Verzögerungssignals (CSD2) beendet wird.

10. Verfahren nach Anspruch 9, wobei das erste Verzögerungssignal vor Beendigung des zweiten Verzögerungssignal beendet wird.