JPH0762957B2 - チップ選択機能を有するメモリ及びその方法 - Google Patents
チップ選択機能を有するメモリ及びその方法Info
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- JPH0762957B2 JPH0762957B2 JP61502660A JP50266086A JPH0762957B2 JP H0762957 B2 JPH0762957 B2 JP H0762957B2 JP 61502660 A JP61502660 A JP 61502660A JP 50266086 A JP50266086 A JP 50266086A JP H0762957 B2 JPH0762957 B2 JP H0762957B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は、チツプ選択機能を有するメモリに関するもの
であり、更に詳しく云うとチツプ選択機能を有しアドレ
ス遷移検出を利用するメモリ及び方法に関する。
であり、更に詳しく云うとチツプ選択機能を有しアドレ
ス遷移検出を利用するメモリ及び方法に関する。
発明の背景 チツプ選択機能はメモリ回路を使用禁止にして電力消費
量を減らすためにメモリに長い間用いられてきている。
このメモリはチツプ選択信号によつてデセレクト（dese
lect）された場合に外部アドレス信号に応答しない。電
力は節約されるが、回路はパワーダウンし回復時間があ
るのでデセレクトされたモードから選択されたモードへ
切換える時に速度が失われるという潜在的問題もある。
CMOSにおける主な電力損失の１つは入力信号のために第
１入力段である。というのはその入力信号はTTL信号レ
ベルと両立できるものでなければならないからである。
論理高TTL信号は2.0ボルトのような低電圧であつてもよ
い。Ｐチヤネルトランジスタをオフにすると思われるそ
のような論理高は入力Ｐチヤネルトランジスタを導通状
態にし、従つて電力を浪費する。この結果デセレクトモ
ード（deselelct mode）の期間中にできるだけ多くの
入力信号の入力段を使用禁止にすることが望ましい。し
かし、多数の現代のメモリにおいては、他の機能ととも
にセツトラインを平衡させるために、より短いアクセス
時間に反映される動作速度の増大のためにアドレス遷移
（transition）が用いられる。外部アドレス信号を受信
するアドレスバツフアが論理低入力を受信すると、デセ
レクトモードから選択モードへの遷移によつてバツフア
はそのバツフアがデセレクトモードの期間中に使用禁止
にされるような場合に検出されるアドレスを与えるよう
になる。その場合に、アドレスバツフアがデセレクトモ
ードの期間中使用禁止にされる結果として不必要な等化
パルスが発生する。しかし、チツプセレクト信号に応答
する場合に不可避的な遅延があるのでアドレスバツフア
を使用可能にする場合に遅延が生じるので等化信号の発
生が遅れる。このために選択モードの期間中のアドレス
遷移の場合よりメモリ回路がチツプ選択モードから出て
くる場合の方がアクセス時間が長くなる。アクセス時間
を長くする代わりの方法はデセレクトモードの期間中に
アドレスバツフアを使用禁止にせず、追加の電力損失を
招くことであった。
量を減らすためにメモリに長い間用いられてきている。
このメモリはチツプ選択信号によつてデセレクト（dese
lect）された場合に外部アドレス信号に応答しない。電
力は節約されるが、回路はパワーダウンし回復時間があ
るのでデセレクトされたモードから選択されたモードへ
切換える時に速度が失われるという潜在的問題もある。
CMOSにおける主な電力損失の１つは入力信号のために第
１入力段である。というのはその入力信号はTTL信号レ
ベルと両立できるものでなければならないからである。
論理高TTL信号は2.0ボルトのような低電圧であつてもよ
い。Ｐチヤネルトランジスタをオフにすると思われるそ
のような論理高は入力Ｐチヤネルトランジスタを導通状
態にし、従つて電力を浪費する。この結果デセレクトモ
ード（deselelct mode）の期間中にできるだけ多くの
入力信号の入力段を使用禁止にすることが望ましい。し
かし、多数の現代のメモリにおいては、他の機能ととも
にセツトラインを平衡させるために、より短いアクセス
時間に反映される動作速度の増大のためにアドレス遷移
（transition）が用いられる。外部アドレス信号を受信
するアドレスバツフアが論理低入力を受信すると、デセ
レクトモードから選択モードへの遷移によつてバツフア
はそのバツフアがデセレクトモードの期間中に使用禁止
にされるような場合に検出されるアドレスを与えるよう
になる。その場合に、アドレスバツフアがデセレクトモ
ードの期間中使用禁止にされる結果として不必要な等化
パルスが発生する。しかし、チツプセレクト信号に応答
する場合に不可避的な遅延があるのでアドレスバツフア
を使用可能にする場合に遅延が生じるので等化信号の発
生が遅れる。このために選択モードの期間中のアドレス
遷移の場合よりメモリ回路がチツプ選択モードから出て
くる場合の方がアクセス時間が長くなる。アクセス時間
を長くする代わりの方法はデセレクトモードの期間中に
アドレスバツフアを使用禁止にせず、追加の電力損失を
招くことであった。
発明の要約 本発明の目的はメモリ用の改良されたチツプ選択動作を
提供することである。
提供することである。
本発明のもう１つの目的はアドレス遷移検出を利用しチ
ツプ選択動作を有する改良されたメモリを提供すること
である。
ツプ選択動作を有する改良されたメモリを提供すること
である。
本発明の更にもう１つの目的はデセレクトモードから選
択モードへメモリを転送するための改良された技術（方
法）を提供することである。
択モードへメモリを転送するための改良された技術（方
法）を提供することである。
これらの、およびその他の目的はチツプ選択信号の発生
に応答して使用可能になり、複数のアドレス入力回路、
１つの遷移検出回路および１つの使用禁止回路（disabl
ing circuit）を含むメモリ回路において達成される。
各アドレス入力回路はアドレス信号を受信し、チツプ選
択信号の発生に応答して使用可能になる。遷移検出回路
はアドレス信号の遷移を検出する。使用禁止回路はチツ
プ選択信号の発生後の所定の時間の間遷移検出手段を使
用禁止にする。
に応答して使用可能になり、複数のアドレス入力回路、
１つの遷移検出回路および１つの使用禁止回路（disabl
ing circuit）を含むメモリ回路において達成される。
各アドレス入力回路はアドレス信号を受信し、チツプ選
択信号の発生に応答して使用可能になる。遷移検出回路
はアドレス信号の遷移を検出する。使用禁止回路はチツ
プ選択信号の発生後の所定の時間の間遷移検出手段を使
用禁止にする。
本発明の構成は次の通りである。
1.その各々が、アドレス信号を受信しアクテイブにされ
たチツプ選択信号に応答して使用可能にされ、非活動状
態にあるチツプ選択信号に応答して使用禁止にされる、
複数のアドレス入力手段と、 その各々が複数のアドレス入力手段の中の対応する１つ
に結合され、結合されたアドレス信号の遷移を検出する
複数の遷移検出手段と、 複数のアドレス入力手段がアクテイブであるチツプ選択
信号により使用可能となつた後の暫くの期間、非活動状
態にあるチツプ選択信号に応答して複数の遷移検出手段
を使用禁止状態に維持する使用禁止手段と、 を具え、 チツプ選択信号の発生に応答して使用可能とされること
を特徴とするチツプ選択機能を有するメモリ。
たチツプ選択信号に応答して使用可能にされ、非活動状
態にあるチツプ選択信号に応答して使用禁止にされる、
複数のアドレス入力手段と、 その各々が複数のアドレス入力手段の中の対応する１つ
に結合され、結合されたアドレス信号の遷移を検出する
複数の遷移検出手段と、 複数のアドレス入力手段がアクテイブであるチツプ選択
信号により使用可能となつた後の暫くの期間、非活動状
態にあるチツプ選択信号に応答して複数の遷移検出手段
を使用禁止状態に維持する使用禁止手段と、 を具え、 チツプ選択信号の発生に応答して使用可能とされること
を特徴とするチツプ選択機能を有するメモリ。
2.アドレス信号を受信し、アクテイブ状態にあるチツプ
選択信号によつて使用可能になる時にそれを示す出力を
与え、非活動状態にあるチツプ選択信号によつて使用禁
止にされる時に予じめ定められた状態の出力を与える入
力手段と、 入力手段に結合されアドレス信号の遷移を検出する遷移
検出手段と、 遷移検出手段に結合され、アドレス信号の遷移を検出す
る遷移検出手段の出力に応答して等化パルスを発生させ
る等化パルス発生器手段と、を具えるチツプ選択信号の
発生に応答して使用可能にされるメモリ回路において、 非活動状態に切り換えるチツプ選択信号に応答して遷移
検出手段を使用禁止にするステツプと、 非活動状態からアクテイブ状態へのチツプ選択信号の遷
移に続いて入力信号によつて受信されたアドレス信号を
示す出力を少なくとも入力手段が与えるまでアドレス信
号の遷移を検出することを妨げるステツプと、を具える
チツプ選択機能を有するメモリ方法。
選択信号によつて使用可能になる時にそれを示す出力を
与え、非活動状態にあるチツプ選択信号によつて使用禁
止にされる時に予じめ定められた状態の出力を与える入
力手段と、 入力手段に結合されアドレス信号の遷移を検出する遷移
検出手段と、 遷移検出手段に結合され、アドレス信号の遷移を検出す
る遷移検出手段の出力に応答して等化パルスを発生させ
る等化パルス発生器手段と、を具えるチツプ選択信号の
発生に応答して使用可能にされるメモリ回路において、 非活動状態に切り換えるチツプ選択信号に応答して遷移
検出手段を使用禁止にするステツプと、 非活動状態からアクテイブ状態へのチツプ選択信号の遷
移に続いて入力信号によつて受信されたアドレス信号を
示す出力を少なくとも入力手段が与えるまでアドレス信
号の遷移を検出することを妨げるステツプと、を具える
チツプ選択機能を有するメモリ方法。
3.チツプ選択信号がアクテイブになり、アドレス信号の
遷移検出が開始するまで等化パルスを与えるステツプを
更に含む前項記載のチツプ選択機能を有するメモリ方
法。
遷移検出が開始するまで等化パルスを与えるステツプを
更に含む前項記載のチツプ選択機能を有するメモリ方
法。
図面の簡単な説明 第１図は、従来のメモリの外部図面である。
第２図は、先行技術のメモリの一部を回路とブロツク図
との組合せである。
との組合せである。
第３図は、メモリ信号の従来の動作の第１タイミング図
である。
である。
第４図は、先行技術において動作する信号の第２タイミ
ング図である。
ング図である。
第５図は、本発明の好ましい実施例によるメモリの一部
のブロツク図である。
のブロツク図である。
第６図は、本発明の好ましい実施例において動作する信
号のタイミング図である。
号のタイミング図である。
第７図は、第５図のブロツク図の一部の回路図である。
発明の説明 第１図には複数の行（row）アドレス信号入力A0,A1,A2
およびAN、例（column）アドレス信号AC,チツプ選択信
号＊CS,データI/O Ｄおよび読出／書込信号R/Wを有す
る従来のスタテイツクランダムアクセスメモリ（SRAM）
がブロツク図で示されている。チツプ選択信号＊CSはメ
モリ10が使用可能な状態にあるか又は使用禁止にされた
状態にあるかを決定する。信号＊CSが論理高にあると、
メモリ10は使用禁止にされ、従つてデセレクトされる。
信号＊CSが論理低にあると、メモリ10は使用可能にな
り、従つて選択される。選択されるとメモリ10はアドレ
ス信号に応答し、信号R/Wによつて決定されたデータを
読出すか又は書込む。メモリ10は１本のデータラインを
もつた従来のメモリの１例として示してある。従つてメ
モリ10は例えば64K×１ SRAMとすることができる。そ
のような場合には16のアドレス信号がある。一部は行ア
ドレス信号であり、その他の列アドレス遷移検出の目的
のために、列アドレスの遷移が行アドレス遷移の検出と
は別に検出される。多くの場合アドレス遷移検出は行ア
ドレス遷移についてのみ行われる。という訳は、ビツト
ラインの平衡は列アドレス変化については必要とは思わ
れないからである。アドレス信号A0,A1,A2およびANは行
アドレス信号を表わす。行アドレス遷移の検出はビツト
ラインを平衡させるためのものであるが、デコーダを使
用可能にするといつたような他の目的にも使用してさし
つかえない。
およびAN、例（column）アドレス信号AC,チツプ選択信
号＊CS,データI/O Ｄおよび読出／書込信号R/Wを有す
る従来のスタテイツクランダムアクセスメモリ（SRAM）
がブロツク図で示されている。チツプ選択信号＊CSはメ
モリ10が使用可能な状態にあるか又は使用禁止にされた
状態にあるかを決定する。信号＊CSが論理高にあると、
メモリ10は使用禁止にされ、従つてデセレクトされる。
信号＊CSが論理低にあると、メモリ10は使用可能にな
り、従つて選択される。選択されるとメモリ10はアドレ
ス信号に応答し、信号R/Wによつて決定されたデータを
読出すか又は書込む。メモリ10は１本のデータラインを
もつた従来のメモリの１例として示してある。従つてメ
モリ10は例えば64K×１ SRAMとすることができる。そ
のような場合には16のアドレス信号がある。一部は行ア
ドレス信号であり、その他の列アドレス遷移検出の目的
のために、列アドレスの遷移が行アドレス遷移の検出と
は別に検出される。多くの場合アドレス遷移検出は行ア
ドレス遷移についてのみ行われる。という訳は、ビツト
ラインの平衡は列アドレス変化については必要とは思わ
れないからである。アドレス信号A0,A1,A2およびANは行
アドレス信号を表わす。行アドレス遷移の検出はビツト
ラインを平衡させるためのものであるが、デコーダを使
用可能にするといつたような他の目的にも使用してさし
つかえない。
第２図にはメモリ10に用いるための先行技術の回路11が
示されており、この回路はアドレス遷移検出のために用
いられ、チツプ選択信号＊CSを使用する。回路11はチツ
プ選択信号＊CSを受信する入力パツド12、アドレス信号
ANを受信する入力パツド13、信号ANに応答してバツフア
イド（buffered）アドレス信号ANBを与えるアドレス入
力増幅器14、信号ANBの遷移に応答してアドレス遷移パ
ルス＊ANTXを与える遷移検出器15、チツプ選択信号＊CS
に応答してバツフアドチツプ選択信号＊CSBを与える入
力バツフア16、信号＊CSBに応答して遅延チツプ選択信
号＊CSDを与える遅延回路L7、等化パルスEQを発生され
る等化パルス（EQ）発生器18からなる。増幅器14は入力
回路19とバツフア21を含む。入力回路19はＰチヤネルト
ランジスタ22、Ｐチヤネルトランジスタ23、Ｎチヤネル
トランジスタ24、Ｎチヤネルトランジスタ25を含む。こ
こで述べたすべてのトランジスタはエンハンスメント形
の絶縁ゲート電界効果トランジスタである。トランジス
タ22は例えば５ボルトを受けとめるためにソースを正電
源端子に接続させ、信号＊CSBを受信するためにゲート
をバツフア16の出力に接続させており、且つドレインを
有する。トランジスタ23はソースをトランジスタ22のド
レインに接続させ、信号ANを受信するためにゲートをパ
ツド13に接続させており、且つドレインを有する。トラ
ンジスタ24はドレインをトランジスタ23のドレインに接
続させ、信号ANを受信するためゲートをパツド13に接続
させ、ソースを接地させている。トランジスタ25はドレ
インをトランジスタ24のドレインに接続させ、信号＊CS
Bを受信するためゲートを有し、ソースを接地させてい
る。入力回路19を形成するトランジスタ22−25はまたは
従来のCMOSノアゲートも形成している。
示されており、この回路はアドレス遷移検出のために用
いられ、チツプ選択信号＊CSを使用する。回路11はチツ
プ選択信号＊CSを受信する入力パツド12、アドレス信号
ANを受信する入力パツド13、信号ANに応答してバツフア
イド（buffered）アドレス信号ANBを与えるアドレス入
力増幅器14、信号ANBの遷移に応答してアドレス遷移パ
ルス＊ANTXを与える遷移検出器15、チツプ選択信号＊CS
に応答してバツフアドチツプ選択信号＊CSBを与える入
力バツフア16、信号＊CSBに応答して遅延チツプ選択信
号＊CSDを与える遅延回路L7、等化パルスEQを発生され
る等化パルス（EQ）発生器18からなる。増幅器14は入力
回路19とバツフア21を含む。入力回路19はＰチヤネルト
ランジスタ22、Ｐチヤネルトランジスタ23、Ｎチヤネル
トランジスタ24、Ｎチヤネルトランジスタ25を含む。こ
こで述べたすべてのトランジスタはエンハンスメント形
の絶縁ゲート電界効果トランジスタである。トランジス
タ22は例えば５ボルトを受けとめるためにソースを正電
源端子に接続させ、信号＊CSBを受信するためにゲート
をバツフア16の出力に接続させており、且つドレインを
有する。トランジスタ23はソースをトランジスタ22のド
レインに接続させ、信号ANを受信するためにゲートをパ
ツド13に接続させており、且つドレインを有する。トラ
ンジスタ24はドレインをトランジスタ23のドレインに接
続させ、信号ANを受信するためゲートをパツド13に接続
させ、ソースを接地させている。トランジスタ25はドレ
インをトランジスタ24のドレインに接続させ、信号＊CS
Bを受信するためゲートを有し、ソースを接地させてい
る。入力回路19を形成するトランジスタ22−25はまたは
従来のCMOSノアゲートも形成している。
遷移検出器15は信号ANのアドレス遷移に応答して負移行
パルス（negative going pelse）としてパルス＊ANTX
を与える。信号の前に付してある＊印は信号が論理低で
ある場合にアクテイブ（active）であることを示す。パ
ルス＊ANTXは通常の論理高であるが、信号ANのアドレス
遷移に応答して約８ナノ秒の問論理低に切換わる。EQ発
生器18はパルス＊ANTXを受信し、またパルス＊ANTXと同
じ特性を有するパルス＊A0TX,＊A1TXおよび＊A2TXを受
信する。但し、パルス＊A0TX,＊A1TXおよび＊A2TXはそ
れぞれアドレス信号A0,A1,およびA2のアドレス遷移に応
答してアクテイブとなる。EQ発生器18はナンド機能を与
えるので、パルスEQは入力パルスA0TX−ANTXの全部が論
理高に切換わるまでアクテイブにとどまつている。信号
ANの遷移についての通常の動作のタイミング図が第３図
に示されている。時間t0において信号ANは遷移をする、
図示されている特定の遷移は論理低から論理高へ行われ
る。入力回路19およびバツフア21は時間t0から約５ナノ
秒経過した時間t1において応答して信号ANBを論理低か
ら論理高へ切換える。遷移検出器15は時間t1から約２ナ
ノ秒たつた時間t2において信号＊ANTXからアクテイブ
（論理低）になるようにすることによつてバツフアに応
答する。信号＊ANTXは約８ナノ状の間低にとどまつてい
る。EQ発生器18は時間t2から約４ナノ秒たつた時間t3に
おいてパルスEQをアクテイブにすることによつて応答す
る。パルス＊ANTXが時間t4において論理高に再び切換わ
ると、EQ発生器18は時間t4から約４ナノ秒経過した時間
t5においてパルスEQを論理低へ切換えることによつて応
答する。有効なデータＤが時間t5から約10ナノ秒経過し
た時間t6において現われる。これは所望される動作であ
る。第５図におけるこの例ではアクセス時間、即ちt0か
らt6までの時間は29ナノ秒である。これは１例として与
えられている。実際の時間はメモリ製造に用いられてい
る実際のプロセスに大いに依存する。ここに与えられて
いる時間は現在の技術水準の高速プロセスについての時
間に匹敵する。
パルス（negative going pelse）としてパルス＊ANTX
を与える。信号の前に付してある＊印は信号が論理低で
ある場合にアクテイブ（active）であることを示す。パ
ルス＊ANTXは通常の論理高であるが、信号ANのアドレス
遷移に応答して約８ナノ秒の問論理低に切換わる。EQ発
生器18はパルス＊ANTXを受信し、またパルス＊ANTXと同
じ特性を有するパルス＊A0TX,＊A1TXおよび＊A2TXを受
信する。但し、パルス＊A0TX,＊A1TXおよび＊A2TXはそ
れぞれアドレス信号A0,A1,およびA2のアドレス遷移に応
答してアクテイブとなる。EQ発生器18はナンド機能を与
えるので、パルスEQは入力パルスA0TX−ANTXの全部が論
理高に切換わるまでアクテイブにとどまつている。信号
ANの遷移についての通常の動作のタイミング図が第３図
に示されている。時間t0において信号ANは遷移をする、
図示されている特定の遷移は論理低から論理高へ行われ
る。入力回路19およびバツフア21は時間t0から約５ナノ
秒経過した時間t1において応答して信号ANBを論理低か
ら論理高へ切換える。遷移検出器15は時間t1から約２ナ
ノ秒たつた時間t2において信号＊ANTXからアクテイブ
（論理低）になるようにすることによつてバツフアに応
答する。信号＊ANTXは約８ナノ状の間低にとどまつてい
る。EQ発生器18は時間t2から約４ナノ秒たつた時間t3に
おいてパルスEQをアクテイブにすることによつて応答す
る。パルス＊ANTXが時間t4において論理高に再び切換わ
ると、EQ発生器18は時間t4から約４ナノ秒経過した時間
t5においてパルスEQを論理低へ切換えることによつて応
答する。有効なデータＤが時間t5から約10ナノ秒経過し
た時間t6において現われる。これは所望される動作であ
る。第５図におけるこの例ではアクセス時間、即ちt0か
らt6までの時間は29ナノ秒である。これは１例として与
えられている。実際の時間はメモリ製造に用いられてい
る実際のプロセスに大いに依存する。ここに与えられて
いる時間は現在の技術水準の高速プロセスについての時
間に匹敵する。
第４図にはメモリ10がデセレスコモードになつた場合の
第２図の回路の動作についてのタイミング図が示されて
いる。時間t0において、チツプ選択信号＊CSは論理高か
ら論理低へ切換わるので、メモリ10が選択される。アド
レス信号は断続的な論理低であると思われる。信号ANが
論理低であると、トランジスタ24は非導電状態にある。
時間t0以前はチツプ選択信号＊CSは論理高であるので、
バツフア16は同じく論理高の信号＊CSBを与える。信号
＊CSBが論理高であると、トランジスタ25は導電状態
に、トランジスタ22は非導電状態になり、入力回路19を
使用禁止にし信号＊ANIを論理低にする。これはデセレ
クトモードの期間中に電力損失を減らすのに有効な従来
の技術である。信号＊CSが論理低に切換つてから約５ナ
ノ秒後にバツフア16は論理低で信号＊CSBを入力回路19
へ与え、トランジスタ22を導電状態に、トランジスタ25
も非導電状態にすることによつて入力回路19を使用可能
にする。信号ANが論理低であると、入力回路19は信号＊
ANIを論理高に切換えることによつて信号＊CSBに応答し
て時間t1において論理低に切換わる。バツフア21は時間
t2において信号ANBの論理状態を切換えることによつて
信号＊ANIに応答して論理状態を切換える。遷移検出切
換15は時間t3においてパルス＊ANTXをアクテイブにする
ことによつて信号ANBに応答して状態を切換える。これ
らの追加の信号は真である（true）とともに補足的なも
のであり、信号ANに対して種々のタイミング関係を有す
る。これらの追加信号は信号＊ANTXを発生させるため実
際に遷移検出器15に結合される信号である。これらの追
加信号はバス27を有して遷移検出器15に結合されている
信号として示されている信号ANBは信号ANをバツフアに
入れる際に起きる遅延を示すのに用いるのが便利であ
る。バツフア16によつて起きるこの遅延は約５ナノ秒で
ある。入力回路19およびバツフア21を介する信号ANとAN
Bとの間の遅延も約５ナノ秒である。この結果、時間t0
と時間t2との間の時間は約10ナノ秒となる。信号ANBが
論理状態を切換えることとパルス＊ANTXがアクテイブに
なることとの間の時間的遅延は約２ナノ秒であるので、
時間t2とt3との間の時間は２ナノ秒である。信号＊CSが
論理高から論理低に切換わるので、パルスEQはパルス＊
ANTXがアクテイブになると論理高になる。信号＊CSDは
信号＊ANBが論理低に切換わつた後所定の時間的遅延の
間論理低に維持される。論理高の信号＊CSDはパルスEQ
を論理高にする。この結果、デセレクトモードの期間中
パルスEQは論理高に保持されるので、メモリアレイはデ
セレクトモード期間中平衡となる。デセレクトモードか
ら選択モードへの遷移の間パルスEQは回路を安定させる
のに充分長い間論理高に保持される。信号＊CSBと信号
＊CSDの間の所定の遅延は遅延回路17によつて決定され
る。この遅延は信号＊ANTX又は何らかの他のアドレス遷
移パルスかパルスEQを論理高に切換える前にパルスEQが
論理低に切換わるのを回避させるのに充分長い時間にセ
ツトされる。この結果、時間t3においてパルス＊ANTXが
論理低に切換つてもパルスEQをアクテイブにしない。こ
れはパルスEQが信号＊CSDによつて論理高に保持されて
いるからである。信号＊CSDは時間t4において論理低に
切換わり、アドレス遷移パルス，パルスAOTX−ANTXの制
御に対しEQ発生器を解放する。信号＊CSDが時間t4にお
いてEQ発生器18の制御を解く時までに、パルス＊ANTXは
時間t3において論理低に切換わつており、パルスEQを論
理高にとどまらせる。信号＊ANTXが時間t3から約８ナノ
秒経過した時間t5において論理高に切換わるまでは、パ
ルスEQは論理低に切換わることはできない。この結果、
t0からt5までの経過時間は約20ナノ秒である。パルスEQ
はパルス＊ANTXが論理高に切換わつてから約４ナノ秒後
の時間t6において論理低に切換わる。パルスEQが論理低
に切換わつてから約10ナノ秒経過した時間t7において有
効なデータが続く。この結果、デセレクトモードからセ
レクトモードに切換わる場合のアクセス時間、即ちt0か
らt7までの時間は約34ナノ秒である。この結果、チツプ
選択遷移のためのアクセス時間はアドレス遷移のための
アクセス時間より約５ナノ秒長い、信号ANBの遷移から
有効データまでの時間はいずれの場合にも同じ約24ナノ
秒である。この差はt0から信号ANBの遷移までの時間に
ある。アクセス信号＊CSの遷移によつて始まる場合に
は、バツフア16が入力回路19を使用可能にする前に５ナ
ノ秒の遅延を生じさせる。入力回路19が使用可能にされ
ると信号＊ANIの遷移を生じ、今度はこの遷移がアドレ
ス信号ANが論理低である場合にはパルス＊ANTXをアクテ
イブにする。この結果、アドレス遷移が起きなくても、
信号＊ANTXはアクテイブになる。これは誤りの（fals
e）アドレス遷移として知られる。これはデセレクトモ
ードの期間中にチツプ選択信号によつて使用禁止にされ
たアドレス入力回路について起きる。この誤りのアドレ
ス遷移はアドレス信号が論理低である場合にのみ起き
る。信号ANが論理高であると、トランジスタ24が導電状
態にある故に入力回路が使用禁止になつている場合でも
信号がANIは論理低になる。この結果、入力回路19が使
用可能になつても信号＊ANIの遷移は起きない。勿論ア
ドレスがどの状態にあるかを知ることはできない。メモ
リはこの誤りのアドレス遷移を処理するように作られね
ばならない。
第２図の回路の動作についてのタイミング図が示されて
いる。時間t0において、チツプ選択信号＊CSは論理高か
ら論理低へ切換わるので、メモリ10が選択される。アド
レス信号は断続的な論理低であると思われる。信号ANが
論理低であると、トランジスタ24は非導電状態にある。
時間t0以前はチツプ選択信号＊CSは論理高であるので、
バツフア16は同じく論理高の信号＊CSBを与える。信号
＊CSBが論理高であると、トランジスタ25は導電状態
に、トランジスタ22は非導電状態になり、入力回路19を
使用禁止にし信号＊ANIを論理低にする。これはデセレ
クトモードの期間中に電力損失を減らすのに有効な従来
の技術である。信号＊CSが論理低に切換つてから約５ナ
ノ秒後にバツフア16は論理低で信号＊CSBを入力回路19
へ与え、トランジスタ22を導電状態に、トランジスタ25
も非導電状態にすることによつて入力回路19を使用可能
にする。信号ANが論理低であると、入力回路19は信号＊
ANIを論理高に切換えることによつて信号＊CSBに応答し
て時間t1において論理低に切換わる。バツフア21は時間
t2において信号ANBの論理状態を切換えることによつて
信号＊ANIに応答して論理状態を切換える。遷移検出切
換15は時間t3においてパルス＊ANTXをアクテイブにする
ことによつて信号ANBに応答して状態を切換える。これ
らの追加の信号は真である（true）とともに補足的なも
のであり、信号ANに対して種々のタイミング関係を有す
る。これらの追加信号は信号＊ANTXを発生させるため実
際に遷移検出器15に結合される信号である。これらの追
加信号はバス27を有して遷移検出器15に結合されている
信号として示されている信号ANBは信号ANをバツフアに
入れる際に起きる遅延を示すのに用いるのが便利であ
る。バツフア16によつて起きるこの遅延は約５ナノ秒で
ある。入力回路19およびバツフア21を介する信号ANとAN
Bとの間の遅延も約５ナノ秒である。この結果、時間t0
と時間t2との間の時間は約10ナノ秒となる。信号ANBが
論理状態を切換えることとパルス＊ANTXがアクテイブに
なることとの間の時間的遅延は約２ナノ秒であるので、
時間t2とt3との間の時間は２ナノ秒である。信号＊CSが
論理高から論理低に切換わるので、パルスEQはパルス＊
ANTXがアクテイブになると論理高になる。信号＊CSDは
信号＊ANBが論理低に切換わつた後所定の時間的遅延の
間論理低に維持される。論理高の信号＊CSDはパルスEQ
を論理高にする。この結果、デセレクトモードの期間中
パルスEQは論理高に保持されるので、メモリアレイはデ
セレクトモード期間中平衡となる。デセレクトモードか
ら選択モードへの遷移の間パルスEQは回路を安定させる
のに充分長い間論理高に保持される。信号＊CSBと信号
＊CSDの間の所定の遅延は遅延回路17によつて決定され
る。この遅延は信号＊ANTX又は何らかの他のアドレス遷
移パルスかパルスEQを論理高に切換える前にパルスEQが
論理低に切換わるのを回避させるのに充分長い時間にセ
ツトされる。この結果、時間t3においてパルス＊ANTXが
論理低に切換つてもパルスEQをアクテイブにしない。こ
れはパルスEQが信号＊CSDによつて論理高に保持されて
いるからである。信号＊CSDは時間t4において論理低に
切換わり、アドレス遷移パルス，パルスAOTX−ANTXの制
御に対しEQ発生器を解放する。信号＊CSDが時間t4にお
いてEQ発生器18の制御を解く時までに、パルス＊ANTXは
時間t3において論理低に切換わつており、パルスEQを論
理高にとどまらせる。信号＊ANTXが時間t3から約８ナノ
秒経過した時間t5において論理高に切換わるまでは、パ
ルスEQは論理低に切換わることはできない。この結果、
t0からt5までの経過時間は約20ナノ秒である。パルスEQ
はパルス＊ANTXが論理高に切換わつてから約４ナノ秒後
の時間t6において論理低に切換わる。パルスEQが論理低
に切換わつてから約10ナノ秒経過した時間t7において有
効なデータが続く。この結果、デセレクトモードからセ
レクトモードに切換わる場合のアクセス時間、即ちt0か
らt7までの時間は約34ナノ秒である。この結果、チツプ
選択遷移のためのアクセス時間はアドレス遷移のための
アクセス時間より約５ナノ秒長い、信号ANBの遷移から
有効データまでの時間はいずれの場合にも同じ約24ナノ
秒である。この差はt0から信号ANBの遷移までの時間に
ある。アクセス信号＊CSの遷移によつて始まる場合に
は、バツフア16が入力回路19を使用可能にする前に５ナ
ノ秒の遅延を生じさせる。入力回路19が使用可能にされ
ると信号＊ANIの遷移を生じ、今度はこの遷移がアドレ
ス信号ANが論理低である場合にはパルス＊ANTXをアクテ
イブにする。この結果、アドレス遷移が起きなくても、
信号＊ANTXはアクテイブになる。これは誤りの（fals
e）アドレス遷移として知られる。これはデセレクトモ
ードの期間中にチツプ選択信号によつて使用禁止にされ
たアドレス入力回路について起きる。この誤りのアドレ
ス遷移はアドレス信号が論理低である場合にのみ起き
る。信号ANが論理高であると、トランジスタ24が導電状
態にある故に入力回路が使用禁止になつている場合でも
信号がANIは論理低になる。この結果、入力回路19が使
用可能になつても信号＊ANIの遷移は起きない。勿論ア
ドレスがどの状態にあるかを知ることはできない。メモ
リはこの誤りのアドレス遷移を処理するように作られね
ばならない。
この誤りのアドレス遷移問題は下記の２つの方法のうち
の１つで表われる。アクセス時間が約５ナノ秒延長さ
れ、そのように指定される。デセレクトモードから選択
モードへの遷移のためのアクセス時間は、選択モード期
間中のアドレス遷移によつて生じるアクセス時間より約
５ナノ秒長いものとして指定される。もう一方の表示は
デセレクトモード期間中に入力回路を使用禁止にしない
というだけのことである。この結果としてデセレクトモ
ード期間中の電流が多くなる。このデセレクトモードは
また待機として知られる。入力回路を使用禁止にしない
結果、大きい待機電流が指定される。
の１つで表われる。アクセス時間が約５ナノ秒延長さ
れ、そのように指定される。デセレクトモードから選択
モードへの遷移のためのアクセス時間は、選択モード期
間中のアドレス遷移によつて生じるアクセス時間より約
５ナノ秒長いものとして指定される。もう一方の表示は
デセレクトモード期間中に入力回路を使用禁止にしない
というだけのことである。この結果としてデセレクトモ
ード期間中の電流が多くなる。このデセレクトモードは
また待機として知られる。入力回路を使用禁止にしない
結果、大きい待機電流が指定される。
第５図には本発明の好ましい実施例による回路30が示さ
れている。回路30はメモリ10における回路11の代わりに
なるものである。回路30は一般に入力パツド12,31,32,3
3および34,チツプ選択バツフア16,複数のアドレス入力
バツフア36、複数の遷移検出器37,チツプ選択遅延回路3
8およびEQ発生器39からなる。複数の入力バツフア36は
アドレス入力増幅器41,42,43および44を含む。複数の遷
移検出器37は遷移検出器46,47,48および49を含む。チツ
プ選択遅延回路38は遅延回路51、ノアゲート52、インバ
ータ53、オアゲート54、ナンドゲート55およびインバー
タ56を含む。ノアゲート52は第２図に示したのと同じ方
法で発生する信号＊CSBを受信する第１入力、第２入力
および出力を有する。遅延回路51は信号＊CSBを受信す
る入力とノアゲート52の第２入力に接続した出力を有す
る。インバータ53は入力をノアゲート52の出力に接続さ
せており、第１遅延チツプ選択信号＊CSD1を与える出力
を有する。オアゲート54は第１入力を遅延回路51の出力
に接続させており、信号＊CSBを受信する第２入力およ
び出力を有する。ナンドゲート55は第１入力をオアゲー
ト54の出力に接続させ、第２入力をインバータ53の出力
に接続させており、且つ出力を有する。インバータ56は
入力をナンドゲート55の出力に接続させており、第２遅
延チツプ選択信号＊CSD2を与える。入力パツド31,32,33
および34はアドレス信号A0,A1,A2およびANをそれぞれ受
信する。アドレス入力増幅器41,42,43および44の各々は
対応するアドレス信号を受信する入力およびバツフアド
（bufferd）アドレス信号を与える出力を有する。増幅
器41,42,43および44はそれぞれアドレス信号A0,A1,A2お
よびANを受信し、それぞれバス61,62,63および64を介し
て他の信号とともに対応するバツフアドアドレス信号A0
B,A1B,A2BおよびANBを与える。アドレス入力増幅器41−
44の各々は第２図のアドレス入力増幅器14と同じように
作用する。遷移検出器46,47,48および49の各々はそれぞ
れバス61,62,63および64を介して対応するアドレス信号
A0,A1,A2およびANに関する信号を受信する。遷移検出器
46,47,48および49はそれぞれバス61,62,63および64を介
して増幅器41,42,43および44にそれぞれ接続されてい
る。遷移検出器46−49の各々はインバータ56の出力に接
続されることによつて信号＊CSD2を受信する制御入力を
有する。遷移検出器46,47,48および49の各々はアドレス
遷移パルスを受信する出力を有する。遷移検出器46,47,
48および49はパルス＊A0TX,＊A1TX,＊A2TXおよび＊ANTX
を与える。遷移検出器46−49は第２図の遷移検出器15と
ほぼ同じように動作する。但し、信号＊CSD2が論理高で
あると、遷移検出器46−49は使用禁止にされる。EQ発生
器39は遷移検出器46−49の出力とインバータ53の出力に
接続され、信号EQを与える。EQ発生器39は第２図のEQ発
生器18と機能的には同じである。
れている。回路30はメモリ10における回路11の代わりに
なるものである。回路30は一般に入力パツド12,31,32,3
3および34,チツプ選択バツフア16,複数のアドレス入力
バツフア36、複数の遷移検出器37,チツプ選択遅延回路3
8およびEQ発生器39からなる。複数の入力バツフア36は
アドレス入力増幅器41,42,43および44を含む。複数の遷
移検出器37は遷移検出器46,47,48および49を含む。チツ
プ選択遅延回路38は遅延回路51、ノアゲート52、インバ
ータ53、オアゲート54、ナンドゲート55およびインバー
タ56を含む。ノアゲート52は第２図に示したのと同じ方
法で発生する信号＊CSBを受信する第１入力、第２入力
および出力を有する。遅延回路51は信号＊CSBを受信す
る入力とノアゲート52の第２入力に接続した出力を有す
る。インバータ53は入力をノアゲート52の出力に接続さ
せており、第１遅延チツプ選択信号＊CSD1を与える出力
を有する。オアゲート54は第１入力を遅延回路51の出力
に接続させており、信号＊CSBを受信する第２入力およ
び出力を有する。ナンドゲート55は第１入力をオアゲー
ト54の出力に接続させ、第２入力をインバータ53の出力
に接続させており、且つ出力を有する。インバータ56は
入力をナンドゲート55の出力に接続させており、第２遅
延チツプ選択信号＊CSD2を与える。入力パツド31,32,33
および34はアドレス信号A0,A1,A2およびANをそれぞれ受
信する。アドレス入力増幅器41,42,43および44の各々は
対応するアドレス信号を受信する入力およびバツフアド
（bufferd）アドレス信号を与える出力を有する。増幅
器41,42,43および44はそれぞれアドレス信号A0,A1,A2お
よびANを受信し、それぞれバス61,62,63および64を介し
て他の信号とともに対応するバツフアドアドレス信号A0
B,A1B,A2BおよびANBを与える。アドレス入力増幅器41−
44の各々は第２図のアドレス入力増幅器14と同じように
作用する。遷移検出器46,47,48および49の各々はそれぞ
れバス61,62,63および64を介して対応するアドレス信号
A0,A1,A2およびANに関する信号を受信する。遷移検出器
46,47,48および49はそれぞれバス61,62,63および64を介
して増幅器41,42,43および44にそれぞれ接続されてい
る。遷移検出器46−49の各々はインバータ56の出力に接
続されることによつて信号＊CSD2を受信する制御入力を
有する。遷移検出器46,47,48および49の各々はアドレス
遷移パルスを受信する出力を有する。遷移検出器46,47,
48および49はパルス＊A0TX,＊A1TX,＊A2TXおよび＊ANTX
を与える。遷移検出器46−49は第２図の遷移検出器15と
ほぼ同じように動作する。但し、信号＊CSD2が論理高で
あると、遷移検出器46−49は使用禁止にされる。EQ発生
器39は遷移検出器46−49の出力とインバータ53の出力に
接続され、信号EQを与える。EQ発生器39は第２図のEQ発
生器18と機能的には同じである。
信号＊CSBが論理低である選択モードにおける通常の動
作の期間中は回路30は第２図の回路11と同じように動作
する。アドレス遷移は第３図のタイミング図に示したの
と同じ連鎖反応でパルスEQおよびその後の有効なデータ
を生じさせる。信号＊CSBが論理低であると、信号＊CSD
1おびび＊CSD2も論理低となる。信号＊CSD2か論理低に
なると遷移検出器46−49が使用可能になるので、それら
の検出器は対応するアドレス遷移パルスA0TX−ANTXをア
クテイブにすることによつてアドレス遷移に応答する。
信号＊CSDが論理低になると、パルスEQをアクテイブに
することによつてEQ発生器39はアクテイブにされたアド
レス遷移パルスA0TX−ANTXに応答する。
作の期間中は回路30は第２図の回路11と同じように動作
する。アドレス遷移は第３図のタイミング図に示したの
と同じ連鎖反応でパルスEQおよびその後の有効なデータ
を生じさせる。信号＊CSBが論理低であると、信号＊CSD
1おびび＊CSD2も論理低となる。信号＊CSD2か論理低に
なると遷移検出器46−49が使用可能になるので、それら
の検出器は対応するアドレス遷移パルスA0TX−ANTXをア
クテイブにすることによつてアドレス遷移に応答する。
信号＊CSDが論理低になると、パルスEQをアクテイブに
することによつてEQ発生器39はアクテイブにされたアド
レス遷移パルスA0TX−ANTXに応答する。
第２図の回路11より優れている改良は、デセレクトモー
ドから選択モードへの遷移によつてデータアクセスが開
始される場合についてである。そのような遷移以前には
信号＊CSBは論理高であり、これは増幅器41−44を使用
禁止にし、信号＊CSD1および＊CSD2を論理高にする。信
号＊CSD2が論理高になると、遷移検出器46−49は使用禁
止にされる。信号＊CSD1が論理高であるのでパルスEQは
アクテイブになる。信号＊CSBが論理低に切換わつてデ
セレクトモードから選択モードに切換わると、増幅器41
−44は使用可能になり、信号A0B−ANBを対応するアドレ
ス信号A0−ANの論理状態にする。モード遷移時に論理低
であつたアドレス信号A0−ANについては、対応するバツ
フアドアドレス信号が論理高から論理低へ遷移する。
ドから選択モードへの遷移によつてデータアクセスが開
始される場合についてである。そのような遷移以前には
信号＊CSBは論理高であり、これは増幅器41−44を使用
禁止にし、信号＊CSD1および＊CSD2を論理高にする。信
号＊CSD2が論理高になると、遷移検出器46−49は使用禁
止にされる。信号＊CSD1が論理高であるのでパルスEQは
アクテイブになる。信号＊CSBが論理低に切換わつてデ
セレクトモードから選択モードに切換わると、増幅器41
−44は使用可能になり、信号A0B−ANBを対応するアドレ
ス信号A0−ANの論理状態にする。モード遷移時に論理低
であつたアドレス信号A0−ANについては、対応するバツ
フアドアドレス信号が論理高から論理低へ遷移する。
第６図には信号＊CSが時間t0において論理高から論理低
へ切換わる時に信号ANが論理低である場合のタイミング
図が示されている。信号＊CSが論理低に切換わると時間
t1において信号＊CSBを論理低に切換え、このことが時
間t2において論理低に切換わる信号ANBの誤りの遷移を
生じさせる。第６図におけるt0からt2までの経過時間は
第４図に示されている時間と同じ約10ナノ秒である。し
かし、信号＊CSD2は誤りの遷移を確実にやめさせるのに
充分な程長い間論理高にとどまつているので信号＊ANTX
は発生しない。信号＊CSD2はオアゲート54の両方の入力
が論理低になるまで、又は信号＊CSD1の論理低に切換わ
るまで論理高にとどまつている。信号＊CSD1と＊CSD2の
両方は信号＊CSBが論理低に切換わつた後所定の時間的
遅延の間の遅延回路51によつて論理高に保持される。信
号＊CSBが論理低に切換わると、所定の遅延時間が経過
するまで遅延回路51は論理低を出力しない。ノアゲート
52が所定の遅延時間の間論理高を受信すると、信号＊CS
D1も論理高に保持される。遅延回路51の出力と信号＊CS
D1の両方が論理高であると、信号＊CSD2は論理高に保持
される。所定の遅延時間が経過すると、遅延回路51の出
力は論理低に切換わり、信号＊CSD1および＊CSD2を殆ん
ど同時に論理低に切換える。チツプ選択遷移のアクセス
時間とアドレス遷移のアクセス時間とを同じにするため
には、チツプ選択遷移から信号＊CSD1および＊CSD2の論
理低への切換までの時間と、アドレス遷移からのアドレ
ス遷移パルスの終了までの時間を同じにしなければなら
ない。タイミング図についていうと、このことは第３図
のt0からt4までの時間が第６図のt0からt3までの時間に
等しくなければならないことを意味する。これは＊CSD1
をそのように選択することによつて達成される。その代
わりに、＊CSD1の遅延時間を短かくしてチツプ選択遷移
アクセスがアドレス遷移アクセスより早く起きるように
することができる。
へ切換わる時に信号ANが論理低である場合のタイミング
図が示されている。信号＊CSが論理低に切換わると時間
t1において信号＊CSBを論理低に切換え、このことが時
間t2において論理低に切換わる信号ANBの誤りの遷移を
生じさせる。第６図におけるt0からt2までの経過時間は
第４図に示されている時間と同じ約10ナノ秒である。し
かし、信号＊CSD2は誤りの遷移を確実にやめさせるのに
充分な程長い間論理高にとどまつているので信号＊ANTX
は発生しない。信号＊CSD2はオアゲート54の両方の入力
が論理低になるまで、又は信号＊CSD1の論理低に切換わ
るまで論理高にとどまつている。信号＊CSD1と＊CSD2の
両方は信号＊CSBが論理低に切換わつた後所定の時間的
遅延の間の遅延回路51によつて論理高に保持される。信
号＊CSBが論理低に切換わると、所定の遅延時間が経過
するまで遅延回路51は論理低を出力しない。ノアゲート
52が所定の遅延時間の間論理高を受信すると、信号＊CS
D1も論理高に保持される。遅延回路51の出力と信号＊CS
D1の両方が論理高であると、信号＊CSD2は論理高に保持
される。所定の遅延時間が経過すると、遅延回路51の出
力は論理低に切換わり、信号＊CSD1および＊CSD2を殆ん
ど同時に論理低に切換える。チツプ選択遷移のアクセス
時間とアドレス遷移のアクセス時間とを同じにするため
には、チツプ選択遷移から信号＊CSD1および＊CSD2の論
理低への切換までの時間と、アドレス遷移からのアドレ
ス遷移パルスの終了までの時間を同じにしなければなら
ない。タイミング図についていうと、このことは第３図
のt0からt4までの時間が第６図のt0からt3までの時間に
等しくなければならないことを意味する。これは＊CSD1
をそのように選択することによつて達成される。その代
わりに、＊CSD1の遅延時間を短かくしてチツプ選択遷移
アクセスがアドレス遷移アクセスより早く起きるように
することができる。
１つの遅延チツプ選択信号を遷移検出器の抑止と、チツ
プ選択遷移後の所望する時間的遅延に対する等化信号の
発生の両方に用いることができる。この機能は安全余裕
を与えるため信号＊CSD1および＊CSD2を用いて回路30に
おいて達成された。信号＊CSBと信号＊CSD1の両方が論
理高にならないと、遷移検出器46−49を抑止する信号＊
CSD2は発生しない。これは信号＊CSBかごく短かい時間
の間だけ論理高になつている場合に対して備えるが、遷
移検出器がアドレス遷移を見のがすようにするがEQパル
スが充分に長い間アクテイブにあるようにはしない。回
路30は信号＊CSD2が遷移検出器46−49を抑止しうる前に
起きる信号＊CSD1の論理高への切換によつてパルスEQを
発生させる。パルスEQが十分に長い間アクテイブになつ
ているのに十分な時間を与えるように測定が行われる。
２つの遅延チツプ選択信号によつて、＊CSD2を終了させ
る前に＊CSD1を終了させることによつてパルスEQの終了
を開始させた後に＊ANTXを抑止しつづける。
プ選択遷移後の所望する時間的遅延に対する等化信号の
発生の両方に用いることができる。この機能は安全余裕
を与えるため信号＊CSD1および＊CSD2を用いて回路30に
おいて達成された。信号＊CSBと信号＊CSD1の両方が論
理高にならないと、遷移検出器46−49を抑止する信号＊
CSD2は発生しない。これは信号＊CSBかごく短かい時間
の間だけ論理高になつている場合に対して備えるが、遷
移検出器がアドレス遷移を見のがすようにするがEQパル
スが充分に長い間アクテイブにあるようにはしない。回
路30は信号＊CSD2が遷移検出器46−49を抑止しうる前に
起きる信号＊CSD1の論理高への切換によつてパルスEQを
発生させる。パルスEQが十分に長い間アクテイブになつ
ているのに十分な時間を与えるように測定が行われる。
２つの遅延チツプ選択信号によつて、＊CSD2を終了させ
る前に＊CSD1を終了させることによつてパルスEQの終了
を開始させた後に＊ANTXを抑止しつづける。
第７図には入力増幅器44、遷移検出器49およびバス64の
更に詳細な図が示されている。遷移検出器49はトランジ
スタ66,67,68,69,70,71,72,73,インバータ74およびノア
ゲート75を含む。入力増幅器44は入力回路77,バツフア
回路78およびインバータ79,80,81,82,83および84を含
む。バス64は増幅器44と遷移検出器49を接続しているに
すぎない。遷移検出器49は真のおよび補足的な早いアド
レス信号ANFおよび＊ANFおよび真のおよび補足的な遅い
アドレス信号ANSおよび＊ANSを従来の方法で使用し、信
号ANの遷移に応答してパルス＊ANTXを発生させる。但
し、ノアゲート75は通常はインバータであり、信号＊CS
D2を受信しない。信号＊CSD2が論理高であると、ノアゲ
ート75は論理低の信号ANSを与えることを強制される。
デセレクトモードから選択モードへの遷移の期間中信号
ANが論理低であると誤りのアドレス遷移が起きる。この
誤りの遷移は論理高から論理低へのアドレス遷移の影響
を模倣する。論理高から論理低へのアドレス遷移の結
果、信号ANSが論理低へ切換わる前に信号＊ANFが論理高
に切換わるためにパルス＊ANTXが発生する。論理高の信
号＊CSD2は信号ANSを論理低にし、唯一の誤りのアドレ
ス遷移である論理高から論理低へのアドレス遷移の検出
を効果的に抑止する。論理低から論理高への遷移を模倣
する誤りのアドレス遷移はないので、論理低から論理高
へのアドレス遷移の検出を抑止する必要はない。従つて
インバータ74はノアゲートに変換する必要はない。この
結果、第５図の回路38によつて与えられる制御に応答す
るため従来の遷移検出器はインバータをノアゲートに変
えるだけでよい。従つて信号＊CSD2を受信するノアゲー
ト75の入力は制御できるように抑止される能力を遷移検
出器49に与える。
更に詳細な図が示されている。遷移検出器49はトランジ
スタ66,67,68,69,70,71,72,73,インバータ74およびノア
ゲート75を含む。入力増幅器44は入力回路77,バツフア
回路78およびインバータ79,80,81,82,83および84を含
む。バス64は増幅器44と遷移検出器49を接続しているに
すぎない。遷移検出器49は真のおよび補足的な早いアド
レス信号ANFおよび＊ANFおよび真のおよび補足的な遅い
アドレス信号ANSおよび＊ANSを従来の方法で使用し、信
号ANの遷移に応答してパルス＊ANTXを発生させる。但
し、ノアゲート75は通常はインバータであり、信号＊CS
D2を受信しない。信号＊CSD2が論理高であると、ノアゲ
ート75は論理低の信号ANSを与えることを強制される。
デセレクトモードから選択モードへの遷移の期間中信号
ANが論理低であると誤りのアドレス遷移が起きる。この
誤りの遷移は論理高から論理低へのアドレス遷移の影響
を模倣する。論理高から論理低へのアドレス遷移の結
果、信号ANSが論理低へ切換わる前に信号＊ANFが論理高
に切換わるためにパルス＊ANTXが発生する。論理高の信
号＊CSD2は信号ANSを論理低にし、唯一の誤りのアドレ
ス遷移である論理高から論理低へのアドレス遷移の検出
を効果的に抑止する。論理低から論理高への遷移を模倣
する誤りのアドレス遷移はないので、論理低から論理高
へのアドレス遷移の検出を抑止する必要はない。従つて
インバータ74はノアゲートに変換する必要はない。この
結果、第５図の回路38によつて与えられる制御に応答す
るため従来の遷移検出器はインバータをノアゲートに変
えるだけでよい。従つて信号＊CSD2を受信するノアゲー
ト75の入力は制御できるように抑止される能力を遷移検
出器49に与える。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フラナガン，ステフアン トーマス アメリカ合衆国テキサス州78731，オース チン，グレイストーン・ナンバー2322, 3607 番 (56)参考文献 特開 昭59−151385（ＪＰ，Ａ)
Claims (3)
- 【請求項１】その各々が、アドレス信号を受信しアクテ
イブにされたチツプ選択信号に応答して使用可能にさ
れ、非活動状態にあるチツプ選択信号に応答して使用禁
止にされる、複数のアドレス入力手段と、 その各々が複数のアドレス入力手段の中に対応する１つ
に結合され、結合されたアドレス信号の遷移を検出する
複数の遷移検出手段と、 複数のアドレス入力手段がアクテイブであるチツプ選択
信号により使用可能となつた後の暫くの期間、非活動状
態にあるチツプ選択信号に応答して複数の遷移検出手段
を使用禁止状態に維持する使用禁止手段と、 を具え、 チツプ選択信号の発生に応答して使用可能とされること
を特徴とするチツプ選択機能を有するメモリ。 - 【請求項２】アドレス信号を受信し、アクテイブ状態に
あるチツプ選択信号によつて使用可能になる時にそれを
示す出力を与え、非活動状態にあるチツプ選択信号によ
つて使用禁止にされる時に予じめ定められた状態の出力
を与える入力手段と、 入力手段に結合されアドレス信号の遷移を検出する遷移
検出手段と、 遷移検出手段に結合され、アドレス信号の遷移を検出す
る遷移検出手段の出力に応答して等化パルスを発生させ
る等化パルス発生器手段と、を具えるチツプ選択信号の
発生に応答して使用可能にされるメモリ回路において、 非活動状態に切り換えるチツプ選択信号に応答して遷移
検出手段を使用禁止にするステツプと、 非活動状態からアクテイブ状態へのチツプ選択信号の遷
移に続いて入力手段によつて受信されたアドレス信号を
示す出力を少なくとも入力手段が与えるまでアドレス信
号の遷移を検出することを妨げるステツプと、を具える
チツプ選択機能を有するメモリ方法。 - 【請求項３】チツプ選択信号がアクテイブになり、アド
レス信号の遷移検出が開始するまで等化パルスを与える
ステツプを更に含む前記請求の範囲第２項記載のチツプ
選択機能を有するメモリ方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US750638 | 1985-07-01 | ||
| US06/750,638 US4630239A (en) | 1985-07-01 | 1985-07-01 | Chip select speed-up circuit for a memory |
| PCT/US1986/000979 WO1987000340A1 (en) | 1985-07-01 | 1986-05-05 | Chip select speed-up circuit for a memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62503196A JPS62503196A (ja) | 1987-12-17 |
| JPH0762957B2 true JPH0762957B2 (ja) | 1995-07-05 |
Family
ID=25018658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61502660A Expired - Lifetime JPH0762957B2 (ja) | 1985-07-01 | 1986-05-05 | チップ選択機能を有するメモリ及びその方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4630239A (ja) |
| EP (1) | EP0222833B1 (ja) |
| JP (1) | JPH0762957B2 (ja) |
| KR (1) | KR920009667B1 (ja) |
| DE (1) | DE3687302T2 (ja) |
| HK (1) | HK85795A (ja) |
| SG (1) | SG32572G (ja) |
| WO (1) | WO1987000340A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5018109A (en) * | 1987-01-16 | 1991-05-21 | Hitachi, Ltd. | Memory including address registers for increasing access speed to the memory |
| US5175826A (en) * | 1988-05-26 | 1992-12-29 | Ibm Corporation | Delayed cache write enable circuit for a dual bus microcomputer system with an 80386 and 82385 |
| NL9001500A (nl) * | 1990-07-02 | 1992-02-03 | Philips Nv | Geintegreerde schakeling voorzien van een invoer buffer schakeling. |
| JPH0474384A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 半導体集積回路装置 |
| JPH04258885A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3007475B2 (ja) * | 1992-06-05 | 2000-02-07 | 三菱電機株式会社 | メモリ装置 |
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1986
- 1986-05-05 JP JP61502660A patent/JPH0762957B2/ja not_active Expired - Lifetime
- 1986-05-05 SG SG1995906152A patent/SG32572G/en unknown
- 1986-05-05 KR KR1019870700177A patent/KR920009667B1/ko not_active Expired
- 1986-05-05 DE DE8686903098T patent/DE3687302T2/de not_active Expired - Fee Related
- 1986-05-05 EP EP86903098A patent/EP0222833B1/en not_active Expired - Lifetime
- 1986-05-05 WO PCT/US1986/000979 patent/WO1987000340A1/en not_active Ceased
-
1995
- 1995-06-01 HK HK85795A patent/HK85795A/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59151385A (ja) * | 1983-01-28 | 1984-08-29 | Toshiba Corp | メモリ素子の信号変化検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880700431A (ko) | 1988-03-15 |
| KR920009667B1 (ko) | 1992-10-22 |
| DE3687302T2 (de) | 1993-04-15 |
| EP0222833B1 (en) | 1992-12-16 |
| WO1987000340A1 (en) | 1987-01-15 |
| HK85795A (en) | 1995-06-09 |
| US4630239A (en) | 1986-12-16 |
| JPS62503196A (ja) | 1987-12-17 |
| EP0222833A1 (en) | 1987-05-27 |
| SG32572G (en) | 1995-09-01 |
| EP0222833A4 (en) | 1990-10-24 |
| DE3687302D1 (de) | 1993-01-28 |
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