JPS62503196A - メモリ用チツプ選択速度増進回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 メモリ用チップ選択速度増進回路 発明の分野 本発明は、チップ選択機能を有するメモリに関するものであり、更に詳しく云う とチップ選択機能を有しアドレス遷移検出を利用するメモリに関する。

発明の背景 チップ選択機能はメモリ回路を使用禁止にして電力消費量を減らすためにメモリ に長い間用いられてきている。このメモリはチップ選択信号によってデセレクト （ｄ’ｅｓｅｌｅｃｔ）された場合に外部アドレス信号に応答しない、電力は節 約されるが、回路はパワーダウンし回復時間があるのでデセレクトされたモード から選択されたモードへ切換える時に速度が失われるという潜在的問題もある。

ＣＭＯ３における主な電力損失の１つは入力信号のための第１人力段である。と いうのはその入力信号はＴＴＬ信号レベルと両立できるものでなければならない からである。論理高ＴＴＬ信号は２．０ボルトのような低電圧であってもよい。

Ｐチャネルトランジスタをオフにすると思われるそのような論理高は入力Ｐチャ ネルトランジスタを思通状態にし、従って電力を浪費する。この結果デセレクト モード（ｄｅｓｅｌｅｃｔ　ｍｏｄｅ）の期間中にできるだけ多くの入力信号の 入力段を使用禁止にすることが望ましい、しかし、多数の現代のメモリにおいて は、他の機能とともにセットラインを平衡させるために、より短かいアクセス時 間に反映される動作速度の増大のためにアドレス遷移（ｔｒａｎｓ、ｉ　ｔ、ｉ 　ｏｎ）が用いられる。外部アドレス信号を受信するアドレスバッファが論理低 入力を受信すると、デセレクトモードから選択モードへの遷移によってバッファ はそのバッファがデセレクトモードの期間中に使用禁止にされるような場合に検 出されるアドレスを与えるようになる。その場合に、アドレスバッファがデセレ クトモードの期間中使用禁止にされる結果として不必要な等化パルスが発生する 。しかし、チップセレクト信号に応答する場合に不可避的な遅延があるのでアド レスバッファを使用可能にする場合に遅延が生じるので等化信号の発生が遅れる 。このために選択モードの期間中のアドレス遷移の場合よりメモリ回路がチップ 選択モードから出てくる場合の方がアクセス時間が長くなる。アクセス時間を長 くする代わりの方法はデセレクトモードの期間中にアドレスバッファを使用禁止 にせず、追加の電力損失をこうむることである。

発明の要約 本発明の目的はメモリ用の改良されたチップ選択動作を提供することである。

本発明のもう１つの目的はアドレス遷移検出を利用しチップ選択動作を有する改 良されたメモリを提供することである。

本発明の更にもう１つの目的はデセレクトモードから選択モードへメモリを転送 するための改良された技術を提供することである。

これらの、およびその他の目的は、チップ選択信号の発生に応答して使用可能に なり、複数のアドレス入力回路、１つの遷移検出回路および１つの使用禁止回路 （ｄｉｓａｂｌｉｎｇｃｉｒｃｕｉｔ）を含むメモリ回路において達成される。

各アドレス入力回路はアドレス信号を受信し、チップ選択回路の発生に応答して 使用可能になる。遷移検出回路はアドレス信号の遷移を検出する。使用禁止回路 はチップ選択信号の発生後の所定の時間の間遷移検出手段を使用禁止にする。

図面の簡単な説明 第１図は、従来のメモリの外部図面である。

第２図は、先行技術のメモリの一部の回路とブロック図との組合せである。

第３図は、メモリ信号の従デξの動作の第１タイミング図である。

第４図は、先行技術において動作する信号の第２タイミング図である。

第５図は、本発明の好ましい実施例によるメモリの一部のブロック図である。

第６図は、本発明の好ましい実施例において動作する信号のタイミング図である 。

第７図は、第５図のブロック図の一部の回路図である。

発明の説明 第１図には複数の行（ｒｏｗ）アドレス信号入力ＡＯ，Ａ１、Ａ２およびＡＮ、 列（ｃｏｌｕｍｎ）アドレス信号ＡＣ，チップ選択信号☆ＣＳ、データＩ１０　 Ｄおよび読出／書込信号Ｒ／Ｗを有する従来のスタティックランダムアクセスメ モリ　（ＳＲＡＭ）がブロック図で示されている。チップ選択信号☆Ｃ８はメモ ＋７１０が使用可能な状態にあるが又は使用禁止にされた状態にあるか又は使用 禁止にされた状態にあるかを決定する。

信号☆Ｃ８が論理高にあると、メモリ１ｏは使用禁止にされ、従ってデセレクト される。信号☆ｃｓが論理低にあると、メモモＩＪ　１０はアドレス信号に応答 し、信号Ｒ／Ｗによって決定されたデータを読出すが又は書込む。メモ１月０は １本のデータラインをもった従来のメモリの１例として示しである。従ってメモ リ１０は例えば６４ＫｘｌＳＲＡＭとすることができる。

そのような場合には１６のアドレス信号がある。一部は行アドレス信号であり、 その他の列アドレス信号となる。アドレス遷移検出目的のために、列アドレスの 遷移が行アドレス遷移の検出とは別に検出される。多くの場合アドレス遷移検出 は行アドレス遷移についてのみ行われる。という訳は、ビットラインの平衡は列 アドレス変化については必要とは思われないからである。アドレス信号ＡＯ，Ａ １．Ａ２およびＡＮは行アドレス信号を表わす。行アドレス遷移の検出はビット ラインを平衡させるためのものであるが、デコーダを使用可能にするといったよ うな他の目的にも使用してさしつがえない。

第２図にはメモリ１０に用いるための先行技術の回路１１が示されており、この 回路はアドレス遷移検出のために用いられ、チップ選択信号☆ＣＳを使用する。

回路１１はチップ選択信号☆ＣＳを受信する入力バッド１２、アドレス信号ＡＮ を受信する一人力バツド１３、信号ＡＮに応答してバッファド（ｂｕｆｆｅｒｅ ｄ）アドレス信号ＡＮＢを与えるアドレス入力増幅器１４、信号ＡＮＢの遷移に 応答してアドレス遷移パルス☆ＡＮＴＸを与える遷移検出器１５、チップ選択信 号☆ＣＳに応答してバッファドチップ選択信号☆Ｃ３Ｂを与える大力バッファ１ ６、信号☆Ｃ３Ｂに応答して遅延チップ選択信号☆Ｃ３Ｄを与える遅延回路１７ 、等化パルスＥＱを発生させる等化パルス（ＥＱ）発生器１８からなる。増幅器 １４は入力回路１９とバッファ２１を含む。入力回路１９はＰチャネルトランジ スタ２２、Ｐチャネルトランジスタ２３、Ｎチャネルトランジスタ２４、Ｎチャ ネルトランジスタ２５を含む。ここに述べたすべてのトランジスタはエンハンス メント形の絶縁ゲート電界効果トランジスタである。トランジスタ２２は例えば ５ポルトを受けとるためにソースを正電源端子に接続させ、信号☆Ｃ３Ｂを受信 するためにゲートをバッファ１６の出力に接続させており、且つドレインを有す る。トランジスタ２３はソースをトランジスタ２２のドレインに接続させ、信号 ＡＮを受信するためにゲートをパット１３に接続させており、且つドレインを有 する。トランジスタ２４はドレインをトランジスタ２３のドレインに接続させ、 信号ＡＮを受信するためゲートをバッド１３に接続させ、ソースを接地させてい る。トランジスタ２５はドレインをトランジスタ２４のドレインに接続させ、信 号☆Ｃ３Ｂを受信するためゲートを有し、ソースを接地させている。入力回路１ ９を形成するトランジスタ２２−２５はまた従来のＣＭＯＳノアゲートも形成し ている。

遷移検出器１５は信号ＡＮのアドレスを遷移に応答して負移行パルス（ｎｅｇｓ ｔｉｖｅ　ｇｏｉｎｇ　ｐｕｌｓｅ）としてパルス☆ＡＮＴＸを与える。信号の 前に付しである星印は信号が論理低である場合にアクティブ（ａｃｔｉｖｅ）で あることを示す。パルス☆ＡＮＴＸは通常は論理高であるが、信号ＡＮのアドレ ス遷移に応答して約８＋１秒の間論理低に切換わる。

ＥＱ発生器１８はパルス☆ＡＮＴＸを受信し、またパルス☆ＡＮＴＸと同じ特性 を有するパルス☆ＡＯＴＸ、☆ＡＩＴＸおよび☆Ａ２ＴＸを受信する。但し、パ ルス☆ＡＯＴＸ、☆ＡＩＴＸおよび☆Ａ２ＴＸはそれぞれアドレス信号ＡＯ，Ａ １．およびＡ２のアドレス遷移に応答してアクティブとなる。ＥＱ発生器１８は ナンド機能を与えるので、パルスＥＱは入力パルスＡＯＴＸ−ＡＮＴＸの全部が 論理高に切換わるまでアクティブにとどまっている。信号ＡＮの遷移についての 通常の動作のタイミング図が第３図に示されている。時間ｔｏにおいて信号ＡＮ は遷移をする。図示されている特定の遷移は論理低から論理高へ行われる。入力 回路１９およびバッファ２１は時間ｔＱから約５＋１秒経過した時間ｔ１におい て応答して信号ＡＮＢを論理低から論理高へ切換える。遷移検出器１５は時間ｔ １から約２＋１秒たった時間ｔ２において信号☆ＡＮＴＸからアクティブ（論理 低）になるようにすることによってバッファに応答する。信号☆ＡＮＴＸは約８ ＋１秒の間低にとどまっている。ＥＱ発生器１８は時間ｔ２から約４＋１秒たっ た時間ｔ３においてパルスＥＱをアクティブにすることによって応答する。パル ス☆ＡＮＴＸが時間ｔ４において論理高に再び切換わると、ＥＱ発生器１８は時 間ｔ４から約４＋１秒経過した時間ｔ５においてパルスＥＱを論理低へ切換える ことによって応答する。有効なデータＤが時間ｔ５から約１０＋１秒経過した時 間ｔ６において現われる。これは所望される動作である。第５図におけるこの例 ではアクセス時間、即ちｔｏからｔ６までの時間は２９＋１秒である。これは１ 例として与えられている。実際の時間はメモリ製造に用いられている実際のプロ セスに大いに依存する。ここに与えられている時間は現在の技術水準の高速プロ セスについての時間に匹敵する。

第４図にはメモリ１０がデセレクトモードになった場合の第２図の回路の動作に ついてのタイミング図が示されている。時間ｔｏにおいて、チップ選択信号☆Ｃ ８は論理高から論理低へ切換ねるので、メモリｌＯが選択される。アドレス信号 は継続的な論理低であると思われる。信号ＡＮが論理低であると、トランジスタ ２４は非導電状態にある。時間ｔｏ以前はチップ選択信号☆Ｃ３は論理高である ので、バッファ１６は同じく論理高の信号☆Ｃ３Ｂを与える。信号☆Ｃ３Ｂが論 理高であると、トランジスタは導電状態に、トランジスタ２２は非導電状態にな り、入力回路１９を使用禁止にし信号☆ＡＮＩを論理低にする。これはデセレク トモードの期間中に電力損失を減らすのに有効な従来の技術である。信号☆Ｃ８ が論理低に切換ってから約５＋１秒後にバッファ１６は論理低で信号☆Ｃ３Ｂを 入力回路１９へ与え、トランジスタ２２を導電状態に、トランジスタ２５も非導 電状態にすることによって入力回路１９を使用可能にする。信号ＡＮが論理低で あると、入力回路１９は信号☆ＡＮｌを論理高に切換えることによって信号☆Ｃ ３Ｂに応答して時間ｔ１において論理低に切換ねる。バッファ２１は時間ｔ２に おいて信号ＡＮＢの論理状態を切換えることによって信号☆ＡＮＩに応答して論 理状態を切換える。遷移検出切換１５は時間ｔ３においてパルス☆ＡＮＴＸをア クティブにすることによ−って信号ＡＮＨに応答して状態を切換える。これらの 追加の信号は真である（ｔｒｕｅ）とともに補足的なものであり、信号ＡＮに対 して種々のタイミング関係を有する。これらの追加信号は信号☆ＡＮＴＸを発生 させるため実際に遷移検出器１５に結合される信号である。これらの追加信号は バス２７を有して遷移検出器１５に結合されている信号として示されている信号 ＡＮＢは信号ＡＮをバッファに入れる際に起きる遅延を示すのに用いるのが便利 である。バッファ１６によって起きるこの遅延は約５＋１秒である。入力回路１ ９およびバッファ２１を介する信号ＡＮとＡＮＢとの間の遅延も約５＋１秒であ る。この結果、時間１０と時間ｔ２との間の時間は約１０＋１秒となる。

信号ＡＮＢが論理状態を切換えることとパルス☆ＡＮＴＸがアクティブになるこ ととの間の時間的遅延は約２＋１秒であるので、時間ｔ２とｔ３との間の時間は ２千１秒である。信号☆Ｃ８が論理高から論理低に切換わるので、パルスＥＱは パルス☆ＡＮＴＸがアクティブになると論理高になる。信号☆Ｃ３Ｄは信号☆Ａ ＮＢが論理低に切換わった後所定の時間的遅延の間論理低に維持される。論理高 の信号☆Ｃ３ＤはパルスＥＱを論理高にする。この結果、デセレクトモードの期 間中パルスＥＱは論理高に保持されるので、メモリアレイはデセレクトモード期 間中平衡となる。デセレクトモードから選択モードへの遷移の間パルスＥＱは回 路を安定させるのに充分長い間論理高に保持される。信号☆Ｃ３Ｂと信号☆Ｃ３ Ｄの間の所定の遅延は遅延回路１７によって決定される。この遅延は信号☆ＡＮ ＴＸ又は何らかの他のアドレス遷移パルスがパルスＥＱを論理高に切換える前に パルスＥＱが論理低に切換わるのを回避させるのに十分長い時間にセットされる 。この結果、時間ｔ３においてパルス☆ＡＮＴＸが論理低に切換ってもパルスＥ Ｑをアクティブにしない。これはパルスＥＱが信号☆Ｃ５Ｄによって論理高に保 持されているからである。信号☆Ｃ３Ｄは時間ｔ４において論理低に切換ねり、 アドレス遷移パルス、パルスＡＯＴＸ−ＡＮＴＸの制御に対しＥＱ発生器を解放 する。信号☆Ｃ３Ｄが時間ｔ４においてＥＱ発生器１Ｂの制御を解く時までに、 パルス☆ＡＮＴＸは時間ｔ３において論理低に切換ねっており、パルスＥＱを論 理高にとどまらせるや信号☆ＡＮＴＸが時間ｔ３から約８＋１秒経過した時間ｔ ５において論理高に切換わるまでは、パルスＥＱは論理低に切換わることはでき ない。この結果、ｔｏからｔ５までの経過時間は約２０＋１秒である。パルスＥ Ｑはパルス☆ＡＮＴＸが論理高に切換わってから約４＋１秒後の時間ｔ６におい て論理低に切換わる。パルスＥＱが論理低に切換わってから約１０＋１秒経過し た時間ｔ７において有効なデータが続く。この結果、デセレクトモードからセレ クトモードに切換ねる場合のアクセス時間、即ちｔＱからｔ７までの時間は約３ ４＋１秒である。この結果、チップ選択遷移のためのアクセス時間はアドレス遷 移のためのアクセス時間より約５＋１秒長い、信号ＡＮＢの遷移から有効データ までの時間はいづれの場合にも同じ約２４＋１秒である。この差はｔＱから信号 ＡＮＢの遷移までの時間にある。アクセスが信号☆Ｃ８の遷移によって始まる場 合には、バッファ１６が入力回路１９を使用可能にする前に５＋１秒の遅延を生 じさせる。入力回路１９が使用可能にされると信号☆ＡＮＩの遷移を生じ、今度 はこの遷移がアドレス信号ＡＮが論理低である場合にはパルス☆ＡＮＴＸをアク ティブにする。この結果、アドレス遷移が起きなくても、信号☆ＡＮＴＸはアク ティブになる。これは偽りの（ｆ　ａ　１　ｓｅ）アドレス遷移として知られる 。これはデセレクトモードの期間中にチップ選択信号によって使用禁止にされた アドレス入力回路について起きる。この偽りのアドレス遷移はアドレス信号が論 理低である場合にのみ起きる。信号ＡＮが論理高であると、トランジスタ２４が 導電状態にある故に入力回路が使用禁止になっている場合でも信号がＡＮＩは論 理低になる。この結果、入力回路１９が使用可能になっても信号☆ＡＮＩの遷移 は起きない、勿論アドレスがどの状態にあるを知ることはできない、メモリはこ の偽りのアドレス遷移を処理するように作られねばならない。

この偽りのアドレス遷移問題は下記の２つの方法のうらの１つで表われる。アク セス時間が約５＋１秒延長され、そのように指定される。デセレクトモードから 選択モードへの遷移のためのアクセス時間は、選択モード期間中のアドレス遷移 によって生じるアクセス時間より約５＋１秒長いものとして指定される。もう一 方の表示はデセレクトモード期間中に入力回路を使用禁止にしないというだけの ことである。この結果としてデセレクトモード期間中の電流が多くなる。このデ セレクトモードはまた待機として知られる。入力回路を使用禁止にしない結果、 大きい待機電流が指定される。

第５図には本発明の好ましい実施例による回路３０が示されている。回路３０は メモリ１０における回路１１０代わりになるものである。回路３０は一般に入力 パッド１２．３１，３２゜３３および３４．チップ選択バッファ１６．複数のア ドレス人力バッファ３６、複数の遷移検出器３７．チップ選択遅延回路３８およ びＥＱ発生器３９からなる。複数の入力バッファ３６はアドレス入力増幅器４１ ，４２．４３および４４を含む、複数の遷移検出器３７は遷移検出器４６．４７ ．４８および４９を含む。チップ選択遅延回路３８は遅延回路５１、ノアゲート ５２、インバータ５３、オアゲート５４、ナントゲート５５およびインバータ５ ６を含む。ノアゲート５２は第２図に示したのと同じ方法で発生する信号☆Ｃ３ Ｂを受信する第１人力、第２人力および出力を有する。遅延回路５１は信号☆Ｃ ３Ｂを受信する入力とノアゲート５２の第２人力に接続した第２人力を有する。

インバータ５３は入力をノアゲート５２の出力に接続させており、第１遅延チッ プ選択信号☆Ｃ３Ｄ１を与える出力を有する。オアゲート５４は第１人力を遅延 回路５１の出力に接続させており、信号☆Ｃ３Ｂを受信する第２人力および出力 を有する。ナントゲート５５は第１人力をオアゲート５４の出力に接続させ、第 ２人力をインバータ５３の出力に接続させており、且つ出力を有する。インバー タ５６は入力をナントゲート５５の出力に接続させており、第２遅延チップ選択 信号☆Ｃ３Ｄ２を与える。入力パッド３１，３２．３３および３４はアドレス信 号ＡＯ，Ａｌ、Ａ２およびＡＮをそれぞれ受信する。アドレス入力増幅器４１． ４２．４３および４４の各々は対応するアドレス信号を受信する入力およびバッ ファド（ｂｕｆｆｅｒｅｄ）アドレス信号を与える出力を有する。増幅器４１， ４２．４３および４４はそれぞれアドレス信号ＡＯ，ＡＩ、Ａ２およびＡＮを受 信し、それぞれバス６１，６２．６３および６４を介して他の信号とともに対応 するバッファドアドレス信号ＡＯＢ、ＡＩＢ、Ａ２ＢおよびＡＮＢを与える。ア ドレス入力増幅器４１−４４の各々は第２図のアドレス入力増幅器１４と同じよ うに作用する。遷移検出器４６．４７．４８および４９の各々はそれぞれバス６ １．６２．６３および６４を介して対応するアドレス信号ＡＯ，Ａｔ、Ａ２およ びＡＮに関する信号を受信する。遷移検出器４６，４７．４８および４９はそれ ぞれバス６１，６２．６３および６４を介して増幅器４１．４２゜４３および４ ４にそれぞれ接続されている。遷移検出器４６−４９の各々はインバータ５６の 出力に接続されることによって信号☆Ｃ３Ｄ２を受信する制御入力を有する。遷 移４６，４７゜４８および４９の各々はアドレス遷移パルスを受信する出力を有 する。遷移検出器４６，４７．４８および４９はパルス☆ＡＯＴＸ、☆Ａ　Ｉ　 ＴＸ、☆Ａ２ＴＸおよび☆ＡＮＴＸを与える。

遷移検出器４６−４９は第２図の遷移検出器１５とほぼ同じように動作する。但 し、信号☆Ｃ３Ｄ２が論理高であると・遷移検出器４６−４９は使用禁止にされ る。ＥＱ発生器３９は遷移検出器４６−４９の出力とインバータ５３の出力に接 続され、信号ＥＱを与える。ＥＱ発生器３９は第２図のＥＱ発生器１８と機能的 には同じである。

信号☆Ｃ３Ｂが論理低である選択モードにおける通常の動作の期間中は回路３０ は第２図の回路１１と同じように動作する。

アドレス遷移は第３図のタイミング図に示したのと同じ連鎖反応でパルスＥＱお よびその後の有効なデータを生じさせる。信号☆Ｃ３Ｂが論理低であると、信号 ☆Ｃ３Ｄ１および☆Ｃ３Ｄ２も論理低となる。信号☆Ｃ３Ｄ２が論理低になると 遷移検出器４６−４９が使用可能になるので、それらの検出器は対応するアドレ ス遷移パルスＡＯＴＸ−ＡＮＴＸをアクティブにすることによってアドレス遷移 に応答する。信号☆ＣＳＤが論理低になると、パルスＥＱをアクティブにするこ とによってＥＱ発生器３９はアクティブにされたアドレス遷移パルスＡＯＴＸ− ＡＮＴＸに応答する。

第２図の回路１１より優れている改良は、デセレクトモードから選択モードへの 遷移によってデータアクセスが開始される場合についてである。そのような遷移 以前には信号☆Ｃ３Ｂは論理高であり、これは増幅器４１−４４を使用禁止にし 、信号☆Ｃ３Ｄ１および☆Ｃ３Ｄ２を論理高にする。信号☆Ｃ３Ｄ２が論理高に なると、遷移検出器４６−４９は使用禁止にされる。

信号☆Ｃ３Ｄ１が論理高であるのでパルスＥＱはアクティブになる。信号☆Ｃ５ Ｂが論理低に切換ねってデセレクトモードから選択モードに切換わると、増幅器 ４１−４４は使用可能になり、信号ＡＯＢ−ＡＮＢを対応するアドレス信号Ａ　 ０−ＡＮの論理状態にする。モード遷移時に論理低であったアドレス信号ＡＯ− ＡＮについては、対応するバッファドアドレス信号が論理高から論理低へ遷移す る。

第６図には信号☆ＣＳが時間ｔｏにおいて論理高から論理低へ切換ねる時に信号 ＡＮが論理低である場合のタイミング図が示されている。信号☆Ｃ８が論理低に 切換ねると時間ｔ１において信号☆Ｃ３Ｂを論理低に切換え、こρことが時間ｔ ２において論理低に切換わる信号ＡＮＢの偽りの遷移を生じさせる。

第６図におけるｔｏからｔ２までの経過時間は第４図に示されている時間と同じ 約１０＋１秒である。しかし、信号☆Ｃ３Ｄ２は偽りの遷移を確実にやめさせる のに十分な程長い間論理高にとどまっているので信号☆ＡＮＴＸは発生しない、 信号☆Ｃ３Ｄ２はオアゲート５４の両方の入力が論理低になるまで、又は信号☆ Ｃ３Ｄ１が論理低に切換わるまで論理高にとどまっている。信号☆Ｃ３Ｄ１と☆ Ｃ３Ｄ２の両方は信号☆Ｃ３Ｂが論理低に切換ねった後所定の時間的遅延の間遅 延回路５１によって論理高に保持される。信号☆Ｃ３Ｂが論理低に切換わると、 所定の遅延時間が経過するまで遅延回路５１は論理低を出力しない。ノアゲート ５２が所定の遅延時間の間論理高を受信すると、信号☆Ｃ３ＤＩも論理高に保持 される。遅延回路５１の出力と信号☆Ｃ３Ｄ１の両方が論理高であると、信号☆ Ｃ３Ｄ２は論理高に保持される。所定の遅延時間が経過すると、遅延回路５１の 出力は論理低に切換わり、信号☆Ｃ３Ｄ１および☆Ｃ３Ｄ２を殆んど同時に論理 低に切換える。チップ選択遷移のアクセス時間とアドレス遷移のアクセス時間と を同じにするためには、チップ選択遷移から信号☆Ｃ３Ｄ１およびｆｌ　ＣＳ　 Ｄ　２の論理低への切換までの時間と、アドレス遷移・からアドレス遷移パルス の終了までの時間を同じにしなげればならない、タイミング図についていうと、 このことは第３図のｔｏからｔ４までの時間が第６図のｔｏからｔ３までの時間 に等しくなければならないことを意味する。これは☆Ｃ３Ｄ１をそのように選択 することによって達成される。その代わりに、☆Ｃ３Ｄ１の遅延時間を短かくし てチップ選択遷移アクセスがアドレス遷移アクセスより早く起きるようにするこ とができる。

１つの遅延チップ選択信号を遷移検出器の抑止と、チップ選択遷移後の所望する 時間的遅延に対する等化信号の発生の両方に用いることができる。この機能は安 全余裕を与えるため信号☆Ｃ３ＤＩおよび☆Ｃ３Ｄ２を用いて回路３０において 達成された。信号☆ＣＳＢと信号☆Ｃ３Ｄ１の両方が論理高にならないと、遷移 検出器４６−４９を抑止する信号☆Ｃ３Ｄ２は発生しない。これは信号☆Ｃ５Ｂ かごく短かい時間の間だけ論理高になっている場合に対して備えるが、遷移検出 器がアドレス遷移を見のがすようにするがＥＱパルスが充分に長い間アクティブ にあるようにはしない。回路３０は信号☆Ｃ３Ｄ２が遷移検出器４６−４９を抑 止しうる前に起きる信号☆Ｃ３Ｄ１の論理高への切換によってパルスＥＱを発生 させる。パルスＥＱが十分に長い間アクティブになっているのに十分な時間を与 えるように測定が行われる。２つの遅延チップ選択信号によって、☆Ｃ３Ｄ２を 終了させる前に☆Ｃ３Ｄ１を終了させることによってパルスＥＱの終了を開始さ せた後に☆ＡＮＴＸを抑止しつづける接合も与えられる。

第７図には入力増幅器４４、遷移検出器４９およびバス６４の更に詳細な図が示 されている。遷移検出器４９はトランジスタ６６、　６７、６８．６９．７０． ７１．７２．７３．インバータ７４およびノアゲート７５を含む。入力増幅器４ ４は入力回路７７、バッファ回路７８およびインバータ７９．８０，８１．８２ ．８３および８４を含む。バス６４は増幅４４と遷移検出器４９を接続している にすぎない。遷移検出器４９は真のおよび補足的な早いアドレス信号ＡＮＦおよ び☆ＡＮＦおよび真のおよび補足的な遅いアドレス信号ＡＮＳおよび☆ＡＮＳを 従来の方法で使用し、信号ＡＮの遷移に応答してパルス☆ＡＮＴＸを発生させる 。但し、ノ　アゲート７５は通常はインバータであり、信号☆Ｃ３Ｄ２を受信し ない。信号☆Ｃ３Ｄ２が論理高であると、ノアゲート７５は論理低の信号ＡＮＳ を与えることを強制される。デセレクトモードから選択モードへの遷移の期間中 信号ＡＮが論理低であると偽りのアドレス遷移が起きる。この偽りの遷移は論理 高から論理低へのアドレス遷移の影響を模倣する。論理高から論理低へのアドレ ス遷移の結果、信号ＡＮＳが論理低へ切換わる前に信号☆ＡＮＦが論理高に切換 わるためにパルス☆ＡＮＴＸが発生する。論理高の信号☆Ｃ３Ｄ２は信号ＡＮＳ を論理低にし、唯一の偽りのアドレス遷移である論理高から論理低へのアドレス 遷移の検出を効果的に抑止する。論理低から論理高への遷移を模倣する偽りのア ドレス遷移はないので、論理低から論理高へのアドレス遷移の検出を抑止する必 要はない。従ってインバータ７４はノアゲートに変換する必要はない。この結果 、第５図の回路３８によって与えられる制御に応答するため従来の遷移検出器は インバータをノアゲートに変えるだけでよい。従って信号☆Ｃ３Ｄ２を受信する ノアゲート７５の入力は制御できるように抑止される能力を遷移検出器４９に与 える。

ＶＤＤ ＦＩＣ，７ 国際調査報告

Claims (10)

【特許請求の範囲】
1. １．その各々がアドレス信号を受信しチツプ選択信号の発生に応答して使用可能 にされる複数のアドレス入力手段と、複数のアドレス入力手段に結合され、アド レス信号の遷移を検出する遷移検出手段と、 チツプ選択信号の発生後所定の時間的遅延の間遷移検出手段を使用禁止にする使 用禁止手段とを含む、チツプ選択信号の発生に応答して使用可能にされるメモリ 回路。
2. ２．チツプ選択信号の第２論理状態によつて使用可能にされ、チツプ選択信号の 第１論理状態によつて使用禁止にされ、その各々がアドレス信号を受信し、チツ プ選択信号によつて使用可能にされると受信したアドレス信号を表わす出力信号 を与え、チツプ選択信号によつて使用禁止にされると所定の状態の出力信号を与 える複数のアドレス入力手段と、その端々が対応するアドレス入力手段に結合さ れ、対応するアドレス入力手段の出力信号の遷移を検出する複数の遷移検出手段 と、 チツプ選択信号が第１論理状態から第２論理状態に切換わつた後所定の時間的遅 延の間遷移検出手段のすべてを使用禁止にする使用禁止手段と、を含むことを特 徴とする。 チツプ選択信号の第１論理状態から第２論理状態への切換に応答して複数のアド レス信号が選択したデータを与えるメモリ回路。
3. ３．使用可能にされた端検出器手段が対応するアドレス入力手段の出力信号のア ドレス遷移の検出に応答して出力パルスを与える前記請求の範囲第２項のメモリ 回路。
4. ４．複数の遷移検出手段に結合された等化パルス発生器手段を更に含み、出力パ ルスの受信に応答して等化信号を発生させる前記請求の範囲第３項のメモリ回路 。
5. ５．チツプ選択信号がメモリ回路を使用禁止にすると使用禁止手段が遅延チツプ 選択信号を与える前記請求の範囲第４項のメモリ。
6. ６．遅延チツプ選択信号が存在すると等化パルス発生器が等化パルスを与える前 記請求の範囲第５項のメモリの回路。
7. ７．チツプ選択信号の発生に応答して使用可能になり、アドレス信号を受信し、 チツプ選択信号の発生によつて使用可能になると前記チツプ選択信号に応答して 出力を与え、チツプ選択信号によつて使用禁止にされると所定の状態の出力を与 える入力手段と、 入力手段に結合されアドレス信号の遷移検出する遷移を検出手段と、 遷移検出手段に結合され、遷移検出手段がアドレス信号の遷移を検出するのに応 答して等化パルスを発生させる等化パルス発生器手段とを含むメモリ回路におい て、遷移検出手段がチツプ選択信号の発生後少なくとも所定の時間遅延の間アド レス信号の遷移を検出することを妨げるステツプを含む方法。
8. ８．チツプ選択信号の発生後少なくとも所定の時間的遅延の間等化パルスを与え るステツプを更に含む前記請求の範囲第７項の方法。
9. ９．第１遅延信号の終了に応答して等化パルスを終了させるステツプと、 第２遅延信号の終了に応答してアドレス信号の遷移の検出の防止を終了させるス テツプとを更に含む、前記請求の範囲第８項の方法。
10. １０．第２遅延信号の終了前に第１遅延信号が終了する前記請求の範囲第９項の 方法。