DE3850807T2

DE3850807T2 - Schutzsystem für CMOS-integrierte Schaltungen.

Info

Publication number: DE3850807T2
Application number: DE3850807T
Authority: DE
Inventors: Glen Gilfeather; Joe W Peterson
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-05-15
Filing date: 1988-05-06
Publication date: 1995-02-16
Anticipated expiration: 2008-05-07
Also published as: JPS63304656A; ATE109308T1; EP0291242A2; EP0291242B1; EP0291242A3; DE3850807D1; JP2591983B2; US4819047A

Description

Es wird auf die mitanhängige US-Patentanmeldung 008 703, eingereicht am 29. Januar 1987 mit dem Titel "Electro-Static Discharge Protection Device for CMOS Integrated Circuit Inputs" verwiesen, die von den Erfindern Steven W. Longcor, Kuang-Yeh Chang, Jih-Chang Lien und David M. Rogers eingereicht und auf die Anmelderin übertragen wurde. Die Anmeldung 008 703 war eine Teilfortführung aus der US-Patentanmeldung 761 223, eingereicht am 21 Juli 1985, und verfiel zugunsten einer weiteren Teilfortführungsanmeldung 266 223, eingereicht am 28. Oktober 1985, die zu dem US-Patent US-A-4 987 465 führte, das am 22. Januar 1991 erteilt wurde.

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft im allgemeinen integrierte Halbleiterschaltungen und insbesondere ein Schutzsystem für integrierte CMOS-Schaltungen, das unbeabsichtigte Beschädigungen durch elektrostatische Entladung während des Herstellens und während der gesamten Lebensdauer verhindert.
Es ist allgemein bekannt, daß die Stärke elektrischer Spannungen, die an eine integrierte Schaltungspackung angelegt werden können, aufgrund der geringen physischen Abmessungen der integrierten Schaltungspackung sehr begrenzt ist. Wenn die integrierte Schaltungspackung nicht in Gebrauch ist, beispielsweise während der Lagerung oder der Handhabung, sind ihre äußeren Leitungen oder Pins dem Aufbau statischer Ladung an ihnen ausgesetzt. Wenn die integrierte Schaltungspackung mit Massepotential in Verbindung kommt, fließen die angesammelten statischen Ladungen zur Masse. Eine solche statische Entladung kann katastrophale ausmaße haben, wobei ausreichend Energie vorhanden sein kann, um das Halbleiterelement oder den in der integrierten Schaltungspackung angebrachten Chip zu beschädigen oder gar zu zerstören.
Um den in der integrierten Schaltungspackung enthaltenen Halbleiterchip bei solchen statischen Entladungen vor einer Beschädigung zu schützen, sieht der Stand der Technik ein Schutzelement, beispielsweise einen in Sperrichtung vorgespannten p-n-Übergang vor, der zusammenbricht, wenn der Halbleiterchip einer unerwartet hohen Spannung ausgesetzt ist. Diese Schutzvorrichtungen wurden jedoch nur entweder den Eingangs- oder den Ausgangspins und einem Stromversorgungspin vorgesehen. Auf diese Weise wurden die an den Eingangs- oder den Ausgangspins angesammelten Ladungen nur dann abgeleitet, wenn der Stromversorgungspin in Kontakt mit dem Massepotential geriet. Dementsprechend boten die bekannten Schutzvorrichtungen keinen Schutz, wenn ein anderer Eingangs- oder Ausgangspin an Masse lag. Ferner war kein Entladungspfad für den Fall vorgesehen, daß die akkumulierten Ladungen an einem Stromversorgungspin anlagen.
In der Praxis kann sich angesammelte elektrostatische Ladung an jedem der mehreren externen Pins der integrierten Schaltungspackung bilden, die typischerweise 40 Leitungen aufweist. Die Entladung erfolgt, wenn ein beliebiger der übrigen Pins in Kontakt mit Massepotential gerät. Demzufolge kann die Entladung prinzipiell zwischen einem beliebigen Pin und einem beliebigen der übrigen Pins erfolgen. In dieser Beschreibung wird der Pin, an dem die elektrostatischen Ladungen anliegen, als "Zap-Pin" und der Pin, der in Berührung mit Massepotential gelangt, als "Masse-Pin" bezeichnet.
Es ist daher erwünscht, ein Schutzsystem für integrierte CMOS-Schaltungen zu schaffen, um durch elektrostatische Entladung zwischen einem beliebigen Pin und einem anderen Pin der integrierten Schaltungspackung verursachte unbeabsichtigte Beschädigungen zu verhindern. Dies wird wie beschrieben durch Vorsehen von parasitären Begrenzungseinrichtungen mit geringer Impedanz, die mit jedem Bondpad verbunden sind, wobei die Bondpads mit den externen Pins verbindbar sind, sowie durch eine sämtliche Begrenzungseinrichtungen untereinander verbindende Busstruktur mit geringer Impedanz.
Das US-Patent US-A-4 476 476 offenbart eine CMOS-Gatter- Schutzdiode, die den Eingangsanschluß an das Substratpotential klemmt, wobei das Injizieren von Ladungsträgern in das Substrat und das Hervorrufen eines Latch-up-Zustands verhindert wird, indem die Diode als Mulde des Substratübergangs ausgebildet wird, die von einer weiteren, in Sperrichtung vorgespannten Mulde umgeben ist, um sowohl das Injizieren zu verringern als auch parasitäre injizierte Ladungsträger zu sammeln, bevor sie zur Bildung eines Latch-up diffundieren können.
Im folgenden wird ein verbessertes Schutzsystem für integrierte CMOS-Schaltungen beschrieben, das durch elektrostatische Entladungen verursachte unbeabsichtigte Beschädigungen verhindert, wobei das System relativ einfach und wirtschaftlich herstellbar und montierbar ist und dennoch die Nachteile der bekannten Schutzvorrichtungen überwindet.
Es wird ferner ein Schutzsystem für integrierte CMOS-Schaltungen beschrieben, das durch zwischen einem beliebigen Bondpad und einem beliebigen anderen Bondpad der integrierten Halbleiterschaltung auftretende elektrostatische Entladungen verursachte unbeabsichtigte Beschädigungen verhindert.
Des weiteren wird ein Schutzsystem für integrierte CMOS- Schaltungen beschrieben, das parasitären Begrenzungseinrichtungen mit geringer Impedanz, die mit jedem Bondpad verbunden sind, sowie eine sämtliche Begrenzungseinrichtungen untereinander verbindende Leistungs-Busstruktur mit geringer Impedanz aufweist.
Ferner wird ein Schutzsystem für integrierte CMOS-Schaltungen beschrieben, das parasitären Begrenzungseinrichtungen mit geringer Impedanz aufweist, die mit jedem der externen Pins der integrierten Schaltungspackung gekoppelt sind, um Hochspannung von dem Zap-Pin über eine Leistungs-Busstruktur mit geringer Impedanz an den Masse-Pin abzuleiten, wodurch eine Beschädigung des Halbleiterchips vermieden wird.
Die vorliegende Erfindung schafft dementsprechend eine integrierte CMOS-Schaltung mit:
- einem im wesentlichen rechteckigen Halbleiterkörper mit einem Mittelbereich, in dem Schaltungselemente der integrierten CMOS-Schaltung ausgebildet sind;
- mehreren Bondpads als Eingangspads, Ausgangspads, ein erstes Energieversorgungspad und ein zweites Energieversorgungspad aufweisen, die um den Mittelbereich am Umfang des Halbleiterkörpers angeordnet sind und die Anschlußpins der Vorrichtung elektrisch mit den Schaltungselementen verbinden; und
- jeweiligen Spannungsbegrenzungseinrichtungen, die elektrisch mit jedem der Eingangs- und Ausgangsbondpads verbunden sind, um eine auf einem beliebigen der Pads auftretende Überspannung zu entladen;
- einer auf einer Fläche des Halbleiterkörpers vorgesehenen ersten ringförmigen leitenden Schicht mit geringer Impedanz, die den Mittelbereich und die Schaltungselemente umgibt; und einer auf dieser Fläche vorgesehenen zweiten ringförmigen leitenden Schicht mit geringer Impedanz, die die erste leitende Schicht auf dieser Fläche unter Belassung eines Zwischenraums umgibt, wobei die Bondpads auf der Fläche innerhalb des Zwischenraums angeordnet sind;
- wobei das erste Energieversorgungsbondpad elektrisch mit der ersten leitenden Schicht verbunden und durch eine zweite Spannungsbegrenzungseinrichtung mit der zweiten leitenden Schicht geklemmt ist; wobei das zweite Energieversorgungsbondpad elektrisch mit der zweiten leitenden Schicht verbunden und durch eine dritte Spannungsbegrenzungseinrichtung mit der ersten leitenden Schicht geklemmt ist; und
- wobei die Eingangs- und die Ausgangsbondpads durch ihre jeweiligen ersten Spannungsbegrenzungseinrichtungen sowohl mit der ersten als auch der zweiten leitenden Schicht geklemmt sind, so daß eine an einen beliebigen Pin angelegte Hochspannung über die Struktur aus ringförmigen Schichten (14a, 16a) geringer Impedanz an einen beliebigen mit Masse verbundenen Pin entladen wird, wodurch eine Beschädigung der integrierten Schaltung vermieden wird.

Kurzbeschreibung der Zeichnungen

Diese und andere Aufgaben und Vorteile der vorliegenden Erfindung ergeben sich deutlicher aus der nachfolgenden detaillierten Beschreibung in Zusammenhang mit den zugehörigen Zeichnungen, in denen gleiche Bezugszeichen stets entsprechende Teile bezeichnen und welche zeigen:
Fig. 1 - eine Draufsicht eines integrierten CMOS-Chips mit einem Schutzsystem, der entsprechend den Prinzipien der vorliegenden Erfindung aufgebaut ist;
Fig. 2 - ein äquivalentes Schaltbild der Eingangs-/Ausgangsbegrenzungseinrichtung von Fig. 1;
Fig. 3 - ein äquivalentes Schaltbild der Eingangsbegrenzungseinrichtung von Fig. 1;
Fig. 4 - ein äquivalentes Schaltbild der VCC-Energieversorgungsbegrenzungseinrichtung von Fig. 1;
Fig. 5 - ein äquivalentes Schaltbild der VSS-Energieversorgungsbegrenzungseinrichtung von Fig. 1; und
Fig. 6-9 - Ansichten der entsprechenden Begrenzungseinrichtungen der Fig. 2 bis 5.

Beschreibung des bevorzugten Ausführungsbeispiels

Fig. 1 ist eine Draufsicht auf einen komplementären integrierten Metalloxid-Halbleiterschaltungschip 10, der im folgenden als "CMOS IC"-Element bezeichnet wird und der ein erfindungsgemäß aufgebautes Schutzsystem aufweist. Das Schutzsystem dient der Verhinderung unbeabsichtigter Beschädigungen, die durch elektrostatische Entladungen während des Herstellungsvorgangs und der Lebensdauer des Produkts entstehen. Das CMOS IC-Element oder der Chip 10 weist einen im wesentlichen rechteckigen Halbleiterkörper aus, zum Beispiel, Silizium und eine große Zahl (nicht dargestellter) aktiver und passiver Schaltungselemente auf, die in seinem Mittelbereich 11 ausgebildet sind. Zum Liefern von zu verarbeitenden Signalen an den Chip und zum Erhalten der verarbeiteten Signale vom Chip, ist der Chip 10 mit einer großen Anzahl von Signalbondpads 12 versehen, die nahe dem Umfangsrand auf den vier Seiten angeordnet sind. Diese Signalbondpads können aus einer beliebigen Kombination aus Eingangsbondpads 12a, Ausgangsbondpads 12b und Eingangs/Ausgangsbondpads (I/O) 12c bestehen, die elektrisch mit den Schaltungselementen im Mittelbereich des Chips 10 verbunden sind. Ferner wird einigen der Bondpads im Chip 10, die als VCC-Bondpads 12d bezeichnet werden, eine erste Energieversorgungsspannung VCC zugeführt. Einigen der Pads, die als VSS-Bondpads 12e bezeichnet werden, wird eine zweite Energieversorgungsspannung VSS zugeführt.
Der Chip 10 ist in herkömmlicher Weise in einer (nicht dargestellten) Packung mit mehreren externen Leitungen oder Pins, wie zum Beispiel im DIP-Typ (Dual In-Line Package) oder im SIP-Typ (Single In-Line Package), und einer hermetisch dichten Metallabdeckung oder einer Packung aus gegossenem Kunststoff angebracht. Um eine Beschädigung oder Zerstörung des CMOS IC-Chips 10 beim Akkumulieren elektrostatischer Ladungen an einem beliebigen der mehreren externen Pins zu verhindern, weist der erfindungsgemäße Chip 10 ein Schutzsystem zum Verbinden sämtlicher Bondpads auf, 50 daß der Spannungsstoß an dem Pin mit der elektrostatischen Ladung (Zap-Pin) unmittelbar über Pfade mit geringem Widerstand an den mit Masse verbundenen Pin (Masse-Pin) geleitet wird. Da eine elektrostatische Entladung (d. h. hohe Spannung, geringer Strom, kurze Dauer) die dünnen Oxidfilme des CMOS IC-Elements gefährdet und eine hohe Verlustleistung Wärme erzeugt, die die darin ausgebildeten Übergänge beschädigt, ist das Schutzsystem derart ausgelegt, daß es die Hochspannung in einen starken Stromimpuls umwandelt, der zwischen dem Zap-Pin und dem Masse-Pin fließt. In der Praxis kann dies zwischen einem beliebigen der mehreren externen Pins und einem beliebigen der anderen verbleibenden Pins geschehen.
Das Schutzsystem weist eine Energieversorgungsbusstruktur mit geringer Impedanz und mehrere Bipolar- und MOS-Begrenzungsnetzwerke auf. Die Busstruktur besteht aus zwei konzentrischen Energieversorgungsbusringen 14 und 16. Der VCC- Energieversorgungsbusring 14 besteht aus einer metallisierten ringförmigen leitenden Schicht 14a, die auf dem Halbleiterkörper angeordnet ist. Die leitende Schicht 14a dient als Niederimpedanzpfad, der den gesamten Mittelbereich 11 des Chips 10 umgibt. Der VSS-Energieversorgungsbusring 16 besteht ebenfalls aus einer metallisierten ringförmigen leitenden Schicht 16a, die konzentrisch mit der ersten leitenden Schicht und von dieser beabstandet nahe dem Rand des Halbleiterkörpers angeordnet ist, so daß zwischen ihnen ein Bereich 13 gebildet ist. Die leitende Schicht 16a dient als Niederimpedanzpfad, der den Randbereich des Chips 10 umgibt. Die mehreren Begrenzungsnetzwerke 20 sind in dem Bereich 13 zwischen der ersten und der zweiten leitenden Schicht 14a und 16a angeordnet. Es sei darauf hingewiesen, daß die Schichten 14a und 16a in manchen Ausführungen ausgetauscht werden können.
Es ist ersichtlich, daß jedes der Begrenzungsnetzwerke 20 ein entsprechendes Signalbondpad 12 umgebend ausgebildet ist. Die Signalbondpads 12 sind mit einem Ende von Bonddrähten 22 verbunden. Das andere Ende der Bonddrähte 22 sind in geeigneter Weise mit den (nicht dargestellten) externen Pins der integrierten Schaltungspackung durch (nicht dargestellte) Verbindungsanschlüsse verbunden. Auf diese Weise sind die externen Pins mit den Bondpads 12 verbunden. Die Begrenzungsnetzwerke 20 dienen dem Verbinden der jeweiligen Bondpads und somit deren jeweiligen externen Pins mit den internen Schaltungselementen des Chips 10.
Die Begrenzungsnetzwerke 20 dienen als Wandler, die die am Zap-Pin (Bondpad) anliegende Hochspannung in einen Starkstromimpuls umwandelt. Dieser Stromimpuls wird von dem Zap- Bondpad und dessen entsprechendem Begrenzungsnetzwerk über die Niederimpedanzpfade zum Masse-Pin (Bondpad) über dessen entsprechendes Begrenzungsnetzwerk geleitet. Auf diese Weise wird die elektrostatische Ladung vom Mittelbereich 11 des Chips, der die Schaltungselemente enthält, durch Leiten des Starkstromes um die Busstruktur und aus dem Masse-Pin heraus ferngehalten, wodurch eine unbeabsichtigte Beschädigung des Chips verhindert wird. Die Begrenzungsnetzwerke ergeben sich aus Prozeßparasitäten und funktionieren daher nicht unter normalen Umständen. Die Begrenzungsnetzwerke 20 sind derart ausgelegt, daß sie nur funktionieren, wenn eine an den Bondpads 12a-12e empfangene Spannung höher ist als die normal zulässige Spannung. Üblicherweise arbeitet ein gewöhnlicher Halbleiterchip mit einer verhältnismäßig niedrigen Spannung, d. h. 5 Volt. Daher kommt das Begrenzungsnetzwerk 20 erst dann zum Zuge, wenn die Spannung etwas höher als 5 Volt ist.
Die Begrenzungsnetzwerke 20 können aus beliebigen Kombination von Eingangs-/Ausgangspuffer-(I/O)-Schutzschaltungen 20a, Eingangspuffer-Schutzschaltungen 20b, VCC-Pad-Schutzschaltungen 20c und VSS-Pad-Schutzschaltungen 20d bestehen. Fig. 2 zeigt ein äquivalentes Schaltbild der I/O-Puffer- Schutzschaltung 20a der Fig. 1. Die Schaltung 20a weist eine primäre Begrenzungseinrichtung auf, die aus einem vertikalen Bipolar-npn-Transistor Q1 und einem lateralen Bipolar-pnp-Transistor Q2 besteht. Die Basis des Transistors Q1 ist mit der VSS-Energieversorgungsbusschicht 16a, der Emitter mit dem I/O-Bondpad 12c und der Kollektor mit der VCC- Energieversorgungsbusschicht 14a verbunden. Die Basis des Transistors Q2 ist mit der VCC-Energieversorgungsbusschicht 14a, der Emitter mit dem I/O-Bondpad 12c und der Kollektor mit der VSS-Energieversorgungsbusschicht 16a verbunden.
Ein Poly-Widerstand R1 und ein Widerstand R2 vom Diffusionstyp sind zwischen dem Bondpad 12c und einem Schaltungspunkt A, der mit den internen Schaltungselementen des Chips 10 verbunden ist, in Reihe geschaltet. Die Schaltung 20a weist ferner sekundäre Begrenzungseinrichtungen auf, die aus einem Bipolar-npn-Transistor Q3, einem Bipolar-pnp-Transistor Q4, einem dicken n-Kanal-Feldeffekttransistor N1 und einem dicken p-Kanal-Feldeffekttransistor P1 bestehen. Die Basis des Transistors Q3 ist mit der VSS-Energieversorgungsbusschicht 16a, der Emitter mit dem Schaltungspunkt A und der Kollektor mit der VCC-Energieversorgungsbusschicht 14a verbunden. Die Basis des Transistors Q4 ist mit der VCC-Energieversorgungsbusschicht 14a, der Emitter mit dem Schaltungspunkt A und der Kollektor mit der VSS-Energieversorgungsbusschicht 16a verbunden. Der Drain-Anschluß des Transistors N1 ist mit der VCC-Energieversorgungsbusschicht 14a und seine Gate- und Source-Anschlüsse sind mit dem Schaltungspunkt A verbunden. Der Source-Anschluß des Transistors P1 ist mit der VSS-Energieversorgungsbusschicht 16a und Gate- sowie Drain- Anschluß sind mit dem Schaltungspunkt A verbunden. Es ist somit ersichtlich, daß die sekundäre Begrenzungseinrichtung gegen die am Pad 12c entstehende Hochspannung durch die Widerstände R1 und R2 isoliert ist.
Die Schaltung 20a weist einen p-Kanal-Ausgangstreibertransistor P2 und einen n-Kanal-Ausgangstreibertransistor N2 auf. Der Source-Anschluß des Transistors P2 ist mit dem VCC-Energieversorgungsbus, der Gate-Anschluß am Schaltungspunkt B mit den internen Schaltungselementen und der Drain-Anschluß über einen Poly-Widerstand R3 mit dem Pad 12c verbunden. Der Source-Anschluß des Transistors N2 ist mit dem VSS-Energieversorgungsbus, der Gate-Anschluß am Schaltungspunkt C mit den internen Schaltungselementen und der Drain-Anschluß über einen Poly-Widerstand R1 mit dem Pad 12c verbunden. Eine Darstellung der Begrenzungsschaltung 20a findet sich in Fig. 6.
Wenn im Betrieb die Spannung am Pad 12c über die Speisespannung VCC steigt, wird der Transistor Q2 eingeschaltet, um Strom durch die VSS-Energieversorgungsbusschicht 16a zu leiten. Obwohl auch der Transistor Q4 eingeschaltet wird, fließt der meiste Strom aufgrund der Widerstände R1 und R2 durch den Transistor Q2. Auf diese Weise gelangt kein Strom in den Schaltungspunkt A, der mit den internen Schaltungselementen verbunden ist. Fällt die Spannung am Pad 12c unter die Speisespannung VSS, wird der Transistor Q1 eingeschaltet, so daß Strom durch die VCC-Energieversorgungsbusschicht 14a geleitet wird. Obwohl auch der Transistor Q3 eingeschaltet wird, fließt der meiste Strom aufgrund der Widerstände R1 und R2 durch den Transistor Q1. Erneut gelangt kein Strom in den Schaltungspunkt A.
Fig. 3 zeigt ein äquivalentes Schaltbild der Eingangspuffer-Schutzschaltung 20b nach Fig. 1. Die Schaltung 20b weist eine primäre Begrenzungseinrichtung auf, die aus einem vertikalen Bipolar-npn-Transistor Q5 und einem lateralen Bipolar-pnp-Transistor Q6 besteht. Die Transistoren Q5 und Q6 sind in der gleichen Weise verbunden wie die Transistoren Q3, Q4 und P1 in Fig. 2.
Wie zu erkennen, ist ein Poly-Widerstand R4 zwischen dem Pad 12a und einem Schaltungspunkt D vorgesehen, der mit den internen Schaltungselementen des Chips 10 verbunden ist. Die sekundäre Begrenzungseinrichtung ist durch den Widerstand R4 gegenüber der am Pad 12a entstehenden Hochspannung isoliert. Da die Schaltung 20b in gleicher Weise funktioniert wie die Schaltung 20a in Fig. 2, wird auf eine Wiederholung verzichtet. Eine Darstellung der Begrenzungsschaltung 20b ist in Fig. 5 enthalten.
Fig. 4 zeigt ein äquivalentes Schaltbild der VCC-Pad- Schutzschaltung 20c von Fig. 1. Die Schaltung 20c weist einen Bipolar-npn-Transistor Q9 und einen dicken n-Kanal- Transistor N3 auf. Die Basis des Transistors Q9 ist mit der VSS-Energieversorgungsschicht, der Emitter mit dem VCC-Bondpad 12c und der Kollektor mit der VSS-Energieversorgungsschicht verbunden. Der Source-Anschluß des Transistors N3 ist mit der VSS-Energieversorgungsschicht, der Gate-Anschluß mit dem VCC-Bondpad 12c und der Drain-Anschluß mit der VCC- Energieversorgungsschicht verbunden.
Fällt die Spannung am VCC-Pad 12d unter die Speisespannung VSS, wird der Transistor Q9 leitend. Steigt die Spannung am VCC-Pad ausreichend über die Speisespannung VSS, wird der n- Kanal-Transistor N3 eingeschaltet. Eine Darstellung der Begrenzungsschaltung 20c ist in Fig. 8 enthalten.
Fig. 5 zeigt ein äquivalentes Schaltbild der VSS-Pad- Schutzschaltung 20d. Die Schaltung 20d weist einen Bipolarpnp-Transistor Q10 und einen dicken p-Kanal-Feldeffekttransistor P3 auf. Die Basis des Transistors Q10 ist mit der VCC-Energieversorgungsschicht, der Emitter mit dem VSS-Bondpad 12e und der Kollektor ebenfalls mit der VCC-Energieversorgungsschicht verbunden. Der Source-Anschluß des Transistors P3 ist mit der VCC-Energieversorgungsschicht, der Gate-Anschluß mit dem VSS-Bondpad und der Drain-Anschluß mit dem VSS-Bondpad verbunden. Das VSS-Pad 12e ist mit der VSS- Energieversorgungsschicht verbunden.
Steigt die Spannung am VSS-Pad über die Speisespannung VCC, wird der Transistor Q10 leitend. Fällt die Spannung am VSS- Pad ausreichend unter die Speisespannung VCC ab, wird der p- Kanal-Transistor P4 eingeschaltet. Eine Darstellung der Begrenzungsschaltung 20d ist in Fig. 9 enthalten.
Zur Erläuterung der Funktionsweise des Schutzsystems und zur Darstellung der Art und Weise, in der es sämtliche Bondpads verbindet und das Entladen von Strom zwischen einem beliebigen Zap-Pin und einem beliebigen Masse-Pin ermöglicht, sei angenommen, daß der Zap-Pin mit einem Eingangsbondpad 12c mit einer der Schaltung von Fig. 2 ähnlichen Schutzschaltung 20a verbunden ist, und daß der Masse-Pin mit einem Ausgangsbondpad 12c' mit einer Schutzschaltung 20a verbunden ist, die ebenfalls der Schaltung von Fig. 2 ähnlich ist.
Mit zunehmender Spannungsdifferenz zwischen den beiden Pads 12c und 12c', übersteigt das Potential am Pad 12c schließlich das (angenommene) floatende Potential der VCC-Energieversorgungsschicht 14a, das mit der Basis des pnp-Transistors Q2 verbunden ist. Demzufolge wird die Eigenleiterdiode (Emitter-Basis) im Transistor Q2 in Durchlaßrichtung vorgespannt, wodurch eine Diodenbegrenzung erzeugt und die VCC- Energieversorgungsschicht 14a veranlaßt wird, dem Spannungsanstieg am Eingangsbondpad 12c uni einen Diodenabfall nachlaufend zu folgen. Aufgrund der großen Fläche zur Bildung der Diode ist die Impedanz sehr gering. Mit weiter steigender Spannungsdifferenz zwischen den beiden Pads wird über den Kollektor und den Emitter des npn-Transistors Q1, dessen Emitter mit dem Ausgangsbondpad 12c' verbunden ist, sehr schnell eine Durchbruchspannung oder "Durchgreifspannung" erreicht. Daher wirkt der Transistor Q1 als bipolare Begrenzungseinrichtung mit sehr geringer Impedanz, um den ersten Entladungspfad zwischen den beiden Pads 12c und 12c' zu vervollständigen, wodurch der Strom abgeleitet wird und die Ladung gehindert wird, in die internen Schaltungselemente zu fließen, wodurch diese beschädigt oder zerstört werden könnten.
Ferner besteht ein zweiter paralleler Entladungspfad zwischen den beiden Pads 12c und 12c' über die VSS-Energieversorgungsschicht 16a. Mit steigendem Potential an dem Eingangsbondpad 12c wird schließlich auch hier die "Durchgreifspannung" des pnp-Transistors Q2, dessen Kollektor mit der VSS-Energieversorgungsschicht 18a verbunden ist, erreicht. Demzufolge folgt die VSS-Energieversorgungsschicht 16a und zwar um die Begrenzungsspannung des Transistors Q2 verspätet, bis die Schicht 16a, die mit der Basis des npn-Transistors Q1 verbunden ist, einen vorlaufenden Diodenabfall über dem Potential an dem Ausgangsbondpad 12c' erreicht. Zu diesem Zeitpunkt wird die Eigenleiterdiode (Basis-Emitter) im Transistor Q1 in Durchlaßrichtung vorgespannt und beginnt, Strom zu leiten, so daß der zweite Entladungspfad zwischen den beiden Pads 12c und 12c' vervollständigt ist. Dies zeigt, daß zwei separate und parallele Entladungspfade zwischen den beiden Pads 12c und 12c' existieren, die jeweils in der Lage sind, eine erhebliche Strommenge zu leiten, und eine geringe Impedanz aufweisen, wodurch die Spannung zwischen den beiden Pads begrenzt wird.
Wie sich aus der zuvor beschriebenen Funktionsweise ergibt, liegt die Hauptschutzfunktion bei den primären Begrenzungseinrichtungen, den Energieversorgungsschichten und den Pads. Die sekundären Begrenzungseinrichtungen der Schutzschaltung sind durch Poly-Widerstände isoliert und wirken unabhängig zum Entladen der verbleibenden Ströme und zum Ableiten verbleibender Spannungen von den empfindlichen Übergängen und Oxiden. Da die Funktionsweise der sekundären Begrenzungseinrichtungen als für den Fachmann offensichtlich erachtet wird, ist eine detaillierte Beschreibung hier nicht vonnöten.
Eine ähnliche Analyse kann für jeden anderen Zap-Pin und jeden anderen Masse-Pin erfolgen, um aufzuzeigen, daß stets zwei Entladungspfade durch die Schichten 14a und 16a vom Zap-Pin zum Masse-Pin existieren, um unbeabsichtigte Beschädigungen der Chips durch elektrostatische Entladung zu verhindern. Es ist daher ersichtlich, daß ein Schutz vor dem Aufbau elektrostatischer Ladung an einem beliebigen der Bondpads sowie eine anschließende Entladung durch ein beliebiges der verbleibenden Bondpads geschaffen ist, wodurch eine unbeabsichtigte Beschädigung der internen Schaltungselemente des Chips verhindert wird.
Aus der vorstehende Beschreibung ergibt sich, daß die vorliegende Erfindung ein verbessertes Schutzsystem für integrierte CMOS-Schaltungen schafft, um durch elektrostatische Entladungen verursachte unbeabsichtigte Beschädigungen zu verhindern, wobei das System Einrichtungen zum Verbinden sämtlicher Bondpads aufweist, derart, daß der Spannungsstoß an dem Pad mit der elektrostatischen Ladung unmittelbar über Pfade mit geringem Widerstand zum mit Masse verbundenen Bondpad geleitet wird. Das erfindungsgemäße Schutzsystem weist eine Energieversorgungsbusstruktur mit geringer Impedanz und mehrere Bipolar- und MOS-Begrenzüngsnetzwerke auf.

Claims

1. Integrierte CMOS-Schaltung mit:

- einem im wesentlichen rechteckigen Halbleiterkörper (10) mit einem Mittelbereich (11), in dem Schaltungselemente der integrierten CMOS-Schaltung ausgebildet sind;

- mehreren Bondpads (12) als Eingangspads, Ausgangspads, ein erstes Energieversorgungspad und ein zweites Energieversorgungspad aufweisen, die um den Mittelbereich (11) am Umfang des Halbleiterkörpers (10) angeordnet sind und die Anschlußpins der Vorrichtung elektrisch mit den Schaltungselementen verbinden; und

- jeweiligen Spannungsbegrenzungseinrichtungen (20a, 20b), die elektrisch mit jedem der Eingangs- und Ausgangsbondpads verbunden sind, um eine auf einem beliebigen der Pads auftretende Überspannung zu entladen;

- einer auf einer Fläche des Halbleiterkörpers vorgesehenen ersten ringförmigen leitenden Schicht (14a) mit geringer Impedanz, die den Mittelbereich (11) und die Schaltungselemente umgibt; und einer auf dieser Fläche vorgesehenen zweiten ringförmigen leitenden Schicht (16a) mit geringer Impedanz, die die erste leitende Schicht auf dieser Fläche unter Belassung eines Zwischenraums (13) umgibt, wobei die Bondpads (12) auf der Fläche innerhalb des Zwischenraums (13) angeordnet sind;

- wobei das erste Energieversorgungsbondpad (12d) elektrisch mit der ersten leitenden Schicht (14a) verbunden und durch eine zweite Spannungsbegrenzungseinrichtung (20c) mit der zweiten leitenden Schicht (16a) geklemmt ist; wobei das zweite Energieversorgungsbondpad (12e) elektrisch mit der zweiten leitenden Schicht (16a) verbunden und durch eine dritte Spannungsbegrenzungseinrichtung (20d) mit der ersten leitenden Schicht (14a) geklemmt ist; und

- wobei die Eingangs- und die Ausgangsbondpads (12a, 12b, 12c) durch ihre jeweiligen ersten Spannungsbegrenzungseinrichtungen (20b, 20a) sowohl mit der ersten als auch der zweiten leitenden Schicht (14a, 16a) geklemmt sind, so daß eine an einen beliebigen Pin angelegte Hochspannung über die Struktur aus ringförmigen Schichten (14a, 16a) geringer Impedanz an einen beliebigen mit Masse verbundenen Pin entladen wird, wodurch eine Beschädigung der integrierten Schaltung vermieden wird.

2. Integrierte CMOS-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede erste Begrenzungseinrichtung (20a, 20b) für ein Eingangspad (12) ein Primär-Begrenzungsnetzwerk aufweist, das aus einem ersten npn-Bipolartransistor (Q5) und einem ersten pnp-Bipolartransistor (Q6) gebildet ist, wobei die Basis des ersten npn-Transistors (Q5) mit der zweiten leitenden Schicht (16a, VSS), sein Emitter mit dem entsprechenden Eingangsbondpad (12) und sein Kollektor mit der ersten leitenden Schicht (14a, VCC) verbunden ist, wobei die Basis des ersten pnp-Transistors (Q6) mit der ersten leitenden Schicht (14a, VCC), der Emitter mit dem entsprechenden Eingangsbondpad (12) und sein Kollektor mit der zweiten leitenden Schicht (16a, VSS) verbunden ist; und

- die Eingangsbegrenzungseinrichtung ferner ein zweites Begrenzungsnetzwerk aufweist, das aus einem zweiten npn- Bipolartransistor (Q7), einem zweiten pnp-Bipolartransistor (Q8), einem p-Kanal-Transistor (P3) und einem Widerstand (R4) gebildet ist, wobei die Basis des zweiten npn-Transistors (Q7) mit der zweiten leitenden Schicht (16a, VSS), sein Emitter mit einem ersten Ende des Widerstands (R4) und sein Kollektor mit der ersten leitenden Schicht (14a, VCC) verbunden ist, wobei die Basis des ersten pnp-Transistors (Q8) mit der ersten leitenden Schicht (14a, VCC), der Emitter mit dem ersten Ende des Widerstands (R4) und sein Kollektor mit der zweiten leitenden Schicht (16a, VSS) verbunden ist, und wobei der Source-Anschluß des p-Kanal-Transistors (P3) mit der zweiten leitenden Schicht (16a, VSS), sein Gate- und sein Drain-Anschluß mit dem ersten Ende des Widerstands (R4) verbunden sind, wobei das andere Ende des Widerstands mit dem entsprechenden Eingangsbondpad (12) verbunden ist;

- wobei die erste Begrenzungseinrichtung aktiviert wird, wenn eine Spannung, die höher als ein vorbestimmter Wert ist, an ihrem Eingangsbondpad auftritt, um zum Ableiten der höheren Spannung Strom von diesem Eingangsbondpad den leitenden Schichten geringer Impedanz zuzuführen.

3. Integrierte CMOS-Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß eine Anzahl der Bondpads Eingangs-/Ausgangsbondpads (20a) sind und Ausgangstreibertransistoren (P2, N2) aufweisen, die das zugehörige Pad (12c) mit den Schaltungselementen koppeln.

4. Integrierte CMOS-Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Spannungsbegrenzungseinrichtung (20a) einen n-Kanal-Transistor (N1) aufweist, dessen Drain- Anschluß mit der ersten leitenden Schicht (14a, VCC) und dessen Gate- und dessen Drain-Anschluß mit dem ersten Ende des Widerstands (R4) verbunden sind.

5. Integrierte CMOS-Schaltung nach den Ansprüchen 1, 2 oder 3, dadurch gekennzeichnet, daß die zweite Spannungsbegrenzungseinrichtung (20c) einen npn-Bipolar-Transistor (Q9) und einen n-Kanal-Feldeffekttransistor (NS) aufweist.

6. Integrierte CMOS-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dritte Spannungsbegrenzungseinrichtung (20d) einen pnp-Bipolar-Transistor (Q10) und einen p-Kanal-Feldeffekttransistor (P4) aufweist.