JPS58123763A - 半導体集積回路のゲ−ト保護回路 - Google Patents
半導体集積回路のゲ−ト保護回路Info
- Publication number
- JPS58123763A JPS58123763A JP57005448A JP544882A JPS58123763A JP S58123763 A JPS58123763 A JP S58123763A JP 57005448 A JP57005448 A JP 57005448A JP 544882 A JP544882 A JP 544882A JP S58123763 A JPS58123763 A JP S58123763A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate
- protective
- circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発＃Ｊは、外部からの入力端子となるボンデイン＼グ
パツドを介して印加される高電圧サージに対するゲート
保護を確実にするとともに高周波サージによる回路の誤
動作防止會確笑にした半導体集積回路、とくに絶縁ゲー
ト型電界効果絶縁ゲート型電界効果トランジスタは絶縁
膜に酸化シリコン（８ｊＯ，）などを用い、そのゲート
構造が金属（ｍｅｔａｌ）−撤化物（Ｏｘｉｄｅ）−半
導体（８ｅｍムｃｏｎｄｕｃｔ・ｒ）の組合せであるこ
とからＭＯ８ＦｉｉＴ とも呼ばれ、高密度集積化が可
能であるために広く用いられている。この絶縁ゲート型
電界効果トランジスタのゲート酸化膜は比較的薄いため
にポンディングパッドなど管介して外部から為電圧プー
ツが印加されることがあり、それによってゲートが絶縁
破壊さｎたシ、高周波サージの場合はシリコン基板上に
形成した回路が誤動作したりすることがある。
パツドを介して印加される高電圧サージに対するゲート
保護を確実にするとともに高周波サージによる回路の誤
動作防止會確笑にした半導体集積回路、とくに絶縁ゲー
ト型電界効果絶縁ゲート型電界効果トランジスタは絶縁
膜に酸化シリコン（８ｊＯ，）などを用い、そのゲート
構造が金属（ｍｅｔａｌ）−撤化物（Ｏｘｉｄｅ）−半
導体（８ｅｍムｃｏｎｄｕｃｔ・ｒ）の組合せであるこ
とからＭＯ８ＦｉｉＴ とも呼ばれ、高密度集積化が可
能であるために広く用いられている。この絶縁ゲート型
電界効果トランジスタのゲート酸化膜は比較的薄いため
にポンディングパッドなど管介して外部から為電圧プー
ツが印加されることがあり、それによってゲートが絶縁
破壊さｎたシ、高周波サージの場合はシリコン基板上に
形成した回路が誤動作したりすることがある。
このための保護対策としてトランジスタの入力１ＩＩｌ
ｃゲ一ト保護回路を設は為方法が知らｊ、ている０第１
図は従来知られているゲート保護回路の一例で、印は平
面図、←）は印のＡ−Ａ線断圓図であゐ０図において１
里はトランジスタが形成場れている半導体基板のチップ
、２は外部からの入力端子となるアルミニウムなどのホ
ンテインクパッド％Ｓはポリシリコン保護抵抗、４は保
謄抵抗３の一端とポンディングパッド３とコンタクト％
ｌＩ＃ｉ保護抵抗８の他端と配線・とのコンタクト、テ
は２つのダイオードＤ、 、 Ｄ。
ｃゲ一ト保護回路を設は為方法が知らｊ、ている０第１
図は従来知られているゲート保護回路の一例で、印は平
面図、←）は印のＡ−Ａ線断圓図であゐ０図において１
里はトランジスタが形成場れている半導体基板のチップ
、２は外部からの入力端子となるアルミニウムなどのホ
ンテインクパッド％Ｓはポリシリコン保護抵抗、４は保
謄抵抗３の一端とポンディングパッド３とコンタクト％
ｌＩ＃ｉ保護抵抗８の他端と配線・とのコンタクト、テ
は２つのダイオードＤ、 、 Ｄ。
から成る絶縁ゲート璽電界効果トランジスター保饅用の
保護素子群であり、これらのポンディングパッド２％保
膜抵抗ｓＦｉテップｌ上に形成した均一な厚さのフィー
ルド酸化！Ｉｉ會上に形成されている。
保護素子群であり、これらのポンディングパッド２％保
膜抵抗ｓＦｉテップｌ上に形成した均一な厚さのフィー
ルド酸化！Ｉｉ會上に形成されている。
このようなゲート保１１回路を設ければ、ポンディング
パッド３から入力する電圧サージを保護抵抗Ｓによシ減
衰嘔せることができるので、トランジスターのゲート破
壊やシリコン基板テップ１上の回路の誤動作を防止する
ことができる◇高電圧サージに対しては保護抵抗の抵抗
値を大きくしてゲート保護管図っていゐが、保護抵抗の
値會あｔシ大きくす士六フィールド酸化膜９が絶縁破壊
を起すおそれがある友めにせいぜい数にΩ程度のものし
か使用していない。
パッド３から入力する電圧サージを保護抵抗Ｓによシ減
衰嘔せることができるので、トランジスターのゲート破
壊やシリコン基板テップ１上の回路の誤動作を防止する
ことができる◇高電圧サージに対しては保護抵抗の抵抗
値を大きくしてゲート保護管図っていゐが、保護抵抗の
値會あｔシ大きくす士六フィールド酸化膜９が絶縁破壊
を起すおそれがある友めにせいぜい数にΩ程度のものし
か使用していない。
ところで、自動車などでは電圧が歇１Ｇ０ボルトで振動
周波数が数ＭＨｚから数１０ＭＨｚのサージが発生する
ことがあるが、このような高電圧、高周波のサージが上
記のような保護回路に入力す；ｂ七保護素子群７のダイ
オードＤ、やり。
周波数が数ＭＨｚから数１０ＭＨｚのサージが発生する
ことがあるが、このような高電圧、高周波のサージが上
記のような保護回路に入力す；ｂ七保護素子群７のダイ
オードＤ、やり。
を介してサージ電流が電ｍラインやアースラインに流れ
込むため、電源ラインやアースライン（牛導体基板やＰ
ウェルを含む）のインピーダンスによｉサージが出力に
リークし次ｆｉ、 ＰＮ接合からサージが出力にリーク
したシして基板上の回路の誤動作をまねくことがある。
込むため、電源ラインやアースライン（牛導体基板やＰ
ウェルを含む）のインピーダンスによｉサージが出力に
リークし次ｆｉ、 ＰＮ接合からサージが出力にリーク
したシして基板上の回路の誤動作をまねくことがある。
本発明け、上記の点ｋかんがみてなされたもので、入力
端子となるポンディングパッドと保護すべきトランジス
タのゲートに接続される保験素子との間に電流制限用保
護抵抗を接続して成る牛導体集積回路のゲート保護回路
において、ポンディングパッド１介して印加される高電
圧サージに対するゲニト保Ｓを確実にするとともに高周
波サージによ１回路の誤動作防止を確冥にする九め、保
護抵抗の値ＳＯＫΩ〜！１００ＫΩとし且つこａｍｍ低
抵抗入力端子の設置部位の酸化膜の厚＠を回路配線部分
のいわゆるフィールドーイビ膜の厚さよ夕厚くしたもの
である。
端子となるポンディングパッドと保護すべきトランジス
タのゲートに接続される保験素子との間に電流制限用保
護抵抗を接続して成る牛導体集積回路のゲート保護回路
において、ポンディングパッド１介して印加される高電
圧サージに対するゲニト保Ｓを確実にするとともに高周
波サージによ１回路の誤動作防止を確冥にする九め、保
護抵抗の値ＳＯＫΩ〜！１００ＫΩとし且つこａｍｍ低
抵抗入力端子の設置部位の酸化膜の厚＠を回路配線部分
のいわゆるフィールドーイビ膜の厚さよ夕厚くしたもの
である。
以下本発明を図面に基づいて説明する〇第２図は本発明
によるゲート保護回路の一笑施例を示しており、９）は
平面図、（ロ）ＦｉＧｆ）のＢ−ＢｗｒｄＩＪ図で１図
中第五図と同じ参照数字は同じ構成部分管示している・
アル建エクムのポンディングパッド２にゲート保護回路
の一部であるポリシリコン保護抵抗Ｓをコンタクト４９
介して接続し、このポンディングパッド３とポリシリコ
ン保護抵抗３とから成る回路領域（図中破巌で囲んで示
した領域）は配線・や保護素子群７あるいけトランジス
タ廊などの他の回路領域の酸化膜すなわちフィールド酸
化膜・より厚い酸化１［１Ｇの上に設置されている０フ
イールド酸化膜９の厚さは通常のプロセスで作られる酸
化膜の厚さであるＯ９・〜＆Ｉ声ｍ ｍｍであるのに対
し、この厚い酸化膜１・ＯＪ１名はＬ・〜１、＄ＪＩｍ
程度である。これは車両で使用てれるような場合は士数
１００Ｖの高周波サージに耐える必要があるためである
０ポリシリコン保護抵抗１の他端はコンタク）Ｉを介し
て少なくとも１個の保護素子より成る保護素子群１に接
続され、この保護素子群１はトランジスタ１のゲートに
接続されている◎ 次に本発明によゐゲート保＋＋Ｕａ路の製造工程を＃Ｉ
３図を参照して簡単に説明する。
によるゲート保護回路の一笑施例を示しており、９）は
平面図、（ロ）ＦｉＧｆ）のＢ−ＢｗｒｄＩＪ図で１図
中第五図と同じ参照数字は同じ構成部分管示している・
アル建エクムのポンディングパッド２にゲート保護回路
の一部であるポリシリコン保護抵抗Ｓをコンタクト４９
介して接続し、このポンディングパッド３とポリシリコ
ン保護抵抗３とから成る回路領域（図中破巌で囲んで示
した領域）は配線・や保護素子群７あるいけトランジス
タ廊などの他の回路領域の酸化膜すなわちフィールド酸
化膜・より厚い酸化１［１Ｇの上に設置されている０フ
イールド酸化膜９の厚さは通常のプロセスで作られる酸
化膜の厚さであるＯ９・〜＆Ｉ声ｍ ｍｍであるのに対
し、この厚い酸化膜１・ＯＪ１名はＬ・〜１、＄ＪＩｍ
程度である。これは車両で使用てれるような場合は士数
１００Ｖの高周波サージに耐える必要があるためである
０ポリシリコン保護抵抗１の他端はコンタク）Ｉを介し
て少なくとも１個の保護素子より成る保護素子群１に接
続され、この保護素子群１はトランジスタ１のゲートに
接続されている◎ 次に本発明によゐゲート保＋＋Ｕａ路の製造工程を＃Ｉ
３図を参照して簡単に説明する。
Ｐ形シリコン基板１１Ｋ”窒化ｉ１１！ｔ−被着し、窓
！ｓを開孔する◎脅化膜１雪の被着に際して窒化膜！ｓ
Ｏ被着力を増すために窒化膜１２とシリコン基板１１と
の間にうすい酸化膜（厚さ約１・１）ＯＡｔで）！−設
けてもよい（同図ビ）参照）。
！ｓを開孔する◎脅化膜１雪の被着に際して窒化膜！ｓ
Ｏ被着力を増すために窒化膜１２とシリコン基板１１と
の間にうすい酸化膜（厚さ約１・１）ＯＡｔで）！−設
けてもよい（同図ビ）参照）。
窓開死後熱酸化を行ない、酸化膜１４を１．８〜ＬＯｐ
ｍの厚＠に成長させる（同図−）参照）０以後は通常ｅ
Ｄ ＬＯＣＯ８（Ｌｏｃａｌ ０ｘ１ｄムＺｉｔｉｏｎ
ｏｆ８１１ｉｃｏｎ）シリーングートエ穆でＭ０８ト
ランジスタを形成してゆくのであるが、先ずＦＥＴ
を形成すゐ部分に窒化Ｈｓｓ＠形成してマスクしく同図
（ハ）参照）、酸化膜層を成長させ厚さの異なる酸化膜
１４ｍと酸化膜１４ｂと管形成し（同図に）参照）、さ
ら＃ｃ音化膜１Ｓ會除去したあとにゲート酸化膜ｌ５１
−形成すゐ（同図（へ）参照）。ゲート酸化膜１６管形
成した後、ポリシリコン９１７ｔ−被着し、ゲートと保
護抵抗の／＜ターンを形成しく同図（へ）参照）％窓１
ｓｔ−通してソースおよびドレイン！９を形成する（同
図（ト）参照）。ソースとドレイン１會の形成時にゲー
トとなるポリシリコンのドーピングを行なって奄よいが
、このときポリシリコン保護抵抗のパターンはイオン注
入で霞度コントロールし食後ＣＶＤ−化シリコン（８ｉ
０．）膜などで！スフしておく必要がある。その後は通
例のようにＣＶＤ酸化シリプンなどの層関絶縁膜會被着
さゼ、アルミニウムポンプイングツぐラド２０１に形成
し、コンタクト穴をあけ、アル建エウ五′配線を施し１
次いで表面保１１８１２１１被着しポンディングパッド
２０の穴あけ１行な、う（同図（ホ）参照）。厚い酸化
膜１４厘の最終的な厚さは途中のエツチング工程により
ＬＯ〜ＬＩＪＩｍ程度になっている０ 第４図はこのようにして製造し良ゲート保護回路が適用
さ−れるトランジスタ回路で第２図と同じ参照数字は同
じ構成部分を示している。この回路において、保護素子
群１け、拡散抵抗２２と３つのダイオード２Ｂ、２４．
２ｓとにより構成されており％！６は電源ライン、！？
Ｆ！ドレイン出力である０ 車両では電圧が数１００ボルト程度で振動周波数が数Ｍ
Ｈｚから数１・ＭＨｚＯ９−ジ８が入力端子すなわちポ
ンディングパッド２Ｖｃ加えられることがある０そのた
めにポリシリコン保饅抵抗ｓＯ抵抗値を充分大きくする
ことＫより。
ｍの厚＠に成長させる（同図−）参照）０以後は通常ｅ
Ｄ ＬＯＣＯ８（Ｌｏｃａｌ ０ｘ１ｄムＺｉｔｉｏｎ
ｏｆ８１１ｉｃｏｎ）シリーングートエ穆でＭ０８ト
ランジスタを形成してゆくのであるが、先ずＦＥＴ
を形成すゐ部分に窒化Ｈｓｓ＠形成してマスクしく同図
（ハ）参照）、酸化膜層を成長させ厚さの異なる酸化膜
１４ｍと酸化膜１４ｂと管形成し（同図に）参照）、さ
ら＃ｃ音化膜１Ｓ會除去したあとにゲート酸化膜ｌ５１
−形成すゐ（同図（へ）参照）。ゲート酸化膜１６管形
成した後、ポリシリコン９１７ｔ−被着し、ゲートと保
護抵抗の／＜ターンを形成しく同図（へ）参照）％窓１
ｓｔ−通してソースおよびドレイン！９を形成する（同
図（ト）参照）。ソースとドレイン１會の形成時にゲー
トとなるポリシリコンのドーピングを行なって奄よいが
、このときポリシリコン保護抵抗のパターンはイオン注
入で霞度コントロールし食後ＣＶＤ−化シリコン（８ｉ
０．）膜などで！スフしておく必要がある。その後は通
例のようにＣＶＤ酸化シリプンなどの層関絶縁膜會被着
さゼ、アルミニウムポンプイングツぐラド２０１に形成
し、コンタクト穴をあけ、アル建エウ五′配線を施し１
次いで表面保１１８１２１１被着しポンディングパッド
２０の穴あけ１行な、う（同図（ホ）参照）。厚い酸化
膜１４厘の最終的な厚さは途中のエツチング工程により
ＬＯ〜ＬＩＪＩｍ程度になっている０ 第４図はこのようにして製造し良ゲート保護回路が適用
さ−れるトランジスタ回路で第２図と同じ参照数字は同
じ構成部分を示している。この回路において、保護素子
群１け、拡散抵抗２２と３つのダイオード２Ｂ、２４．
２ｓとにより構成されており％！６は電源ライン、！？
Ｆ！ドレイン出力である０ 車両では電圧が数１００ボルト程度で振動周波数が数Ｍ
Ｈｚから数１・ＭＨｚＯ９−ジ８が入力端子すなわちポ
ンディングパッド２Ｖｃ加えられることがある０そのた
めにポリシリコン保饅抵抗ｓＯ抵抗値を充分大きくする
ことＫより。
拡散抵抗３８と分布容量とにより作られる時定数管サー
ジの振動周期より大きくすればドレイン出力３丁におけ
るサージ、Ｏ漏れの振幅を小さくできるとともに保護抵
抗畠の抵抗値を大きくすることによりダイオード！８．
！４ｔ−通してｉｔ 電源ライン３・へ流れ込むサージ電源を制限し。
ジの振動周期より大きくすればドレイン出力３丁におけ
るサージ、Ｏ漏れの振幅を小さくできるとともに保護抵
抗畠の抵抗値を大きくすることによりダイオード！８．
！４ｔ−通してｉｔ 電源ライン３・へ流れ込むサージ電源を制限し。
電源ライン３６を通って最終出力端へ漏れるサージを抑
え、誤動作を防ぐことができる０第４図はこのサージが
漏れる場合の経路を示している。第Ｓ図はこのときのポ
リシリコン保護抵抗３の抵抗値に対するドレイン出力２
１へのサージの漏れ電圧の実験結果を示す０このナージ
漏れ電圧ａの値が１ｖ以上あるとシリコン基板上の回路
の誤動作の原因となって望ましくない。
え、誤動作を防ぐことができる０第４図はこのサージが
漏れる場合の経路を示している。第Ｓ図はこのときのポ
リシリコン保護抵抗３の抵抗値に対するドレイン出力２
１へのサージの漏れ電圧の実験結果を示す０このナージ
漏れ電圧ａの値が１ｖ以上あるとシリコン基板上の回路
の誤動作の原因となって望ましくない。
またポリシリコン保護抵抗３の抵抗値が大きすぎるとポ
ンディングパッド雪下の酸化膜すなわち厚い酸化膜（集
２図の１０または第３図の１４ｍで示される部分）の容
量が効き、この容量を通してサージが基板に流れ込むの
でやは〕好ましくない０ 第６図は本発明によるゲート保護回路のポリシリコン保
護抵抗の形状の一例管示してシフ。
ンディングパッド雪下の酸化膜すなわち厚い酸化膜（集
２図の１０または第３図の１４ｍで示される部分）の容
量が効き、この容量を通してサージが基板に流れ込むの
でやは〕好ましくない０ 第６図は本発明によるゲート保護回路のポリシリコン保
護抵抗の形状の一例管示してシフ。
破線Ｃで囲んだ部分は入力端における電界の集中で絶縁
破壊が起らないように転を広くしである。ポリシリコン
は厚さが３５６ＯＡで、ボロンもしくけりンを約１０１
４ａ＋４イオン注入することにより、シート抵抗はｓＯ
ＯΩ／口〜ＩＫＧ／口となり、幅は大電流時の熱溶断を
考慮してＳμｍとなっているがこのと會の抵抗値がＢＯ
ＫΩ〜ｓＯ・にΩで嵐好な結果が得られた。
破壊が起らないように転を広くしである。ポリシリコン
は厚さが３５６ＯＡで、ボロンもしくけりンを約１０１
４ａ＋４イオン注入することにより、シート抵抗はｓＯ
ＯΩ／口〜ＩＫＧ／口となり、幅は大電流時の熱溶断を
考慮してＳμｍとなっているがこのと會の抵抗値がＢＯ
ＫΩ〜ｓＯ・にΩで嵐好な結果が得られた。
上記実施例ではシリコンゲートのＭＯＢ ＦＫＴ（Ｐ
−ＭＯＢ、Ｎ−ＭＯ８％Ｃ−ＭＯ８％）［ついて税明し
良が、アル電ニウムゲート０Ｍ０８ Ｆ、ＢＴ につ
いてもポリシリコン保護抵抗の被着工程全追加すること
により容易に実現でき同じ効果が得られる０本発明ｔア
ル建ニウムゲートのＣ−ＭＯＢ製造工程に適用する場合
の製造工程の概略を第７図に示す。
−ＭＯＢ、Ｎ−ＭＯ８％Ｃ−ＭＯ８％）［ついて税明し
良が、アル電ニウムゲート０Ｍ０８ Ｆ、ＢＴ につ
いてもポリシリコン保護抵抗の被着工程全追加すること
により容易に実現でき同じ効果が得られる０本発明ｔア
ル建ニウムゲートのＣ−ＭＯＢ製造工程に適用する場合
の製造工程の概略を第７図に示す。
（支）Ｎ形シリコン基板３・の全面に窒化膜（Ｓ ｉ
ＡＮ４）１１を成長畜ぜ先後５ｅａｓ図の領域１３に当
る部分の窒化膜を除去する０ （→ シリコン基板３・の表面に熱配化膜（８１０ｍ）
８２ｔＬ虐〜１０μｍ成長名ぜ（穿化膜３１に被われ友
部分は成長しない）窒化膜を全て除去するＯ ｅウ 窒化膜除去後さらに！！化ｌｉｋ成長させ。
ＡＮ４）１１を成長畜ぜ先後５ｅａｓ図の領域１３に当
る部分の窒化膜を除去する０ （→ シリコン基板３・の表面に熱配化膜（８１０ｍ）
８２ｔＬ虐〜１０μｍ成長名ぜ（穿化膜３１に被われ友
部分は成長しない）窒化膜を全て除去するＯ ｅウ 窒化膜除去後さらに！！化ｌｉｋ成長させ。
Ｎ−ＭＯＢ ＦＢＴの基板となるＰウェル３３を形成
するｔめ、ボーン０を拡散する０ に） Ｐ−ＭＯ８ＦＥＴのソース、ドレインｓ４および
保縛ダイオード＄６を形成する次めボ葺ンを拡散する＠ （ホ） Ｎ−ＭＯ８ＰＦＩＴのソース、ドレイン管形成
するためりン０を拡散する〇 （へ）入力保護抵抗となるポリシリコン抵抗３６をＣＶ
Ｄ で形成し、イオン注入にょｐ抵抗値制御を行なう。
するｔめ、ボーン０を拡散する０ に） Ｐ−ＭＯ８ＦＥＴのソース、ドレインｓ４および
保縛ダイオード＄６を形成する次めボ葺ンを拡散する＠ （ホ） Ｎ−ＭＯ８ＰＦＩＴのソース、ドレイン管形成
するためりン０を拡散する〇 （へ）入力保護抵抗となるポリシリコン抵抗３６をＣＶ
Ｄ で形成し、イオン注入にょｐ抵抗値制御を行なう。
（ト） ゲート酸化１［ｓ１管成長させ％ざらにコン
タクト部の酸化膜を除去する。
タクト部の酸化膜を除去する。
■ アルオニウム３８を蒸着し配ｍｅ行う。
（す） ＰＳＱ（リンガラス）をＣＶＤで形成し表面
保護Ｍ３静を形成する。
保護Ｍ３静を形成する。
本発明において、上でポリシリコン保護抵抗の抵抗値を
高くすることｔ述べたが、抵抗値が高くなると抵抗の両
端間の電圧が上昇する良め自動車のような厳しい環境下
で使用される半導、１： 体装置１おいてはポンディングパッドｌ Ｖ ｊｊ ：
ｙン基板との間の放電対策同様にポリシリコン保護抵抗
とシリコン基板との放電対策が必要になり、そのような
対策をすることによｐ高周波サージに対する牛導値装置
の耐性が向上する。
高くすることｔ述べたが、抵抗値が高くなると抵抗の両
端間の電圧が上昇する良め自動車のような厳しい環境下
で使用される半導、１： 体装置１おいてはポンディングパッドｌ Ｖ ｊｊ ：
ｙン基板との間の放電対策同様にポリシリコン保護抵抗
とシリコン基板との放電対策が必要になり、そのような
対策をすることによｐ高周波サージに対する牛導値装置
の耐性が向上する。
第一図は実験によ為酸化膜（酸化シリコン）厚と高周波
サージ耐圧との関係を示す。この図から、たとえば±４
００Ｖの耐圧が必要な場合には酸化膜厚をＬ・〜Ｌ丁μ
ｍＫすればよいことがわかる０またこの図から高周波サ
ージ耐圧は静電的なもＯよりかｅ６悪いことがわかる。
サージ耐圧との関係を示す。この図から、たとえば±４
００Ｖの耐圧が必要な場合には酸化膜厚をＬ・〜Ｌ丁μ
ｍＫすればよいことがわかる０またこの図から高周波サ
ージ耐圧は静電的なもＯよりかｅ６悪いことがわかる。
本発明にかけるように、高周波サージが印加されるポン
ディングパッドおよびポリシリコン保ｍ抵抗部分の酸化
膜の厚−ｇｔ−充分厚くすれば高電圧サージが印加され
て４酸化膜の絶縁破壊による故障を起すことなく、高周
波サージがシリフン基板から絶縁されたポリシリコン保
護抵抗に印加式れても充分減衰した後にポリシリコン保
護紙ＦＬＫ襞続てれた保ｓｉｓ子群のフラングダイオー
ドを通してシリコン基板すなわち電源う１：□ インに印加されデージ４充分減衰しているために回路の
誤動作を起すことはない＠ 以上説明ｌ−友ように１本発明においては、入力端子と
ゲート保護素子群との間に接続されたポリシリコン保護
抵抗の抵抗値′ｔＳＯＫΩ〜１００ＫＱとし且つ入力端
子となるポンディングパッドとポリシリコン保護抵抗の
設置場れる部分の酸化膜の厚さ會他の回路形成部分の酸
化膜すなわちフィールド酸化膜より厚（したので、入力
端子に高周波サージ電圧が印加されてもゲートの絶縁破
壊や基板上の回路の誤動作を起すことなく、高抵抗値を
有するポリシリ；ン保護抵抗によりサージ電圧を減衰す
ることができる。
ディングパッドおよびポリシリコン保ｍ抵抗部分の酸化
膜の厚−ｇｔ−充分厚くすれば高電圧サージが印加され
て４酸化膜の絶縁破壊による故障を起すことなく、高周
波サージがシリフン基板から絶縁されたポリシリコン保
護抵抗に印加式れても充分減衰した後にポリシリコン保
護紙ＦＬＫ襞続てれた保ｓｉｓ子群のフラングダイオー
ドを通してシリコン基板すなわち電源う１：□ インに印加されデージ４充分減衰しているために回路の
誤動作を起すことはない＠ 以上説明ｌ−友ように１本発明においては、入力端子と
ゲート保護素子群との間に接続されたポリシリコン保護
抵抗の抵抗値′ｔＳＯＫΩ〜１００ＫＱとし且つ入力端
子となるポンディングパッドとポリシリコン保護抵抗の
設置場れる部分の酸化膜の厚さ會他の回路形成部分の酸
化膜すなわちフィールド酸化膜より厚（したので、入力
端子に高周波サージ電圧が印加されてもゲートの絶縁破
壊や基板上の回路の誤動作を起すことなく、高抵抗値を
有するポリシリ；ン保護抵抗によりサージ電圧を減衰す
ることができる。
第１図は従来の絶縁グー）Ｉｔ電界効果トランジスタの
ゲート保ｓｉａ路を示しておシ、（へ）け同保鰻回路め
平面図、（ロ）はに）のＡ−ＡＩＦｒ＠図、第２図は本
発明によゐゲート保１１回路のゲート保護回路を示して
お夛、（イ）は同僚ａｍ路の平頁図、←）Ｆｉ（（イ）
ＯＢ−Ｂ断面図、第１図は本発明によるゲート保ｇｔａ
路を有する半導体回路の製造工程會（ハ）〜■で示す図
、第４図は本発明によるゲート保Ｓ回路の電気回路％第
Ｓ図はポリシリコン保護抵抗の抵抗値とナージＯ漏れ値
との関係管示す図、ｆｓ−図は本発ｆｌＪ４によゐゲー
ト保護回路のポリシリ；ン保護抵抗の配置形状の一例、
第７Ｅは本発１ｌｊＩＫよるゲート保護回路１有するア
ルオニウムゲー）ＯＣ−ＭＯ８製造工程を（６）〜（’
Ｊ）で示す図、第８図は酸化膜厚と高周ｔｌＩブージ耐
圧との関係管示す図であろ０ ！−チップ、鵞−ポンディングパッド、３・・・ポリシ
リ；ン保護抵抗、４．ｓ−コンタクト、・−配線、１−
保護素子群、Ｓ−・電界効果トランジスタ、■・軸フィ
ールド酸化１［，１０，１４−酸化膜、１１−Ｐ形シリ
フン基板、１２゜ｌｌ−１ｌ化膜、１３，１＠−・・窓
、１＠−１’−）酸化膜、１７−ポリシリ；ン膜、ｌ嘗
・・・ソース。 ドレイン、鵞Ｏ−アルン二つムボンデイングパッド％２
五−表面保嚢膜、１３・−拡散抵抗、！ｌ、！４．雪暴
・−ダイオード 脣 許 輿 願 人 日童自動車株式会社代雇人弁瀧
士 鈴 木 弘 男 第 （イ） １ｇ１ １４ａ １４ｂ 寸。
ゲート保ｓｉａ路を示しておシ、（へ）け同保鰻回路め
平面図、（ロ）はに）のＡ−ＡＩＦｒ＠図、第２図は本
発明によゐゲート保１１回路のゲート保護回路を示して
お夛、（イ）は同僚ａｍ路の平頁図、←）Ｆｉ（（イ）
ＯＢ−Ｂ断面図、第１図は本発明によるゲート保ｇｔａ
路を有する半導体回路の製造工程會（ハ）〜■で示す図
、第４図は本発明によるゲート保Ｓ回路の電気回路％第
Ｓ図はポリシリコン保護抵抗の抵抗値とナージＯ漏れ値
との関係管示す図、ｆｓ−図は本発ｆｌＪ４によゐゲー
ト保護回路のポリシリ；ン保護抵抗の配置形状の一例、
第７Ｅは本発１ｌｊＩＫよるゲート保護回路１有するア
ルオニウムゲー）ＯＣ−ＭＯ８製造工程を（６）〜（’
Ｊ）で示す図、第８図は酸化膜厚と高周ｔｌＩブージ耐
圧との関係管示す図であろ０ ！−チップ、鵞−ポンディングパッド、３・・・ポリシ
リ；ン保護抵抗、４．ｓ−コンタクト、・−配線、１−
保護素子群、Ｓ−・電界効果トランジスタ、■・軸フィ
ールド酸化１［，１０，１４−酸化膜、１１−Ｐ形シリ
フン基板、１２゜ｌｌ−１ｌ化膜、１３，１＠−・・窓
、１＠−１’−）酸化膜、１７−ポリシリ；ン膜、ｌ嘗
・・・ソース。 ドレイン、鵞Ｏ−アルン二つムボンデイングパッド％２
五−表面保嚢膜、１３・−拡散抵抗、！ｌ、！４．雪暴
・−ダイオード 脣 許 輿 願 人 日童自動車株式会社代雇人弁瀧
士 鈴 木 弘 男 第 （イ） １ｇ１ １４ａ １４ｂ 寸。
Claims (1)
- 【特許請求の範囲】 入力端子となるポンディングパッドと、保護すべきトラ
ンジスタのグー）Ｋ接続される保護素子との関に電流制
限用保護抵抗を接続して成る半導体集積回路のゲート保
護回路において。 前記保護抵抗の値’１）ＳＯＫΩ〜５ｏｏｘΩとし且つ
前記ポンディングパッドと前記保護抵抗とが設けられた
半導体基板上の酸化膜の厚さを他の回路素子が設けられ
た半導体基板上の酸化膜の厚さより厚くシ曳ことｔＩ！
＃黴とするゲート保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005448A JPS58123763A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路のゲ−ト保護回路 |
| DE19823243465 DE3243465A1 (de) | 1982-01-19 | 1982-11-24 | Gate-schutzschaltung fuer eine integrierte halbleiterschaltung |
| GB08300725A GB2113469A (en) | 1982-01-19 | 1983-01-12 | Gate protection circuit for MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005448A JPS58123763A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路のゲ−ト保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123763A true JPS58123763A (ja) | 1983-07-23 |
Family
ID=11611489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005448A Pending JPS58123763A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路のゲ−ト保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS58123763A (ja) |
| DE (1) | DE3243465A1 (ja) |
| GB (1) | GB2113469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924280A (en) * | 1987-01-23 | 1990-05-08 | Oki Electric Industry Co., Ltd. | Semiconductor fet with long channel length |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| US4835416A (en) * | 1987-08-31 | 1989-05-30 | National Semiconductor Corporation | VDD load dump protection circuit |
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| DE4301552A1 (de) * | 1993-01-21 | 1994-07-28 | Telefunken Microelectron | Integrierte Leistungswiderstandsanordnung |
| KR101040859B1 (ko) * | 2009-09-02 | 2011-06-14 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시장치 |
-
1982
- 1982-01-19 JP JP57005448A patent/JPS58123763A/ja active Pending
- 1982-11-24 DE DE19823243465 patent/DE3243465A1/de not_active Ceased
-
1983
- 1983-01-12 GB GB08300725A patent/GB2113469A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924280A (en) * | 1987-01-23 | 1990-05-08 | Oki Electric Industry Co., Ltd. | Semiconductor fet with long channel length |
| US4987464A (en) * | 1987-01-23 | 1991-01-22 | Oki Electric Industry Co., Ltd. | Encapsulated FET semiconductor device with large W/L ratio |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8300725D0 (en) | 1983-02-16 |
| GB2113469A (en) | 1983-08-03 |
| DE3243465A1 (de) | 1983-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100311578B1 (ko) | 반도체장치 | |
| KR19990066812A (ko) | 신뢰성있는 확산 레지스터 및 확산 커패시터 | |
| EP0661744A1 (en) | Semiconductor integrated circuit device | |
| JPS58123763A (ja) | 半導体集積回路のゲ−ト保護回路 | |
| US5731628A (en) | Semiconductor device having element with high breakdown voltage | |
| KR101195720B1 (ko) | 반도체 집적 회로 디바이스 및 그 제조 방법 | |
| JP2974003B2 (ja) | 半導体装置およびその製造方法 | |
| JPS60100469A (ja) | 半導体装置 | |
| US4922316A (en) | Infant protection device | |
| EP0087155B1 (en) | Means for preventing the breakdown of an insulation layer in semiconductor devices | |
| JPH0518466B2 (ja) | ||
| JPH0821630B2 (ja) | 半導体装置 | |
| JPS58143561A (ja) | 半導体装置 | |
| JPH0738413B2 (ja) | 半導体装置 | |
| JPH0410472A (ja) | 保護回路 | |
| JPS5851523A (ja) | 半導体装置 | |
| KR100353529B1 (ko) | 반도체 소자의 정전기 방지 구조 | |
| JPS59154056A (ja) | 半導体装置 | |
| JPS61179576A (ja) | 半導体集積回路装置 | |
| JPH0376788B2 (ja) | ||
| JPS62250664A (ja) | 半導体集積回路 | |
| JPS61150263A (ja) | 半導体集積回路装置 | |
| JPS5965453A (ja) | 多層配線を有する半導体装置 | |
| JPH04133468A (ja) | 半導体装置の入力保護回路 | |
| KR19990002870A (ko) | 정전기 방전 방지용 트랜지스터 및 그의 제조방법 |