Diese Erfindung betrifft ein Speichersteuerungssystem zum Aufzeichnen und
Wiedergeben von seriellen digitalen Daten.
BESCHREIBUNG DES STANDES DER TECHNIK
-
Unter denen in weiten Gebieten verwendeten Verfahren zum Aufzeichnen und
Wiedergeben von seriellen digitalen Daten wurde neuerdings ein digitales Tonbandgerät
(DAT) eingeführt. In einem Tonbandgerät mit Rotationskopf(R-DAT) ist beispielsweise
ein Aufnahmesignal auf eine konstante Blockperiode (Bt) formatiert, wie gezeigt in Fig.
4, in welcher vor den seriellen digitalen Daten D&sub0;, D&sub1;... Dn ein Synchronisiersignal
(SYNC) mit einem spezifischen Codemuster, ein Aufzeichnungsidentifizierungscode
(ID), ein Blockadresscode (BA) und ein Fehlererkennungscode (EDC) für das ID und
BA angeordnet sind. Jeder Code besteht aus acht Bits, und wird als "Symbol"
bezeichnet.
-
In der folgenden Beschreibung sind die Daten des Identifizierungscode (ID),
welcher den Inhalt der aufgezeichneten Daten anzeigt, etc. durch das Symbol W&sub1;, die
Daten des Adresscodes BA sind durch das Symbol W&sub2; und die Daten des
Fehlererkennungscodes EDC sind durch das Symbol P bezeichnet.
-
Das Wiedergabeglied besitzt einen Synchronisiergenerator, welcher das gleiche
Codemuster wie das des Aufzeichnungsglieds liefert, und es vergleicht die
wiedergegebenen seriellen digitalen Daten in sequenzieller Weise mit dem
Synchronisiermuster, um so bei Übereinstimmung des wiedergegebenen Signals mit dem
Synchronisiermuster zu bestimmen, daß es sich dabei um ein Synchronisiersignal handelt,
so daß es als Referenzsignal für die nachfolgende Signalverarbeitung verwendet wird.
Dies ist das hauptsächlich verwendete Verfahren zum Aufzeichnen und Wiedergeben von
seriellen digitalen Daten.
-
Das R-DAT verwendet ein als "8-10-Modulation" bezeichnetes
Modulationssystem, wobei sein Synchronisiersignal (SYNC) ein spezielles Muster
aufweist, welches bei Daten normalerweise nicht auftritt, so daß die Genauigkeit der
Synchronisiersignalerfassung ziemlich groß ist. Jedoch wird es, falls aus irgendeinem
Grund kein Modulationssystem mit einem speziellen Synchronisiermuster verwendet
werden kann, beispielsweise wegen der Bandbegrenzung der Aufzeichnungssignale, z.B.
wenn sowohl ein analoges Videosignal als auch ein digitales Audiosignal aufgezeichnet
wird, unvermeidbar, ein in den Daten enthaltenes Codemuster als Synchronisiersignal zu
verwenden. In diesem Fall werden mit hoher Wahrscheinlichkeit falsche
Synchronisiersignale auftreten, die von dem gültigen Synchronisiersignal abweichen und
eine normale Signalverarbeitung wird erschwert. Obwohl dieses Problem gelöst werden
kann, indem die Wortlänge des Synchronisiersignals (SYNC) erhöht wird, bringt dies
den Nachteil einer erhöhten Aufzeichnungsfrequenz oder einer verminderten
Signalübertragungsrate mit sich.
-
Ein Durchbruch bei einem herkömmlichen Verfahren zur Gewährleistung der
Synchronisiersignalerfassung ohne eine erhöhte Wortlänge des Synchronisiersignal ist,
zusätzlich zur Verwendung einer ersten Synchronisiersignalerfassungsschaltung, eine
vorbestimmte Regelmäßigkeit in den Inhalten von zwei aufeinanderfolgenden
Blockadresscodes BA zu erfassen, um dies als zweites Synchronisiersignal zu
verwenden, so daß ein endgültiges Synchronisiersignal aus einem logischen Produkt aus
dem ersten und dem zweiten Synchronisiersignal erhalten wird, wie beispielsweise in der
ungeprüften japanischen Patentveröffentlichung mit der Nr. 60-137150 beschrieben ist.
Der Blockadresscode BA verwendet im allgemeinen eine Reihe von Binärzahlen, die
kontinuierlich von 0 ansteigen, und die Erfassung einer vorbestimmten Differenz der
Werte zweier aufeinanderfolgender Adresscodes gewährleistet die
Synchronisiersignalerfassung.
-
Von EP-A-0 164 891 ist bekannt, daß die Synchronisiersignalerkennung
verbessert wird, indem benachbart zu den Synchronisiermustern in den Daten liegende
Blockadresscodes Verwendung finden. Dazu wird überprüft, ob zwei
aufeinanderfolgende erfäßte Synchronisiermuster von nachfolgenden Blockadressen
gefolgt werden.
-
Da jedoch die obigen Anordnungen die Regelmäßigkeit von zwei
aufeinanderfolgenden Adresscodes verwenden, sind diese nicht zur Durchführung der
sicheren und prompten Synchronisiersignalerfassung in einem solchen Fall in der Lage,
bei dem ein Adresscode beispielsweise zu einem Zeitpunkt unmittelbar nach dem Start
oder der Erholung von einem bei der Datenwiederungabe aufgetretenen Codefehler
verlorenungeht, da es in einem derartigen Fall schwierig wird, irgendeine vorhandene
Unreungelmäßigkeit in Adressdatenwerten zu erkennen.
-
Fig. 5 ist ein Blockdiagramm, welches eine herkömmliche
Speichersteuervorrichtung zeigt. Beim Wiedergabevorgang werden serielle digitale
Daten über einen Eingangsanschluß 2 eingegeben, und eine
Synchronisiersignalerfässungsschaltung 3 erfaßt das Synchronisiersignal und erzeugt
Signale, die in Phase mit dem Synchronisiersignal sind. Die seriellen digitalen Daten
werden auch einer Blockadressenregisterschaltung 4 zugeführt, indem der Adresscode
BA als Reaktion auf einen von der Synchronisiersignalerfassungsschaltung 3 gelieferten
Registrierimpuls abgelegt wird. Die seriellen digitalen Daten werden außerdem einer
Paritätsüberprüfungsschaltung 5 zugeführt, in der eine positive Paritätsüberprüfung oder
eine negative Paritätsüberprüfung erfolgt, und zwar für die in Fig. 4 gezeigte
Codestruktur beispielsweise gemäß der folgenden Gleichung.
-
wobei das Symbol eine exclusiv-ODER - Operation darstellt.
-
Die Synchronisiersignalerfassungsschaltung 3 ist mit ihrem einen Ausgang mit
einem Taktgeberanschluß einer Blockadressenzählschaltung 6 verbunden, welche
außerdem bei ihrem Rücksetzen Drehkopfschaltimpulse vom Eingangsanschluß (das in
Fig. 2 gezeigte Signal S1) empfängt, welche die Drehposition des (nicht gezeigten)
Rotationskopfes angeben und über den Eingangsanschluß 1 zugeführt werden. Die
Blockadressenzählschaltung 6 wird an der Flanke eines Kopfschaltimpulses einem
Löschen ihrer Inhalte unterzogen und zählt das Synchronisiersignal, bis es durch den
nächsten Kopfschaltimpuls gelöscht wird. Dieser Vorgang wird wiederholt. In den Fig. 1
bis 5 zeigen Ziffern, die die kurzen Querstriche über den Verbindungsleitungen
bezeichnen, die jeweilige Bitanzahl von über die jeweiligen Verbindungsleitungen
gesendeten digitalen Signalen. Die Blockadressezählschaltung 6 und die
Blockadressenregisterschaltung 4 sind mit ihren Ausgängen (8 Bits) mit einer
Blockadressen-Antivalenzschaltung 8 verbunden, welche bestimmt, ob beide
Blockadresswerte miteinander übereinstimmen. Die Ausungangsgrößen der
Blockadress-Antivalenzschaltung 8 und der Paritätsüberprüfungsschaltung 5 werden
einem UND-Gate 7 zugeführt, welches einen Impuls ausgibt, wenn das
Paritätsüberprüfugsergebnis korrekt ist und gleichzeitig die Blockadressenwerte nicht
miteinander übereinstimmen, und der Ausgangsimpuls wird dem Ladeanschluß L der
Blockadressenzählschaltung 6 zugeführt, und der 8-Bit-Ausgang der
Blockadressenregisterschaltung 4 wird dem Datenanschluß D der
Blockadressenzählschaltung 6 zugeführt, so daß der Adresswert der
Blockadressenregisterschaltung 4 in die Blockadressenzählschaltung 6 geladen wird. Die
Blockadressenzählschaltung 6 erzeugt eine 8-Bit-Ausgabe, welche über einen
Ausgangsanschluß 9 ausgegeben wird und bildet einen Teil eines Adressignalwertes zum
Speichern der wiedergegebenen digitalen Daten in einem RAM (Random Access
Memory).
-
Außerdem führen die Synchronisiererfassungsschaltung 3 und die
Blockadressenzählschaltung 6 ihre Ausgangsgrößen einer
Schreibsignalgenerierungsschaltung 10 zu, welche über einen Ausgangsanschluß 11 eine
Ausgangsgröße liefert, und diese wird als Schreibsignal zum Speichern der
wiedergegebenen digitalen Daten im RAM verwendet.
-
Hiermit wird bei einer magnetischen Aufzeichnungswiedergabevorrichtung zum
Aufzeichnen und Wiedergeben eines Videosignals auf einem Magnetband unter
Verwendung eines Rotationskopfes, wenn ein Audiosignal in Form eines digitalen
Signals aufgezeichnet und wiedergegeben wird, ein analoges Audiosignal beispielsweise
bei einer Abtastfrequenz fs von 48 kHz digitalisiert, so daß ein Frequenzverhältnis von
der Abtastfrequenz fs mit 48 kHz zur Feldfrequenz fv des Videosignals mit 59,94 Hz im
NTSC-System zu 800.8 wird. Die Anzahl von Daten in einem Feld ist in zwei Arten
unterteilt, d.h. eine größere Anzahl und eine kleinere Anahl (beispielsweise 792 und
810), und zusätzliche Pseudodaten werden zur Durchführung des Aufzeichnens dem Feld
hinzugefügt, welches eine geringe Datenanzahl enthält (792 Daten in einem Feld). Da das
MSB (höchstwertige Bit) des Adresscodes BA in Fig. 4 zur Aufzeichnung der
Informationen verwendet wird, wekhe das Vorhandensein oder Nichtvorhandensein von
zusätzlichen Pseudodaten anzeigen, wird der Blockadresswert in 7 Bits aufgezeichnet.
Wenn die Anzahl von Blocks in einem Feld beispielsweise 135 ist, beinhalten die
geringwertigeren 7 Bits des Blockadresscodes W&sub2; die 0-Adresse (0000000) bis zur
127-Adresse (1111111). Dann wird die folgende 128-Adresse durch (0000000)
bezeichnet, und die letzte 134-Adresse wird durch die 6 (=134-128)-Adresse (0000110)
angezeigt. Die Blockadressen sind auf einem Magnetband durch diese Bitangaben
aufgezeichnet.
-
Jedoch kann beim digitalen Aufzeichnen eines Audiosignals synchron mit einem
Videosignal, wie oben erwähnt, der 8-Bit-Blockadresswert für die Wiedergabe nicht
direkt vom Aufzeichnungsblockadresswert erzeugt wird, da die
Aufzeichnungsblockadresse in 7 Bits auf dem Magnetband aufgezeichnet ist.
INHALT DER ERFINDUNG
-
Ein Ziel dieser Erfindung ist die Aufzeichnung und Wiedergabe eines
digitalisierten Audiosignals gemeinsam mit einem Videosignal, ein
Speichersteuerungssystem zu liefern, welches eine
Synchronisiersignalerkennungsschaltung, eine Blockadressgenerierungsschaltung und
eine Schreibsignalgenerierungsschaltung zum Speichern der digitalen Daten im RAM
aufweist.
-
Um das obige Ziel zu erreichen, verwendet das Speichersteuerungssystem dieser
Erfindung ein erstes Synchronisiersignal, welches erfaßt wird, indem ein
Übereinstimmungsvergleich eines wiedergegebenen Synchronisiersignals mit einem
Synchronisiersignalmuster vorgenommen wird, sowie ein Fehlererkennungssignal,
welches erzeugt wird, indem man eine vorbestimmte Berechnung mit einem Hilfscode,
einem Adresscode und einem Fehlererkennungscode durchführt, welche gemeinsam mit
einem Synchronisiersignal zugeführt werden, so daß das erste Synchronisiersignal nur
dann zur Verwendung als zweites Synchronisiersignal zugelassen wird, wenn das
Fehlererkennungssignal das Nichtvorhandensein eines Fehlers anzeigt.
-
In der oben beschriebenen Struktur werden der Fehlererkennungscode etc. als
eine Art Synchronisiersignal, ergänzend zu einem ersten Synchronisiersignal, verwendet,
und zwar wird dieses erfaßt, indem man einen Übereinstimmungsvergleich des
wiedergegebenen Synchronisiersignals mit dem Synchronisiermuster vornimmt und eine
inklusiv-oder-Operation wird zur Erhöhung der Genauigkeit der
Synchronisiersignalerfassung mit beiden Signalen durchgeführt. Ein Ergebnis der
Fehlererfassung von den zusätzlichen Codes hat bei Verlust eines Synchronisiersignals
eine geringe Validität, und wenn eine Wortlänge des ganzen
Fehlererfassungscodesystems relativ gerinung ist, ist der Einfluß eines Codefehlers gering
und es kann als Referenzsignal zum Unterscheiden von Pseudo- und/oder falschen
Synchronisiersignalen ausreichend geeignet sein. Daraus kann ein gleichwertiger Vorteil
einer erheblich vergrößerten Wortlänge eines Synchronisiersignals erhalten werden, so
daß eine Synchronisiersignalerfassung mit hoher Genauigkeit, welche in einem Block
beendet wird, ohne Verwendung der Regelmäßigkeit zwischen mehreren Blocks erzielt
wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
Fig. 1 ist ein Blockdiagramm, welches das Speichersteuerungssystem dieser
Erfindung zeigt;
-
Fig. 2 ist ein Wellenformdiagramm, welches die hauptsächlichen
Signalwellenformen des in Fig. 1 gezeigten Speichersteuerungssystems zeigt;
-
Fig. 3 ist ein Blockdiagramm, welches den Aufbau der Vorrichtung zur
Implementierung der in Fig. 1 gezeigten Synchronisiersignalerkennungsschaltung 3 zeigt;
-
Fig. 4 ist ein Signalaufbaudiagramm, welches die Formate von seriellen digitalen
Daten zeigt, welche an den Eingangsanschluß 2 in Fig. 1 geliefert werden sollen; und
-
Fig. 5 ist ein Blockdiagramm, welches ein herkömmliches
Speichersteuerungssystem zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
Fig. 1 ist ein Blockdiagramm, welches das Speichersteuerungssystem zeigt, das
eine Ausführungsform der vorliegenden Erfindung ist, und Fig. 2 ist ein
Wellenformdiagramm, welches die in verschiedenen Bereichen in Fig. 1 auftretenden
Signale zeigt. Beim Wiedergabevorungang empfängt ein Einganungsanschluß 2 in Fig. 1
serielle digitale Daten, und eine Synchronisiersignalerkennungsschaltung 3 erkennt das
Synchronisiersignal und erzeugt ein Signal, welches in Phase mit dem Synchronisiersignal
ist. Eine Blockadressregisterschaltung 4 entnimmt und registriert einen in den seriellen
digitalen Daten befindlichen Adresscode BA, ansprechend auf den von der
Synchronisiersignalerkennungsschaltung 3 gelieferten Registerimpuls. Eine
Paritätsüberprüfungsschaltung 5 führt einen ungeradzahligen Paritätstest oder einen
ungeradzahligen Paritätstest für die seriellen digitalen Daten in Übereinstimmung mit,
beispielsweise, der folgenden Gleichung für die in Fig. 4 gezeigte Codestruktur durch,
und zwar ansprechend auf einen von der Synchronisiersignalerkennungsschaltung 3
gelieferten Impuls.
-
wobei das Symbol eine exclusiv-Oder-Operation bezeichnet.
-
Die Ausungangsgröße der Synchronisiersignalerkennungsschaltung 3 wird einem
Taktgebereingangsanschluß einer Blockadresszählschaltung 6 zugeführt, und ein
Kopfschaltimpulssignal (dargestellt durch S&sub1; in Fig. 2), welches eine Rotationsposition
des (nicht ungezeigten) Rotationskopfes angibt, wird über einen Eingangsanschluß 1
zugeführt und an einen Rücksetzanschluß der Blockadresszählschaltung 6 anungelegt. Der
Zählwert der Blockadresszählschaltung 6 ist durch das Signal S&sub2; in Fig. 2 ungezeigt. Die
Blockadresszählschaltung 6 wird durch den Kopfschaltimpuls zurückungesetzt und danach
beginnt sie wieder mit dem Hochzählen des Synchronisiersignals, indem sie es als
Taktgebersignal verwendet, bis sie den maximalen Blockadresswert (134) erreicht, und
dort anhält. Dann wird die Zähleinrichtung durch ein nächstes Kopfschaltimpulssignal
zurückgesetzt, und diese Operationen werden wiederholt. Die Blockadresszahlschaltung
6 und die Blockadressregisterschaltung 4 führen ihre niedrigwertigen
7-Bit-Ausgangsgrößen einer Blockadressantivalenzschaltung 8 zu, welche überprüft, ob
beide Blockadresswerte miteinander übereinstimmen. Die niedrigwertigen
7-Bit-Ausgabegrößen der Blockadressenregisterschaltung 4 und die höchstwertige
1-Bit-Ausgangsgröße der Blockadresszahlschaltung 6 werden einer
Zusammensetzblockadressgenerierungsschaltung 21 zugeführt, welche einen
zusammengesetzten Blockadresswert erzeugt, wobei das höchstwertige Bit vom
Ausgang der Blockadresszählschaltung 6 geliefert wird und die niedrigwertigen 7 Bits
vom Ausgang der Blockadressregisterschaltung 4 geliefert werden. Eine
Referenzblockadressengenerierungsschaltung oder eine
Vorhersageadressengenerierungsschaltung 22, welche aus einer Zählschaltung aufgebaut
ist, empfängt an ihrem Rücksetzanschluß ein von dem Eingangsanschluß 1 geliefertes
Kopfschaltimpulssignal, und bewirkt das Hochzählen des internen Referenzzeitgebers.
Der Inhalt der Zähleinrichtung ist in analoger Weise durch das Signal S&sub3; in Fig. 2
gezeigt. Die Schaltung 22 wird durch das Kopfschaltimpulssignal zurückgesetzt, und
dann beginnt sie wieder mit dem Hochzählen des internen Referenztaktgebers, bis dieser
den maximalen Blockadresswert (134) erreicht, und hält dort an. Diese Operationen
werden wiederholt, und es werden der Kopfposition entsprechende Blockadresswerte
erzeugt. Die Referenzblockadressengenerierungsschaltung 22 und die
Zusammensetzblockadressgenerierungsschaltung 21 führen ihre 8-Bit-Ausgangsgrößen
einer ersten Adresswertvergleichsschaltung 23 zu. Die erste
Adressweitvergleichsschaltung 23 führt die folgende Berechnung eines absoluten Wertes
durch:
-
N&sub1; = NA-NB
-
wobei NA einen durch die Referenzblockadressengenerierungsschaltung 22
vorhergesagten Adresswert, und NB einen durch die
Zusammensetzblockadressgenerierungsschaltung 21 gelieferten Adresswert bezeichnet.
Die Schaltung 23 vergleicht desweiteren das Berechnungsergebnis N&sub1; mit einem
vorbestimmten Wert N1REF.
-
Die Paritätsüberprüfungsschaltung 5, die Blockadressen-Antivalenzschaltung 8
und die erste Adresswertvergleichsschaltung 23 führen ihre Ausgangsgrößen einer
UND-Gate-Schaltunung 7 zu, welche einen Ausgangsimpuls erzeugt, und zwar unter der
Bedingung, daß das Paritätstestergebnis korrekt ist, daß die Blockadresswerte nicht
miteinander übereinstimmen, und außerdem die folgende Bedingung erfüllt ist:
-
N1REF> NA-NB
-
(Das Signal S&sub4; in Fig. 2 zeigt einen Wertebereich, welcher diese Bedingungen erfüllt. Die
unterbrochene Linie zeigt das Signal S&sub3;, und das durch die durchgehende Linie
dargestellte Parallelogramm, welches die unterbrochene Linie als seine Mittellinie
einschließt, stellt den oben erwähnten Wertebereich dar.) Der Ausungangsimpuls der
UND-Gate-Schaltung 7 wird einem Ladeanschluß L der Blockadresszählschaltung 6
zugeführt. Die 8-Bit-Ausungangsgrößen der
Zusammensetzblockadressgenerierungsschaltung 21 werden einem
Dateneingangsanschluß D zugeführt und in die Blockadresszählschaltung 6 ansprechend
auf den von der UND-Gate-Schaltung 7 gelieferten Ladeimpuls in die
Blockadresszählschaltung 6 geladen. Die 8-Bit-Ausgangsgröße von der
Blockadresszählschaltung 6 wird über einen Ausgangsanschluß 9 ausgegeben, um einen
Teil eines Adresswertes zum Abspeichern der wiedergegebenen digitalen Daten im RAM
zu bilden.
-
Die Synchronisiersignalerkennungsschaltung 3 und die Blockadresszählschaltung
6 führen ihre Ausgangsgrößen einer Schreibsignalgenerierungsschaltung 10 zu, und die
Blockadresszählschaltung 6 und die Referenzblockadressregenerierungsschaltung 22
führen ihre 8-Bit-Ausgangsgrößen einer zweiten Adresswertvergleichsschaltung 24 zu.
Die zweite Adresswertvergleichsschaltung 24 führt die folgende Berechnung eines
absoluten Wertes aus.
-
N&sub2;= NA-NC
-
wobei NA einen durch die Referenzblockadressregenerierungsschaltung 22
vorhergesagten Adresswert bezeichnet und NC einen Ausgangsadresswert von der
Blockadresszählschaltung 6. Desweiteren vergleicht die zweite
Adresswertvergleichsschaltung 24 das Berechnungsergebnis N&sub2; mit einem
vorherbestimmten Wert N2REF. Danach liefern die Schreibsignalgenerierungsschaltung
10 und die zweite Adresswertvergleichsschaltung 24 ihre Ausngangsgröße an eine
UND-Gate-Schaltung 25, welche ein Schreibsignal erzeugt, wenn die folgende
Bedingung erfüllt ist:
-
N2REF> NA-NC
-
(Diese Bedingung ist durch den Innenraum des Parallelogramms vom Signal S&sub4;
dargestellt, das in Fig. 2 durch die durchgezogene Linie dargestellt ist und die
unterbrochene Linie als seine Mittellinie beinhaltet.) Das Schreibsignal wird über einen
Ausgangsanschluß 11 ausgegeben und als Schreibsignal zum Speichern der
wiedergegebenen digitalen Daten im RAM verwendet.
-
Fig. 3 zeigt eine spezifische Schaltungsanordnung von der
Synchronisiersignalerkennungsschaltung 3 in Fig. 1. In der Figur ist durch 51 ein
Eingangsanschluß zum Empfangen von seriellen digitalen Daten zum Zeitpunkt der
Wiedergabe bezeichnet, 52a - 52d sind Schieberegister zur Durchführung einer
Seriell-Parallel-Wandlung, 53 ist ein Synchronisiermustererzeuger, welcher zuvor im
Wiedergabeglied angeordnet ist und identisch mit demjenigen im Aufzeichnungsglied ist,
54 ist eine Synchronisiermustervergleichseinrichtung, welche einen
Übereinstimmungsvergleich der durch das Schieberegister 52a erzeugten parallelen
digitalen Daten mit den durch die Synchronisiermustergenerierungseinrichtung 53
erzeugten Musterdaten vornimmt und bei Erkennung einer Übereinstimmung ein erstes
Synchronisiersignal a erzeugt, 55 ist ein Paritätsgenerator zum Erzeugen eines
Fehlererkennungscodes mittels Durchführung einer vorbestimmten Berechnung mit den
durch die Schieberegister 52b und 52c erzeugten parallelen digitalen Daten, 56 ist eine
Paritätsüberprüfungseinrichtung, welche einen Übereinstimmungsvergleich des im
Wiedergabeglied erzeugten Paritätscodes mit dem zum Zeitpunkt der Aufzeichnung
zugefügten Paritätscode vornimmt, und erzeugt ein Fehlersignal b bei Erkennung einer
Nichtübereinstimmung, und 57 ist eine UND-Gate-Schaltung, welche aus dem ersten
Synchronisiersignal a und dem Fehlersignal b ein zweites Synchronisiersignal c erzeugt.
-
Die Funktionsweise einer Ausführungsform der
Synchronisiersignalerkennungsschaltung, wird im Folgenden bezugnehmend auf die Fig.
3 und 4 erklärt. Wenn das Signal in der in Fig. 4 gezeigten Form, dem Eingangsanschluß
51 für serielle digitale Daten zugeführt wird, arbeiten das Schieberegister 52a, der
Synchronisiermustergenerator 53 und die Synchronisiermustervergleichseinrichtung 54
zusammen, um aus den seriellen digitalen Daten das Mustersignal zu erfassen, welches
mit dem Synchronisiersignal übereinstimmt, um dadurch ein erstes Synchronisiersignal zu
erhalten. Wenn eine Musterlänge des Synchronisiersignals ausreichend lang ist, kann das
Synchronisiersignal mit hoher Präzision erfaßt werden, und sogar wenn ein
Synchronisiersignal verloren geht, kann ein fehlendes Synchronisiersignal durch
Interpolation unter Verwendung der periodischen Eigenschaft wiederhergestellt werden.
Andererseits werden jedoch, wenn eine ausreichend lange Musterlänge nicht verwendet
werden kann, mit sehr hoher Wahrscheinlichkeit Pseudo- oder falsche
Synchronisiersignale erzeugt, und zwar aufgrund der Daten, welche in den seriellen
digitalen Daten enthalten sind und das gleiche Muster wie das Synchronisiersignal haben,
wodurch eine ungenaue Synchronisiererkennung schwierig wird.
-
Als Mittel zur Unterscheidung von falschen Synchronisiersignalen und zur
Vermeidung ihrer Erzeugung verwendet diese Ausführungsform der vorliegenden
Erfindung die Regelmäßigkeit der aufeinanderfolgenden zeitlichen Beziehungen des
Synchronisiersignals und des Fehlererkennungssignals innerhalb desselben Blocks.
-
Das bedeutet, daß zum Zeitpunkt, bei dem das erste Synchronisiersignal erkannt
wird, eine Fehlererkennung für den Hilfscode, den Adresscode und den
Fehlererkennungscode, welche an das Synchronisiersignal anschließend angeordnet sind,
unter Verwendung der Schieberegister 52b, 52c und 52d, des Paritätsgenerators 55 und
der Paritätsüberprüfungseinrichtung 56 durchgeführt wird. Das sich ergebende
Fehlererkennungssignal wird als eine Art von Synchronisiersignal betrachtet, und durch
das UND-Gate 57 wird ein logisches Produkt des resultierenden Fehlererkennungssignals
und des ersten Synchronisiersignals erhalten, um eine Auswahl von falschen
Synchronisiersignalen durchzuführen, wodurch die Genauigkeit der
Synchronisiersignalerfassung erhöht wird. Im Fall der in Fig. 4 gezeigten Signalstrukur
hat jeder Code, außer dem Synchronisiersignal, 8 Bits. Der 8-Bit-Fehlererkennungscode
besitzt eine Fehlererkennungswahrscheinlichkeit von 2&supmin;&sup8;, was mathematisch
nachgewiesen der Leistungsfähigkeit des 8-Bit-Synchronisiersignalmusters entspricht.
Zusätzlich zum ursprünglichen 8-Bit-Synchronisiersignalmuster wird durch die
Verwendung des 8-Bit-Synchronisiersignals insgesamt eine
16-Bit-Synchronisiererfassungsgenauigkeit erreicht. Der Fehlererkennungscode kann von
beliebigem Typ sein, vorausgesetzt daß er parallele Verarbeitung ermöglicht. Es gibt
einen geradzahligen oder ungeradzahligen Paritätstest, der ein System von einfacher
Struktur, jedoch hoher Fehlererkennungsleistung ist, und für die in Fig. 4 gezeigte
Codestruktur durch die folgende Gleichung dargestellt ist:
-
wobei das Symbol eine exclusiv-ODER-Operation bezeichnet.
-
In dem Fall, bei dem alle Daten die Tendenz haben einen logisch "niedrigen" Wert
anzunehmen, wenn ein Codefehler aufgetreten ist, ist der ungeradzahlige Paritätstest für
die Gewährleistung der Fehlererfassung wirkungsvoll.
-
Gemäß dieser Ausführungsform der vorliegenden Erfindung wie oben
beschrieben, wird es durch die Annahme, daß das Ergebnis der Fehlererfassung unter
Verwendung des Hilfscodes, des Adresscodes und des Fehlererfassungscodes einem
8-Bit-Synchronisiersignal gleichwertig ist, welches dem eigentlichen
8-Bit-Synchronisiersignal hinzuzufügen ist, möglich, eine Synchronisiersignalerfassung
zu realisieren, welche in einem Block abgeschlossen ist und die beträchtliche
Leistungsfähigkeit einer 16-Bit-Synchronisiersignalerfassung hat, ohne die Länge des
Synchronisiersignals zu erhöhen.
-
Anstelle der bei dieser Ausführungsform für den Fehlererfassunungscode, etc.
verwendeten 8-Bit-Codelänge kann ein beliebiger gewählter Wert verwendet werden, um
die Erfordernisse der Systemmerkmale zu erfüllen.
-
Auch wenn eine Anwendung des Synchronisiersignalerfassungssystems dieser
Ausführungsform für das Aufzeichnungs- und Wiedergabesystem beispielhaft erklärt
wurde, ist diese Erfindung selbstverständlich auch auf andere Vorrichtungen wie
beispielsweise Datenübertragungsgeräte etc., welche die Übertragung eines digitalen
Signals durchführen, wirkungsvoll anwendbar.