DE4029256C2 - Halbleiterspeichervorrichtung mit wenigstens einer DRAM-Speicherzelle und Verfahren zu deren Herstellung - Google Patents

Halbleiterspeichervorrichtung mit wenigstens einer DRAM-Speicherzelle und Verfahren zu deren Herstellung

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Description

Die Erfindung geht aus von einer Halbleiterspeichervorrichtung mit wenigstens einer DRAM-Speicherzelle und von einem Verfahren zu deren Herstellung, wie bezüglich des Oberbegriffs des Anspruchs 1 aus IEDM 88, Seiten 592 bis 595, "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMS" von T. Ema et. al." oder EP 2 95 709 A2 bekannt.
Fig. 1 zeigt eine solche Halbleiterspeichereinrichtung mit einer DRAM-Speicherzelle. Auf einem Substrat 1, das eine Element-Isolieroxidschicht 2, einen Source- und einen Drainbereich 2 beziehungsweise 4, eine Wort- und eine Bitleitung 5 beziehungsweise 10 sowie eine Isolierschicht 6 aufweist, ist ein Kondensator mit einer rippenförmigen Speicherelektrode 7 ausgebildet, welche den Sourcebereich 3 kontaktiert. Der Kondensator weist weiterhin eine dielektrische Schicht 8 und eine Plattenelektrode 9 auf. Auf die gesamte Oberfläche des Substrats 1 ist eine Elementschutzschicht 11 aufgebracht. Die rippenförmige Speicherelektrode 7 wird gebildet, in dem eine Mehrzahl von Polysiliciumschichten und eine Mehrzahl von Oxidschichten abwechselnd auf das Substrat aufgebracht und geätzt werden, und danach das ganze Substrat in eine Oxidätzlösung eingetaucht wird, um sämtliche zwischen den Polysiliciumschichten verbleibenden Oxidschichten zu entfernen. Daran anschließend werden die dielektrische Schicht und die Plattenelektrode 9 gebildet. Bei der vorbekannten Halbleiterspeichereinrichtung ist von Nachteil, daß die Flügelabschnitte 12 und 13 der Speicherelektrode empfindlich gegen Bruch sind, wenn das Substrat in die Ätzlösung eingetaucht wird. Wenn alle Oxidschichten zwischen den Polysiliciumschichten entfernt werden, sind nämlich die Flügelabschnitte 12 und 13 der Speicherelektrode 7 einseitig aufgehängt ohne jegliche Stützschichten, was zu einer Schwächung der Flügelabschnitte führt. Aufgrund dieses Nachteils ist die Zuverlässigkeit des Herstellungsverfahrens dieser bekannten Halbleiterspeichereinrichtung vermindert und der Aufbau des Stapelkondensators, der aus vielen Polysiliciumschichten gebildet ist, ist relativ instabil.
Der Erfindung liegt daher die Aufgabe zugrunde, eine solche Halbleiterspeichereinrichtung dahingehend zu verbessern, daß der Aufbau relativ stabil ist.
Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Gemäß der Erfindung sind zwischen den Polysiliciumschichten stützende Oxidschichten zwischengeschaltet, um die Strukturschwäche der Flügelabschnitte der rippenförmigen Speicherelektroden auszugleichen und die Zuverlässigkeit einer solchen Halbleiterspeichervorrichtung bei deren Herstellung zu verbessern. Als Vorteil ergibt sich gemäß der Erfindung, daß ein Stapelkondensator einer DRAM-Speicherzelle geschaffen wird, der sich zu hoher Integration eignet und eine große Kapazität aufweist.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird die Erfindung anhand eines in der Zeichnung gezeigten Ausführungsbeispiels näher erläutert und beschrieben.
Es zeigt
Fig. 1 eine Schnittansicht eines bekannten Stapelkondensators;
Fig. 2 eine Draufsicht auf eine erfindungsgemäße Speichereinrichtung;
Fig. 3 eine Schnittansicht der in Fig. 2 dargestellten Anordnung der Speichereinrichtung;
Fig. 4 eine Schnittansicht entlang der Linie c-d aus Fig. 2; und
Fig. 5A bis 5I Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung eines Stapelkondensators.
In Fig. 2 ist die erfindungsgemäße Speichereinrichtung mit einer Mehrzahl von Stapelkondensatoren mit einander überlappenden, benachbarten Polysiliziumschichten 101 und 102 dargestellt, wobei eine Überlappung 103 gebildet ist. Die Bereiche der Polysiliziumschichten mit Ausnahme der Überlappung weisen Kontaktöffnungen 72, 73, 75 zur Verbindung der untersten Polysiliziumschichten mit den Sourcen von MOS-Transistoren auf. In den mittleren Bereichen der Polysiliziumschichten 101 und 102 erstreckt sich parallel zu diesen eine Oxidschicht 104, welche zwischen den Polysiliziumschichten gebildet ist, um diese abzustützen. Nachdem mehrere Polysiliziumschichten auf das Substrat aufgebracht sind, wird ein drittes Photoresistmuster 76 auf diesen gebildet, um das Muster der Speicherelektrode zu bilden. Das Photoresistmuster wird in dem Verfahren verwendet, welches nachfolgend anhand von Fig. 3 beschrieben wird.
Wie aus Fig. 3 ersichtlich, werden über dem Halbleitersubstrat 31, welches Element-Isolieroxidschichten 32, 33, Sourcebereiche 35, 36, 38, Drainbereiche 34, 37, Wort­ leitungen 40 und Bitleitungen 41 aufweist, nacheinander eine dicke Isolierzwischenschicht 45 und eine Nitridschicht 46 aufgebracht. Die Abschnitte der Isolierzwischenschicht 45 und der Nitridschicht 46, die über den Sourcebereichen 35, 36, 38 positioniert sind, werden entfernt, um Kontaktöffnungen 72, 73, 75 zur Verbindung der Sourcebereiche mit dem Kondensator zu bilden. Die Speicherelektrode 80 des Kondensators kontak­ tiert die Sourcebereiche 35, 36, 38 über die Kontaktöffnungen 72, 73, 75. Auf der Oberfläche der Speicherelektrode 80 wer­ den nacheinander eine dielektrische Schicht 81 und eine Plattenelektrode 90 gebildet. Die Speicherelektrode 80 ist rippenförmig, wobei ihre Flügelabschnitte zwischen die Flügelabschnitte der benachbarten anderen Speicherelektroden überlappend angeordnet sind. Und zwar umfaßt die mit dem Source­ bereich 36 verbundene Speicherelektrode eine erste Polysili­ ziumwand 54′, die mit dem Sourcebereich 36 verbunden ist und sich vertikal zu dem Substrat erstreckt, eine vierte Polysi­ liziumschicht 54, die mit dem oberen Ende der ersten Polysi­ liziumwand 54′ verbunden ist und sich parallel zu dem Sub­ strat erstreckt, und eine zweite Polysiliziumschicht 52, die mit der ersten Polysiliziumwand 54′ unterhalb der vierten Polysiliziumschicht 54 verbunden ist und sich parallel zu dem Substrat erstreckt. Ebenso umfaßt die Speicherelektrode, die mit dem anderen Sourcebereich 38 benachbart dem Sourcebereich 36 verbunden ist, eine zweite Polysiliziumwand 53′, die mit dem Sourcebereich 38 verbunden ist und sich vertikal zu dem Substrat erstreckt, eine dritte Polysiliziumschicht 53, die mit dem oberen Ende der zweiten Polysiliziumwand 53′ verbun­ den ist und sich parallel zu dem Substrat zwischen der vier­ ten Polysiliziumschicht 54 und der zweiten Polysilizium­ schicht 52 erstreckt, und eine erste Polysiliziumschicht 51, die mit der zweiten Polysiliziumwand 53′ unterhalb der zwei­ ten Polysiliziumschicht 52 verbunden ist und sich parallel zu dem Substrat erstreckt.
Obwohl in Fig. 3 die zwischen den Polysiliziumschichten ver­ bleibende Oxidschicht 104, wie in Fig. 2 gezeigt, nicht ge­ zeigt ist, werden nun, wie aus Fig. 4 ersichtlich, über das Halbleitersubstrat 31 nacheinander die Element-Isolieroxid­ schicht 32, die Isolierzwischenschicht 45 und die Nitrid­ schicht 46 aufgebracht, über welcher die erste, zweite, dritte und vierte Polysiliziumschicht 51, 52, 53, 54 nachein­ ander aufgebracht werden, wobei die erste, zweite, dritte und vierte Stützschicht 47′, 61′, 62′, 63′ zwischen deren mitt­ lere Bereiche zwischengelegt werden. Hier sind die erste, zweite, dritte und vierte Stützschicht die gleichen wie die in Fig. 2 gezeigte Oxidschicht 104. Die dielektrische Schicht 81 wird über den Oberflächen der Polysiliziumschich­ ten 51, 52, 53, 54 und der Stützschichten 47′, 61′, 62′, 63′ aufgebracht, auf der dielektrischen Schicht wird dann die Plattenelektrode 90 aufge­ bracht.
Wie in den Fig. 2, 3 und 4 gezeigt, ist die Speicherelektrode des Stapel­ kondensators aus einer Mehrzahl gestapelter rippenförmiger Polysi­ liziumschichten aufgebaut mit zwischen diese zwischengeschalte­ ten Stützschichten, um die Stabilität des rippenförmigen Auf­ baus zu verbessern.
Nachfolgend wird das Verfahren zur Herstellung des erfinderi­ schen Stapelkondensators anhand von Fig. 5 beschrieben.
Wie in Fig. 5A gezeigt, werden zuerst auf das Halbleitersub­ strat 31, welches die Element-lsolieroxidschichten 32, 33, die Sourcebereiche 35, 36, 38, 39, die Drainbereiche 34, 37, die Wortleitung 40 und die Bitleitung 41 aufweist, nacheinan­ der die Isolierzwischenschicht 45 und die Nitridschicht 46 von 100 bis 200 nm Dicke aufgebracht, um das Ätzen in dem folgenden Verarbeitungsschritt zu sperren. Zwecks bequemer Beschreibung werden die durch die Bezugszeichen 36 und 39 ge­ kennzeichneten Abschnitte als erster Sourcebereich und durch die Bezugszeichen 35 und 38 gekennzeichneten Abschnitte als zweiter Sourcebereich bezeichnet.
Wie in Fig. 5B gezeigt, werden dann auf die Oberfläche der Nitridschicht 46 nacheinander die erste Oxidschicht 47 von 100 bis 400 nm Dicke und die erste Polysiliziumschicht 51 von 50 bis 300 nm Dicke aufgebracht. Der Abschnitt der ersten Polysiliziumschicht 51, der über dem Sourcebereich 36, 39 gelegen ist, wird selektiv abgeätzt. Die Oxidschicht und die Polysiliziumschicht, welche danach hergestellt werden, weisen die gleiche Dicke auf wie die erste Oxidschicht 47 und die erste Polysiliziumschicht 51. Wie in Fig. 5C gezeigt, werden anschließend über der freiliegenden Oberfläche der ersten Oxidschicht 47 und der Oberfläche der ersten Polysili­ ziumschicht 51 nacheinander die zweite Oxidschicht 61 und die zweite Polysiliziumschicht 52 aufgebracht. Der Abschnitt der zweiten Polysiliziumschicht 52, der über dem zweiten Source­ bereich 35, 38 gelegen ist, wird selektiv geätzt, und dann wird die dritte Oxidschicht 62 über der gesamten Oberfläche des Substrats aufgebracht.
Wie in Fig. 5D gezeigt, wird das erste Fotoresistmuster 71 über der dritten Oxidschicht aufgebracht, um nacheinander die Abschnitte der dritten Oxidschicht 62, der zweiten Oxid­ schicht 61, der ersten Polysiliziumschicht 51, der ersten Oxidschicht 47, der Nitridschicht 46 und der Isolierzwischen­ schicht 45, welche über den zweiten Sourcebereichen 35, 38 gelegen sind, abgeätzt, wodurch die ersten Kontaktöffnungen 72, 73 hergestellt werden zum Freilegen der Oberfläche des zweiten Sourcebereichs 35, 38. Wie in Fig. 5E gezeigt, wird dann, nachdem das erste Fotoresistmuster 71 entfernt ist und die zweite Polysiliziumwand 53′ mit der dritten Polysilizium­ schicht hergestellt ist unter Kontaktierung des zweiten Sourcebereichs 35, 38 und der ersten Polysiliziumschicht 51, die vierte Oxidschicht 63 auf die gesamte Oberfläche des Sub­ strats aufgebracht.
Wie in Fig. 5F gezeigt, wird dann das zweite Fotoresist­ muster 74 über der vierten Oxidschicht 63 aufgebracht, um nacheinander die Abschnitte der vierten Oxidschicht 63, der dritten Oxidschicht 62, der zweiten Polysiliziumschicht 52, der zweiten Oxidschicht 61, der ersten Oxidschicht 47, der Nitridschicht 46 und der Isolierzwischenschicht 45 abgeätzt, die über dem ersten Sourcebereich 36 gelegen sind, wodurch die zweite Kontaktöffnung gebildet wird zum Freilegen der Oberfläche des ersten Sourcebereichs.
Wie in Fig. 5G gezeigt, wird das dritte Fotoresistmuster 76 auf der Oberseite der vierten Oxidschicht 63 und der vierten Polysiliziumschicht 54 aufgebracht. Das dritte Fotoresistmuster ist das gleiche wie das in Fig. 2 gezeigte Fotoresistmuster 76. Die nicht durch das dritte Fotoresistmuster 76 überdeckten Bereiche dieser Schichten werden abgeätzt, bis die Nitridschicht 46 freigelegt ist (siehe Fig. 2). Die Nitridschicht 46 dient dazu, den Ätzprozeß zu sperren.
Anschließend wird das Halbleitersubstrat 31 3 bis 4 Minuten lang in eine BOE-Lösung (Buffered Oxide Etch) im Verhältnis 7 : 1 (NH₄F : HF) oder 100 bis 120 Minuten lang in eine HF-Lösung im Verhältnis 100 : 1 (H₂O : HF) eingetaucht oder eine vorgege­ bene Zeit lang dem isotropen Trockenätzen unterworfen, wobei das Fotoresistmuster 76 aufrechterhalten wird, um so etwa 450 nm bis 470 nm von dem Äußeren des Fotoresistmusters 76 zu dem Inneren der ersten, zweiten, dritten und vierten Oxid­ schicht 47, 61, 62, 63 unter dem Fotoresistmuster 76 abzu­ ätzen, um dadurch die Struktur zu erhalten, die in den Fig. 5H oder 5I gezeigt ist. Wie in den Fig. 5H oder 5I ge­ zeigt, sind die erste, zweite, dritte und vierte Stützschicht 47′, 61′, 62′, 63′ gezeigt, die gebildet werden, indem Ab­ schnitte der ersten, zweiten, dritten und vierten Oxidschicht abgeätzt werden. Die Stützschichten sind die gleichen wie die Stützschicht 104, die sich in Längsrichtung unter dem Mittel­ teil des dritten Fotoresistmusters 76 erstreckt, wie in Fig. 2 gezeigt. Wenn die Breite des Fotoresistmusters 76 0,5 µm dick ist, beträgt in dieser Ausführungsform die Breite der obigen Stützschichten vorzugsweise etwa 30 bis 50 nm. Dann wird die dielektrische Schicht 81 auf den Oberflächen der freiliegenden ersten, zweiten, dritten und vierten Polysili­ ziumschicht 51, 52, 53, 54 und die freiliegenden Oberflächen der ersten, zweiten, dritten und vierten Stützschicht 47′, 61′, 62′, 63′ aufgebracht, und die fünfte Siliziumschicht 90 wird als die Plattenelektrode auf der gesamten Oberfläche des Substrats niedergeschlagen, wodurch der Kondensator der DRAM-Speicherzelle fertiggestellt wird. Die dielektrische Schicht kann mittels Wärmeoxidation in einer Sauerstoffatmosphäre gebildet werden oder mittels eines ONO-Filmes (Oxid-Nitrid-Oxid) von 3 bis 5 nm Dicke mit guter dielektrischer Charakteristik gebildet werden.

Claims (9)

1. Halbleiterspeichervorrichtung mit wenigstens einer DRAM-Speicherzelle mit:
  • - einem Kondensator mit Speicher- und Plattenelektrode (80, 90);
  • - einem Transistor mit Source- und Drainbereichen (35, 36, 38; 34, 37), der mit dem Kondensator auf einem Halbleitersubstrat (31) ausgebildet ist,
  • - einer Speicherelektrode (80), die eine Polysiliciumwandschicht (53′) aufweist, die eine sich vertikal zu Substrat (31) erstreckende Kontaktöffnung (72) in ihrem Inneren bedeckt, wobei die Wandschicht (53′) den Sourcebereich (35, 38) des Transistors kontaktiert;
  • - wobei die Speicherelektrode (80) weiterhin eine erste Polysiliziumschicht (51) und eine dritte Polysiliziumschicht (53) aufweist, wobei die erste Polysiliziumschicht (51) sich parallel zum Substrat (31) erstreckt und dabei die Polysiliciumwandschicht (53′) kontaktiert, wobei die dritte Polysiliciumschicht (53) sich ebenfalls parallel zu dem Substrat (31) oberhalb der ersten Polysiliziumschicht (51) erstreckt und die Polysiliciumwandschicht (53′) kontaktiert, und wobei die erste Polysiliciumschicht (51) und die dritte Polysiliciumschicht (53) eine gewisse Länge und Breite aufweisen,
gekennzeichnet durch
  • - eine Stützschicht (61′, 62′), die sich in Richtung der Länge der Polysiliciumschichten zwischen der ersten und der dritten Polysiliciumschicht (51, 53) erstreckt und eine Breite aufweist, die kleiner ist als die Breite der Polysiliciumschichten;
  • - eine dielektrische Schicht (81), die auf den Oberflächen der Polysiliciumwandschicht, der ersten und dritten Polysiliciumschicht (51, 53) und der Stützschicht (61′, 62′) aufgetragen ist; und
  • - eine Plattenelektrodenpolysiliciumschicht (90), die auf dem oberen Teil des Substrats (31) einschließlich der Oberfläche der dielektrischen Schicht (81) aufgetragen ist.
2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherelektroden (80) von benachbarten DRAM-Speicherzellen einander überlappend angeordnet sind, wobei zwischen den Polysiliciumschichten der Speicherelektroden jeweils eine Stützschichten (47′, 61′, 62′, 63′) vorgesehen ist.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Stützschicht (47′, 61′, 62′, 63′) Siliziumoxidschichten sind.
4. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch die folgenden Verfahrensschritte:
  • - aufeinanderfolgendes Auftragen einer Vielzahl von Polysiliciumschichten (51, 53) und einer Vielzahl von Oxidschichten (47, 61, 63) auf dem Halbleitersubstrat (31);
  • - Ätzen eines Abschitts der Polysiliciumschichten und der Oxidschichten, bis die Oberfläche des Sourcebereiches (35) unter Bildung der Kontaktöffnung (42) freigelegt wird;
  • - Auftragen der Polysiliciumwandschicht (53′) auf der Innenseite der Kontaktöffnung (72), welche mit der Vielzahl von Polysiliciumschichten (51, 53), verbunden ist;
  • - Ätzen der Oxidschichten zwischen den Polysiliciumschichten (51, 53), um die Stützschicht (61′, 62′) zu erzeugen;
  • - Auftragen der dielektrischen Schicht (81) auf der freigelegten Oberfläche der verbleibenden Oxidschichten (47′, 61′, 62′) und der Polysiliciumschichten (51, 53) und
  • - Ablagern der Plattenelektrodenpolysiliciumschicht (90) auf dem oberen Teil des Halbleitersubstrats (31) und der Oberfläche der dielektrischen Schicht (81).
5. Verfahren zur Herstellung einer Speichervorrichtung nach Anspruch 2 mit den folgenden Verfahrensschritten:
  • a) aufeinanderfolgendes Auftragen einer Isolierzwischenschicht (45) und einer Nitridschicht (46) auf dem Halbleitersubstrat (31), das erste und zweite Source-Bereiche (36, 38) benachbarter Transistoren, einen zwischen dem ersten und zweiten Source-Bereich gebildeten gemeinsamen Drain-Bereich und entsprechende, vom Substrat (31) isolierte Gate-Elektroden (40), und eine den Drain-Bereich (37) kontaktierende Bitleitung (41) aufweist;
  • b) Auftragen einer ersten Oxidschicht (47) auf der Nitridschicht (46), wobei die erste Oxidschicht mit der ersten Polysiliziumschicht (51) bedeckt wird und ein Abschnitt der ersten Polysiliziumschicht oberhalb des ersten Source-Bereiches (36) weggeätzt wird;
  • c) Auftragen einer zweiten Oxidschicht (61) auf der freigelegten Oberfläche der ersten Oxidschicht (47) und der ersten Polysiliziumschicht (51), wobei auf die zweite Oxidschicht eine zweite Polysiliziumschicht (52) aufgetragen wird und ein Abschnitt der zweiten Polysiliziumschicht oberhalb des zweiten Source-Bereiches (38) weggeätzt wird;
  • d) Auftragen einer dritten Oxidschicht (62) auf der freigelegten Oberfläche der zweiten Oxidschicht (61) und der zweiten Polysiliziumschicht (52), worauf die dritte Oxidschicht (62), die zweite Oxidschicht (61), die erste Polysiliziumschicht (51), die erste Oxidschicht (47), die Nitridschicht (46) und die Isolierzwischenschicht (45) aufeinanderfolgend in einem Bereich oberhalb des zweiten Source-Bereiches (38) zur Bildung einer ersten Kontaktöffnung (73) weggeätzt werden;
  • e) Auftragen der dritten Polysiliziumschicht (53) auf der Innenseite der ersten Kontaktöffnung (73) und der Oberseite der dritten Oxidschicht (62) und Ätzen eines oberhalb des ersten Source-Bereichs (36) gelegenen Abschnitts der dritten Polysiliziumschicht (53);
  • f) Auftragen einer vierten Oxidschicht (63) auf der freigelegten Oberfläche der dritten Oxidschicht (62) und der dritten Polysiliziumschicht (53), worauf die vierte Oxidschicht (63), die dritte Oxidschicht (62), die zweite Polysiliziumschicht (52) die zweite Oxidschicht (61), die erste Oxidschicht (47), die Nitridschicht (46) und die Isolierzwischenschicht (45) aufeinanderfolgend in einem Abschnitt oberhalb des ersten Source-Bereichs (36) unter Bildung einer zweiten Kontaktöffnung (75) weggeätzt werden;
  • g) Auftragen einer vierten Polysiliziumschicht (54) auf der Innenseite der zweiten Kontaktöffnung (75) und der Oberseite der vierten Oxidschicht (63), und Wegätzen eines Abschnitts der vierten Polysiliziumschicht (54) oberhalb des zweiten Source-Bereichs (38);
  • h) Auftragen einer Photoresiststruktur (76) auf der Oberseite der vierten Polysiliziumschicht (54) und der vierten Oxidschicht (63) und Ätzen eines durch die Photoresiststruktur (76) nicht bedeckten Bereichs der Schichten bis die Nitridschicht (46) freigelegt wird, zur Bildung der Speicherelektroden;
  • i) Durchführen einer isotropen Trocken- oder Naßätzung, um teilweise die erste, zweite dritte und vierte Oxidschicht (47, 61, 62, 63) zu entfernen, um die Stützschichten (47′, 61′, 62′, 63′) zu bilden, wobei unter Beibehaltung der Photoresiststruktur für eine gewisse Zeitdauer geätzt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die dritte Polysiliziumschicht (53) mit der ersten Polysiliziumschicht (51) im Verfahrensschritt e) verbunden wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die vierte Polysiliziumschicht (54) mit der zweiten Polysiliziumschicht (52) im Verfahrensschritt g) verbunden wird.
8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Verfahrensschritte d) bis g) zur Herstellung eines gestapelten Kondensators mit einer Vielzahl von gestapelten Speicherelektrodenschichten wiederholt werden.
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