JPH07161832A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH07161832A JPH07161832A JP5308234A JP30823493A JPH07161832A JP H07161832 A JPH07161832 A JP H07161832A JP 5308234 A JP5308234 A JP 5308234A JP 30823493 A JP30823493 A JP 30823493A JP H07161832 A JPH07161832 A JP H07161832A
- Authority
- JP
- Japan
- Prior art keywords
- storage electrode
- film
- storage
- forming
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000003860 storage Methods 0.000 claims abstract description 215
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 29
- 238000000206 photolithography Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052710 silicon Inorganic materials 0.000 abstract description 26
- 239000010703 silicon Substances 0.000 abstract description 26
- 238000000034 method Methods 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 28
- 150000004767 nitrides Chemical class 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの蓄積電極の面積をより広げるこ
とができる半導体記憶装置の構造およびその製造方法の
提供。 【構成】 データ線方向に隣接している２つのメモリセ
ルの蓄積電極６０同士を輪郭を揃えて重ね合わせてあ
る。その結果、蓄積電極６０を２つのメモリセルの領域
にわたって広げることができる。また、重なり合った蓄
積電極６０は、互いに電気的に絶縁されており、上側の
蓄積電極６０ａが下側の蓄積電極６０ｂを貫通してい
る。
とができる半導体記憶装置の構造およびその製造方法の
提供。 【構成】 データ線方向に隣接している２つのメモリセ
ルの蓄積電極６０同士を輪郭を揃えて重ね合わせてあ
る。その結果、蓄積電極６０を２つのメモリセルの領域
にわたって広げることができる。また、重なり合った蓄
積電極６０は、互いに電気的に絶縁されており、上側の
蓄積電極６０ａが下側の蓄積電極６０ｂを貫通してい
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、特
にダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍと称する）のメモリセルの構造およびその製造方法に
関する。
にダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍと称する）のメモリセルの構造およびその製造方法に
関する。
【０００２】
【従来の技術】従来のＤＲＡＭの構造および製造方法の
技術の一例が文献：「インタ−ナショナル・エレクトロ
ン・デバイス・ミ−ティング（International Electron
Device Meeting （ＩＥＤＭ）），１９８９，ｐｐ．３
１−３４」に開示されている。この文献に開示の技術に
よれば、隣接する蓄積電極（ストレージ電極）の一部分
同士をオーバーラップさせてキャパシタ面積を広げてい
る。その結果、通常のスタックドキャパシタセルに比べ
てメモリセル容量が大きなＤＲＡＭを得ることができ
る。
技術の一例が文献：「インタ−ナショナル・エレクトロ
ン・デバイス・ミ−ティング（International Electron
Device Meeting （ＩＥＤＭ）），１９８９，ｐｐ．３
１−３４」に開示されている。この文献に開示の技術に
よれば、隣接する蓄積電極（ストレージ電極）の一部分
同士をオーバーラップさせてキャパシタ面積を広げてい
る。その結果、通常のスタックドキャパシタセルに比べ
てメモリセル容量が大きなＤＲＡＭを得ることができ
る。
【０００３】以下、この出願に係る発明の理解を容易に
するために、図１１および図１２を参照して、上述の文
献に開示のＤＲＡＭの構造および製造方法について説明
する。図１１の（Ａ）〜（Ｃ）および図１２の（Ａ）〜
（Ｂ）は、従来のＤＲＡＭの製造方法の説明に供する工
程図である。また、図１２の（Ｃ）は、図１２の（Ｂ）
の平面図である。
するために、図１１および図１２を参照して、上述の文
献に開示のＤＲＡＭの構造および製造方法について説明
する。図１１の（Ａ）〜（Ｃ）および図１２の（Ａ）〜
（Ｂ）は、従来のＤＲＡＭの製造方法の説明に供する工
程図である。また、図１２の（Ｃ）は、図１２の（Ｂ）
の平面図である。
【０００４】（ａ）先ず、シリコン基板１０上に素子分
離用酸化膜１２を形成する。次に、素子分離用酸化膜１
２間のシリコン基板１０上に、ゲート酸化膜１４を形成
する。次に、ワード線１６およびデータ線（図示せず）
を形成する。次に、ゲート酸化膜１４等を形成したシリ
コン基板１０上全面に、第１酸化膜１８、窒化膜２０お
よび第２酸化膜２２を順次に積層する。次に、第１酸化
膜１８、窒化膜２０および第２酸化膜２２を貫通して、
第１コンタクトホール２４を形成する。次に、第１コン
タクトホール２４および第２酸化膜２２上に、第１の蓄
積電極２６をホトリソグラフィおよびエッチングにより
形成する（図１１の（Ａ））。
離用酸化膜１２を形成する。次に、素子分離用酸化膜１
２間のシリコン基板１０上に、ゲート酸化膜１４を形成
する。次に、ワード線１６およびデータ線（図示せず）
を形成する。次に、ゲート酸化膜１４等を形成したシリ
コン基板１０上全面に、第１酸化膜１８、窒化膜２０お
よび第２酸化膜２２を順次に積層する。次に、第１酸化
膜１８、窒化膜２０および第２酸化膜２２を貫通して、
第１コンタクトホール２４を形成する。次に、第１コン
タクトホール２４および第２酸化膜２２上に、第１の蓄
積電極２６をホトリソグラフィおよびエッチングにより
形成する（図１１の（Ａ））。
【０００５】（ｂ）次に、第１の蓄積電極２６を形成し
た積層体上全面に第３酸化膜２８を形成する。次に、第
１の蓄積電極２６に隣接する蓄積電極のコンタクトホー
ルとして、次に、第１〜第３酸化膜１８、２２および２
８と窒化膜２０とを貫通する第２コンタクトホール３０
を形成する（図１１の（Ｂ））。
た積層体上全面に第３酸化膜２８を形成する。次に、第
１の蓄積電極２６に隣接する蓄積電極のコンタクトホー
ルとして、次に、第１〜第３酸化膜１８、２２および２
８と窒化膜２０とを貫通する第２コンタクトホール３０
を形成する（図１１の（Ｂ））。
【０００６】（ｃ）次に、第２コンタクトホール３０お
よび第３酸化膜２８上に、第２の蓄積電極３２をホトリ
ソグラフィおよびエッチングにより形成する（図１１の
（Ｃ））。
よび第３酸化膜２８上に、第２の蓄積電極３２をホトリ
ソグラフィおよびエッチングにより形成する（図１１の
（Ｃ））。
【０００７】（ｄ）次に、窒化膜２０よりも上側の第２
および第３酸化膜２２および２８を除去する（図１２の
（Ａ））。
および第３酸化膜２２および２８を除去する（図１２の
（Ａ））。
【０００８】（ｅ）次に、第１および第２蓄積電極２６
および３２の表面をキャパシタ絶縁膜３４で覆う。次
に、キャパシタ絶縁膜３４を介して第１および第２蓄積
電極２６および３２上にセルプレート３６を形成する
（図１２（Ｂ））。
および３２の表面をキャパシタ絶縁膜３４で覆う。次
に、キャパシタ絶縁膜３４を介して第１および第２蓄積
電極２６および３２上にセルプレート３６を形成する
（図１２（Ｂ））。
【０００９】ここで、図１２の（Ｂ）の平面図を図１２
の（Ｃ）に示す。図１２の（Ｂ）は、図１２の（Ｃ）の
Ａ−Ａに沿った切り口での断面図に相当する。従来例の
ＤＲＡＭでは、データ線方向に隣接する第１および第２
蓄積電極の一部分が互いに重なり合っており、この重な
り合いの部分の面積だけキャパシタの増加を図ってい
る。
の（Ｃ）に示す。図１２の（Ｂ）は、図１２の（Ｃ）の
Ａ−Ａに沿った切り口での断面図に相当する。従来例の
ＤＲＡＭでは、データ線方向に隣接する第１および第２
蓄積電極の一部分が互いに重なり合っており、この重な
り合いの部分の面積だけキャパシタの増加を図ってい
る。
【００１０】次に、この従来例の半導体記憶装置の動作
原理について説明する。各メモリセルでは、データ線コ
ンタクトホールと蓄積電極のコンタクトホールとの間の
ゲート酸化膜上にワード線が延びており、ゲート酸化膜
上でワード線はスイッチング素子のゲート電極として働
く。データ線からの信号はゲート電極がオンの状態のと
き、蓄積電極のコンタクトホールを介して蓄積電極にを
電荷として与えられる。蓄積電極とキャパシタ絶縁膜を
介して対向している蓄積電極とセルプレートは容量部を
形成する。このセルプレートには通常一定の電圧が印加
されているため、この容量部にビット信号としての電位
（電荷）を保持することができる。
原理について説明する。各メモリセルでは、データ線コ
ンタクトホールと蓄積電極のコンタクトホールとの間の
ゲート酸化膜上にワード線が延びており、ゲート酸化膜
上でワード線はスイッチング素子のゲート電極として働
く。データ線からの信号はゲート電極がオンの状態のと
き、蓄積電極のコンタクトホールを介して蓄積電極にを
電荷として与えられる。蓄積電極とキャパシタ絶縁膜を
介して対向している蓄積電極とセルプレートは容量部を
形成する。このセルプレートには通常一定の電圧が印加
されているため、この容量部にビット信号としての電位
（電荷）を保持することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来例
で得られたメモリセル構造においては、蓄積電極は、互
いに隣接するメモリセルのコンタクトホールの手前の領
域でのみ重なり合っている。このため、従来例のメモリ
セル構造では、キャパシタの面積を拡大するのには限度
があるので、これ以上の高集積化には充分対応すること
ができない。即ち、個々のメモリセルの専有面積をより
狭くしながら、蓄積電極の面積を維持または拡大してし
てメモリセル容量を確保することは困難である。
で得られたメモリセル構造においては、蓄積電極は、互
いに隣接するメモリセルのコンタクトホールの手前の領
域でのみ重なり合っている。このため、従来例のメモリ
セル構造では、キャパシタの面積を拡大するのには限度
があるので、これ以上の高集積化には充分対応すること
ができない。即ち、個々のメモリセルの専有面積をより
狭くしながら、蓄積電極の面積を維持または拡大してし
てメモリセル容量を確保することは困難である。
【００１２】また、上述の従来例の製造工程では、各蓄
積電極毎に蓄積電極の外周の輪郭を画成するホトリソグ
ラフィおよびエッチングを行っている。このため、製造
工程が複雑となってしまう。
積電極毎に蓄積電極の外周の輪郭を画成するホトリソグ
ラフィおよびエッチングを行っている。このため、製造
工程が複雑となってしまう。
【００１３】従って、この発明の第１目的は、メモリセ
ルの蓄積電極の面積をより広げることができる半導体記
憶装置の構造を提供することにある。
ルの蓄積電極の面積をより広げることができる半導体記
憶装置の構造を提供することにある。
【００１４】また、この発明の第２の目的は、蓄積電極
の面積をより広げた容量部を容易に得ることができる半
導体記憶装置の製造方法を提供することにある。
の面積をより広げた容量部を容易に得ることができる半
導体記憶装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明の第１の目的の
達成を図るために、この発明に係る半導体記憶装置によ
れば、下地上に設けた各メモリセル毎に、キャパシタ絶
縁膜を介してセルプレートと対向した蓄積電極を有する
容量部を具えてなる半導体記憶装置において、互いに隣
接する複数の蓄積電極が、それぞれの輪郭を揃えて重な
り合っており、重なり合った蓄積電極は、互いに電気的
に絶縁され、かつ、それぞれ当該蓄積電極より下側に重
なり合っている他の蓄積電極を貫通して下地と電気的に
導通してなることを特徴とする。
達成を図るために、この発明に係る半導体記憶装置によ
れば、下地上に設けた各メモリセル毎に、キャパシタ絶
縁膜を介してセルプレートと対向した蓄積電極を有する
容量部を具えてなる半導体記憶装置において、互いに隣
接する複数の蓄積電極が、それぞれの輪郭を揃えて重な
り合っており、重なり合った蓄積電極は、互いに電気的
に絶縁され、かつ、それぞれ当該蓄積電極より下側に重
なり合っている他の蓄積電極を貫通して下地と電気的に
導通してなることを特徴とする。
【００１６】また、この発明の第２の目的の達成を図る
ため、この発明に係る半導体記憶装置の製造方法によれ
ば、半導体記憶装置のメモリセルの容量部を製造するに
あたり、（ａ）素子分離領域を形成した下地の上側に、
エッチングストッパ層を形成する工程と、（ｂ）このエ
ッチングストッパ層上に犠牲膜を形成する工程と、
（ｃ）この犠牲膜の表面から下地に達する第１コンタク
トホールを形成する工程と、（ｄ）この犠牲膜および第
１コンタクトホール上に最下層の蓄積電極膜を形成する
工程と、（ｅ）最下層の蓄積電極膜上に新たな犠牲膜を
形成する工程と、（ｆ）最上層のこの犠牲膜の表面から
蓄積電極膜を貫通して下地に達する第２コンタクトホー
ルを形成する工程と、（ｇ）この第２コンタクトホール
の側壁に露出した蓄積電極膜部分に、絶縁膜を形成する
工程と、（ｈ）絶縁膜を形成した後、第２コンタクトホ
ールおよび最上層の犠牲膜上に、蓄積電極膜を形成する
工程と、（ｉ）蓄積電極膜を形成した積層体に対して、
１回のホトリソグラフィおよびエッチングを行って、輪
郭が互いに揃えられて重なり合った蓄積電極を画成する
工程と、（ｊ）蓄積電極を画成した後に、全ての犠牲膜
を除去する工程と、（ｋ）蓄積電極の表面をキャパシタ
絶縁膜で覆った後、このキャパシタ絶縁膜を介して蓄積
電極と対向するセルプレートを形成する工程とを含んで
なることを特徴とする半導体記憶装置の製造方法。
ため、この発明に係る半導体記憶装置の製造方法によれ
ば、半導体記憶装置のメモリセルの容量部を製造するに
あたり、（ａ）素子分離領域を形成した下地の上側に、
エッチングストッパ層を形成する工程と、（ｂ）このエ
ッチングストッパ層上に犠牲膜を形成する工程と、
（ｃ）この犠牲膜の表面から下地に達する第１コンタク
トホールを形成する工程と、（ｄ）この犠牲膜および第
１コンタクトホール上に最下層の蓄積電極膜を形成する
工程と、（ｅ）最下層の蓄積電極膜上に新たな犠牲膜を
形成する工程と、（ｆ）最上層のこの犠牲膜の表面から
蓄積電極膜を貫通して下地に達する第２コンタクトホー
ルを形成する工程と、（ｇ）この第２コンタクトホール
の側壁に露出した蓄積電極膜部分に、絶縁膜を形成する
工程と、（ｈ）絶縁膜を形成した後、第２コンタクトホ
ールおよび最上層の犠牲膜上に、蓄積電極膜を形成する
工程と、（ｉ）蓄積電極膜を形成した積層体に対して、
１回のホトリソグラフィおよびエッチングを行って、輪
郭が互いに揃えられて重なり合った蓄積電極を画成する
工程と、（ｊ）蓄積電極を画成した後に、全ての犠牲膜
を除去する工程と、（ｋ）蓄積電極の表面をキャパシタ
絶縁膜で覆った後、このキャパシタ絶縁膜を介して蓄積
電極と対向するセルプレートを形成する工程とを含んで
なることを特徴とする半導体記憶装置の製造方法。
【００１７】また、例えば、上述の（ｅ）〜（ｈ）の工
程を１回以上繰り返しても良い。
程を１回以上繰り返しても良い。
【００１８】また、例えば、上述の（ｇ）の工程は、第
２コンタクトホールの側壁に露出した蓄積電極膜部分の
表面に、絶縁膜として熱酸化膜を形成する工程を含むと
良い。
２コンタクトホールの側壁に露出した蓄積電極膜部分の
表面に、絶縁膜として熱酸化膜を形成する工程を含むと
良い。
【００１９】また、例えば、上述の（ｇ）の工程は、絶
縁膜として、第２コンタクトホールの側壁にサイドウォ
ールを形成する工程を含むと良い。
縁膜として、第２コンタクトホールの側壁にサイドウォ
ールを形成する工程を含むと良い。
【００２０】
【作用】この発明の半導体記憶装置の構造によれば、隣
接する複数のメモリセルの蓄積電極を、その輪郭を揃え
て重ね合わせて設けてある。さらに、最下層の蓄積電極
を除く蓄積電極は、より下側の蓄積電極を貫通するコン
タクトホールによって、下地（例えば半導体基板）と電
気的に導通し、かつ、重ね合わされている蓄積電極同士
は互いに電気的に絶縁されている。その結果、蓄積電極
を隣接する蓄積電極のコンタクトホールよりも遠くまで
広げることができる。このため、メモリセル１つあたり
の占有する面積を増やさずに、蓄積電極の面積を広げる
ことにより、キャパシタ容量を増やすことができる。
接する複数のメモリセルの蓄積電極を、その輪郭を揃え
て重ね合わせて設けてある。さらに、最下層の蓄積電極
を除く蓄積電極は、より下側の蓄積電極を貫通するコン
タクトホールによって、下地（例えば半導体基板）と電
気的に導通し、かつ、重ね合わされている蓄積電極同士
は互いに電気的に絶縁されている。その結果、蓄積電極
を隣接する蓄積電極のコンタクトホールよりも遠くまで
広げることができる。このため、メモリセル１つあたり
の占有する面積を増やさずに、蓄積電極の面積を広げる
ことにより、キャパシタ容量を増やすことができる。
【００２１】また、この発明の半導体記憶装置の構造で
は、特に、蓄積電極を３層以上重ね合わせると、従来例
と比べて大幅に蓄積電極の面積を増やすことができる。
は、特に、蓄積電極を３層以上重ね合わせると、従来例
と比べて大幅に蓄積電極の面積を増やすことができる。
【００２２】また、この発明の半導体記憶装置の製造方
法によれば、蓄積電極膜を重ね合わせて形成した後、１
回のホトリソグラフィおよびエッチングにより、重ね合
わされた蓄積電極をその輪郭を揃えて画成する。このた
め、１層の蓄積電極を形成する度にその輪郭を画成する
場合と比べて、製造工程を簡略化することができる。ま
た、この発明の半導体記憶装置の製造方法によれば、コ
ンタクトホールを形成した後、コンタクトホールの側壁
に絶縁膜（例えば、熱酸化膜またはサイドウォール）設
けるので、重ね合わされている蓄積電極を互いに電気的
に絶縁させることができる。
法によれば、蓄積電極膜を重ね合わせて形成した後、１
回のホトリソグラフィおよびエッチングにより、重ね合
わされた蓄積電極をその輪郭を揃えて画成する。このた
め、１層の蓄積電極を形成する度にその輪郭を画成する
場合と比べて、製造工程を簡略化することができる。ま
た、この発明の半導体記憶装置の製造方法によれば、コ
ンタクトホールを形成した後、コンタクトホールの側壁
に絶縁膜（例えば、熱酸化膜またはサイドウォール）設
けるので、重ね合わされている蓄積電極を互いに電気的
に絶縁させることができる。
【００２３】
【実施例】以下、図面を参照して、この発明の半導体記
憶装置およびその製造方法の実施例について説明する。
尚、以下に参照する図は、この発明が理解できる程度に
各構成成分の大きさ、形状および配置関係を概略的に示
してあるにすぎない。従って、この発明は図示例に限定
されるものでないことは明らかである。
憶装置およびその製造方法の実施例について説明する。
尚、以下に参照する図は、この発明が理解できる程度に
各構成成分の大きさ、形状および配置関係を概略的に示
してあるにすぎない。従って、この発明は図示例に限定
されるものでないことは明らかである。
【００２４】１．第１実施例 第１実施例では、図１を参照して、この発明の半導体記
憶装置の構造の一例について説明する。図１の（Ａ）
は、第１実施例の半導体記憶装置の説明に供する平面図
である。図１の（Ｂ）は、図１の（Ａ）のＡ−Ａに沿っ
た切り口における断面図である。尚、図１の（Ａ）で
は、セルプレート、エッチングストッパ層および層間絶
縁膜を省いて示している。
憶装置の構造の一例について説明する。図１の（Ａ）
は、第１実施例の半導体記憶装置の説明に供する平面図
である。図１の（Ｂ）は、図１の（Ａ）のＡ−Ａに沿っ
た切り口における断面図である。尚、図１の（Ａ）で
は、セルプレート、エッチングストッパ層および層間絶
縁膜を省いて示している。
【００２５】この実施例では、下地としてシリコン基板
４０を用い、このシリコン基板４０上には、フィールド
酸化膜４２によって分離されたメモリセルが並んでい
る。シリコン基板４０上には、メモリセルの領域に設け
られたゲート酸化膜４４およびフィールド酸化膜４２を
介してワード線４６およびデータ線４８が平面パターン
で互いに直交する方向に延びている。そして、データ線
４８は、メモリセル領域５０に設けられたデータ線コン
タクトホール５２において、シリコン基板４０と導通し
ている。そして、シリコン基板４０上には、層間絶縁膜
５４および窒化膜のエッチングストッパ層５６を順次に
積層してある。
４０を用い、このシリコン基板４０上には、フィールド
酸化膜４２によって分離されたメモリセルが並んでい
る。シリコン基板４０上には、メモリセルの領域に設け
られたゲート酸化膜４４およびフィールド酸化膜４２を
介してワード線４６およびデータ線４８が平面パターン
で互いに直交する方向に延びている。そして、データ線
４８は、メモリセル領域５０に設けられたデータ線コン
タクトホール５２において、シリコン基板４０と導通し
ている。そして、シリコン基板４０上には、層間絶縁膜
５４および窒化膜のエッチングストッパ層５６を順次に
積層してある。
【００２６】図１では、データ線方向に沿ってほぼ２ビ
ット分のメモリセルを示してある。各メモリセルは、エ
ッチングストッパ層５６の上側に、キャパシタ絶縁膜
（図示せず）を介してセルプレート５８と対向した蓄積
電極６０を有する容量部を具えている。
ット分のメモリセルを示してある。各メモリセルは、エ
ッチングストッパ層５６の上側に、キャパシタ絶縁膜
（図示せず）を介してセルプレート５８と対向した蓄積
電極６０を有する容量部を具えている。
【００２７】この実施例では、データ線方向に隣接して
いる２つのメモリセルの蓄積電極６０同士を輪郭を揃え
て重ね合わせてある。その結果、蓄積電極６０を２つの
メモリセルの領域にわたって広げることができる。
いる２つのメモリセルの蓄積電極６０同士を輪郭を揃え
て重ね合わせてある。その結果、蓄積電極６０を２つの
メモリセルの領域にわたって広げることができる。
【００２８】また、重なり合った蓄積電極６０は、互い
に電気的に絶縁されており、かつ、図１の（Ｂ）に示す
ように、より下側に重なり合っている他の蓄積電極を貫
通してシリコン基板と電気的に導通してなる。この場合
は、上側の蓄積電極６０ａが下側の蓄積電極６０ｂを貫
通している。
に電気的に絶縁されており、かつ、図１の（Ｂ）に示す
ように、より下側に重なり合っている他の蓄積電極を貫
通してシリコン基板と電気的に導通してなる。この場合
は、上側の蓄積電極６０ａが下側の蓄積電極６０ｂを貫
通している。
【００２９】次に、図２を参照して、この実施例の半導
体記憶装置と同様の構造の蓄積電極の面積と、従来例と
同様の構造の蓄積電極の面積とを比較して説明する。図
２の（Ａ）は、２５６Ｍb ＤＲＡＭのメモリセルの蓄積
電極の基本パターンを示し、図２の（Ｂ）は、従来例の
蓄積電極と同様の平面パターンを示し、図２の（Ｃ）
は、第１実施例の蓄積電極と同様の平面パターンを示し
ている。図２の（Ａ）〜（Ｃ）に示すいずれのメモリセ
ルも、メモリセル１つあたりの専有面積は同一とする。
尚、以下の蓄積電極の面積の計算においては、蓄積電極
のコンタクトホールの面積および蓄積電極同士を絶縁す
るために必要なコンタクトホール周辺の部分の面積は無
視する。
体記憶装置と同様の構造の蓄積電極の面積と、従来例と
同様の構造の蓄積電極の面積とを比較して説明する。図
２の（Ａ）は、２５６Ｍb ＤＲＡＭのメモリセルの蓄積
電極の基本パターンを示し、図２の（Ｂ）は、従来例の
蓄積電極と同様の平面パターンを示し、図２の（Ｃ）
は、第１実施例の蓄積電極と同様の平面パターンを示し
ている。図２の（Ａ）〜（Ｃ）に示すいずれのメモリセ
ルも、メモリセル１つあたりの専有面積は同一とする。
尚、以下の蓄積電極の面積の計算においては、蓄積電極
のコンタクトホールの面積および蓄積電極同士を絶縁す
るために必要なコンタクトホール周辺の部分の面積は無
視する。
【００３０】先ず、図２の（Ａ）に示す基本パターンの
メモリセルは、Ｌ＝１．２μｍ毎に、Ｄ1 ＝０．２μｍ
の間隔を空けて蓄積電極を設けてある。その蓄積電極の
面積Ｓ0 は、蓄積電極の短辺の長さをＷ＝０．４μｍ、
長辺の長さをＬ0 ＝１．０μｍと見積ると、 Ｓ0 ＝Ｗ1 ×Ｌ0 ＝０．４×１．０（μ2 ）となる。
メモリセルは、Ｌ＝１．２μｍ毎に、Ｄ1 ＝０．２μｍ
の間隔を空けて蓄積電極を設けてある。その蓄積電極の
面積Ｓ0 は、蓄積電極の短辺の長さをＷ＝０．４μｍ、
長辺の長さをＬ0 ＝１．０μｍと見積ると、 Ｓ0 ＝Ｗ1 ×Ｌ0 ＝０．４×１．０（μ2 ）となる。
【００３１】次に、従来例と同様の、図２の（Ｂ）に示
す、隣接する蓄積電極の一部分を互いに重ね合わせた平
面パターンの場合、蓄積電極の面積Ｓ1 は、蓄積電極の
長辺の長さをＬ1 ＝１．８μｍと見積ると、Ｓ1 ＝Ｗ1
×Ｌ1 ＝０．４×１．８（μ2 ）となる。
す、隣接する蓄積電極の一部分を互いに重ね合わせた平
面パターンの場合、蓄積電極の面積Ｓ1 は、蓄積電極の
長辺の長さをＬ1 ＝１．８μｍと見積ると、Ｓ1 ＝Ｗ1
×Ｌ1 ＝０．４×１．８（μ2 ）となる。
【００３２】このときのメモリセルの容量部の容量Ｃ1
を計算すると、 Ｃ1 ＝（εε0 ／ｄ1 ）×Ｓ1 ×２＝１６．５×１０
-15 （Ｆ）＝１６．５（ｆＦ）となる。ただし、εはキ
ャパシタ絶縁膜の誘電率を表し、ε＝３．９とし、ε0
は真空の誘電率を表し、ε0 ＝８．８５×１０-14 と
し、ｄ1 はキャパシタ絶縁膜の厚さを表し、ｄ1 ＝３０
×１０-8ｍ、また、蓄積電極とセルプレートとが対向す
る面積は蓄積電極の上面および下面の両側として、Ｓ1
の２倍とした。
を計算すると、 Ｃ1 ＝（εε0 ／ｄ1 ）×Ｓ1 ×２＝１６．５×１０
-15 （Ｆ）＝１６．５（ｆＦ）となる。ただし、εはキ
ャパシタ絶縁膜の誘電率を表し、ε＝３．９とし、ε0
は真空の誘電率を表し、ε0 ＝８．８５×１０-14 と
し、ｄ1 はキャパシタ絶縁膜の厚さを表し、ｄ1 ＝３０
×１０-8ｍ、また、蓄積電極とセルプレートとが対向す
る面積は蓄積電極の上面および下面の両側として、Ｓ1
の２倍とした。
【００３３】次に、第１実施例と同様の、図２の（Ｃ）
に示す、隣接する蓄積電極の輪郭を揃えて重ね合わせた
平面パターンの場合、蓄積電極の面積Ｓ2 は、蓄積電極
の長辺の長さをＬ2 ＝２．２μｍと見積ると、 Ｓ2 ＝Ｗ1 ×Ｌ2 ＝０．４×２．２（μ2 ）となる。
に示す、隣接する蓄積電極の輪郭を揃えて重ね合わせた
平面パターンの場合、蓄積電極の面積Ｓ2 は、蓄積電極
の長辺の長さをＬ2 ＝２．２μｍと見積ると、 Ｓ2 ＝Ｗ1 ×Ｌ2 ＝０．４×２．２（μ2 ）となる。
【００３４】このときのメモリセルの容量部の容量Ｃ2
を計算すると、 Ｃ2 ＝（εε0 ／ｄ）×Ｓ2 ×２＝２０．３×１０-15
（Ｆ）＝２０．３（ｆＦ）となる。ただし、ε、ε0 お
よびｄ1 は、Ｃ1 の計算の際の値と同一である。
を計算すると、 Ｃ2 ＝（εε0 ／ｄ）×Ｓ2 ×２＝２０．３×１０-15
（Ｆ）＝２０．３（ｆＦ）となる。ただし、ε、ε0 お
よびｄ1 は、Ｃ1 の計算の際の値と同一である。
【００３５】このように、蓄積電極の一部分を重ね合わ
せた場合に比べて、この発明の半導体記憶装置は、蓄積
電極の面積を広げて、キャパシタ容量を増加させること
ができる。さらに、隣接する３つ以上のメモリセルの蓄
積電極を重ね合わせて３層構造とすれば、２層構造の場
合よりも蓄積電極の面積を大幅に広げることができる。
せた場合に比べて、この発明の半導体記憶装置は、蓄積
電極の面積を広げて、キャパシタ容量を増加させること
ができる。さらに、隣接する３つ以上のメモリセルの蓄
積電極を重ね合わせて３層構造とすれば、２層構造の場
合よりも蓄積電極の面積を大幅に広げることができる。
【００３６】２．第２実施例 第２実施例では、図３を参照して、この発明の半導体記
憶装置の構造の一例について説明する。図３の（Ａ）
は、第２実施例の半導体記憶装置の説明に供する平面図
である。図３の（Ｂ）は、図３の（Ａ）のＢ−Ｂに沿っ
た切り口における断面図である。尚、図２の（Ａ）で
は、セルプレート、エッチングストッパ層および層間絶
縁膜を省いて示している。
憶装置の構造の一例について説明する。図３の（Ａ）
は、第２実施例の半導体記憶装置の説明に供する平面図
である。図３の（Ｂ）は、図３の（Ａ）のＢ−Ｂに沿っ
た切り口における断面図である。尚、図２の（Ａ）で
は、セルプレート、エッチングストッパ層および層間絶
縁膜を省いて示している。
【００３７】この実施例では、第１実施例と同様に、下
地としてシリコン基板４０を用い、このシリコン基板４
０上には、フィールド酸化膜４２によって分離されたメ
モリセルが並んでいる。シリコン基板４０の上側には、
ワード線４６およびデータ線４８が互いに直交する方向
に延びている。そして、データ線４８は、メモリセル領
域５０において、データ線コンタクトホール５２におい
て、シリコン基板４０と導通している。そして、シリコ
ン基板４０上には、層間絶縁膜５４および窒化膜のエッ
チングストッパ層５６を順次に積層してある。
地としてシリコン基板４０を用い、このシリコン基板４
０上には、フィールド酸化膜４２によって分離されたメ
モリセルが並んでいる。シリコン基板４０の上側には、
ワード線４６およびデータ線４８が互いに直交する方向
に延びている。そして、データ線４８は、メモリセル領
域５０において、データ線コンタクトホール５２におい
て、シリコン基板４０と導通している。そして、シリコ
ン基板４０上には、層間絶縁膜５４および窒化膜のエッ
チングストッパ層５６を順次に積層してある。
【００３８】図２では、ワード線方向に沿ってほぼ２ビ
ット分のメモリセルを示してある。各メモリセルは、キ
ャパシタ絶縁膜（図示せず）を介してセルプレート６２
と対向した蓄積電極６４を有する容量部を具えている。
そして、この実施例では、ワード線方向に隣接している
２つのメモリセルの蓄積電極６４同士を輪郭を揃えて重
ね合わせてある。その結果、蓄積電極６４を２つのメモ
リセルの領域にわたって広げることができる。また、図
２の（Ｂ）に示すように、上側の蓄積電極６４ａが下側
の蓄積電極６４ｂを貫通している。
ット分のメモリセルを示してある。各メモリセルは、キ
ャパシタ絶縁膜（図示せず）を介してセルプレート６２
と対向した蓄積電極６４を有する容量部を具えている。
そして、この実施例では、ワード線方向に隣接している
２つのメモリセルの蓄積電極６４同士を輪郭を揃えて重
ね合わせてある。その結果、蓄積電極６４を２つのメモ
リセルの領域にわたって広げることができる。また、図
２の（Ｂ）に示すように、上側の蓄積電極６４ａが下側
の蓄積電極６４ｂを貫通している。
【００３９】ところで、隣接した２つメモリセルにわた
って蓄積電極を広げる場合、基本パターンにおいて隣接
するメモリセルの間の隙間となっている部分にも新たに
蓄積電極を設けることができる。この隙間となっている
部分の面積は、隣接するメモリセル間の距離が一定の場
合、基本パターンの隣接する辺の長さに比例する。従っ
て、基本パターンが長方形の場合、長方形の短辺で隣接
している２つのメモリセル領域に広げる場合よりも、長
方形の長辺で隣接している２つのメモリセル領域に広げ
る場合の方が、蓄積電極の面積を広くすることができ
る。
って蓄積電極を広げる場合、基本パターンにおいて隣接
するメモリセルの間の隙間となっている部分にも新たに
蓄積電極を設けることができる。この隙間となっている
部分の面積は、隣接するメモリセル間の距離が一定の場
合、基本パターンの隣接する辺の長さに比例する。従っ
て、基本パターンが長方形の場合、長方形の短辺で隣接
している２つのメモリセル領域に広げる場合よりも、長
方形の長辺で隣接している２つのメモリセル領域に広げ
る場合の方が、蓄積電極の面積を広くすることができ
る。
【００４０】このため、基本パターンがデータ線方向に
延びた長方形である場合、蓄積電極をワード線方向に広
げた場合の方が、データ線方向に拡げた場合よりも蓄積
電極の面積をより広くすることができる。例えば、第２
実施例では、第１実施例よりも蓄積電極の面積を１０％
程度余分に広くすることができる。
延びた長方形である場合、蓄積電極をワード線方向に広
げた場合の方が、データ線方向に拡げた場合よりも蓄積
電極の面積をより広くすることができる。例えば、第２
実施例では、第１実施例よりも蓄積電極の面積を１０％
程度余分に広くすることができる。
【００４１】３．第３実施例 第３実施例では、図４〜図７を参照して、この発明の半
導体記憶装置の製造方法の一例について説明する。図４
〜図７は、第３実施例の説明に供する工程図である。
導体記憶装置の製造方法の一例について説明する。図４
〜図７は、第３実施例の説明に供する工程図である。
【００４２】半導体記憶装置のメモリセルの容量部を製
造するにあたり、先ず、素子分離領域４２を形成した下
地４０の上側に、エッチングストッパ層５６を形成す
る。この実施例では、エッチングストッパ層５６を形成
する前に、下地としてのシリコン基板４０上に、素子分
離領域４２としてのフィールド酸化膜４２と、厚さ３０
〜２００Ａ°（Ａ°はオングストロームを表す）のゲー
ト酸化膜６６を形成する。次に、フィールド酸化膜４２
およびゲート酸化膜６６上に、厚さ５００〜３０００Ａ
°（Ａ°はオングストロームを表す）のポリシリコン膜
（図示せず）を形成する。次に、このポリシリコン膜に
対して、通常のホトリソグラフィおよびエッチング技術
を行ってワード線４６を形成する。次に、ワード線４６
を形成したシリコン基板４０上全面に第１層間絶縁膜５
４ａとして、厚さ１０００〜８０００Ａ°のＣＶＤ酸化
膜５４ａを形成する。
造するにあたり、先ず、素子分離領域４２を形成した下
地４０の上側に、エッチングストッパ層５６を形成す
る。この実施例では、エッチングストッパ層５６を形成
する前に、下地としてのシリコン基板４０上に、素子分
離領域４２としてのフィールド酸化膜４２と、厚さ３０
〜２００Ａ°（Ａ°はオングストロームを表す）のゲー
ト酸化膜６６を形成する。次に、フィールド酸化膜４２
およびゲート酸化膜６６上に、厚さ５００〜３０００Ａ
°（Ａ°はオングストロームを表す）のポリシリコン膜
（図示せず）を形成する。次に、このポリシリコン膜に
対して、通常のホトリソグラフィおよびエッチング技術
を行ってワード線４６を形成する。次に、ワード線４６
を形成したシリコン基板４０上全面に第１層間絶縁膜５
４ａとして、厚さ１０００〜８０００Ａ°のＣＶＤ酸化
膜５４ａを形成する。
【００４３】次に、ＣＶＤ酸化膜５４ａの表面からゲー
ト酸化膜６６を貫通してシリコン基板４０に達するデー
タ線コンタクトホール５２を形成する。次に、データ線
コンタクトホール５２およびＣＶＤ酸化膜５４ａ上にポ
リシリコン膜（図示せず）を３００〜２０００Ａ°成長
させる。次に、このポリシリコン膜に対してホトリソグ
ラフィおよびエッチングを行ってデータ線４８を形成す
る。但し、データ線４８は、平面パターンでワード線４
６と直交する。次に、データ線４８および第１層間絶縁
膜５４ａ上全面に、第２層間絶縁膜５４ｂとして厚さ１
０００〜８０００Ａ°のＣＶＤ酸化膜５４ｂを形成す
る。次に、第２層間絶縁膜５４ｂ上全面にエッチングス
トッパ層５６として厚さ５０〜１０００Ａ°の窒化膜５
６を形成する（図４の（Ａ））。
ト酸化膜６６を貫通してシリコン基板４０に達するデー
タ線コンタクトホール５２を形成する。次に、データ線
コンタクトホール５２およびＣＶＤ酸化膜５４ａ上にポ
リシリコン膜（図示せず）を３００〜２０００Ａ°成長
させる。次に、このポリシリコン膜に対してホトリソグ
ラフィおよびエッチングを行ってデータ線４８を形成す
る。但し、データ線４８は、平面パターンでワード線４
６と直交する。次に、データ線４８および第１層間絶縁
膜５４ａ上全面に、第２層間絶縁膜５４ｂとして厚さ１
０００〜８０００Ａ°のＣＶＤ酸化膜５４ｂを形成す
る。次に、第２層間絶縁膜５４ｂ上全面にエッチングス
トッパ層５６として厚さ５０〜１０００Ａ°の窒化膜５
６を形成する（図４の（Ａ））。
【００４４】次に、エッチングストッパ層５６上に犠牲
膜６８として厚さ５００〜３０００Ａ°のＣＶＤ酸化膜
６８を形成する（図４の（Ｂ））。
膜６８として厚さ５００〜３０００Ａ°のＣＶＤ酸化膜
６８を形成する（図４の（Ｂ））。
【００４５】次に、この犠牲膜６８の表面からシリコン
基板４０に達する第１コンタクトホール７０を通常のホ
トリソグラフィおよびエッチング技術を用いて形成する
（図４の（Ｃ））。
基板４０に達する第１コンタクトホール７０を通常のホ
トリソグラフィおよびエッチング技術を用いて形成する
（図４の（Ｃ））。
【００４６】次に、この犠牲膜６８および第１コンタク
トホール７０上に、厚さ３００〜３０００Ａ°のポリシ
リコン膜（図示せず）をＣＶＤ法を用いて形成し、この
ポリシリコン膜に対して不純物を熱拡散またはイオン注
入により１０20〜１０21個／ｃｍ3 の濃度で導入して、
下側の蓄積電極膜７２を形成する。以下、この蓄積電極
膜を第１蓄積電極膜７２と称する（図５の（Ａ））。
トホール７０上に、厚さ３００〜３０００Ａ°のポリシ
リコン膜（図示せず）をＣＶＤ法を用いて形成し、この
ポリシリコン膜に対して不純物を熱拡散またはイオン注
入により１０20〜１０21個／ｃｍ3 の濃度で導入して、
下側の蓄積電極膜７２を形成する。以下、この蓄積電極
膜を第１蓄積電極膜７２と称する（図５の（Ａ））。
【００４７】次に、第１蓄積電極膜７２上に新たな犠牲
膜として厚さ５００〜２０００Ａ°のＣＶＤ酸化膜７４
を形成する（図５の（Ｂ））。
膜として厚さ５００〜２０００Ａ°のＣＶＤ酸化膜７４
を形成する（図５の（Ｂ））。
【００４８】次に、新たな犠牲膜７４の表面から第１蓄
積電極膜７２を貫通してシリコン基板４０に達する第２
コンタクトホール７６を形成する（図５の（Ｃ））。
積電極膜７２を貫通してシリコン基板４０に達する第２
コンタクトホール７６を形成する（図５の（Ｃ））。
【００４９】次に、この第２コンタクトホール７６の側
壁に露出した第１蓄積電極膜７２部分に、絶縁膜７８を
形成する。第３実施例では、絶縁膜７８として熱酸化膜
７８を形成する。このため、先ず、第２コンタクトホー
ル７６の側壁に露出した第１蓄積電極膜７２部分の表面
に、熱酸化法により熱酸化膜７８を形成する。熱酸化の
具体的条件は、例えば、８５０℃の温度のウエット雰囲
気中で３０分間程度酸化を行うと、表面から２００〜１
０００Ａ°の深さまで熱酸化膜７８を形成することがで
きる。この際、第２コンタクトホール７６の底面にも熱
酸化膜（図示せず）が形成される。そこで、異方性ドラ
イエッチングにより、第２コンタクトホール７６の底面
に形成された熱酸化膜を除去してシリコン基板４０部分
を露出させる（図６の（Ａ））。
壁に露出した第１蓄積電極膜７２部分に、絶縁膜７８を
形成する。第３実施例では、絶縁膜７８として熱酸化膜
７８を形成する。このため、先ず、第２コンタクトホー
ル７６の側壁に露出した第１蓄積電極膜７２部分の表面
に、熱酸化法により熱酸化膜７８を形成する。熱酸化の
具体的条件は、例えば、８５０℃の温度のウエット雰囲
気中で３０分間程度酸化を行うと、表面から２００〜１
０００Ａ°の深さまで熱酸化膜７８を形成することがで
きる。この際、第２コンタクトホール７６の底面にも熱
酸化膜（図示せず）が形成される。そこで、異方性ドラ
イエッチングにより、第２コンタクトホール７６の底面
に形成された熱酸化膜を除去してシリコン基板４０部分
を露出させる（図６の（Ａ））。
【００５０】次に、熱酸化膜７８を形成した後、第２コ
ンタクトホール７６および新たな犠牲膜７４上に、上側
の蓄積電極膜８０として、ポリシリコン膜８０をＬＰＣ
ＶＤ法を用いて形成し、第１蓄積電極膜７２と同様に不
純物を導入する。以下、この蓄積電極膜８０を第２蓄積
電極膜８０と称する（図６の（Ｂ））。
ンタクトホール７６および新たな犠牲膜７４上に、上側
の蓄積電極膜８０として、ポリシリコン膜８０をＬＰＣ
ＶＤ法を用いて形成し、第１蓄積電極膜７２と同様に不
純物を導入する。以下、この蓄積電極膜８０を第２蓄積
電極膜８０と称する（図６の（Ｂ））。
【００５１】次に、第２蓄積電極膜８０を形成した積層
体に対して、１回のホトリソグラフィおよびエッチング
を行って、輪郭が互いに揃えられて重なり合った蓄積電
極を画成する。ここでは、第１蓄積電極膜７２からは第
１蓄積電極８２が画成され、一方、第２蓄積電極膜８０
からは第２蓄積電極８４が画成される。以下、第１およ
び第２蓄積電極を併せて蓄積電極８６とも称する（図６
の（Ｃ））。
体に対して、１回のホトリソグラフィおよびエッチング
を行って、輪郭が互いに揃えられて重なり合った蓄積電
極を画成する。ここでは、第１蓄積電極膜７２からは第
１蓄積電極８２が画成され、一方、第２蓄積電極膜８０
からは第２蓄積電極８４が画成される。以下、第１およ
び第２蓄積電極を併せて蓄積電極８６とも称する（図６
の（Ｃ））。
【００５２】次に、第１および第２積電極８２および８
４を画成した後に、全ての犠牲膜６８および７４を例え
ばフッ酸を用いて除去する。このとき、第２コンタクト
ホール７６に形成された熱酸化膜７８も除去される（図
７の（Ａ））。
４を画成した後に、全ての犠牲膜６８および７４を例え
ばフッ酸を用いて除去する。このとき、第２コンタクト
ホール７６に形成された熱酸化膜７８も除去される（図
７の（Ａ））。
【００５３】次に、蓄積電極８６の表面をキャパシタ絶
縁膜（図示せず）で覆う。ここでは、キャパシタ絶縁膜
として、窒化膜をＬＰＣＶＤ法により２０〜１００Ａ°
の膜厚で成長させる。次に、このキャパシタ絶縁膜を介
して蓄積電極８６と対向するセルプレート５８を形成す
る。セルプレート５８は、厚さ３００〜２０００Ａ°の
ポリシリコン膜（図示せず）をＬＰＣＶＤ法により成長
させ、このポリシリコン膜に不純物を導入して形成する
と良い（図７の（Ｂ））。
縁膜（図示せず）で覆う。ここでは、キャパシタ絶縁膜
として、窒化膜をＬＰＣＶＤ法により２０〜１００Ａ°
の膜厚で成長させる。次に、このキャパシタ絶縁膜を介
して蓄積電極８６と対向するセルプレート５８を形成す
る。セルプレート５８は、厚さ３００〜２０００Ａ°の
ポリシリコン膜（図示せず）をＬＰＣＶＤ法により成長
させ、このポリシリコン膜に不純物を導入して形成する
と良い（図７の（Ｂ））。
【００５４】４．第４実施例 第４実施例では、図８を参照して、この発明の半導体記
憶装置の製造方法の一例について説明する。図８の
（Ａ）〜（Ｃ）は、図５の（Ｃ）に続く工程図である。
憶装置の製造方法の一例について説明する。図８の
（Ａ）〜（Ｃ）は、図５の（Ｃ）に続く工程図である。
【００５５】第４実施例では、第３実施例で形成した第
２コンタクトホール７６の側壁にサイドウォール８８を
形成する例について説明する。第４実施例では、第２コ
ンタクトホール７６を形成する工程迄は、第３実施例と
同一の工程であるので説明を省略する。
２コンタクトホール７６の側壁にサイドウォール８８を
形成する例について説明する。第４実施例では、第２コ
ンタクトホール７６を形成する工程迄は、第３実施例と
同一の工程であるので説明を省略する。
【００５６】図５の（Ｃ）に示された第２コンタクトホ
ール７６を形成した後、第２コンタクトホール７６の側
壁および底面を覆う窒化膜（図示せず）をＬＰＣＶＤ法
により１００〜１０００Ａ°の厚さで成長させる。次
に、この窒化膜に対して異方性エッチングを行って、第
２コンタクトホール７６の側壁にサイドウォール８８を
形成する。このとき、第２コンタクトホール７６の底面
に形成された窒化膜は除去されてシリコン基板４０部分
が露出する（図８の（Ａ））。
ール７６を形成した後、第２コンタクトホール７６の側
壁および底面を覆う窒化膜（図示せず）をＬＰＣＶＤ法
により１００〜１０００Ａ°の厚さで成長させる。次
に、この窒化膜に対して異方性エッチングを行って、第
２コンタクトホール７６の側壁にサイドウォール８８を
形成する。このとき、第２コンタクトホール７６の底面
に形成された窒化膜は除去されてシリコン基板４０部分
が露出する（図８の（Ａ））。
【００５７】次に、第３実施例と同様にして、第２コン
タクトホール７６および新たな犠牲膜７４上に、第２蓄
積電極膜（図示せず）を形成する。次に、第２蓄積電極
膜を形成した積層体に対して、１回のホトリソグラフィ
およびエッチングを行って、輪郭が互いに揃えられて重
なり合った第１および第２蓄積電極８２および８４を画
成する。次に、第１および第２蓄積電極８２および８４
を画成した後に、全ての犠牲膜６８および７４を除去す
る。尚、第４実施例では、サイドウォール８８は除去さ
れない（図８の（Ｂ））。
タクトホール７６および新たな犠牲膜７４上に、第２蓄
積電極膜（図示せず）を形成する。次に、第２蓄積電極
膜を形成した積層体に対して、１回のホトリソグラフィ
およびエッチングを行って、輪郭が互いに揃えられて重
なり合った第１および第２蓄積電極８２および８４を画
成する。次に、第１および第２蓄積電極８２および８４
を画成した後に、全ての犠牲膜６８および７４を除去す
る。尚、第４実施例では、サイドウォール８８は除去さ
れない（図８の（Ｂ））。
【００５８】次に、第３実施例と同様にして、第１およ
び第２蓄積電極の表面をキャパシタ絶縁膜（図示せず）
で覆った後、このキャパシタ絶縁膜を介して蓄積電極と
対向するセルプレート５８を形成する（図８の
（Ｃ））。
び第２蓄積電極の表面をキャパシタ絶縁膜（図示せず）
で覆った後、このキャパシタ絶縁膜を介して蓄積電極と
対向するセルプレート５８を形成する（図８の
（Ｃ））。
【００５９】５．第５実施例 第５実施例では、図９を参照して、この発明の半導体記
憶装置の構造の一例について説明する。図９は、第５実
施例の半導体記憶装置の説明に供する断面図である。第
５実施例の半導体記憶装置は蓄積電極が４層構造となっ
ている。この構造は、例えば、２５６Ｍb ＤＲＡＭより
も高い集積度が要求される１Ｇb ＤＲＡＭの構造に用い
て好適である。
憶装置の構造の一例について説明する。図９は、第５実
施例の半導体記憶装置の説明に供する断面図である。第
５実施例の半導体記憶装置は蓄積電極が４層構造となっ
ている。この構造は、例えば、２５６Ｍb ＤＲＡＭより
も高い集積度が要求される１Ｇb ＤＲＡＭの構造に用い
て好適である。
【００６０】この実施例では、エッチングストッパ層５
６よりも下側の構造は、通常の１Ｇb ＤＲＡＭの構造と
同様である。一方エッチングストッパ層５６よりも上側
の容量部の構造は、図９に示すように、データ線方向に
沿って並んだ４つのメモリセルの蓄積電極９０が輪郭を
揃えて重なり合った４層構造となっている。その結果、
４つのメモリセル領域にわたって蓄積電極９０を拡げる
ことができる。重なり合った４つの蓄積電極９０は、互
いに電気的に絶縁されている。また、重なり合った各蓄
積電極を下側の蓄積電極からそれぞれ第１〜第４蓄積電
極９２、９４、９６および９８とすると、第２蓄積電極
９４は第１蓄積電極９２を貫通し、第３蓄積電極９６は
第１および第２蓄積電極９２および９４を貫通し、第４
蓄積電極９８は第１〜第３蓄積電極９２、９４および９
６を貫通して、それぞれシリコン基板４０と導通してい
る。
６よりも下側の構造は、通常の１Ｇb ＤＲＡＭの構造と
同様である。一方エッチングストッパ層５６よりも上側
の容量部の構造は、図９に示すように、データ線方向に
沿って並んだ４つのメモリセルの蓄積電極９０が輪郭を
揃えて重なり合った４層構造となっている。その結果、
４つのメモリセル領域にわたって蓄積電極９０を拡げる
ことができる。重なり合った４つの蓄積電極９０は、互
いに電気的に絶縁されている。また、重なり合った各蓄
積電極を下側の蓄積電極からそれぞれ第１〜第４蓄積電
極９２、９４、９６および９８とすると、第２蓄積電極
９４は第１蓄積電極９２を貫通し、第３蓄積電極９６は
第１および第２蓄積電極９２および９４を貫通し、第４
蓄積電極９８は第１〜第３蓄積電極９２、９４および９
６を貫通して、それぞれシリコン基板４０と導通してい
る。
【００６１】次に、図１０を参照して、この実施例の半
導体記憶装置の蓄積電極の面積とキャパシタ容量の計算
例について説明する。図１０（Ａ）は、１Ｇb ＤＲＡＭ
のメモリセルの基本パターンの一例を示している。ま
た、図１０の（Ｂ）は、この実施例と同様のメモリセル
の平面パターンを示している。図１０の（Ａ）および
（Ｂ）のいずれもメモリセルも、メモリセル１つあたり
の専有面積は同一とする。尚、以下の蓄積電極の面積の
計算においては、蓄積電極のコンタクトホールの面積お
よび蓄積電極同士を絶縁するために必要なコンタクトホ
ール周辺の部分面積を無視する。
導体記憶装置の蓄積電極の面積とキャパシタ容量の計算
例について説明する。図１０（Ａ）は、１Ｇb ＤＲＡＭ
のメモリセルの基本パターンの一例を示している。ま
た、図１０の（Ｂ）は、この実施例と同様のメモリセル
の平面パターンを示している。図１０の（Ａ）および
（Ｂ）のいずれもメモリセルも、メモリセル１つあたり
の専有面積は同一とする。尚、以下の蓄積電極の面積の
計算においては、蓄積電極のコンタクトホールの面積お
よび蓄積電極同士を絶縁するために必要なコンタクトホ
ール周辺の部分面積を無視する。
【００６２】先ず、１Ｇb ＤＲＡＭのメモリセル場合、
その基本パターンのメモリセルの１つの蓄積電極の面積
Ｓ0 は、蓄積電極の短辺の長さをＷ2 ＝０．２７μｍ、
長辺の長さをＬ3 ＝０．６９μｍと見積ると、Ｓ3 ＝Ｗ
2 ×Ｌ3 ＝０．２７×０．６９（μ2 ）となる。
その基本パターンのメモリセルの１つの蓄積電極の面積
Ｓ0 は、蓄積電極の短辺の長さをＷ2 ＝０．２７μｍ、
長辺の長さをＬ3 ＝０．６９μｍと見積ると、Ｓ3 ＝Ｗ
2 ×Ｌ3 ＝０．２７×０．６９（μ2 ）となる。
【００６３】次に、第５実施例と同様に、隣接する蓄積
電極を互いに重ね合わせた平面パターンの場合、基本パ
ターンの蓄積電極間の間隔Ｄ2 を０．１５μｍとする
と、蓄積電極の面積Ｓ3 は、蓄積電極の長辺の長さをＬ
4 ＝３．２１μｍと見積ると、 Ｓ3 ＝Ｗ2 ×Ｌ3 ＝０．２７×３．２１（μ2 ）とな
る。
電極を互いに重ね合わせた平面パターンの場合、基本パ
ターンの蓄積電極間の間隔Ｄ2 を０．１５μｍとする
と、蓄積電極の面積Ｓ3 は、蓄積電極の長辺の長さをＬ
4 ＝３．２１μｍと見積ると、 Ｓ3 ＝Ｗ2 ×Ｌ3 ＝０．２７×３．２１（μ2 ）とな
る。
【００６４】このときのメモリセルの容量部の容量Ｃ3
を計算すると、 Ｃ3 ＝（εε0 ／ｄ2 ）×Ｓ3 ×２ ＝２０．０×１０-15 （Ｆ）＝２０．０（ｆＦ） この容量Ｃ3 は、メモリセルのキャパシタ容量として充
分な値である。ただし、εはキャパシタ絶縁膜の誘電率
を表し、ε＝３．９とし、ε0 は真空の誘電率を表し、
ε0 ＝８．８５×１０-14 とし、ｄはキャパシタ絶縁膜
の厚さを表し、ｄ2 ＝３０×１０-8ｍ、また、蓄積電極
とセルプレートとが対向する面積（キャパシタの面積）
は蓄積電極の上面および下面の両側として、Ｓ3 の２倍
とした。
を計算すると、 Ｃ3 ＝（εε0 ／ｄ2 ）×Ｓ3 ×２ ＝２０．０×１０-15 （Ｆ）＝２０．０（ｆＦ） この容量Ｃ3 は、メモリセルのキャパシタ容量として充
分な値である。ただし、εはキャパシタ絶縁膜の誘電率
を表し、ε＝３．９とし、ε0 は真空の誘電率を表し、
ε0 ＝８．８５×１０-14 とし、ｄはキャパシタ絶縁膜
の厚さを表し、ｄ2 ＝３０×１０-8ｍ、また、蓄積電極
とセルプレートとが対向する面積（キャパシタの面積）
は蓄積電極の上面および下面の両側として、Ｓ3 の２倍
とした。
【００６５】上述した各実施例では、この発明を特定の
材料を使用し、また、特定の条件で形成した例について
説明したが、この発明を多くの変更および変形を行うこ
とができる。例えば、この発明では、蓄積電極をデータ
線方向にのみ、または、ワード線方向にのみ広げるだけ
でなく、任意の方向の隣接したメモリセルの蓄積電極と
重ね合わせることができる。また、上述した実施例で
は、蓄積電極を２層および４層重ね合わせた例について
説明したが、この発明の半導体記憶装置では、蓄積電極
を３層または５層以上重ね合わせても良い。
材料を使用し、また、特定の条件で形成した例について
説明したが、この発明を多くの変更および変形を行うこ
とができる。例えば、この発明では、蓄積電極をデータ
線方向にのみ、または、ワード線方向にのみ広げるだけ
でなく、任意の方向の隣接したメモリセルの蓄積電極と
重ね合わせることができる。また、上述した実施例で
は、蓄積電極を２層および４層重ね合わせた例について
説明したが、この発明の半導体記憶装置では、蓄積電極
を３層または５層以上重ね合わせても良い。
【００６６】
【発明の効果】この発明の半導体記憶装置の構造によれ
ば、隣接する複数のメモリセルの蓄積電極を、その輪郭
を揃えて重ね合わせて設けてある。さらに、最下層の蓄
積電極を除く蓄積電極は、より下側の蓄積電極を貫通す
るコンタクトホールによって、下地（例えば半導体基
板）と電気的に導通し、かつ、重ね合わされている蓄積
電極同士は互いに電気的に絶縁されている。その結果、
蓄積電極を隣接する蓄積電極のコンタクトホールよりも
遠くまで広げることができる。このため、メモリセル１
つあたりの占有する面積を増やさずに、蓄積電極の面積
を広げることにより、キャパシタ容量を増やすことがで
きる。
ば、隣接する複数のメモリセルの蓄積電極を、その輪郭
を揃えて重ね合わせて設けてある。さらに、最下層の蓄
積電極を除く蓄積電極は、より下側の蓄積電極を貫通す
るコンタクトホールによって、下地（例えば半導体基
板）と電気的に導通し、かつ、重ね合わされている蓄積
電極同士は互いに電気的に絶縁されている。その結果、
蓄積電極を隣接する蓄積電極のコンタクトホールよりも
遠くまで広げることができる。このため、メモリセル１
つあたりの占有する面積を増やさずに、蓄積電極の面積
を広げることにより、キャパシタ容量を増やすことがで
きる。
【００６７】また、この発明の半導体記憶装置の構造で
は、特に、蓄積電極を３層以上重ね合わせると、従来例
と比べて大幅に蓄積電極の面積を増やすことができる。
は、特に、蓄積電極を３層以上重ね合わせると、従来例
と比べて大幅に蓄積電極の面積を増やすことができる。
【００６８】また、この発明の半導体記憶装置の製造方
法によれば、蓄積電極膜を重ね合わせて形成した後、１
回のホトリソグラフィおよびエッチングにより、重ね合
わされた蓄積電極をその輪郭を揃えて画成する。このた
め、１層の蓄積電極を形成する度にその輪郭を画成する
場合と比べて、製造工程を簡略化することができる。ま
た、この発明の半導体記憶装置の製造方法によれば、コ
ンタクトホールを形成した後、コンタクトホールの側壁
に絶縁膜（例えば、熱酸化膜またはサイドウォール）を
設けるので、重ね合わされている蓄積電極を互いに電気
的に絶縁させることができる。
法によれば、蓄積電極膜を重ね合わせて形成した後、１
回のホトリソグラフィおよびエッチングにより、重ね合
わされた蓄積電極をその輪郭を揃えて画成する。このた
め、１層の蓄積電極を形成する度にその輪郭を画成する
場合と比べて、製造工程を簡略化することができる。ま
た、この発明の半導体記憶装置の製造方法によれば、コ
ンタクトホールを形成した後、コンタクトホールの側壁
に絶縁膜（例えば、熱酸化膜またはサイドウォール）を
設けるので、重ね合わされている蓄積電極を互いに電気
的に絶縁させることができる。
【図１】第１実施例の半導体記憶装置の構造の説明に供
する平面図および断面図である。
する平面図および断面図である。
【図２】（Ａ）〜（Ｃ）は、第１実施例の半導体記憶装
置と同様の構造の蓄積電極の面積と、従来例と同様の構
造の蓄積電極の面積とを比較して説明するための平面パ
ターンである。
置と同様の構造の蓄積電極の面積と、従来例と同様の構
造の蓄積電極の面積とを比較して説明するための平面パ
ターンである。
【図３】第２実施例の半導体記憶装置の構造の説明に供
する平面図および断面図であるである。
する平面図および断面図であるである。
【図４】（Ａ）〜（Ｃ）は、第３実施例の半導体記憶装
置の製造方法の説明に供する断面工程図である。
置の製造方法の説明に供する断面工程図である。
【図５】（Ａ）〜（Ｃ）は、図４の（Ｃ）に続く、断面
工程図である。
工程図である。
【図６】（Ａ）〜（Ｃ）は、図５の（Ｃ）に続く、断面
工程図である。
工程図である。
【図７】（Ａ）および（Ｂ）は、図６の（Ｃ）に続く、
断面工程図である。
断面工程図である。
【図８】（Ａ）〜（Ｃ）は、第４実施例の半導体記憶装
置の製造方法の説明に供する図であり、図５の（Ｃ）に
続く、断面工程図である。
置の製造方法の説明に供する図であり、図５の（Ｃ）に
続く、断面工程図である。
【図９】第５実施例の半導体記憶装置の構造の説明に供
する断面図である。
する断面図である。
【図１０】（Ａ）および（Ｂ）は、第５実施例の１Ｇb
ＤＲＡＭの蓄積電極の面積と、従来の１Ｇb ＤＲＡＭの
蓄積電極の面積とを比較して説明するための平面パター
ンである。
ＤＲＡＭの蓄積電極の面積と、従来の１Ｇb ＤＲＡＭの
蓄積電極の面積とを比較して説明するための平面パター
ンである。
【図１１】（Ａ）〜（Ｃ）は、従来の半導体記憶装置の
製造方法の説明に供する前半の断面工程図である。
製造方法の説明に供する前半の断面工程図である。
【図１２】（Ａ）および（Ｂ）は、図１１の（Ｃ）に続
く、後半の断面工程図である。（Ｃ）は（Ｂ）の平面図
である。
く、後半の断面工程図である。（Ｃ）は（Ｂ）の平面図
である。
１０：シリコン基板 １２：素子分離用酸化膜 １４：ゲート酸化膜 １６：ワード線 １８：第１酸化膜 ２０：窒化膜 ２２：第２酸化膜 ２４：第１コンタクトホール ２６：第１の蓄積電極 ２８：第３酸化膜 ３０：第２コンタクトホール ３２：第２の蓄積電極 ３４：キャパシタ絶縁膜 ３６：セルプレート ４０：シリコン基板 ４２：フィールド酸化膜 ４４：ゲート酸化膜 ４６：ワード線 ４８：データ線 ５０：メモリセル領域 ５２：データ線コンタクトホール ５４：層間絶縁膜 ５６：エッチングストッパ層 ５８：セルプレート ６０：蓄積電極 ６０ａ：上側の蓄積電極 ６０ｂ：下側の蓄積電極 ６２：セルプレート ６４：蓄積電極 ６４ａ：上側の蓄積電極 ６４ｂ：下側の蓄積電極 ６６：ゲート酸化膜 ６８：犠牲膜 ７０：第１コンタクトホール ７２：下側の蓄積電極膜（第１蓄積電極膜） ７４：犠牲膜 ７６：第２コンタクトホール ７８：絶縁膜（熱酸化膜） ８２：第１蓄積電極 ８４：第２蓄積電極 ８６：蓄積電極 ８８：サイドウォール ９０：蓄積電極 ９２：第１蓄積電極 ９４：第２蓄積電極 ９６：第３蓄積電極 ９８：第４蓄積電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ
Claims (5)
- 【請求項１】 下地上に設けた各メモリセル毎に、キャ
パシタ絶縁膜を介してセルプレートと対向した蓄積電極
を有する容量部を具えてなる半導体記憶装置において、 互いに隣接する複数の前記蓄積電極が、それぞれの輪郭
を揃えて重なり合っており、 重なり合った前記蓄積電極は、互いに電気的に絶縁さ
れ、かつ、それぞれ当該蓄積電極より下側に重なり合っ
ている他の蓄積電極を貫通して前記下地と電気的に導通
してなることを特徴とする半導体記憶装置。 - 【請求項２】 半導体記憶装置のメモリセルの容量部を
製造するにあたり、 （ａ）素子分離領域を形成した下地の上側に、エッチン
グストッパ層を形成する工程と、 （ｂ）該エッチングストッパ層上に犠牲膜を形成する工
程と、 （ｃ）該犠牲膜の表面から前記下地に達する第１コンタ
クトホールを形成する工程と、 （ｄ）該犠牲膜および第１コンタクトホール上に最下層
の蓄積電極膜を形成する工程と、 （ｅ）最下層の前記蓄積電極膜上に新たな犠牲膜を形成
する工程と、 （ｆ）最上層の該犠牲膜の表面から前記蓄積電極膜を貫
通して前記下地に達する第２コンタクトホールを形成す
る工程と、 （ｇ）該第２コンタクトホールの側壁に露出した前記蓄
積電極膜部分に、絶縁膜を形成する工程と、 （ｈ）前記絶縁膜を形成した後、第２コンタクトホール
および最上層の犠牲膜上に、蓄積電極膜を形成する工程
と、 （ｉ）前記蓄積電極膜を形成した積層体に対して、１回
のホトリソグラフィおよびエッチングを行って、輪郭が
互いに揃えられて重なり合った蓄積電極を画成する工程
と、 （ｊ）前記蓄積電極を画成した後に、全ての前記犠牲膜
を除去する工程と、 （ｋ）前記蓄積電極の表面をキャパシタ絶縁膜で覆った
後、該キャパシタ絶縁膜を介して前記蓄積電極と対向す
るセルプレートを形成する工程とを含んでなることを特
徴とする半導体記憶装置の製造方法。 - 【請求項３】 請求項２に記載の半導体記憶装置の製造
方法において、 前記（ｅ）〜（ｈ）の工程を１回以上繰り返すことを特
徴とする半導体記憶装置の製造方法。 - 【請求項４】 請求項２に記載の半導体記憶装置の製造
方法において、 前記（ｇ）の工程は、 前記第２コンタクトホールの側壁に露出した蓄積電極膜
部分の表面に、前記絶縁膜として熱酸化膜を形成する工
程を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 請求項２に記載の半導体記憶装置の製造
方法において、 前記（ｇ）の工程は、 絶縁膜として、第２コンタクトホールの側壁にサイドウ
ォールを形成する工程を含むことを特徴とする半導体記
憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308234A JPH07161832A (ja) | 1993-12-08 | 1993-12-08 | 半導体記憶装置およびその製造方法 |
| KR1019940031068A KR100258371B1 (ko) | 1993-12-08 | 1994-11-24 | 반도체 기억장치 및 그 제조방법 |
| EP94308837A EP0657935A3 (en) | 1993-12-08 | 1994-11-30 | Semiconductor memory device and manufacturing method. |
| US08/355,156 US5541428A (en) | 1993-12-08 | 1994-12-08 | Semiconductor memory device with superimposed storage electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308234A JPH07161832A (ja) | 1993-12-08 | 1993-12-08 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161832A true JPH07161832A (ja) | 1995-06-23 |
Family
ID=17978553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308234A Withdrawn JPH07161832A (ja) | 1993-12-08 | 1993-12-08 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5541428A (ja) |
| EP (1) | EP0657935A3 (ja) |
| JP (1) | JPH07161832A (ja) |
| KR (1) | KR100258371B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163448A (ja) * | 1996-11-26 | 1998-06-19 | Taiwan Moshii Denshi Kofun Yugenkoshi | 単側に皺を有するケース型コンデンサの製造方法 |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| JP2000503812A (ja) * | 1996-09-30 | 2000-03-28 | シーメンス アクチエンゲゼルシヤフト | 集積半導体メモリ装置の製造方法 |
| JP2012221965A (ja) * | 2011-04-04 | 2012-11-12 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532325B2 (ja) * | 1995-07-21 | 2004-05-31 | 株式会社東芝 | 半導体記憶装置 |
| JP2830845B2 (ja) * | 1996-06-26 | 1998-12-02 | 日本電気株式会社 | 半導体記憶装置 |
| US5712813A (en) * | 1996-10-17 | 1998-01-27 | Zhang; Guobiao | Multi-level storage capacitor structure with improved memory density |
| JP2001077327A (ja) * | 1999-09-02 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| KR100502669B1 (ko) * | 2003-01-28 | 2005-07-21 | 주식회사 하이닉스반도체 | 반도체 메모리소자 및 그 제조 방법 |
| US9391016B2 (en) * | 2014-04-10 | 2016-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM capacitor structure |
| US9219110B2 (en) | 2014-04-10 | 2015-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM capacitor structure |
| US9368392B2 (en) | 2014-04-10 | 2016-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM capacitor structure |
| US9425061B2 (en) | 2014-05-29 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Buffer cap layer to improve MIM structure performance |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
| JP2742271B2 (ja) * | 1988-09-30 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5089869A (en) * | 1989-08-08 | 1992-02-18 | Matsushita Electric Industrial Co. Ltd. | Semiconductor memory device |
| JPH03153074A (ja) * | 1989-11-10 | 1991-07-01 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03173176A (ja) * | 1989-11-30 | 1991-07-26 | Sharp Corp | 半導体記憶装置 |
| KR930007192B1 (ko) * | 1990-06-29 | 1993-07-31 | 삼성전자 주식회사 | 디램셀의 적층형캐패시터 및 제조방법 |
| JPH04257257A (ja) * | 1991-02-12 | 1992-09-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR930004985A (ko) * | 1991-08-23 | 1993-03-23 | 이헌조 | 디지탈 브이씨알의 데이타 제어장치 |
-
1993
- 1993-12-08 JP JP5308234A patent/JPH07161832A/ja not_active Withdrawn
-
1994
- 1994-11-24 KR KR1019940031068A patent/KR100258371B1/ko not_active Expired - Fee Related
- 1994-11-30 EP EP94308837A patent/EP0657935A3/en not_active Withdrawn
- 1994-12-08 US US08/355,156 patent/US5541428A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000503812A (ja) * | 1996-09-30 | 2000-03-28 | シーメンス アクチエンゲゼルシヤフト | 集積半導体メモリ装置の製造方法 |
| JPH10163448A (ja) * | 1996-11-26 | 1998-06-19 | Taiwan Moshii Denshi Kofun Yugenkoshi | 単側に皺を有するケース型コンデンサの製造方法 |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| JP2012221965A (ja) * | 2011-04-04 | 2012-11-12 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US8969935B2 (en) | 2011-04-04 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor memory device having plural cell capacitors stacked on one another and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5541428A (en) | 1996-07-30 |
| KR100258371B1 (ko) | 2000-06-01 |
| EP0657935A3 (en) | 1996-05-22 |
| EP0657935A2 (en) | 1995-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0642528B2 (ja) | 半導体ウエーハにコンデンサを形成する方法 | |
| JP3183817B2 (ja) | トレンチｄｒａｍセルの製造方法 | |
| JPH0629482A (ja) | 二重のセル・プレートを備えた複数ポリ・スペーサ・スタック型キャパシタ | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| US5077232A (en) | Method of making stacked capacitor DRAM cells | |
| JPH07161832A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3449754B2 (ja) | Ｄｒａｍ製造方法 | |
| KR0138317B1 (ko) | 반도체장치 커패시터 제조방법 | |
| US5500384A (en) | Method for manufacturing a bit line via hole in a memory cell | |
| JP2614699B2 (ja) | スタックキャパシタ製造方法 | |
| JPH05218347A (ja) | 半導体メモリセル及びその製造方法 | |
| JPS6384149A (ja) | 半導体メモリの製造方法 | |
| JPH0750772B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04264767A (ja) | 半導体装置及びその製造方法 | |
| JP2721148B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JPH0294561A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH02263467A (ja) | メモリ装置 | |
| JPH05343636A (ja) | 半導体記憶装置の製造方法 | |
| JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JPH11261033A (ja) | Ｄｒａｍ素子の製造方法 | |
| JPH0936324A (ja) | 半導体装置の製造方法 | |
| JP3233935B2 (ja) | コンデンサ電極とｍｏｓトランジスタのソース／ドレイン領域との間に接触を製造するための方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |