EP1396025A2 - Circuit integre de type cmos a tenue en tension elevee - Google Patents

Circuit integre de type cmos a tenue en tension elevee

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EP1396025A2
EP1396025A2 EP02762491A EP02762491A EP1396025A2 EP 1396025 A2 EP1396025 A2 EP 1396025A2 EP 02762491 A EP02762491 A EP 02762491A EP 02762491 A EP02762491 A EP 02762491A EP 1396025 A2 EP1396025 A2 EP 1396025A2
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EP
European Patent Office
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type
box
conductivity
casing
region
Prior art date
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Withdrawn
Application number
EP02762491A
Other languages
German (de)
English (en)
Inventor
Rosalia Germana
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1396025A2 publication Critical patent/EP1396025A2/fr
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Definitions

  • the present invention relates to the production of an integrated circuit of the CMOS type.
  • the substrate is of a first type of conductivity, for example an epitaxial layer of type N resting on a wafer of type N + , and we will consider here more particularly the caissons of conductivity type opposite to that of the substrate, for example the caissons P, in the case where they are doped retro-grade.
  • Called retrograde doping box a box produced by a succession of at least one deep implantation at high doping level and at least one less deep implantation at lower concentration.
  • a lightly doped N-type substrate 1 consists for example of an epitaxial layer formed on a highly doped type N silicon wafer. In this substrate is formed a well 2 P type retrograde doping.
  • the periphery of the box 2 is defined by an insulating zone 4 situated on the surface of the epitaxial layer 1.
  • This insulating zone can be a thick oxide layer resulting from the manufacturing process commonly known as LOCOS. However, any other mode of forming an insulating peripheral region, for example digging and filling a trench could be used.
  • the insulating zone 4 will be called here inter-box insulating zone.
  • active zones 8, 9, 10, inside which semiconductor components can be formed are delimited by thick oxide regions 6, 7, here called intra-box insulating zones.
  • an N-channel MOS type transistor has been shown in each of these regions. Since the structure of these components is not the subject of the present invention, they are shown extremely schematically and will not be described in detail, but those skilled in the art will know how to make such components in various ways and with various structural variants.
  • inter-chamber oxide region 4 Outside the perimeter defined by the inter-chamber oxide region 4, there are other elements of a circuit formed in the silicon wafer. It may be other P wells, or, as shown, P channel MOS type transistors 12 directly formed in the epitaxial layer 1 and delimited by other insulating intra-well regions such as region 14 It could also be components formed in type N cells specially doped to optimize components to be formed there.
  • FIG. 1 also shows zones 15, commonly called P-type doped isolation implantations formed under each of the intra-well insulating zones 6, 7.
  • the isolation implantations 15 are conventionally produced before the insulating regions 6, 7, by implantation at a relatively high doping level, to result in regions of a surface doping level of the order of 10 17 to 10 18 atoms / cm 3 .
  • the purpose of the isolation implantations 15 is to avoid the creation of lateral parasitic transistors which would for example have a source corresponding to the drain of a transistor on one side of the isolation region 7, a drain corresponding to the source d '' a transistor on the other side of the isolation region 7 and a channel corresponding to the upper part of the P-type box under the isolation region.
  • Such a parasitic transistor could be triggered by a potential applied to a current metallization on the isolation region 7.
  • the fact of providing an isolation implantation 15 of relatively high doping level makes it possible to avoid the triggering of such a transistor parasite.
  • the choice of a retrograde type structure makes it possible to optimize many operating parameters of the components, in particular to reduce the action of the parasitic vertical transistors.
  • a first solution consists in forming a field plate above the insulating zone 4, that is to say a conductive zone connected to the potential of the box which participates in the spreading of the field lines when the device is reverse polarized. This solution is of average efficiency and does not by itself allow to sufficiently increase the breakdown voltage.
  • Another solution consists in forming at the periphery of the box 2, under the insulating layer 4, a ring which is more lightly doped and deeper than the box. This solution is effective but requires the implementation of additional technological steps. It cannot therefore be adopted when one seeks to lower the cost of manufacturing a component.
  • an object of the present invention is to provide a new retrograde box periphery structure making it possible to improve the reverse breakdown resistance of this box.
  • the present invention aims to achieve this object without increasing the cost of manufacturing a component and without increasing the number of technological steps necessary for its realization.
  • the present invention provides an integrated circuit of CMOS type comprising, in a semiconductor substrate of a first type of conductivity, a well of the second type of conductivity with retrograde doping, the limit of said well being covered with a zone insulating interwoofer, the components contained in said box being separated from each other by insulating zones inside the box, first isolation implantations with a high doping level of the second type of conductivity extending under each insulating area within the box.
  • the quantity whose second region extends laterally from the box is of the same order of magnitude as the depth of the box.
  • the substrate is a lightly doped epitaxial layer formed on a wafer of monocrystalline silicon of the first type of conductivity more heavily doped.
  • the maximum depth doping level of the retrograde well is of the order of 10 17 to 10 18 atoms / cm 3 and the surface doping level of the second region is of the same order of greatness.
  • FIG. 1 represents a structure CMOS type with classic type retrograde housing
  • FIG. 2 represents a structure of the CMOS type with a retrograde well according to the present invention
  • FIG. 3 represents the limit zone between two boxes P in a structure according to the present invention
  • FIG. 4 shows the shape of the breakdown voltage between two wells P and between a well and the substrate according to the prior art
  • FIG. 5 represents the shape of the breakdown voltage between two wells P and between a well and the substrate according to the present invention.
  • FIG. 2 shows the same elements as in Figure 1 with the same references. These elements will not be described again.
  • the difference between the structure according to the present invention shown in FIG. 2 and the structure of the prior art shown in FIG. 1 resides in the structure of the zone peripheral to the box. As before, this periphery extends under a zone of thick inter-box oxide 4.
  • the box 2 is a retrograde box formed in the same way as has been described in relation to FIG. 1.
  • the region 21 is formed at the same time as the isolation implantations 15 formed under the insulating intra-well zones 6 and 7.
  • the region 21 is formed so as to extend beyond the periphery of the well 'a chosen quantity.
  • CMOS type structure is considered in which the channel lengths are much less than 1 ⁇ m, for example 0.35 ⁇ m. It is then considered that the well P has a depth of less than 3 ⁇ m, with a doping peak resulting from a deep implantation situated at a depth slightly less than 2 ⁇ m and with a maximum doping concentration of the order of 10 17 to 10 18 atoms / cm 3 .
  • the reverse voltage withstand would be of the order of 60 volts.
  • a breakdown voltage of the order of 77 volts is reached if the extension 21 according to the present invention extends around 3 ⁇ m with respect to the normal periphery of the box and greater than 80 volts from that this value exceeds 5 ⁇ m.
  • FIG. 3 illustrates breakdown voltages BV as a function of the distance d between the two boxes 31 and 33, when the regions 32 and 34 according to the present invention are not provided.
  • Curve 41 represents the breakdown voltage in reverse polarization between a box and the substrate (the epitaxial layer 1) and curve 42 represents the breakdown voltage between two boxes polarized in opposite directions.
  • the ordinates (BV) represent the breakdown voltage in volts and the abscissa the distance d between the two wells in ⁇ m.
  • Curve 41 shows that the box-substrate breakdown voltage decreases when the distance between the boxes increases.
  • curve 42 shows that the breakdown voltage between wells increases when the distance between these wells increases.
  • the optimum compromise corresponds to a distance between wells of the order of 6 ⁇ m and that the breakdown voltage is then between 60 and 65 volts.
  • the curves 43 and 44 correspond respectively to the curves 41 and 42 in the case where provision has been made for box extension regions 32 and 34 as illustrated in FIG. 3.
  • the conditions are the same as those in Figure 4.
  • the casing extensions have a range of the order of 3 ⁇ m.
  • the curves have the same general appearance as those of FIG. 4 but it is noted that the breakdown voltage for the ideal compromise is now between 70 and 75 volts.
  • the optimum distance is of the order of 13 ⁇ m between the boxes, that is to say approximately 7 ⁇ m between the ends of the junction extensions according to the present invention.
  • the structure according to the present invention has an additional advantage in addition to the fact that the breakdown voltage is increased: in the vicinity of the optimal zone, the breakdown voltages, whether for the box breakdown voltage - housing or for the voltage of casing-substrate breakdown, vary much more gently, that is to say that the adjustment is much less critical.
  • the present invention makes it possible to increase the breakdown voltage of the caisson-substrate and caisson-caisson in a CMOS integrated circuit structure with a retrograde caisson and this can be done without complicating the manufacturing process since the only modification lies in a modification of the mask isolation settlements. While in the prior art these locations existed but only under the insulating zones intra-box, it is further provided according to the present invention to form these doped areas also at the periphery of the boxes P, under the insulating zone inter-box.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

L'invention concerne un circuit integre de type CMOS comprenant, dans un substrat semiconducteur (1) d'un premier type de conductivite, un caisson (2) du deuxieme type de conduc- tivite a dopage retrograde, la limite dudit caisson etant recou- verte d'une zone isolante inter-caisson (4), les composants contenus dans ledit caisson etant separes entre eux par des zones isolantes intra-caisson (6, 7), des premieres SIMILAR lantations d'isolement (15) a niveau de dopage eleve du deuxieme type de conductivite s'etendant sous chaque zone isolante intra-caisson. Une deuxieme region (21) a niveau de dopage eleve du deuxieme type de conductivite, identique aux premieres regions, s'etend partiellement sous l'isolant inter-caisson au-dela de la peri- pherie de chaque caisson.

Description

CIRCUIT INTEGRE DE TYPE CMOS A TENUE EN TENSION ELEVEE
La présente invention concerne la réalisation d'un circuit intégré de type CMOS.
Dans un circuit intégré de type CMOS, divers composants sont formés à 1 ' intérieur de caissons convenablement dopés. Le substrat est d'un premier type de conductivite, par exemple une couche épitaxiëe de type N reposant sur une tranche de type N+, et on considérera ici plus particulièrement les caissons de type de conductivite opposé à celui du substrat, par exemple les caissons P, dans le cas où ils sont à dopage rétro- grade. On appelle caisson à dopage rétrograde un caisson réalisé par une succession d'au moins une implantation profonde à haut niveau de dopage et d'au moins une implantation moins profonde à plus faible concentration. De telles structures présentent l'avantage d'une réduction des traitements thermiques néces- saires et d'une limitation du gain des transistors parasites verticaux.
Un exemple d'une telle structure est illustré en figure 1. Un substrat 1 de type N faiblement dopé est constitué par exemple d'une couche épitaxiée formée sur une tranche de silicium fortement dopée de type N. Dans ce substrat est formé un caisson 2 de type P à dopage rétrograde. La périphérie du caisson 2 est définie par une zone isolante 4 située ' à la surface de la couche épitaxiée 1. Cette zone isolante peut être une couche d'oxyde épais résultant du procédé de fabrication communément connu sous l'appellation LOCOS. Toutefois, tout autre mode de formation d'une région périphérique isolante, par exemple creusement et remplissage d'une tranchée pourrait être utilisé. La zone isolante 4 sera appelée ici zone isolante inter-caisson.
Dans le caisson 2, des zones actives 8, 9, 10, à 1 ' intérieur desquelles peuvent être formés des composants semiconducteurs, sont délimitées par des régions d'oxyde épais 6, 7, appelées ici zones isolantes intra-caisson. Dans la figure, on a représenté dans chacune de ces régions un transistor de type MOS à canal N. Etant donné que la structure de ces composants n'est pas l'objet de la présente invention, ils sont représentés extrêmement schématiquement et ne seront pas décrits en détail, mais l'homme de l'art saura comment réaliser de tels composants de diverses manières et avec diverses variantes de structure.
A l'extérieur du périmètre défini par la région d'oxyde inter-caisson 4, se trouvent d'autres éléments d'un circuit formé dans la tranche de silicium. Il pourra s'agir d'autres caissons P, ou, comme cela est représenté, de transistors 12 de type MOS à canal P directement formés dans la couche épitaxiée 1 et délimités par d'autres régions isolantes intra- caisson telles que la région 14. Il pourrait aussi s 'agir de composants formés dans des caissons de type N spécialement dopés pour optimiser des composants à y former.
On a également représenté en figure 1 des zones 15, couramment appelées implantations d'isolement, dopées de type P formées sous chacune des zones isolantes intra-caisson 6, 7. Les implantations d'isolement 15 sont classiquement réalisées avant les régions isolantes 6, 7, par implantation à niveau de dopage relativement élevé, pour résulter en des régions d'un niveau de dopage en surface de l'ordre de 1017 à 1018 atomes/cm3. Les implantations d'isolement 15 ont pour but d'éviter la création de transistors parasites latéraux qui auraient par exemple une source correspondant au drain d'un transistor d'un côté de la région d'isolement 7, un drain correspondant à la source d'un transistor de l'autre côté de la région d'isolement 7 et un canal correspondant à la partie supérieure du caisson de type P sous la région d'isolement. Un tel transistor parasite pourrait être déclenché par un potentiel appliqué à une métallisation courant sur la région d'isolement 7. Le fait de prévoir une implantation d'isolement 15 de niveau de dopage relativement élevé permet d'éviter le déclenchement d'un tel transistor parasite.
Comme on l'a indiqué précédemment, à l'intérieur des caissons 2, le choix d'une structure de type rétrograde permet d'optimiser de nombreux paramètres de fonctionnement des composants, notamment de réduire l'action des transistors parasites verticaux.
Toutefois, on s 'aperçoit en pratique que de tels caissons de type rétrograde présentent une tension de claquage en polarisation inverse, c'est-à-dire quand le caisson P est chargé négativement par rapport au substrat 1, plus faible que des caissons classiques dans lesquels le niveau de dopage diminue progressivement de la face supérieure à la zone inférieure du caisson. On considère généralement que cette tension de claquage réduite résulte de la forme de la périphérie de la jonction dans la zone désignée par la référence 17 et représentée très schématiquement en figure 1. Au lieu d'une jonction ayant la forme régulière désignée par la référence 18 correspondant à un caisson classique, dans le cas d'un dopage rétrograde, on a une forme dans laquelle la périphérie du caisson P déborde selon une bosse 19 en dessous de la surface de la tranche semi- conductrice. Cette bosse résulte directement de la façon dont on effectue une implantation rétrograde. En effet, étant donné que l'on a fait d'abord une implantation profonde et fortement dopée avant de faire une implantation moins profonde et plus faiblement dopée, c'est la partie profonde dans laquelle on a implanté avec un niveau de dopage plus élevé qui débordera le plus latéralement. On conçoit qu'étant donné cette forme de la périphérie de la jonction, en polarisation inverse, les lignes de champ auront tendance à se recourber et à s.e resserrer, ce qui entraîne une réduction de la tension de claquage. Diverses solutions sont connues pour améliorer cette tension de claquage. Une première solution consiste à former au- dessus de la zone isolante 4 une plaque de champ, c'est-à-dire une zone conductrice reliée au potentiel du caisson qui parti- cipe à l'étalement des lignes de champ quand le dispositif est polarisé en inverse. Cette solution est d'une efficacité moyenne et ne permet pas à elle seule d'augmenter suffisamment la tension de claquage. Elle est généralement adoptée comme complément à d'autres solutions. Une autre solution consiste à former à la périphérie du caisson 2, sous la couche isolante 4, un anneau plus faiblement dopé et plus profond que le caisson. Cette solution est efficace mais nécessite la mise en oeuvre d'étapes technologiques supplémentaires. Elle ne peut donc pas être adoptée quand on cherche à abaisser le coût de fabrication d'un composant.
Ainsi, un objet de la présente invention est de prévoir une nouvelle structure de périphérie de caisson rétrograde permettant d'améliorer la tenue de claquage en inverse de ce caisson. La présente invention vise à atteindre cet objet sans augmenter le coût de fabrication d'un composant et sans augmenter le nombre d'étapes technologiques nécessaires à sa réalisation.
Pour atteindre cet objet, la présente invention prévoit un circuit intégré de type CMOS comprenant, dans un substrat semiconducteur d'un premier type de conductivite, un caisson du deuxième type de conductivite à dopage rétrograde, la limite dudit caisson étant recouverte d'une zone isolante intercaisson, les composants contenus dans ledit caisson étant séparés entre eux par des zones isolantes intra-caisson, des premiè- res implantations d'isolement à niveau de dopage élevé du deuxième type de conductivite s 'étendant sous chaque zone isolante intra-caisson. Une deuxième région à niveau de dopage élevé du deuxième type de conductivite, identique aux premières régions, s'étend partiellement sous l'isolant inter-caisson au- delà de la périphérie de chaque caisson.
Selon un mode de réalisation de la présente invention, la quantité dont la deuxième région déborde latéralement du caisson est du même ordre de grandeur que la profondeur du caisson.
Selon un mode de réalisation de la présente invention, le substrat est une couche épitaxiée faiblement dopée formée sur une tranche de silicium monocristallin du premier type de conductivite plus fortement dopée.
Selon un mode de réalisation de la présente invention, le niveau de dopage maximum en profondeur du caisson rétrograde est de l'ordre de 1017 à 1018 atomes/cm3 et le niveau de dopage en surface de la deuxième région est du même ordre de grandeur.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente une structure de type CMOS à caisson rétrograde de type classique ; la figure 2 représente une structure de type CMOS à caisson rétrograde selon la présente invention ; la figure 3 représente la zone limite entre deux caissons P dans une structure selon la présente invention ; la figure 4 représente l'allure de la tension de claquage entre deux caissons P et entre un caisson et le substrat selon 1 ' art antérieur ; et la figure 5 représente l'allure de la tension de claquage entre deux caissons P et entre un caisson et le substrat selon la présente invention.
La figure 2 représente de mêmes éléments qu'en figure 1 portant les mêmes références. Ces éléments ne seront pas décrits à nouveau. La différence entre la structure selon la présente invention représentée en figure 2 et la structure de l'art antérieur représentée en figure 1 réside dans la structure de la zone périphérique au caisson. Comme précédemment, cette périphérie s'étend sous une zone d'oxyde épais inter-caisson 4. Le caisson 2 est un caisson rétrograde formé de la même façon que cela a été décrit en relation avec la figure 1. Toutefois, sous une partie de la région isolante inter-caisson 4, on a implanté une région de type P 21. La région 21 est formée en même temps que les implantations d'isolement 15 formées sous les zones isolantes intra-caisson 6 et 7. La région 21 est formée de façon à déborder de la périphérie du caisson d'une quantité choisie. On s'aperçoit que, en pratique, avec les ordres de grandeur qui seront donnés ci-après, un débordement de l'ordre de 2,5 à 5 μm, c'est-à-dire du même ordre de grandeur que la profondeur du caisson, est suffisant pour permettre d'atteindre les tensions de claquage du même ordre de grandeur que les tensions qui seraient atteintes avec des caissons formés de façon classique, c'est-à-dire des caissons dont le niveau de dopage diminue régulièrement de la surface vers l'intérieur d'une tranche semiconductrice.
A titre d'exemple, on considère une structure de type CMOS dans laquelle les longueurs de canal sont nettement inférieures à 1 μm, par exemple 0,35 μm. On considère alors que le caisson P a une profondeur inférieure à 3 μm, avec un pic de dopage résultant d'une implantation profonde située à une profondeur légèrement inférieure à 2 μm et avec une concentra- tion de dopage maximale de l'ordre de 1017 à 1018 atomes/cm3.
Avec une structure rétrograde classique telle que celle illustrée en figure 1, la tenue en tension en inverse serait de l'ordre de 60 volts. Avec une structure selon la présente invention, on atteint une tension de claquage de 1 ' ordre de 77 volts si l'extension 21 selon la présente invention déborde d'environ 3 μm par rapport à la périphérie normale du caisson et supérieure à 80 volts dès que cette valeur dépasse 5 μm. Bien entendu, on pourra également associer la structure selon la présente invention à des plaques de champ comme cela a été mentionné précédemment.
On considérera maintenant plus particulièrement le cas de la tenue en tension dans une zone comprise entre deux caissons P. Une telle structure est représentée schématiquement en figure 3. Un premier caisson P rétrograde 31 est formé à gauche de la figure et comporte une extension de jonction 32 constituée d'une implantation d'isolement de type P fortement dopée et peu profonde. A droite de la figure, apparaît un deuxième caisson P de type rétrograde 33 muni également d'une extension périphérique 34 relativement fortement dopée de type P. Les limites des deux caissons s'étendent d'une couche isolante, inter-caisson, couramment en oxyde épais 36. La figure 4 illustre des tensions de claquage BV en fonction de la distance d entre les deux caissons 31 et 33, quand les régions 32 et 34 selon la présente invention ne sont pas prévues. La courbe 41 représente la tension de claquage en polarisation inverse entre un caisson et le substrat (la couche épitaxiée 1) et la courbe 42 représente la tension de claquage entre deux caissons polarisés de façon opposée. Les ordonnées (BV) représentent la tension de claquage en volts et les abscisses la distance d entre les deux caissons en μm. La courbe 41 montre que la tension de claquage caisson-substrat diminue quand la distance entre les caissons augmente. Par contre, la courbe 42 montre que la tension de claquage entre caissons augmente quand la distance entre ces caissons augmente. Dans l'exemple représenté, et pour les niveaux de dopage choisis, on constate que le compromis optimum correspond à une distance entre caissons de l'ordre de 6 μm et que la tension de claquage est alors comprise entre 60 et 65 volts.
En figure 5, les courbes 43 et 44 correspondent respectivement aux courbes 41 et 42 dans le cas où l'on a prévu des régions d'extension de caisson 32 et 34 telles qu'illustrées en figure 3. Les conditions sont les mêmes que celles de la figure 4. Les extensions de caisson ont une étendue de l'ordre de 3 μm. Les courbes ont la même allure générale que celles de la figure 4 mais on note que la tension de claquage pour le compromis idéal est maintenant située entre 70 et 75 volts. La distance optimale est de l'ordre de 13 μm entre les caissons, c'est-à-dire environ 7 μm entre les extrémités des extensions de jonction selon la présente invention.
On notera en outre que la structure selon la présente invention présente un avantage supplémentaire en plus du fait que l'on augmente la tension de claquage : au voisinage de la zone optimale, les tensions de claquage, que ce soit pour la tension de claquage caisson-caisson ou pour la tension de claquage caisson-substrat, varient beaucoup plus doucement, c'est-à-dire que le réglage est beaucoup moins critique.
Ainsi, la présente invention permet d'augmenter les tension de claquage caisson-substrat et caisson-caisson dans une structure de circuit intégré CMOS à caisson rétrograde et ceci peut être effectué sans compliquer le procédé de fabrication puisque la seule modification réside dans une modification du masque des implantations d'isolement. Alors que dans l'art antérieur ces implantations existaient mais seulement sous les zones isolantes intra-caisson, on prévoit en plus selon la présente invention de former ces zones dopées également à la périphérie des caissons P, sous la zone isolante inter-caisson.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Bien qu'elle ait été décrite spécifiquement dans le cas de caisson P, elle pourra également s'appliquer dans le cas où tous les types de conductivite sont inversés, c'est-à-dire dans le cas d'un caisson N formé dans une couche épitaxiée de type P.

Claims

REVENDICATIONS
1. Circuit intégré de type CMOS comprenant, dans un substrat semiconducteur (1) d'un premier type de conductivite, un caisson (2) du deuxième type de conductivite à dopage rétrograde, la limite dudit caisson étant recouverte d'une zone iso- lante inter-caisson (4) , les composants contenus dans ledit caisson étant séparés entre eux par des zones isolantes intra- caisson (6, 7), des premières régions d'isolement (15) à niveau de dopage élevé du deuxième type de conductivite s ' étendant sous chaque zone isolante intra-caisson, caractérisé en ce qu'une deuxième région (21) à niveau de dopage élevé du deuxième type de conductivite, identique aux premières régions, s'étend partiellement sous l'isolant intercaisson au-delà de la périphérie de chaque caisson.
2. Circuit intégré de type CMOS selon la revendication 1, caractérisé en ce que la quantité dont la deuxième région
(21) déborde latéralement du caisson est du même ordre de grandeur que la profondeur du caisson.
3. Circuit intégré de type CMOS selon la revendication 1, caractérisé en ce que le substrat est une couche épitaxiée faiblement dopée formée sur une tranche de silicium monocristallin du premier type de conductivite plus fortement dopée.
4. Circuit intégré de type CMOS selon la revendication 1, caractérisé en ce que le niveau de dopage maximum en profondeur du caisson rétrograde est de l'ordre de 1017 à 1018 atomes/cm3 et en ce que le niveau de dopage en surface de la deuxième région est du même ordre de grandeur.
EP02762491A 2001-06-15 2002-06-14 Circuit integre de type cmos a tenue en tension elevee Withdrawn EP1396025A2 (fr)

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