JPH0714005B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0714005B2 JPH0714005B2 JP59116213A JP11621384A JPH0714005B2 JP H0714005 B2 JPH0714005 B2 JP H0714005B2 JP 59116213 A JP59116213 A JP 59116213A JP 11621384 A JP11621384 A JP 11621384A JP H0714005 B2 JPH0714005 B2 JP H0714005B2
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- well
- semiconductor region
- film
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- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、第１導電型の半導体基体中に形成されている
第２導電型の第１の半導体領域と、この第２導電型の第
１の半導体領域中に形成されている第１導電型の半導体
領域と、上記第１導電型の半導体基体中に形成されてい
る第２導電型の第２の半導体領域とをそれぞれ具備する
半導体装置に関する。
第２導電型の第１の半導体領域と、この第２導電型の第
１の半導体領域中に形成されている第１導電型の半導体
領域と、上記第１導電型の半導体基体中に形成されてい
る第２導電型の第２の半導体領域とをそれぞれ具備する
半導体装置に関する。
背景技術とその問題点 CMOSは、低消費電力、高ノイズ・マージン、広動作電源
電圧範囲、高負荷駆動能力等の種々の利点を有している
ため、今後のVLSIを構成する素子として最も有望視され
ている。このCMOSにおいては、例えば第１図に示すよう
に、ｎ型シリコン基板１中にp+層から成るソース領域２
及びドレイン領域３が形成されている。またｎ型シリコ
ン基板１のドレイン領域３に隣接する部分にはｐウエル
４が形成され、さらにこのｐウエル４中にn+層から成る
ソース領域７及びドレイン領域８が形成されている。一
方、ｎ型シリコン基板１上にはSiO2膜から成るゲート絶
縁膜10が形成され、このゲート絶縁膜10の上には多結晶
シリコン膜から成るゲート電極11が形成されている。同
様に、ｐウエル４の上にはSiO2膜から成るゲート絶縁膜
14が形成され、このゲート絶縁膜14の上には多結晶シリ
コン膜から成るゲート電極15が形成されている。そし
て、上述のゲート電極11、ゲート絶縁膜10、ソース領域
２及びドレイン領域３からｐチャネルMOS FET17が構成
されると共に、ゲート電極15、ゲート絶縁膜14、ソース
領域７及びドレイン領域８からｎチャネルMOS FET18が
構成され、これらのｐチャネルMOS FET17及びｎチャネ
ルMOS FET18からCMOSが構成されている。
電圧範囲、高負荷駆動能力等の種々の利点を有している
ため、今後のVLSIを構成する素子として最も有望視され
ている。このCMOSにおいては、例えば第１図に示すよう
に、ｎ型シリコン基板１中にp+層から成るソース領域２
及びドレイン領域３が形成されている。またｎ型シリコ
ン基板１のドレイン領域３に隣接する部分にはｐウエル
４が形成され、さらにこのｐウエル４中にn+層から成る
ソース領域７及びドレイン領域８が形成されている。一
方、ｎ型シリコン基板１上にはSiO2膜から成るゲート絶
縁膜10が形成され、このゲート絶縁膜10の上には多結晶
シリコン膜から成るゲート電極11が形成されている。同
様に、ｐウエル４の上にはSiO2膜から成るゲート絶縁膜
14が形成され、このゲート絶縁膜14の上には多結晶シリ
コン膜から成るゲート電極15が形成されている。そし
て、上述のゲート電極11、ゲート絶縁膜10、ソース領域
２及びドレイン領域３からｐチャネルMOS FET17が構成
されると共に、ゲート電極15、ゲート絶縁膜14、ソース
領域７及びドレイン領域８からｎチャネルMOS FET18が
構成され、これらのｐチャネルMOS FET17及びｎチャネ
ルMOS FET18からCMOSが構成されている。
上述の第１図に示すCMOSにおいては、例えばドレイン領
域３を構成するp+層と、ｎ型シリコン基板１と、ｐウエ
ル４と、例えばソース領域７を構成するn+層とがpnpn構
造、即ち寄生サイリスタ構造となっているので、次のよ
うな問題がある。即ち、例えば外部雑音等に起因して生
ずるトリガ電流により上述の寄生サイリスタがターン・
オンし、この結果、電源側から接地側に貫通電流が流れ
てトランジスタを破壊したり、Al配線を溶断したりする
ことがある。なお上述の寄生サイリスタにおける端子A,
K間の電圧VAKとこれらの端子A,K間を流れる電流IAKとの
関係は第２図に示すようになり、この第２図において上
記貫通電流IHは例えば5mA程度である。
域３を構成するp+層と、ｎ型シリコン基板１と、ｐウエ
ル４と、例えばソース領域７を構成するn+層とがpnpn構
造、即ち寄生サイリスタ構造となっているので、次のよ
うな問題がある。即ち、例えば外部雑音等に起因して生
ずるトリガ電流により上述の寄生サイリスタがターン・
オンし、この結果、電源側から接地側に貫通電流が流れ
てトランジスタを破壊したり、Al配線を溶断したりする
ことがある。なお上述の寄生サイリスタにおける端子A,
K間の電圧VAKとこれらの端子A,K間を流れる電流IAKとの
関係は第２図に示すようになり、この第２図において上
記貫通電流IHは例えば5mA程度である。
上述のサイリスタ現象、即ちいわゆるラッチ・アップ
は、例えばドレイン領域３を構成するp+層、ｎ型シリコ
ン基板１及びｐウエル４から成る寄生pnpトランジスタ
と、ｎ型シリコン基板１、ｐウエル４及び例えばソース
領域７を構成するn+層から成る寄生npnトランジスタと
が同時にオンした時に起こることが知られている。この
ため、従来の２μｍルール程度のCMOSにおいては、ｐウ
エル４の接合深さを３〜６μｍ程度に深くすると共に、
ｐウエル４の不純物濃度を高めて上述の寄生npnトラン
ジスタのβｎを小さくし、またｐウエル４とドレイン領
域３を構成するp+層との間隔を十分に大きく取ったり、
ｐ型不純物の濃度がｐチャネルMOS FET17のソース領域
２及びドレイン領域３よりは低いがｐウエル４よりは高
いp+層（破線で示す）をｐウエル４の周囲に形成して寄
生pnpトランジスタのβｐを小さくすることにより、ラ
ッチ・アップを防止していた。しかしながら、1.5μｍ
ルール程度以下のCMOSにおいては、上述のような方法に
よりラッチ・アップの発生を防止することは難しい。
は、例えばドレイン領域３を構成するp+層、ｎ型シリコ
ン基板１及びｐウエル４から成る寄生pnpトランジスタ
と、ｎ型シリコン基板１、ｐウエル４及び例えばソース
領域７を構成するn+層から成る寄生npnトランジスタと
が同時にオンした時に起こることが知られている。この
ため、従来の２μｍルール程度のCMOSにおいては、ｐウ
エル４の接合深さを３〜６μｍ程度に深くすると共に、
ｐウエル４の不純物濃度を高めて上述の寄生npnトラン
ジスタのβｎを小さくし、またｐウエル４とドレイン領
域３を構成するp+層との間隔を十分に大きく取ったり、
ｐ型不純物の濃度がｐチャネルMOS FET17のソース領域
２及びドレイン領域３よりは低いがｐウエル４よりは高
いp+層（破線で示す）をｐウエル４の周囲に形成して寄
生pnpトランジスタのβｐを小さくすることにより、ラ
ッチ・アップを防止していた。しかしながら、1.5μｍ
ルール程度以下のCMOSにおいては、上述のような方法に
よりラッチ・アップの発生を防止することは難しい。
発明の目的 本発明は、上述の問題にかんがみ、従来のCMOSが有する
上述のような欠点を是正した半導体装置を提供すること
を目的とする。
上述のような欠点を是正した半導体装置を提供すること
を目的とする。
発明の概要 本発明に係る半導体装置は、第１導電型の半導体基体中
に形成されている第２導電型の第１の半導体領域（例え
ばｐウエル）と、この第２導電型の第１の半導体領域中
に形成されている第１導電型の半導体領域（例えばn+層
から成るソース領域及びドレイン領域）と、上記第１導
電型の半導体基体中に形成されている第２導電型の第２
の半導体領域（例えばp+層から成るソース領域及びドレ
イン領域）とをそれぞれ具備する半導体装置（例えばLS
Iを構成するCMOS）において、上記第１導電型の半導体
基体を第１導電型の低抵抗の半導体基板上に形成されて
いる第１導電型のエピタキシャル成長層で構成し、上記
第１導電型の半導体領域と上記第２導電型の第１の半導
体領域との接合よりも深い位置にその不純物濃度のピー
クが位置するように上記第２導電型の第１の半導体領域
を形成し、この第２導電型の第１の半導体領域と上記第
１導電型の低抵抗の半導体基板との間隔が0.5μｍ以上
にしている。このように構成することによって、第２導
電型の第２の半導体領域と、第１導電型のエピタキシャ
ル成長層と、第２導電型の第１の半導体領域と、第１導
電型の半導体領域とで構成される寄生サイリスタに起因
して生ずるラッチアップ、特に、電源投入時のラッチア
ップを効果的に防止することができる。
に形成されている第２導電型の第１の半導体領域（例え
ばｐウエル）と、この第２導電型の第１の半導体領域中
に形成されている第１導電型の半導体領域（例えばn+層
から成るソース領域及びドレイン領域）と、上記第１導
電型の半導体基体中に形成されている第２導電型の第２
の半導体領域（例えばp+層から成るソース領域及びドレ
イン領域）とをそれぞれ具備する半導体装置（例えばLS
Iを構成するCMOS）において、上記第１導電型の半導体
基体を第１導電型の低抵抗の半導体基板上に形成されて
いる第１導電型のエピタキシャル成長層で構成し、上記
第１導電型の半導体領域と上記第２導電型の第１の半導
体領域との接合よりも深い位置にその不純物濃度のピー
クが位置するように上記第２導電型の第１の半導体領域
を形成し、この第２導電型の第１の半導体領域と上記第
１導電型の低抵抗の半導体基板との間隔が0.5μｍ以上
にしている。このように構成することによって、第２導
電型の第２の半導体領域と、第１導電型のエピタキシャ
ル成長層と、第２導電型の第１の半導体領域と、第１導
電型の半導体領域とで構成される寄生サイリスタに起因
して生ずるラッチアップ、特に、電源投入時のラッチア
ップを効果的に防止することができる。
実施例 以下本発明にかかる半導体装置をLSIを構成するCMOSに
適用した一実施例につき図面を参照しながら説明する。
なお第3A図〜第3G図においては、第１図と同一部分には
同一の符号を付し、必要に応じて説明を省略する。
適用した一実施例につき図面を参照しながら説明する。
なお第3A図〜第3G図においては、第１図と同一部分には
同一の符号を付し、必要に応じて説明を省略する。
第3A図に示すように、まず例えば比抵抗が0.01Ωcmの低
抵抗のｎ型シリコン基板１上に例えば膜厚が2.5μｍで
比抵抗が２Ωcmのエピタキシャル成長層21を形成する。
抵抗のｎ型シリコン基板１上に例えば膜厚が2.5μｍで
比抵抗が２Ωcmのエピタキシャル成長層21を形成する。
次に第3B図に示すように、エピタキシャル成長層21の表
面に例えば熱酸化法により膜厚が300ÅのSiO2膜22を形
成した後、このSiO2膜22上に例えばCVD法により例えば
膜厚が1000ÅのSi3N4膜23を被着形成する。
面に例えば熱酸化法により膜厚が300ÅのSiO2膜22を形
成した後、このSiO2膜22上に例えばCVD法により例えば
膜厚が1000ÅのSi3N4膜23を被着形成する。
次に第3C図に示すように、Si3N4膜23の所定部分をエッ
チング除去して所定形状のSi3N4膜23a,23bを形成する。
次に全面に例えば厚いフォトレジストを塗布し、次いで
このフォトレジストの所定部分を除去して所定形状のフ
ォトレジスト24を形成する。
チング除去して所定形状のSi3N4膜23a,23bを形成する。
次に全面に例えば厚いフォトレジストを塗布し、次いで
このフォトレジストの所定部分を除去して所定形状のフ
ォトレジスト24を形成する。
次にフォトレジスト24をマスクとして、エピタキシャル
成長層21中にSi3N4膜23a,23b及びSiO2膜22を介してｐ型
不純物、例えばホウ素Ｂを例えば加速エネルギー550KeV
でイオン注入することにより、第3D図に示すように、エ
ピタキシャル成長層21中にｐウエル４を形成する。なお
ｐウエル４における不純物濃度のピークはｐウエル４の
下部に位置しているため、ｐウエル４の下部の両端には
突起部4a,4bが形成されている。
成長層21中にSi3N4膜23a,23b及びSiO2膜22を介してｐ型
不純物、例えばホウ素Ｂを例えば加速エネルギー550KeV
でイオン注入することにより、第3D図に示すように、エ
ピタキシャル成長層21中にｐウエル４を形成する。なお
ｐウエル４における不純物濃度のピークはｐウエル４の
下部に位置しているため、ｐウエル４の下部の両端には
突起部4a,4bが形成されている。
次にフォトレジスト24を除去した後、第3E図に示すよう
に、ｐ型不純物、例えばＢ（ドーズ量は例えば５×1013
cm-2）と、Ｎ型不純物、例えばＰ（ドーズ量は例えば1.
5×1012cm-2）とをSiO2膜22を介してエピタキシャル成
長層21中にそれぞれイオン注入する（エピタキシャル成
長層21中のＢをｏで、Ｐを・でそれぞれ表す）。
に、ｐ型不純物、例えばＢ（ドーズ量は例えば５×1013
cm-2）と、Ｎ型不純物、例えばＰ（ドーズ量は例えば1.
5×1012cm-2）とをSiO2膜22を介してエピタキシャル成
長層21中にそれぞれイオン注入する（エピタキシャル成
長層21中のＢをｏで、Ｐを・でそれぞれ表す）。
次にSi3N4膜23a,23bを酸化マスクとしてエピタキシャル
成長層21を熱酸化することにより、第3F図に示すよう
に、SiO2膜22に連なる厚いSiO2膜25（フイールド酸化
膜）を形成する。またこの熱酸化の際には、第3E図に示
す工程においてエピタキシャル成長層21中にイオン注入
されたP,Bが深さ方向に拡散されてSiO2膜25の下方にチ
ャネル・ストッパ26,27が形成されると共にｐウエル４
がアニールされる。
成長層21を熱酸化することにより、第3F図に示すよう
に、SiO2膜22に連なる厚いSiO2膜25（フイールド酸化
膜）を形成する。またこの熱酸化の際には、第3E図に示
す工程においてエピタキシャル成長層21中にイオン注入
されたP,Bが深さ方向に拡散されてSiO2膜25の下方にチ
ャネル・ストッパ26,27が形成されると共にｐウエル４
がアニールされる。
次にSi3N4膜23a,23bをエッチング除去した後、第3G図に
示すように、SiO2膜22上に多結晶シリコン膜から成るゲ
ート電極11,15を形成する。次にゲート電極11をマスク
としてSiO2膜25aとSiO2膜25bとの間におけるエピタキシ
ャル成長層21にSiO2膜22を介してｐ型不純物、例えばＢ
を高濃度にイオン注入することによりp+層から成るソー
ス領域２及びドレイン領域３を形成すると共に、ゲート
電極15をマスクとしてSiO2膜25bとSiO2膜25cとの間にお
けるｐウエル４にSiO2膜22を介してｎ型不純物、例えば
Asをイオン注入することによりn+層から成るソース領域
７及びドレイン領域８を形成する。このようにして、ｐ
チャネルMOS FET17とｎチャネルMOS FET18とから成るCM
OSが完成される。なおｐウエル４の接合深さは約1.5μ
ｍであり、またｐウエル４とｎ型シリコン基板１との間
隔ｘは約１μｍである。
示すように、SiO2膜22上に多結晶シリコン膜から成るゲ
ート電極11,15を形成する。次にゲート電極11をマスク
としてSiO2膜25aとSiO2膜25bとの間におけるエピタキシ
ャル成長層21にSiO2膜22を介してｐ型不純物、例えばＢ
を高濃度にイオン注入することによりp+層から成るソー
ス領域２及びドレイン領域３を形成すると共に、ゲート
電極15をマスクとしてSiO2膜25bとSiO2膜25cとの間にお
けるｐウエル４にSiO2膜22を介してｎ型不純物、例えば
Asをイオン注入することによりn+層から成るソース領域
７及びドレイン領域８を形成する。このようにして、ｐ
チャネルMOS FET17とｎチャネルMOS FET18とから成るCM
OSが完成される。なおｐウエル４の接合深さは約1.5μ
ｍであり、またｐウエル４とｎ型シリコン基板１との間
隔ｘは約１μｍである。
上述の第3G図に示すCMOSにおける矢印Ａ方向に不純物濃
度分布を第４図に示す。この第４図から明らかなよう
に、ｐウエル４の不純物濃度のピークはエピタキシャル
成長層21の深い部分に位置しており、このような不純物
濃度分布を有するｐウエル４はretrograde wellと称さ
れている。
度分布を第４図に示す。この第４図から明らかなよう
に、ｐウエル４の不純物濃度のピークはエピタキシャル
成長層21の深い部分に位置しており、このような不純物
濃度分布を有するｐウエル４はretrograde wellと称さ
れている。
上述の実施例により製造された第3G図に示すCMOSにつ
き、第２図と同様にVAKとIAKとの関係を調べて貫通電流
IHを求めた所、IH∞であった。このことから、第3G図
に示すCMOSにおいては、ラッチ・アップが殆ど完全に防
止されていることがわかる。このようにラッチ・アップ
が防止されるのは、第１にＢを550KeVと極めて高い加速
エネルギーでイオン注入することにより、第４図に示す
ようにｐウエル４をretrograde well構造として寄生npn
トランジスタのβｎを極めて小さくすることができたか
らである。また第２に、0.01Ωcmと極めて低抵抗のｎ型
シリコン基板１上に形成されたエピタキシャル成長層21
にCMOSを形成しているため、抵抗Rs（第3G図参照）が大
幅に低減され、従ってIRS×Rs＜0.6（Ｖ）（IRS:Rsを流
れる電流）となって寄生pnpトランジスタに正帰還がか
からなくなったからである。
き、第２図と同様にVAKとIAKとの関係を調べて貫通電流
IHを求めた所、IH∞であった。このことから、第3G図
に示すCMOSにおいては、ラッチ・アップが殆ど完全に防
止されていることがわかる。このようにラッチ・アップ
が防止されるのは、第１にＢを550KeVと極めて高い加速
エネルギーでイオン注入することにより、第４図に示す
ようにｐウエル４をretrograde well構造として寄生npn
トランジスタのβｎを極めて小さくすることができたか
らである。また第２に、0.01Ωcmと極めて低抵抗のｎ型
シリコン基板１上に形成されたエピタキシャル成長層21
にCMOSを形成しているため、抵抗Rs（第3G図参照）が大
幅に低減され、従ってIRS×Rs＜0.6（Ｖ）（IRS:Rsを流
れる電流）となって寄生pnpトランジスタに正帰還がか
からなくなったからである。
またCMOSの従来の製造方法においては、エピタキシャル
成長層21にまず比較的低エネルギーでＢをイオン注入し
た後、例えば1200℃程度の高温で所定時間熱処理（ドラ
イブイン拡散）を行うことにより所要の接合深さのｐウ
エル４を形成しているため、上記熱処理の際にＢが横方
向に例えば1.5〜３μｍ程度拡散し、このためｐウエル
４の平面的な大きさを小さくするのが難しかった。これ
に対して，本実施例によれば、Ｂの高エネルギーイオン
注入により所望の接合深さを有するｐウエル４を形成す
ることができるので、ｐウエル４を所要の接合深さとす
るために従来のように高温で長時間の熱処理を行う必要
がない。このためＢの横方向の拡散が実質的に０とな
り、従ってｐウエル４の平面的な大きさを従来に比べて
極めて小さくすることができるので、CMOSの微細化が可
能である。
成長層21にまず比較的低エネルギーでＢをイオン注入し
た後、例えば1200℃程度の高温で所定時間熱処理（ドラ
イブイン拡散）を行うことにより所要の接合深さのｐウ
エル４を形成しているため、上記熱処理の際にＢが横方
向に例えば1.5〜３μｍ程度拡散し、このためｐウエル
４の平面的な大きさを小さくするのが難しかった。これ
に対して，本実施例によれば、Ｂの高エネルギーイオン
注入により所望の接合深さを有するｐウエル４を形成す
ることができるので、ｐウエル４を所要の接合深さとす
るために従来のように高温で長時間の熱処理を行う必要
がない。このためＢの横方向の拡散が実質的に０とな
り、従ってｐウエル４の平面的な大きさを従来に比べて
極めて小さくすることができるので、CMOSの微細化が可
能である。
さらに上述の実施例によれば、次のような利点がある。
即ち、ｐウエル４とエピタキシャル成長層21との間の容
量Cjが大きいとCMOSの電源投入時にラッチ・アップが起
きやすくなるためCjは小さい程良いが、上述の実施例に
おいてはｐウエル４とｎ型シリコン基板１との間隔ｘ
（第3G図参照）を約1.0μｍに選定しているため第５図
に示すようにCjは極めて小さく、殆どバルクの値と等し
い。このため、特に電源投入時におけるラッチ・アップ
の発生を効果的に防止することができる。なおｐウエル
４とエピタキシャル成長層21との間の耐圧は約15V程度
であり、実用上全く問題がない。さらに、ｐウエル４が
retrograde wellであるので、第４図からも明らかなよ
うに、ｎチャネルMOS FET18のソース領域７及びドレイ
ン領域８との接合部におけるｐウエル４の不純物濃度
が、通常のウエルに比べて低い。このため、この接合部
において空乏層が伸び易く、接合容量が小さいので、高
速化にも適している。
即ち、ｐウエル４とエピタキシャル成長層21との間の容
量Cjが大きいとCMOSの電源投入時にラッチ・アップが起
きやすくなるためCjは小さい程良いが、上述の実施例に
おいてはｐウエル４とｎ型シリコン基板１との間隔ｘ
（第3G図参照）を約1.0μｍに選定しているため第５図
に示すようにCjは極めて小さく、殆どバルクの値と等し
い。このため、特に電源投入時におけるラッチ・アップ
の発生を効果的に防止することができる。なおｐウエル
４とエピタキシャル成長層21との間の耐圧は約15V程度
であり、実用上全く問題がない。さらに、ｐウエル４が
retrograde wellであるので、第４図からも明らかなよ
うに、ｎチャネルMOS FET18のソース領域７及びドレイ
ン領域８との接合部におけるｐウエル４の不純物濃度
が、通常のウエルに比べて低い。このため、この接合部
において空乏層が伸び易く、接合容量が小さいので、高
速化にも適している。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、ｐウエル４を形成するた
めのＢのイオン注入時の加速エネルギーを550KeVとした
が、ソース領域７及びドレイン領域８とｐウエル４との
接合によりも深い位置に不純物濃度のピークが位置すれ
ば必要に応じて加速エネルギーを変更することが可能で
ある。またｎ型シリコン基板１の比抵抗も上述の実施例
で用いた値に限定されるものではないが、比抵抗が大き
いとRsを低減することが難しいので、例えば0.1Ωcm以
下とするのが好ましい。同様にエピタキシャル成長層21
の膜厚及び比抵抗も上述の実施例で用いた値に限定され
るものではないが、膜厚が大きすぎると膜の結晶性が悪
くなったり、膜の成長時に突起が生じたりするばかりで
なく、膜の形成に要する費用が高くなるので、膜厚は５
μｍ以下とするのが好ましい。またｐウエル４とｎ型シ
リコン基板１との間隔ｘも必要に応じて変更可能である
が、ｘが小さすぎるとCjが大きいので、ｘは0.5μｍ以
上であるのが好ましい。
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、ｐウエル４を形成するた
めのＢのイオン注入時の加速エネルギーを550KeVとした
が、ソース領域７及びドレイン領域８とｐウエル４との
接合によりも深い位置に不純物濃度のピークが位置すれ
ば必要に応じて加速エネルギーを変更することが可能で
ある。またｎ型シリコン基板１の比抵抗も上述の実施例
で用いた値に限定されるものではないが、比抵抗が大き
いとRsを低減することが難しいので、例えば0.1Ωcm以
下とするのが好ましい。同様にエピタキシャル成長層21
の膜厚及び比抵抗も上述の実施例で用いた値に限定され
るものではないが、膜厚が大きすぎると膜の結晶性が悪
くなったり、膜の成長時に突起が生じたりするばかりで
なく、膜の形成に要する費用が高くなるので、膜厚は５
μｍ以下とするのが好ましい。またｐウエル４とｎ型シ
リコン基板１との間隔ｘも必要に応じて変更可能である
が、ｘが小さすぎるとCjが大きいので、ｘは0.5μｍ以
上であるのが好ましい。
なお上述の実施例においてはｐウエル４を形成したが、
第3G図に示すCMOSの各部の導電型を全て逆にして、ｎウ
エル構造とすることも可能である。
第3G図に示すCMOSの各部の導電型を全て逆にして、ｎウ
エル構造とすることも可能である。
発明の効果 本発明に係る半導体装置によれば、第１導電型の半導体
基体を第１導電型の低抵抗の半導体基板上に形成されて
いる第１導電型のエピタキシャル成長層で構成し、上記
第１導電型の半導体領域と上記第２導電型の第１の半導
体領域との接合よりも深い位置にその不純物濃度のピー
クが位置するように上記第２導電型の第１の半導体領域
を形成し、この第２導電型の第１の半導体領域と上記第
１導電型の低抵抗の半導体基板との間隔を0.5μｍ以上
にしているので、第２導電型の第２の半導体領域と、第
１導電型のエピタキシャル成長層と、第２導電型の第１
の半導体領域と、第１導電型の半導体領域とで構成され
る寄生サイリスタに起因して生ずるラッチアップ、特
に、電源投入時のラッチアップを効果的に防止すること
ができる。
基体を第１導電型の低抵抗の半導体基板上に形成されて
いる第１導電型のエピタキシャル成長層で構成し、上記
第１導電型の半導体領域と上記第２導電型の第１の半導
体領域との接合よりも深い位置にその不純物濃度のピー
クが位置するように上記第２導電型の第１の半導体領域
を形成し、この第２導電型の第１の半導体領域と上記第
１導電型の低抵抗の半導体基板との間隔を0.5μｍ以上
にしているので、第２導電型の第２の半導体領域と、第
１導電型のエピタキシャル成長層と、第２導電型の第１
の半導体領域と、第１導電型の半導体領域とで構成され
る寄生サイリスタに起因して生ずるラッチアップ、特
に、電源投入時のラッチアップを効果的に防止すること
ができる。
第１図はLSIを構成する従来のCMOSの構造を示す断面
図、第２図は寄生サイリスタのVAKとIAKとの関係を示す
グラフ、第3A図〜第3G図は本発明に係る半導体装置の一
実施例としてのLSIを構成するCMOSの製造方法の一例を
工程順に示す断面図、第４図は第3G図の矢印Ａ方向の不
純物濃度分布を示すグラフ、第５図は第3G図のｐウエル
とｎ型シリコン基板との間隔ｘをパラメータとしてこれ
らの間に印加される電圧ＶとCjとの関係を示すグラフで
ある。 なお図面に用いた符号において、 ２……ソース領域 （第２導電型の第２の半導体領域） ３……ドレイン領域 （第２導電型の第２の半導体領域） ４……ｐウエル （第２導電型の第１の半導体領域） ７……ソース領域 （第１導電型の半導体領域） ８……ドレイン領域 （第１導電型の半導体領域） 10,14……ゲート絶縁膜 11,15,22……ゲート電極 17……ｐチャネルMOS FET 18……ｎチャネルMOS FET 21……エピタキシャル成長層 である。
図、第２図は寄生サイリスタのVAKとIAKとの関係を示す
グラフ、第3A図〜第3G図は本発明に係る半導体装置の一
実施例としてのLSIを構成するCMOSの製造方法の一例を
工程順に示す断面図、第４図は第3G図の矢印Ａ方向の不
純物濃度分布を示すグラフ、第５図は第3G図のｐウエル
とｎ型シリコン基板との間隔ｘをパラメータとしてこれ
らの間に印加される電圧ＶとCjとの関係を示すグラフで
ある。 なお図面に用いた符号において、 ２……ソース領域 （第２導電型の第２の半導体領域） ３……ドレイン領域 （第２導電型の第２の半導体領域） ４……ｐウエル （第２導電型の第１の半導体領域） ７……ソース領域 （第１導電型の半導体領域） ８……ドレイン領域 （第１導電型の半導体領域） 10,14……ゲート絶縁膜 11,15,22……ゲート電極 17……ｐチャネルMOS FET 18……ｎチャネルMOS FET 21……エピタキシャル成長層 である。
Claims (1)
- 【請求項１】第１導電型の半導体基体中に形成されてい
る第２導電型の第１の半導体領域と、この第２導電型の
第１の半導体領域中に形成されている第１導電型の半導
体領域と、上記第１導電型の半導体基体中に形成されて
いる第２導電型の第２の半導体領域とをそれぞれ具備す
る半導体装置において、 上記第１導電型の半導体基体を第１導電型の低抵抗の半
導体基板上に形成されている第１導電型のエピタキシャ
ル成長層で構成し、 上記第１導電型の半導体領域と上記第２導電型の第１の
半導体領域との接合よりも深い位置にその不純物濃度の
ピークが位置するように上記第２導電型の第１の半導体
領域を形成し、 この第２導電型の第１の半導体領域と上記第１導電型の
低抵抗の半導体基板との間隔が0.5μｍ以上であること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116213A JPH0714005B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116213A JPH0714005B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260144A JPS60260144A (ja) | 1985-12-23 |
| JPH0714005B2 true JPH0714005B2 (ja) | 1995-02-15 |
Family
ID=14681633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116213A Expired - Lifetime JPH0714005B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714005B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2826182A1 (fr) | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480091A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of complementary field effect semiconductor device |
| JPS5932163A (ja) * | 1982-08-18 | 1984-02-21 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS5984462A (ja) * | 1982-11-04 | 1984-05-16 | Nec Corp | 相補型ｍｏｓ半導体装置 |
-
1984
- 1984-06-06 JP JP59116213A patent/JPH0714005B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60260144A (ja) | 1985-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |