EP1552546A2 - Integrierte schaltungsanordnung mit kondensator und herstellungsverfahren - Google Patents

Integrierte schaltungsanordnung mit kondensator und herstellungsverfahren

Info

Publication number
EP1552546A2
EP1552546A2 EP03757708A EP03757708A EP1552546A2 EP 1552546 A2 EP1552546 A2 EP 1552546A2 EP 03757708 A EP03757708 A EP 03757708A EP 03757708 A EP03757708 A EP 03757708A EP 1552546 A2 EP1552546 A2 EP 1552546A2
Authority
EP
European Patent Office
Prior art keywords
region
electrode
layer
insulation
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03757708A
Other languages
English (en)
French (fr)
Inventor
Ralf Brederlow
Jessica Hartwich
Christian Pacha
Wolfgang RÖSNER
Thomas Schulz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to EP20090154696 priority Critical patent/EP2169715B1/de
Publication of EP1552546A2 publication Critical patent/EP1552546A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors

Definitions

  • the invention relates to an integrated circuit arrangement which contains an electrically insulating insulation region and at least one capacitor.
  • the capacitor is formed from a region sequence which, in the order specified, contains: an electrode region near the insulation region, a dielectric region, and an electrode region remote from the insulation region.
  • the electrically insulating area consists, for example, of an electrically insulating material with a specific resistance greater than 10 12 ⁇ cm (ohm by centimeter) at 20 ° C. room temperature, for example of an oxide, in particular silicon dioxide.
  • the electrode area contains, for example, a metal with a specific electrical resistance less than 10 ⁇ 4 ⁇ cm at 20 ° C room temperature.
  • the electrode regions contain, for example, polycrystalline silicon which is highly doped.
  • the dielectric region also consists of an electrically insulating material, for example an oxide, in particular silicon dioxide, which has a dielectric constant of approximately 3.9. However, dielectric materials with a much larger dielectric constant in the dielectric range are also used.
  • the circuit arrangement should be able to be produced in particular with a small number of process steps and in particular using fewer lithographic masks.
  • a simple manufacturing method for an integrated circuit arrangement with a capacitor is to be specified.
  • the problem related to the circuit arrangement is achieved by an integrated circuit arrangement with the features specified in claim 1. Further developments are specified in the subclaims.
  • the insulating area is part of an insulating layer arranged in one plane.
  • the capacitor and at least one active component of the integrated circuit arrangement are on the same side of the insulating layer.
  • the electrode region close to the insulating region and the active region of the component are arranged in a plane which lies parallel to the plane in which the insulating layer is arranged.
  • the circuit arrangement according to the invention is of simple construction and can be produced in a simple manner because the electrode region close to the insulation region and the active one
  • Electrode region close to the insulation region and also the active region are insulated by the insulation region. Freely selectable potentials can be applied to both electrode areas of the capacitor.
  • the capacitor also has excellent electronic properties:
  • the ratio between parasitic capacitances and resistances in relation to the useful capacitance is small, whereby different differential capacitances are due to space charge zones.
  • the differential capacitance is the capacitance effective at the operating point. the leakage currents are small, the differential non-linearity of the capacitance is small, the capacity is constant over a wide operating point range, the achievable capacity-area ratio is large, for example more than ten femtofarads per square micrometer or even greater than twenty femtofarads per square micrometer.
  • the electrode area close to the insulation area and the active area are semiconductor areas which contain a semiconductor material, ie a material with a specific electrical resistance between 10 -5 and 10 +12 ⁇ cm, in particular between 10 ⁇ 6 and 10 +1 ° ⁇ cm, eg germanium, silicon or gallium arsenide.
  • the specific resistance of the electrode region of the capacitor close to the insulation region is reduced by doping.
  • the electrode region close to the insulation region and the active region are single-crystalline regions, which may be doped.
  • the electronic properties of active components in single-crystalline layers are particularly good.
  • the electrical resistance of a single-crystal electrode of the capacitor can be reduced particularly well by doping.
  • the electrode region close to the insulation region and also the active region have a thickness of less than one hundred nanometers or even less than fifty nanometers. Active components that have a very short channel length can be produced in a particularly simple manner in such thin semiconductor layers.
  • the insulating layer adjoins a carrier substrate, as is the case with a so-called SOI substrate (Silicon On Insulator). Such substrates can be produced in a simple manner.
  • the electronic circuits which are arranged on these substrates have particularly good electronic properties.
  • the dielectric region and the electrode region remote from the insulation region are arranged on at least two side surfaces of the electrode region near the insulation region.
  • This measure allows the capacitance of the capacitor to be increased in a simple manner. If the side surfaces lie transversely to the carrier substrate, no or only a small additional chip area is required to increase the capacity.
  • Another measure to increase the capacity is that the electrode areas contain a large number of interlocking webs. The web height is preferably greater than the web width.
  • the active component is a field effect transistor: the channel region of the field effect transistor is the active region. If the channel region is undoped, particularly good electronic properties result, in particular with very short channel lengths of, for example, ten nanometers.
  • the control electrode of the field effect transistor is part of a structured electrode layer in which the electrode region of the capacitor, which is remote from the insulation region, is also arranged.
  • the control electrode and the electrode region remote from the insulating region consist of the same material.
  • the thickness of these areas and their dopant concentration are also the same.
  • a control electrode insulation area of the field effect transistor in one embodiment consists of the same Material like the dielectric area of the capacitor. The thickness of these areas is also the same.
  • the field effect transistor contains a web or a fin. Control electrodes are arranged on opposite sides of the web. This creates a field effect transistor with excellent control properties, for example a so-called FinFET.
  • connection area that connects the control electrodes in an electrically conductive manner.
  • the connection area is separated from the channel area by an insulation area, the insulation thickness of which is greater than the insulation thickness of the control electrode insulation area.
  • control electrode is adjacent to a silicide area. This measure makes it easier to contact the control electrode.
  • connection resistance and the sheet resistance are reduced.
  • connection regions of the field effect transistor border on the insulating layer.
  • connection areas also border on silicide areas. Sufficient material for silicide formation is present if the semiconductor layer in the area of the connection areas has a greater thickness both before and after the silicide formation than in the area of the electrode near the insulation area.
  • spacers are arranged on both sides of the control electrodes, which also contain a different material or consist of a different material than the electrode layer, in particular a material that is not suitable as a starting point for epitaxial layer growth in an epitaxial process for producing a semiconductor epitaxial layer, for example from silicon nitride.
  • the spacers By using the spacers, side areas of the control electrode are covered so that no epitaxy can emanate from them and short circuits are avoided.
  • a spacer is also arranged on at least one side of the electrode region remote from the insulation region.
  • the spacers have the same task as the spacers arranged on the control electrode. If a spacer arranged on the gate and a spacer arranged on an electrode come into contact, a mask is produced which, for example, prevents doping or silicidation in the masked area.
  • connection area of the field effect transistor and the electrode area of the capacitor close to the insulation area adjoin one another and thus form an electrically conductive connection.
  • a simply constructed memory cell of a DRAM Dynamic Random Access Memory
  • Men are required for contacting the electrode near the insulation area.
  • the side of the electrode region near the insulation region adjacent to a connection region of the transistor is longer than a side of the electrode region near the insulation region, preferably at least twice as long or at least five times as long.
  • the transistor has a transistor width which is a multiple of the minimum structure width, preferably more than three times or more than five times.
  • a side of the electrode area near the insulation area adjacent to the connection area of the electrode area is longer than the side adjacent to the connection area, preferably at least twice as long or at least five times as long.
  • the transistor has a transistor width that is smaller than three times the minimum structure width, preferably smaller than twice the minimum structure width. This measure, in particular in the case of memory cells, increases the ohmic resistance of the bottom electrode of the capacitor and thus counteracts rapid discharge of the storage capacity.
  • the circuit arrangement contains at least one processor which has a large number of logic see switching functions contains. If the circuit arrangement also contains a plurality of DRAM memory units (Dynamic Random Access Memory) in addition to the processor, this is also referred to as embedded memory.
  • DRAM memory units Dynamic Random Access Memory
  • embedded memory DRAM memory units
  • the invention also relates to a method for producing an integrated circuit arrangement, in particular for producing the circuit arrangement according to the invention or one of its developments.
  • the following method steps are carried out without being restricted by the sequence specified:
  • a substrate containing an insulating layer of electrically insulating material and a semiconductor layer e.g. an SOI substrate
  • the method according to the invention is particularly suitable for producing a so-called FinFET together with the capacitor.
  • Figure 17 is a plan view of the memory cell
  • Figure 18 is a plan view of a DRAM memory cell with three transistors.
  • FIGS. 1A to 16B show production stages in the production of an integrated memory cell, with FIGS. 1A to 16A relating to a section along a section plane I, which lies along a channel of a field effect transistor, in particular along the direction of current flow in FIG
  • Figures 1B to 16B each relate to the section along a section plane II, which is transverse to the channel.
  • the production of the memory cell starts from an SOI substrate 10, which contains a carrier substrate 12 made of single-crystal silicon, a so-called buried insulating layer 14 made of silicon dioxide, for example, and a thin semiconductor layer 16 made of monocrystalline silicon.
  • the thickness of the carrier substrate 12 is five hundred and fifty micrometers
  • the thickness of the insulating layer 14 is one hundred nanometers
  • the thickness of the semiconductor layer 16 is fifty nanometers.
  • a silicon nitride layer 18 is subsequently deposited on the SOI substrate 10. different, for example with the help of a CVD process (Chemical Vapor Deposition).
  • the silicon nitride layer 18 has a thickness of fifty nanometers.
  • a silicon dioxide layer is then deposited over the entire surface of the silicon nitride layer 18, for example a TEOS layer 20 (tetraethyl orthosilicate) with the aid of a TEOS method.
  • the TEOS layer 20 has a thickness of seventy-five nanometers. The same conditions still exist along the sectional planes I and II, see FIG. 2B.
  • the double layer of silicon nitride layer 18 and TEOS layer 20 is replaced by a single layer. This simplifies the process.
  • a lithography process is then carried out.
  • a photoresist 22 is applied over the entire surface, exposed and developed in accordance with a predetermined layout.
  • the TEOS layer 20, the nitride layer 18 and the semiconductor layer 16 are then structured, for example using a dry etching method. This creates a layer stack 30 or mesa, which tapers to a web area in the area of the sectional plane II, see FIG. 3B, and then widens again.
  • the geometry for the field effect transistor to be manufactured and the capacitor can be specified independently of one another and thus optimized.
  • the photoresist 22 is then removed.
  • an electron beam lithography process or another suitable process is carried out in another exemplary embodiment.
  • a further photolithography process is then carried out, in which an additional mask is required to produce the capacitor.
  • a photoresist layer 32 is applied exposed, developed and structured with the mask. During the structuring, the TEOS layer 20 and the silicon nitride layer 18 above a bottom electrode region 34 in the semiconductor layer 16 are removed. As a result, the stack 30 is divided into a transistor part 30a and a capacitor part 30b.
  • the bottom electrode region 34 is heavily n-doped, represented by n ++ in FIG. 4A and by implantation arrows 40.
  • the semiconductor layer 16 is not doped in the region provided for the transistor.
  • the additional electrode implantation makes the bottom electrode region 34 low-resistance.
  • the doping density is 10 20 doping atoms per cubic centimeter.
  • the doping density is preferably in the range between 10 19 to 10 21 doping atoms per cubic centimeter.
  • the dielectric grows faster than on undoped or only moderately heavily doped areas. However, the space charge zones that form become smaller with increasing doping density, so that parasitic effects also become smaller.
  • the later channel region of the transistor in particular the side faces of this channel region, are protected by the photoresist layer 32, so that no ions penetrate into these regions, which could cause doping.
  • the photoresist layer 32 is then removed.
  • a thin oxide layer is subsequently produced on all exposed sides of the semiconductor layer 16 and in particular also on the exposed sides of the bottom electrode region 34, which forms the gate oxide 42 or 44 in the region of the transistor and a dielectric 46 in the region of the capacitor.
  • the oxide layer grows thermally.
  • the oxide layer has a thickness of two nanometers in the area of the undoped silicon.
  • a dielectric made of a different material and / or a dielectric with a different thickness than in the area provided for the transistor is produced in the area of the capacitor.
  • polycrystalline silicon is subsequently deposited in situ or subsequently doped, a polysilicon layer 50 being produced.
  • the polysilicon layer 50 has, for example, a thickness of one hundred nanometers and a dopant concentration of 10 21 dopant atoms per cubic centimeter.
  • the strong n-type doping is again represented by the symbol n ++ .
  • Phosphorus atoms for example, are used as doping atoms.
  • a further TEOS layer 52 which is thicker than the TEOS layer 20, is subsequently deposited on the polysilicon layer 50.
  • the thickness of the TEOS layer 52 is one hundred nanometers.
  • the TEOS layer 52 has a dual function. As explained further below, the TEOS layer 52 initially serves as a hard mask for structuring the control electrode (gate) of the transistor. Thereafter, the TEOS layer 52 serves as an implantation mask, which prevents the gate electrode from being doped again. In this way it is possible to dope the gate electrode and source / drain regions differently. This allows the gate electrode work to be chosen freely.
  • a further lithography process for structuring a gate electrode 54 is then carried out.
  • the TEOS layer 52 and the polysilicon layer 50 are then structured, for example etched. This creates the gate electrode 54 in the region of the transistor and a cover electrode 56 in the region of the capacitor.
  • the gate electrode 54 is covered by a TEOS layer region 52a.
  • the cover electrode 56 is covered by a TEOS layer region 52b.
  • the etching stops on the TEOS layer 20.
  • the polysilicon layer 50 is etched, it is significantly over-etched so that all parasitic polysilicon spacers on the side walls of the layer stack 30a are removed. The side walls are only covered by the thin oxide layer after the etching.
  • a thin silicon nitride layer 60 is subsequently deposited over the entire surface, for example with the aid of a CVD method.
  • the silicon nitride layer 60 has a thickness of fifty nanometers in the exemplary embodiment.
  • the silicon nitride layer 60 is then, in an anisotropic etching process, spacers 60a on the side walls of transistor part 30a, spacers 60b, 60c on the side walls of gate electrode 54 and TEOS layer region 52a, and also a spacer 60d etched back on the side walls of the cover electrode 56 and the TEOS region 52b.
  • the thin TEOS layer 20 is then etched without using a lithography process, ie self-aligning, for example using an RIE (reactive ion etching) process.
  • a TEOS layer region 20a is formed below the spacers 60b, 60c and below the gate electrode 54.
  • a TEOS layer region 20b is formed below the spacer 60d.
  • the TEOS layer regions 52a and 52b are also thinned, for example to twenty-five nanometers.
  • the etching also exposes the silicon nitride layer 18 in regions which are not covered by the TEOS layer region 20a.
  • the spacers 60a to 60d are made by the etching of the
  • TEOS layer 52 is not attacked, so that they protrude slightly beyond the thinned TEOS layer regions 52c and 52d.
  • the nitride layer 18 is then structured in a self-adjusting manner, with exposed regions of this silicon nitride layer 18 being removed.
  • a nitride layer region 18a remains below the TEOS layer region 20a.
  • a nitride layer region 18b remains below the TEOS layer region 20b.
  • RIE Reactive Ion Etching
  • the spacers 60a to 60d are also shortened.
  • the layer thicknesses and etchings are dimensioned such that the gate electrode 54 is still surrounded on the sides by the spacers 60b and 60c after the etching of the silicon nitride layer 18.
  • the gate electrode 54 is further masked by a sufficiently thick TEOS layer, for example a TEOS layer 52c with a thickness of twenty-five nanometers.
  • the source / drain regions are exposed after the etching of the silicon nitride layer 18.
  • the spacers 60b and 60c now terminate with the upper surface of the TEOS region 52c.
  • the spacer 60d is flush with the upper surface of the TEOS layer region 52d.
  • a selective epitaxial procedure is then performed.
  • a monocrystalline epitaxial layer only grows on the exposed source / drain regions of the semiconductor layer 16.
  • Epitaxial regions 62 and 64 arise on monocrystalline
  • the epitaxial regions 62 and 64 extend approximately up to half the height of the TEOS layer regions 20a and 20b.
  • the epitaxial regions 62 and 64 are also referred to as "raised” (elevated) source / drain regions.
  • the thickness of the epitaxial layer for the epitaxial regions 62 and 64 depends primarily on the thickness of the semiconductor layer 16 and the silicidation explained below. Silicidation consumes existing silicon, so that a corresponding amount of silicon is made available for the reaction. This measure avoids "tearing off" the channel connections in the region of the drain / source region.
  • an ion implantation e.g. n ++, i.e. heavily n-doped, carried out to produce the highly doped source / drain regions 70 and 72, see implantation arrows 80.
  • a mask is only required here to separate regions with complementary transistors in a CMOS process (Complementary Metal Oxide Semiconductor).
  • the epitaxial regions 62, 64 and the regions below them of the semiconductor layer 16 are doped with low resistance n + - by the implantation.
  • a connection is established between the source / drain region 72 and the bottom electrode region 34 of the capacitor.
  • a channel region 82 lying in the semiconductor layer 16 between the source / drain regions 70 and 72 remains undoped.
  • the TEOS layer regions 52c and 52d serve as an implantation mask.
  • the doping of the gate electrode 54 and the cover electrode 56 are therefore not changed during the implantation.
  • the residues of the TEOS layer 52 are etched away after the HDD implantation (high density drain).
  • a salicide process (Seif aligned silicide) is then carried out.
  • a nickel layer is deposited over the entire surface, for example. At temperatures of 500 ° C, for example, forms Nickel silicide on epitaxial areas 62, 64, on gate electrode 54 and on top electrode 56, see silicide areas 90 to 96.
  • another metal with a melting temperature above 1400 degrees Celsius in particular a refractory metal, can be used for example, titanium silicide or cobalt silicide.
  • a passivation layer 100 is subsequently applied, for example made of silicon dioxide.
  • Contact holes are etched into the passivation layer 100 and filled, for example, with tungsten, whereby connecting sections 102, 104, 106, 108 and 110 are formed, which lead in this order to the silicide region 90, 94, 96 and 92, respectively.
  • connecting sections 102, 104, 106, 108 and 110 are then connected to conductor tracks of one or more metallization layers.
  • a conventional CMOS process is carried out, which is also referred to as a "back end".
  • FIG. 17 shows a top view of the memory cell 120, which contains a FinFET 122 and a capacitor 124.
  • the capacitor 124 is shown reduced in size in relation to the transistor 122 in all FIGS. 1A to 17.
  • the effective effective area of the capacitor 124 is as follows:
  • ⁇ L - B + H - (2 - L + B), where A is the effective area, B the width of the capacitor, L the length of the capacitor, H the height of the bottom electrode region 34 which is entered in FIG. 16A.
  • a preferred application of such an embedded DRAM capacity is the replacement of medium-sized SRAM Storage units through a fast embedded DRAM, for example in the second and third access levels of a microprocessor memory hierarchy, ie in the second and third level cache.
  • a fast embedded DRAM for example in the second and third access levels of a microprocessor memory hierarchy, ie in the second and third level cache.
  • an SRAM memory cell so far has an area of 134 F 2 , where F is the minimum structure size.
  • a dielectric with a dielectric constant ⁇ r equal to twenty-five, for example tantalum pentoxide is used, a typical embedded DRAM capacitance CMEM of twenty femtofarads per memory cell can be realized according to the following calculations.
  • the oxide capacity is:
  • the required area AMEM of the storage capacity is:
  • width F equal to fifty nanometers, this corresponds to 72 F 2 for the capacitance.
  • the total area of the FinFET capacitance arrangement is 68 F 2 , the FinFET 122 being implemented with a gate contact.
  • the area of the embedded DRAM memory cell is therefore below the SRAM cell size of 134 F 2 .
  • a capacitance is integrated in the FET level, that is, in the so-called top silicon on an SOI substrate.
  • a FinFET is used, which has better control properties due to the two control channels on the side walls.
  • the capacitances according to the invention are also used as so-called bypass capacitances for damping so-called spikes and for damping crosstalk in the voltage supply of the integrated circuit arrangement. They are also ideally suited as analog capacitors, especially in oscillators or analog-digital converters.
  • the capacities are also used for so-called mixed-signal circuits, i.e. for circuits with analog capacities and e.g. storage capacities in memory cells.
  • a separate high-K DRAM dielectric with ⁇ r greater than one hundred is used instead of the gate oxide.
  • LDD doping lightly doped drain
  • HDD doping is also carried out in addition to the exemplary embodiment explained with reference to FIGS. 1A to 17.
  • a transistor and the capacitor are arranged at a greater distance from one another and are each connected to their own connecting sections.
  • connection section 104 is not required.
  • the spacers 60c and 60d can then touch, so that they serve as a mask for the doping of the connection region 70 and for the selective silicidation.
  • a connection region is then formed under the spacers 60c and 60d by diffusion of doping atoms out of the bottom electrode region 34.
  • FIG. 18 shows a circuit diagram of a DRAM memory cell 200 (dynamic random access memory) with three transistors M1 to M2 and with a capacitor Cs, which have been produced using the method steps explained with reference to FIGS. 1A to 16A.
  • transistor 122 shown in FIG. 17 is transistor M1 in a first case.
  • the Capacitor 124 is then capacitor Cs.
  • an electrically conductive connection leads from an additional connection area in the semiconductor layer 16 adjoining the bottom electrode region 34 or from the connection section 104 to the gate of the transistor M2.
  • the layout is selected such that transistor 122 corresponds to transistor M2, capacitor 124 again corresponding to capacitor Cs.
  • the cover electrode 56 is electrically conductively connected to the one connection area of the transistor M1 and to the gate of the transistor M2.
  • the circuit of the memory cell 200 contains a subcircuit for writing and a subcircuit for reading, the charge of the capacitor Cs not being changed during reading, so that it is not necessary to refresh this charge after a reading process.
  • the subcircuit for writing contains the write transistor Ml and the capacitor Cs.
  • the gate terminal of transistor Ml is connected to a write word line WWL.
  • the source terminal of transistor Ml is connected to a write bit line BLl.
  • the drain connection of the transistor M1 leads to a storage node X, which is formed by the bottom electrode 34 of the capacitor 124.
  • the cover electrode 56 of the capacitor Cs is at a ground potential VSS.
  • the drain connection of the transistor Ml leads to a storage node X which is formed by the cover electrode 56 of the capacitor 124.
  • the bottom electrode 34 of the capacitor Cs is at a ground potential VSS.
  • the subcircuit for reading contains the transistors M2 and M3.
  • the gate connection of transistor M3 is with a read RWL word line connected.
  • the drain connection of the transistor M3 is connected to a read bit line BL2, which is charged, for example, to an operating potential VDD before the start of the reading process.
  • the source terminal of transistor M3 is connected to the one drain terminal of transistor M2.
  • the gate of transistor M2 is connected to storage node X.
  • the source terminal of the transistor M2 is at the ground potential VSS.
  • the transistor M2 takes on the task of an amplifier, so that reliable reading is still possible even if there is a loss of charge on the storage node X. If there is a positive charge on the storage node X, the transistor M2 is in the on state and the precharged read bit line BL2 is discharged during the reading process.
  • Ceff Cs + CGS (M2), where Cs is the capacitance of capacitor Cs and CGS is the gate-source capacitance of the transistor M2 are. Due to the manufacturing process, the capacities per area of the storage capacitor Cs and the transistor M2 are, for example, the same size, if the gate oxide and the capacitor dielectric are produced in the same dielectric layer and the layer has the same layer thickness everywhere.
  • the area requirement of the memory cell 200 is determined by the requirements for the effectively effective storage capacity Ceff. With low leakage currents and a high transistor gain, which results in a high read current, the storage capacitor Cs can be reduced.
  • the area required for the capacitor Cs and its electrical properties are the main criteria for the economical production of a storage unit with a multiplicity of storage cells 200.
  • a storage unit with a multiplicity Number of memory cells 200 is suitable for replacing an SRAM in a processor memory hierarchy.
  • a multi-FinFET transistor is used instead of the FinFET transistor, which instead of only one web contains a plurality of webs arranged parallel to one another between its drain connection region and its source connection region.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Erläutert wird unter anderem eine integrierte Schaltungsanordnung (120), die einen Transistor (122), vorzugsweise einen sogenannten FinFET, und einen Kondensator (124) enthält. Die untere Elektrode des Kondensators (124) ist gemeinsam mit einem Kanalbereich des Transistors (122) in einem SOI-Substrat angeordnet. Die Schaltungsanordnung (120) ist einfach herzustellen und hat hervorragende elektronische Eigenschaften.

Description

Beschreibung
Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
Die Erfindung betrifft eine integrierte Schaltungsanordnung, die einen elektrisch isolierenden Isolierbereich und mindestens einen Kondensator enthält. Der Kondensator wird aus einer Bereichsfolge gebildet, die in der angegebenen Reihen- folge enthält: einen isolierbereichsnahen Elektrodenbereich, einen dielektrischen Bereich, und einen isolierbereichsfernen Elektrodenbereich.
Der elektrisch isolierende Isolierbereich besteht beispielsweise aus einem elektrisch isolierenden Material mit einem spezifischen Widerstand größer als 1012 Ωcm (Ohm mal Zentimeter) bei 20 °C Raumtemperatur, z.B. aus einem Oxid, insbesondere Siliziumdioxid. Der Elektrodenbereich enthält beispiels- weise ein Metall mit einem spezifischen elektrischen Widerstand kleiner als 10~4 Ωcm bei 20 °C Raumtemperatur. Alternativ enthalten die Elektrodenbereiche beispielsweise polykristallines Silizium, das hochdotiert ist. Der dielektrische Bereich besteht ebenfalls aus einem elektrisch isolierenden Material, z.B. aus einem Oxid, insbesondere Siliziumdioxid, das eine Dielektrizitätskonstante von etwa 3,9 hat. Jedoch werden auch dielektrische Materialien mit einer wesentlich größeren Dielektrizitätskonstante im dielektrischen Bereich verwendet .
Es ist Aufgabe der Erfindung, eine einfach herzustellende integrierte Schaltungsanordnung mit Kondensator anzugeben. Die Schaltungsanordnung soll insbesondere mit einer kleinen Anzahl von Prozessschritten und insbesondere unter Verwendung weniger lithografischer Masken herstellbar sein. Außerdem soll ein einfaches Herstellungsverfahren für eine integrierte Schaltungsanordnung mit Kondensator angegeben werden. Die auf die Schaltungsanordnung bezogene Aufgabe wird durch eine integrierte Schaltungsanordnung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
Bei der erfindungsgemäßen Schaltungsanordnung ist der Isolierbereich Bestandteil einer in einer Ebene angeordneten Isolierschicht. Der Kondensator und mindestens ein aktives Bauelement der integrierten Schaltungsanordnung, vorzugsweise alle aktiven Bauelemente der integrierten Schaltungsanordnung, liegen auf der gleichen Seite der Isolierschicht. Außerdem sind der isolierbereichsnahe Elektrodenbereich und der aktive Bereich des Bauelementes in einer Ebene angeordnet, die parallel zu der Ebene liegt, in der die Isolierschicht angeordnet ist.
Die erfindungsgemäße Schaltungsanordnung ist einfach aufgebaut und lässt sich auf einfache Art herstellen, weil sich der isolierbereichsnahe Elektrodenbereich und der aktive
Bereich in einer Ebene befinden. Außerdem ist der isolierbereichsnahe Elektrodenbereich und auch der aktive Bereich durch den Isolierbereich isoliert. An beide Elektrodenbereiche des Kondensators sind so frei wählbare Potentiale anleg- bar.
Der Kondensator hat außerdem hervorragende elektronische Eigenschaften :
Das Verhältnis zwischen parasitären Kapazitäten und Wi- derständen in Bezug zur Nutzkapazität ist klein, wobei unterschiedliche differentielle Kapazitäten auf Raumladungszonen zurückzuführen sind. Bei analogen Kapazitäten ist die differentielle Kapazität die im Arbeitspunkt wirksame Kapazität. - die Leckströme sind klein, die differenzielle Nichtlinearität der Kapazität ist klein, die Kapazität ist über einen weiten Arbeitspunktbereich konstant, das erzielbare Kapazitäts-Flächen-Verhältnis ist groß, beispielsweise mehr als zehn Femtofarad je Quadratmikro- meter oder sogar größer als zwanzig Femtofarad je Quadratmikrometer.
Außerdem ist zwischen den aktiven Bauelementen und dem Kondensator keine weitere Schicht oder weitere Schichtenfolge erforderlich. Dies ermöglicht es, die Anzahl der erforderlichen Schichten zu verringern und die Planarität der integrierten Schaltungsanordnung zu erhöhen.
Bei einer Weiterbildung sind der isolierbereichsnahe Elektro- denbereich und der aktive Bereich Halbleiterbereiche, die ein Halbleitermaterial enthalten, d.h. ein Material mit einem spezifischen elektrischen Widerstand zwischen 10-5 und 10+12 Ωcm, insbesondere zwischen 10~6 und 10+1° Ωcm, z.B. Germanium, Silizium oder Galliumarsenid. Der spezifische Widerstand des isolierbereichsnahen Elektrodenbereiches des Kondensators wird bei einer Ausgestaltung durch eine Dotierung verringert.
Bei einer Weiterbildung der Schaltungsanordnung sind der isolierbereichsnahe Elektrodenbereich und der aktive Bereich einkristalline Bereiche, die ggf. dotiert sind. Die elektronischen Eigenschaften von aktiven Bauelementen in einkristallinen Schichten sind besonders gut. Außerdem lässt sich der elektrische Widerstand einer einkristallinen Elektrode des Kondensators durch Dotierung besonders gut verringern. Bei einer Ausgestaltung hat der isolierbereichsnahe Elektrodenbereich und auch der aktive Bereich eine Dicke kleiner als einhundert Nanometer oder sogar kleiner als fünfzig Nanome- ter. In solchen dünnen Halbleiterschichten lassen sich auf besonders einfache Art und Weise aktive Bauelemente erzeugen, die eine sehr kurze Kanallänge haben. Bei einer nächsten Weiterbildung grenzt die Isolierschicht an ein Trägersubstrat an, wie es bei einem sogenannten SOI- Substrat (Silicon On Insulator) der Fall ist. Derartige Substrate lassen sich auf einfache Art und Weise herstellen. Außerdem haben die elektronischen Schaltungen, die auf diesen Substraten angeordnet werden, besonders gute elektronische Eigenschafte .
Bei einer nächsten Weiterbildung sind der dielektrische Be- reich und der isolierbereichsferne Elektrodenbereich an mindestens zwei Seitenflächen des isolierbereichsnahen Elektrodenbereiches angeordnet. Durch diese Maßnahme lässt sich die Kapazität des Kondensators auf einfache Art erhöhen. Liegen die Seitenflächen quer zum Trägersubstrat, so wird für die Vergrößerung der Kapazität keine oder nur eine kleine zusätzliche Chipfläche benötigt. Eine weitere Maßnahme zum Vergrößern der Kapazität besteht darin, dass die Elektrodenbereiche eine Vielzahl von ineinandergreifenden Stegen enthalten. Die Steghöhe ist vorzugsweise größer als die Stegbreite.
Bei einer anderen Weiterbildung ist das aktive Bauelement ein Feldeffekttransistor: der Kanalbereich des Feldeffekttransistors ist der aktive Bereich. Ist der Kanalbereich undotiert, so ergeben sich insbesondere bei sehr kurzen Kanallängen von beispielsweise zehn Nanometern besonders gute elektronische Eigenschaften.
Die Steuerelektrode des Feldeffekttransistors ist Bestandteil einer strukturierten Elektrodenschicht, in der auch der isolierbereichsferne Elektrodenbereich des Kondensators angeordnet ist. Die Steuerelektrode und der i- solierbereichsferne Elektrodenbereich bestehen aus dem gleichen Material. Auch die Dicke dieser Bereiche und deren Dotierstoff onzentration stimmen überein. - Ein Steuerelektrodenisolationsbereich des Feldeffekttransistors besteht bei einer Ausgestaltung aus dem gleichen Material wie der dielektrische Bereich des Kondensators. Auch die Dicke dieser Bereiche stimmt überein.
Durch diese Maßnahme sind für die Herstellung des Kondensa- tors und zur Herstellung des Feldeffekttransistors nur drei Schichterzeugungsprozesse erforderlich. Die Bereiche des Feldeffekttransistors und des Kondensators, die in der gleichen Schicht liegen, lassen sich gemeinsam strukturieren. Eine zusätzliche Maske zur Herstellung des Kondensators ist nur dann erforderlich, wenn der untere Elektrodenbereich des Kondensators anders dotiert wird als der Kanalbereich des Feldeffekttransistors. Eine weiter zusätzliche Maske ist nur dann erforderlich, wenn sich die Materialien und/oder die Isolierdicken des Steuerelektrodenisolierbereiches und des dielektrischen Bereiches des Kondensators unterscheiden. Aber selbst dann ist die zur Herstellung der Schaltungsanordnung erforderliche Anzahl der Masken noch klein.
Bei einer nächsten Weiterbildung enthält der Feldeffekttran- sistor einen Steg bzw. eine Finne. An einander gegenüberliegenden Seiten des Steges sind Steuerelektroden angeordnet. Auf diese Weise entsteht ein Feldeffekttransistor mit hervorragenden Steuereigenschaften, beispielsweise ein sogenannter FinFET.
Bei einer Weiterbildung gibt es einen Verbindungsbereich, der die Steuerelektroden elektrisch leitend verbindet. Bei einer Ausgestaltung ist der Verbindungsbereich vom Kanalbereich durch einen Isolierbereich getrennt, dessen Isolierstärke größer ist als die Isolierstärke des Steuerelektrodenisolier- bereiches. Durch diese Maßnahmen lassen sich Kanteneffekte bei der Steuerung des Transistors vermeiden.
Bei einer anderen Ausgestaltung grenzt die Steuerelektrode an einen Silizidbereich an. Durch diese Maßnahme lässt sich die Steuerelektrode leichter kontaktieren. Außerdem verringert sich der Anschlusswiderstand und der Schichtwiderstand. Bei einer nächsten Weiterbildung der erfindungsgemäßen Schaltungsanordnung grenzen Anschlussbereiche des Feldeffekttransistors an die Isolierschicht. Bei einer Ausgestaltung grenzen die Anschlussbereiche ebenfalls an Silizidbereiche. Ausreichend Material für die Silizidbildung ist dann vorhanden, wenn die Halbleiterschicht im Bereich der Anschlussbereiche sowohl vor als auch nach der Silizidbildung eine größere Dicke hat als im Bereich der isolierbereichsnahen Elektrode.
Bei einer nächsten Weiterbildung sind beidseitig der Steuerelektroden Abstandshalter angeordnet, die auch ein anderes Material enthalten oder aus einem anderen Material bestehen als die Elektrodenschicht, insbesondere einem Material, das nicht als Ausgangspunkt für ein Epitaxieschichtwachstum bei einem Epitaxieverfahren zum Erzeugen einer Halbleiterepitaxieschicht geeignet ist, beispielsweise aus Siliziumnitrid. Durch die Verwendung der Abstandshalter werden Seitenbereiche der Steuerelektrode bedeckt, so dass von dort keine Epitaxie ausgehen kann und Kurzschlüsse vermieden werden.
Bei einer Ausgestaltung ist an mindestens einer Seite des isolationsbereichsfernen Elektrodenbereiches ebenfalls ein Abstandshalter angeordnet. Die Abstandshalter haben die glei- ehe Aufgabe wie die an der Steuerelektrode angeordneten Abstandshalter erfüllt. Berühren sich ein am Gate angeordneter Abstandshalter und ein an einer Elektrode angeordneter Abstandshalter, so entsteht eine Maskierung, die bspw. eine Dotierung oder auch eine Silizidierung im maskierten Bereich verhindert.
Bei einer nächsten Weiterbildung grenzen ein Anschlussbereich des Feldeffekttransistors und der isolierbereichsnahe Elektrodenbereich des Kondensators aneinander und bilden so eine elektrisch leitfähige Verbindung. Auf diese Art und Weise entsteht eine einfach aufgebaute Speicherzelle eines DRAM (Dynamic Random Access Memory) , ohne dass zusätzliche Maßnah- men für die Kontaktierung der isolierbereichsnahen Elektrode erforderlich sind.
Bei einer Weiterbildung ist die an den einen Anschlussbereich des Transistors angrenzende Seite des isolierbereichsnahen Elektrodenbereiches länger als eine quer zu dieser Seite liegende Seite des isolierbereichsnahen Elektrodenbereiches, vorzugsweise mindestens doppelt so lang oder mindestens fünf mal so lang. Der Transistor hat in diesem Fall eine Transis- torweite, die ein mehrfaches der minimalen Strukturbreite beträgt, vorzugsweise mehr als das Dreifache oder mehr als das Fünffache. Durch diese Maßnahmen entsteht eine besonders niederohmige Verbindung zwischen dem Transistor und dem Kondensator. Dies führt insbesondere bei sogenannten analogen Kapazitäten in analogen Schaltungen zur Verbesserung der elektronischen Eigenschaften. Beispiele für solche analogen Schaltungen sind Analog-Digital-Wandler . Ein anderes Beispiel für eine analoge Kapazität ist eine sogenannte Bypass- Kapazität mit der sich Spannungsspitzen auf eine Betriebs- Spannungsleitung oder einer Signalleitung glätten lassen.
Bei einer alternativen Weiterbildung ist dagegen eine quer zu der an den Anschlussbereich angrenzende Seite des isolierbereichsnahen Elektrodenbereiches liegende Seite des isolierbe- reichsnahen Elektrodenbereiches länger als die an den Anschlussbereich angrenzende Seite, vorzugsweise mindestens doppelt so lang oder mindestens fünf mal so lang. Der Transistor hat in diesem Fall eine Transistorweite, die kleiner als das Dreifache der minimalen Strukturbreite ist, vorzugs- weise kleiner als das Doppelte der minimalen Strukturbreite. Durch diese Maßnahme wird insbesondere bei Speicherzellen erreicht, dass sich der ohmsche Widerstand der Bodenelektrode des Kondensators erhöht und einer schnellen Entladung der Speicherkapazität damit entgegengewirkt wird.
Bei einer anderen Weiterbildung enthält die Schaltungsanordnung mindestens einen Prozessor, der eine Vielzahl von logi- sehen Schaltfunktionen enthält. Enthält die Schaltungsanordnung bei einer Ausgestaltung neben dem Prozessor außerdem eine Vielzahl von DRAM-Speichereinheiten (Dynamic Random Access Memory) , so wird auch von einem embedded-Speicher gesprochen. Zur Herstellung dieser Schaltungsanordnung werden zusätzlich zu den für die Herstellung der Logik ohnehin erforderlichen Prozessschritten und Masken nur eine kleine Anzahl von zusätzlichen Prozessschritten und zusätzlichen Masken zur Herstellung des Kondensators bzw. der mit ihm elektrisch leitfähig verbundenen Transistoren benötigt.
Die Erfindung betrifft in einem weiteren Aspekt außerdem ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere zum Herstellen der erfindungsgemäßen Schaltungsanordnung oder einer ihrer Weiterbildungen. Bei dem erfindungsgemäßen Verfahren werden ohne Beschränkung durch die angegebene Reihenfolge die folgenden Verfahrensschritte ausgeführt:
Bereitstellen eines Substrats, das eine Isolierschicht aus elektrisch isolierendem Material und eine Halbleiterschicht enthält, z.B. ein SOI-Substrat ,
Strukturieren der Halbleiterschicht zum Ausbilden mindestens eines Elektrodenbereiches für einen Kondensator und zum Ausbilden mindestens eines aktiven Bereiches eines Transistors, nach dem Strukturieren der Halbleiterschicht Erzeugen einer dielektrischen Schicht, nach dem Erzeugen der dielektrischen Schicht Erzeugen einer Elektrodenschicht, und - Ausbilden einer isolierbereichsfernen Elektrode des Kondensators und einer Steuerelektrode des Transistors in der Elektrodenschicht.
Das erfindungsgemäße Verfahren ist besonders geeignet zur Herstellung eines sogenannten FinFET gemeinsam mit dem Kondensator. Die oben genannten technischen Wirkungen der erfindungsgemäßen Schaltungsanordnung und ihrer Weiterbildungen gelten auch für das erfindungsgemäße Verfahren und dessen Weiterbildungen.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
Figuren 1A bis 16B
Herstellungsstufen bei der Herstellung einer integrierten DRAM-Speicherzelle,
Figur 17 eine Draufsicht auf die Speicherzelle, und
Figur 18 eine Draufsicht auf eine DRAM-Speicherzelle mit drei Transistoren.
Die Figuren 1A bis 16B zeigen Herstellungsstufen bei der Herstellung einer integrierten Speicherzelle, wobei die Figuren 1A bis 16A einen Schnitt entlang einer 'Schnittebene I betreffen, die längs zu einem Kanal eines Feldeffekttransis- tors liegt, insbesondere längs zur Stromflussrichtung im
Kanal. Die Figuren 1B bis 16B betreffen jeweils den Schnitt entlang einer Schnittebene II, die quer zum Kanal liegt.
Die Herstellung der Speicherzelle beginnt ausgehend von einem SOI-Substrat 10, das ein Trägersubstrat 12 aus einkristallinem Silizium, eine sogenannte vergrabene Isolierschicht 14 aus beispielsweise Siliziumdioxid und eine dünne Halbleiterschicht 16 aus monokristallinem Silizium enthält. Im Ausführungsbeispiel betragen die Dicke des Trägersubstrats 12 fünf- hundertfünfzig Mikrometer, die Dicke der Isolierschicht 14 einhundert Nanometer und die Dicke der Halbleiterschicht 16 fünfzig Nanometer. Bei der in Figur 1A dargestellten Herstellungsstufe gibt es noch keine Unterschiede entlang der Schnittebene I bzw. II, siehe Figur IB.
Wie in den Figuren 2A und 2B dargestellt, wird auf das SOI- Substrat 10 anschließend eine Siliziumnitridschicht 18 abge- schieden, beispielsweise mit Hilfe eines CVD-Verfahrens (Chemical Vapor Deposition) . Im Ausführungsbeispiel hat die Siliziumnitridschicht 18 eine Dicke von fünfzig Nanometern. Über die Siliziumnitridschicht 18 wird dann ganzflächig eine Siliziumdioxidschicht abgeschieden, z.B. eine TEOS-Schicht 20 (Tetra-Ethyl-Ortho-Silicate) mit Hilfe eines TEOS-Verfahrens . Im Ausführungsbeispiel hat die TEOS-Schicht 20 eine Dicke von fünfundsiebzig Nanometern. Entlang der Schnittebenen I und II liegen noch gleiche Verhältnisse vor, siehe Figur 2B.
Bei einem anderen Ausführungsbeispiel wird die Doppelschicht aus der Siliziumnitridschicht 18 und der TEOS-Schicht 20 durch eine einzige Schicht ersetzt. Dadurch ergibt sich eine Prozessvereinfachung.
Wie in den Figuren 3A und 3B dargestellt, wird anschließend ein Lithografieverfahren durchgeführt. Dazu wird ein Fotolack 22 ganzflächig aufgebracht, gemäß einem vorgegebenen Layout belichtet und entwickelt. Anschließend werden die TEOS- Schicht 20, die Nitridschicht 18 und die Halbleiterschicht 16 strukturiert, beispielsweise mit einem Trockenätzverfahren. Dabei entsteht ein Schichtstapel 30 bzw. Mesa, der sich im Bereich der Schnittebene II zu einem Stegbereich verjüngt, siehe Figur 3B, und dann wieder aufweitet. Die Geometrie für den herzustellenden Feldeffekttransistor und den Kondensator lassen sich unabhängig voneinander vorgeben und somit optimieren.
Der Fotolack 22 wird anschließend entfernt. Alternativ zu einem fotolithografischen Verfahren wird bei einem anderen Ausführungsbeispiel ein Elektronenstrahl-Lithografie- Verfahren oder ein anderes geeignetes Verfahren durchgeführt.
Wie in den Figuren 4A und 4B dargestellt, wird anschließend ein weiteres Fotolithografieverfahren ausgeführt, bei dem eine zusätzliche Maske zur Herstellung des Kondensators erforderlich ist. Es wird eine Fotolackschicht 32 aufgebracht, mit der Maske belichtet, entwickelt und strukturiert. Bei der Strukturierung werden die TEOS-Schicht 20 und die Siliziumnitridschicht 18 oberhalb eines Bodenelektrodenbereiches 34 in der Halbleiterschicht 16 entfernt. Dadurch wird der Stapel 30 in einen Transistorteil 30a und in einen Kondensatorteil 30b aufgeteilt.
Anschließend wird unter Verwendung der strukturierten Fotolackschicht 32 eine Ionenimplantation durchgeführt, wobei der Bodenelektrodenbereich 34 stark n-dotiert wird, in Figur 4A dargestellt durch n++ und durch Implantationspfeile 40. In dem für den Transistor vorgesehenen Bereich wird die Halbleiterschicht 16 nicht dotiert. Durch die Zusatzimplantation wird der Bodenelektrodenbereich 34 niederohmig. Beispielswei- se beträgt die Dotierungsdichte 1020 Dotieratome je Kubikzentimeter. Die Dotierungsdicht liegt vorzugsweise im Bereich zwischen 1019 bis 1021 Dotieratome je Kubikzentimeter. Bei steigender Dotierdichte wächst das Dielektrikum schneller als auf undotierten oder nur mittel stark dotierten Bereichen. Jedoch werden mit steigender Dotierungsdichte die sich ausbildenden Raumladungszonen kleiner, so dass parasitäre Effekte ebenfalls kleiner werden.
Das spätere Kanalgebiet des Transistors, insbesondere die Seitenflächen dieses Kanalgebietes, werden durch die Fotolackschicht 32 geschützt, so dass in diese Bereiche keine Ionen vordringen, die eine Dotierung bewirken könnten.
Wie in den Figuren 5A und 5B dargestellt, wird anschließend die Fotolackschicht 32 entfernt. An allen freiliegenden Seiten der Halbleiterschicht 16 und insbesondere auch an den freiliegenden Seiten des Bodenelektrodenbereiches 34 wird anschließend eine dünne Oxidschicht erzeugt, die im Bereich des Transistors das Gateoxid 42 bzw. 44 und im Bereich des Kondensators ein Dielektrikum 46 bildet. Beispielsweise wächst die Oxidschicht thermisch auf. Im Ausführungsbeispiel hat die Oxidschicht im Bereich des undotierten Siliziums eine Dicke von zwei Nanometern.
Bei einem alternativen Ausführungsbeispiel wird unter Verwen- düng eines weiteren Lithografieverfahrens im Bereich des Kondensators ein Dielektrikum aus einem anderen Material und/oder ein Dielektrikum mit einer anderen Dicke als in dem für den Transistor vorgesehenen Bereich erzeugt.
Wie in den Figuren 6A und 6B dargestellt, wird anschließend in-situ oder nachträglich dotiertes polykristallines Silizium abgeschieden, wobei eine Polysiliziumschicht 50 erzeugt wird. Die Polysiliziumschicht 50 hat beispielsweise eine Dicke von einhundert Nanometern und eine Dotierstoffkonzentration von 1021 Dotieratomen je Kubikzentimeter. Die starke Dotierung vom n-Leistungstyp ist wiederum durch das Symbol n++ dargestellt. Als Dotieratome werden beispielsweise Phosphoratome verwendet .
Wie in den Figuren 7A und 7B gezeigt, wird anschließend auf die Polysiliziumschicht 50 eine weitere TEOS-Schicht 52 abgeschieden, die dicker ist als die TEOS-Schicht 20. Im Ausführungsbeispiel beträgt die Dicke der TEOS-Schicht 52 einhundert Nanometer.
Die TEOS-Schicht 52 hat eine Doppelfunktion. Wie weiter unten noch erläutert, dient die TEOS-Schicht 52 zunächst als Hartmaske für die Strukturierung der Steuerelektrode (Gate) des Transistors. Danach dient die TEOS-Schicht 52 als Implantati- onsmaske, die ein nochmaliges Dotieren der Gateelektrode verhindert. Auf diese Weise ist es möglich, Gateelektrode und Source-/Drain-Bereiche unterschiedlich zu dotieren. Damit lässt sich die Gateelektrodenaustrittsarbeit frei wählen.
Wie in den Figuren 8A und 8B gezeigt, wird anschließend ein weiteres Lithografieverfahren zur Strukturierung einer Gateelektrode 54 durchgeführt. Dazu wird wiederum eine in den Figuren nicht dargestellte Fotolackschicht aufgebracht, belichtet und entwickelt. Anschließend werden die TEOS-Schicht 52 und die Polysiliziumschicht 50 strukturiert, beispielsweise geätzt. Dabei entsteht im Bereich des Transistors die Gateelektrode 54 und im Bereich des Kondensators eine Deckelektrode 56. Die Gateelektrode 54 wird durch einen TEOS- Schichtbereich 52a bedeckt. Die Deckelektrode 56 wird durch einen TEOS-Schichtbereich 52b bedeckt. Die Ätzung stoppt auf der TEOS-Schicht 20. Bei der Ätzung der Polysiliziumschicht 50 wird deutlich überätzt, damit sämtliche parasitären Poly- siliziu -Abstandshalter an den Seitenwänden des Schichtstapels 30a entfernt werden. Die Seitenwände sind nach der Ätzung nur durch die dünne Oxidschicht bedeckt.
Wie in den Figuren 9A und 9B gezeigt, wird anschließend eine dünne Siliziumnitridschicht 60 ganzflächig abgeschieden, beispielsweise mit Hilfe eines CVD-Verfahrens . Die Siliziumnitridschicht 60 hat im Ausführungsbeispiel eine Dicke von fünfzig Nanometern.
Wie in den Figuren 10A und 10B dargestellt, wird die Siliziumnitridschicht 60 anschließend in einem anisotropen Ätzpro- zess zu Abstandshaltern 60a an den Seitenwänden des Transistorteils 30a, Abstandshaltern 60b, 60c an den Seitenwänden der Gateelektrode 54 und des TEOS-Schichtbereiches 52a sowie zu einem Abstandshalter 60d an den Seitenwänden der Deckelektrode 56 und des TEOS-Bereiches 52b zurückgeätzt.
Wie in den Figuren 11A und 11B dargestellt, wird danach die dünne TEOS-Schicht 20 ohne Verwendung eines Lithografieverfahrens geätzt, d.h. selbstjustierend, beispielsweise mit einem RIE-Verfahren (Reactive Ion Etching) . Es entsteht unterhalb der Abstandshalter 60b, 60c und unterhalb der Gateelektrode 54 ein TEOS-Schichtbereich 20a. Unterhalb des Ab- Standshalters 60d entsteht ein TEOS-Schichtbereich 20b. Während des Ätzens werden auch die TEOS-Schichtbereiche 52a und 52b gedünnt, bspw. auf fünfundzwanzig Nanometer. Es entstehen gedünnte TEOS-Schichtbereiche 52c oberhalb der Gateelektrode 54 und 52d oberhalb der Deckelektrode 56. Durch die Ätzung wird außerdem die Siliziumnitridschicht 18 in Breichen freigelegt, die nicht vom TEOS-Schichtbereich 20a bedeckt sind. Die Abstandshalter 60a bis 60d werden durch die Ätzung der
TEOS-Schicht 52 nicht angegriffen, so dass sie etwas über die gedünnten TEOS-Schichtbereiche 52c und 52d hinausstehen.
Wie in den Figuren 12A und 12B gezeigt, wird anschließend die Nitridschicht 18 selbstjustierend strukturiert, wobei freiliegende Bereiche dieser Siliziumnitridschicht 18 entfernt werden. Unterhalb des TEOS-Schichtbereiches 20a verbleibt ein Nitridschichtbereich 18a. Unterhalb des TEOS-Schichtbereiches 20b verbleibt ein Nitridschichtbereich 18b. Beispielsweise wird mit einem RIE-Verfahren (Reactive Ion Etching) geätzt.
Dabei werden auch die Abstandshalter 60a bis 60d gekürzt. Die Schichtdicken und Ätzungen sind so dimensioniert, dass die Gateelektrode 54 nach der Ätzung der Siliziumnitridschicht 18 immer noch an den Seiten von den Abstandshaltern 60b und 60c umgeben ist. Von oben wird die Gateelektrode 54 weiterhin durch eine ausreichend dicke TEOS-Schicht maskiert, beispielsweise eine TEOS-Schicht 52c mit einer Dicke von fünfundzwanzig Nanometern. Die Source-/Drain-Gebiete liegen nach dem Ätzen der Siliziumnitridschicht 18 offen.
Die Abstandshalter 60b und 60c schließen nun mit der oberen Oberfläche des TEOS-Bereiches 52c ab. Der Abstandshalter 60d schließt mit der oberen Oberfläche des TEOS-Schichtbereiches 52d ab.
Wie in den Figuren 13A und 13B dargestellt, wird anschließend ein selektives Epitaxieverfahren durchgeführt. Eine monokristalline Epitaxieschicht wächst nur auf den freigelegten Source-/Drain-Bereichen der Halbleiterschicht 16 auf. Es entstehen Epitaxiebereiche 62 und 64 auf monokristallinem
Silizium. Die Epitaxiebereiche 62 und 64 erstrecken sich etwa bis zur halben Höhe der TEOS-Schichtbereiche 20a bzw. 20b. Die Epitaxiebereiche 62 und 64 werden auch als "angehobene" (elevated) Source-/Drain-Bereiche bezeichnet. Die Dicke der Epitaxieschicht für die Epitaxiebereiche 62 und 64 richtet sich vor allem nach der Dicke der Halbleiterschicht 16 und der nachfolgend erläuterten Silizidierung. Bei der Silizidierung wird vorhandenes Silizium verbraucht, so dass entsprechend viel Silizium für die Reaktion bereitgestellt wird. Durch diese Maßnahme wird ein "Abreißen" der Kanalanschlüsse im Bereich des Drain-/Source-Bereiches vermieden.
Wie in den Figuren 14A und 14B gezeigt, wird nach dem Epitaxieverfahren eine Ionenimplantation, z.B. n++, d.h. stark n- dotiert, zum Herstellen der hochdotierten Source-/Drain- Bereiche 70 und 72 durchgeführt, siehe Implantationspfeile 80. Eine Maske ist hier lediglich zum Trennen von Bereichen mit komplementären Transistoren in einem CMOS-Prozess (Complementary Metal Oxide Semiconductor) erforderlich. Durch die Implantation werden die Epitaxiebereiche 62, 64 und die darunterliegenden Bereiche der Halbleiterschicht 16 niederoh- mig n+- dotiert. Außerdem wird dabei eine Verbindung zwischen dem Source-/Drain-Bereich 72 und dem Bodenelektrodenbereich 34 des Kondensators hergestellt. Ein zwischen den Source- /Drain-Bereichen 70 und 72 in der Halbleiterschicht 16 liegender Kanalbereich 82 bleibt undotiert.
Während der Implantation dienen die TEOS-Schichtbereiche 52c und 52d als Implantationsmaske. Die Dotierungen der Gateelektrode 54 und der Deckelektrode 56 werden deshalb bei der Implantation nicht verändert.
Wie in den Figuren 15A und 15B dargestellt, werden im An- schluss an die HDD-Implantation (High Density Drain) die Reste der TEOS-Schicht 52, d.h. insbesondere die TEOS- Schichtbereiche 52c und 52d weggeätzt. Anschließend wird ein Salicide-Verfahren (Seif aligned silicide) durchgeführt. Dazu wird beispielsweise ganzflächig eine Nickelschicht abgeschieden. Bei Temperaturen von beispielsweise 500°C bildet sich Nickelsilizid auf den Epitaxiebereichen 62, 64, auf der Gateelektrode 54 und auf der Deckelektrode 56, siehe Silizidbe- reiche 90 bis 96. An Stelle von Nickel lässt sich auch ein anderes Metall mit einer Schmelztemperatur über 1400 Grad Celsius verwenden, insbesondere ein Refraktärmetall, um bspw. Titansilizid oder Kobaltsilizid herzustellen.
Wie in den Figuren 16A und 16B dargestellt, wird anschließend eine Passivierungsschicht 100 aufgebracht, beispielsweise aus Siliziumdioxid. In die Passivierungsschicht 100 werden Kontaktlöcher geätzt und beispielsweise mit Wolfram gefüllt, wobei Verbindungsabschnitte 102, 104, 106, 108 und 110 entstehen, die in dieser Reihenfolge zum Silizidbereich 90, 94, 96 bzw. 92 führen. An Stelle der beiden zum Silizidbereich 92 führenden Verbindungsabschnitte 108 und 110 wird bei einem anderen Ausführungsbeispiel nur ein Verbindungsabschnitt vorgesehen. Die Verbindungsabschnitte 102 bis 110 werden anschließend noch mit Leiterbahnen einer Metallisierungslage oder mehrerer Metallisierungslagen verbunden. Dabei wird ein konventioneller CMOS-Prozess ausgeführt, der auch als "Back End" bezeichnet wird.
Figur 17 zeigt eine Draufsicht auf die Speicherzelle 120, die einen FinFET 122 und einen Kondensator 124 enthält. Der Kon- densator 124 ist im Verhältnis zu dem Transistor 122 in allen Figuren 1A bis 17 verkleinert dargestellt.
Als effektiv wirksame Fläche des Kondensators 124 ergibt sich:
Ä = L - B + H -(2 - L + B), wobei A die wirksame Fläche, B die Breite des Kondensators, L die Länge des Kondensators, H die in Figur 16A eingetragene Höhe des Bodenelektrodenbereiches 34 sind.
Ein bevorzugter Anwendungsbereich einer solchen embedded DRAM-Kapazität ist der Ersatz von mittelgroßen SRAM- Speichereinheiten durch einen schnellen embedded-DRAM, beispielsweise im zweiten und dritten Zugriffsniveau einer Mikroprozessorspeicherhierarchie, d.h. im second and third level cache. Beispielsweise hat bisher eine SRAM-Speicherzelle eine Fläche von 134 F2, wobei F die minimale Strukturgröße ist. Wird beispielsweise ein Dielektrikum mit einer Dielektrizitätskonstante εr gleich fünfundzwanzig eingesetzt, z.B. Tan- talpentoxid, so lässt sich eine typische embedded-DRAM- Kapazität CMEM von zwanzig Femtofarad pro Speicherzelle gemäß den folgenden Berechnungen realisieren. Die Oxidkapazität beträgt :
COX = εr εO/tphys = 110 fF/μm2, wobei tphys die Oxiddicke ist, die im Ausführungsbeispiel zwei Nanometer beträgt. Es ergibt sich eine erforderliche Fläche AMEM der Speicherkapazität von:
AMEM = CMEM/COX = 0,18 um2.
Für eine minimale Strukturbreite F gleich fünfzig Nanometer entspricht dies 72 F2 für die Kapazität. Diese Fläche lässt sich beispielsweise mit einem quaderförmigen Bodenelektrodenbereich 34 erzeugen, der eine Grundfläche von L • B = 8 F • 6 F hat, wobei die Höhe H gleich 1 F beträgt. Dies entspricht einer Flächenreduktion um dreiunddreißig Prozent bezogen auf einen planaren SOI-Prozess. Für höhere Höhen H steigt dieser Flächengewinn. Einschließlich des Zugangstransistors ergibt sich eine Gesamtfläche der FinFET-Kapazitätsanordnung von 68 F2, wobei der FinFET 122 mit einem Gatekontakt ausgeführt wird. Die Fläche der embedded-DRAM-Speicherzelle liegt damit unter der SRAM-Zellgröße von 134 F2.
Bei der Erfindung wird eine Kapazität in die FET-Ebene also in das sogenannte top-Silizium auf einem SOI-Substrat integriert. Im Unterschied zu SOI-CMOS-Technologien mit planaren, vollständig verarmten SOI-Transistoren wird jedoch ein FinFET eingesetzt, der aufgrund der beiden Steuerkanäle an den Seitenwänden bessere Steuereigenschaften hat. Zur Herstellung der SOI-Kapazität ist nur ein zusätzlicher Prozessschritt erforderlich, wenn das besonders hochqualitative Gatedielektrikum des Transistors als Dielektrikum des Kondensators genutzt wird.
Bei einer effektiven Oxiddicke von einem Nanometer, einer Korrektur von 0,8 Nanometern für die Gate- und top-Siliziuru- Verarmung und aufgrund der quantenmechanischen Effekte ergibt sich eine Kapazität pro Fläche von:
COX = 3,9 εO/tfox = 19 fF/μm2, wobei tfox gleich 1,8 Nanometer die elektrisch wirksame Oxiddicke und εO die Dielektrizitätskonstante im Vakuum bezeichnen. Bei der Verwendung eines Metall-Gates verringert sich die elektrisch wirksame Oxiddicke um etwa 0,4 Nanometer aufgrund der nicht mehr vorhandenen Gate-Verarmung, wodurch sich die Kapazität pro Fläche erhöht auf:
COX = 3,9 εO/tfox = 24 fF/μm2.
Die erfindungsgemäßen Kapazitäten werden auch als sogenannte Bypass-Kapazitäten zur Dämpfung von sogenannten Spikes und zur Dämpfung von Übersprechen in der Spannungsversorgung der integrierten Schaltungsanordnung verwendet. Auch als analoge Kapazitäten sind sie bestens geeignet, insbesondere in Oszillatoren oder Analog-Digital-Wandlern. Auch für sogenannte Mixed-Signal Schaltungen werden die Kapazitäten eingesetzt, d.h. für Schaltungen mit analogen Kapazitäten und bspw. Speicherkapazitäten in Speicherzellen.
Bei anderen Ausführungsbeispielen wird an Stelle des Gateoxids ein gesondertes high-K-DRAM-Dielektrikum mit εr größer einhundert eingesetzt. Beispielsweise ein Dielektrikum, das Bariumstrontiumtitanat (BST) oder Epitaxie-
Bariumstrontiumtitanat enthält. Dadurch verringert sich der Flächenbedarf auf ca. 22 F2. Mit Hilfe einer zweiten Zusatzmaske wird der Bereich für das high-K-Dielektrikum auf den SOI-Stapeln festgelegt. Als weitere Vorteile gegenüber bisherigen Technologiekonzepten ergibt sich ein planarer Übergang zwischen reinen Logikblöcken und embedded-DRAM-Blöcken. Weiterhin werden tiefe Vias und Kontakte vermieden.
Der geringe Leckstrom in FinFET-Transistoren sowie die geringeren Parasitärkapazitäten, die den Anteil der Nutzkapazität an der Gesamtkapazität erhöhen, führen zudem zu einer weiteren verringerten embedded-DRAM-Kapazität von CMEM gleich zehn Femtofarad.
Bei dem an Hand der Figuren 1A bis 17 erläuterten Ausführungsbeispiel wurde keine LDD-Dotierung (Lightly Doped Drain) durchgeführt. Bei einem anderen Ausführungsbeispiel wird zusätzlich zu der HDD-Dotierung auch eine LDD-Dotierung durchgeführt .
Bei einem weiteren Ausführungsbeispiel werden ein Transistor und der Kondensator räumlich weiter voneinander entfernt angeordnet und jeweils mit eigenen Verbindungsabschnitten verbunden.
Insbesondere bei DRAM-Speicherzellen (dynamic random access memory) mit nur einem Transistor ist der Verbindungsabschnitt 104 nicht erforderlich. Die Abstandshalter 60c und 60d können sich dann berühren, so dass sie als Maske bei der Dotierung des Anschlussbereiches 70 und bei der selektiven Silizidierung dienen. Unter den Abstandshaltern 60c und 60d bildet sich dann ein Anschlussbereich durch Ausdiffusion von Dotier- atomen aus dem Bodenelektrodenbereich 34.
Figur 18 zeigt einen Schaltplan einer DRAM-Speicherzelle 200 dynamic random access memory) mit drei Transistoren Ml bis M2 sowie mit einem Kondensator Cs, die mit dem an Hand der Figu- ren 1A bis 16A erläuterten Verfahrensschritten hergestellt worden sind. Beispielsweise ist der in Figur 17 dargestellte Transistor 122 in einem ersten Fall der Transistor Ml. Der Kondensator 124 ist dann der Kondensator Cs. Im ersten Fall führt eine elektrisch leitende Verbindung von einer an den Bodenelektrodenbereich 34 angrenzenden zusätzlichen Anschlussfläche in der Halbleiterschicht 16 oder vom Verbin- dungsabschnitt 104 zu dem Gate des Transistors M2.
Alternativ wird in einem zweiten Fall das Layout jedoch so gewählt, dass der Transistor 122 dem Transistor M2 entspricht, wobei der Kondensator 124 wieder dem Kondensator Cs entspricht. Im zweiten Fall ist die Deckelektrode 56 elektrisch leitend mit dem einen Anschlussbereich des Transistors Ml und mit dem Gate des Transistors M2 verbunden.
Die Schaltung der Speicherzelle 200 enthält eine Teilschal- tung zum Schreiben und eine Teilschaltung zum Lesen, wobei beim Lesen die Ladung des Kondensators Cs nicht verändert wird, so dass auch ein Auffrischen dieser Ladung nach einem Lesevorgang nicht erforderlich ist.
Die Teilschaltung zum Schreiben enthält den Schreib-Tran- sistor Ml und den Kondensator Cs . Der Gateanschluss des Transistors Ml ist mit einer Schreibwortleitung WWL verbunden. Der Sourceanschluss des Transistors Ml ist mit einer Schreibbitleitung BLl verbunden. Bei einer Schaltungsanordnung mit besonders guten elektrischen Eigenschaften gemäß dem oben erwähnten ersten Fall führt der Drainanschluss des Transistors Ml zu einem Speicherknoten X, der durch die Bodenelektrode 34 des Kondensators 124 gebildet wird. Die Deckelektrode 56 des Kondensators Cs liegt auf einem Massepotential VSS. Bei der Alternative gemäß dem zweiten Fall führt der Drainanschluss des Transistors Ml zu einem Speicherknoten X, der durch die Deckelektrode 56 des Kondensators 124 gebildet wird. Die Bodenelektrode 34 des Kondensators Cs liegt auf einem Massepotential VSS.
Die Teilschaltung zum Lesen enthält die Transistoren M2 und M3. Der Gateanschluss des Transistors M3 ist mit einer Lese- Wortleitung RWL verbunden. Der Drainanschluss des Transistors M3 ist mit einer Lesebitleitung BL2 verbunden, die vor Beginn des Lesevorganges bspw. auf ein Betriebspotential VDD aufgeladen wird. Der Sourceanschluss des Transistors M3 ist mit dem einen Drainanschluss des Transistors M2 verbunden. Der
Gateanschluss des Transistors M2 ist mit dem Speicherknoten X verbunden. Der Sourceanschluss des Transistors M2 liegt auf dem Massepotential VSS.
Der Transistor M2 übernimmt die Aufgabe eines Verstärkers, so dass auch bei Ladungsverlusten auf dem Speicherknoten X noch ein zuverlässiges Lesen möglich ist. Befindet sich eine positive Ladung auf dem Speicherknoten X, so ist der Transistor M2 im eingeschalteten Zustand und die vorgeladene Lesebitlei- tung BL2 wird beim Lesevorgang entladen.
Da die Gate-Source-Kapazität des Transistors M2 parallel zum Kondensator Cs liegt, erhöht sich die effektiv wirksame Speicherkapazität Ceff: Ceff = Cs + CGS (M2) , wobei Cs die Kapazität des Kondensators Cs und CGS die Gate- Source-Kapazität des Transistors M2 sind. Auf Grund des Herstellungsverfahrens sind die Kapazitäten pro Fläche des Speicher-Kondensators Cs und des Transistors M2 bspw. gleich groß, -wenn das Gateoxid und das Kondensatordielektrikum in derselben dielektrischen Schicht erzeugt werden und die Schicht überall die gleiche Schichtdicke hat.
Der Flächenbedarf der Speicherzelle 200 wird durch die Anfor- derungen an die effektiv wirksame Speicherkapazität Ceff bestimmt. Bei geringen Leckströmen und einer hohen Transistorverstärkung, die einen hohen Lesestrom zur Folge hat, lässt sich der Speicher-Kondensator Cs verkleinern. Die für den Kondensator Cs erforderliche Fläche und dessen elektri- sehe Eigenschaften sind Hauptkriterien für die wirtschaftliche Herstellung einer Speichereinheit mit einer Vielzahl von Speicherzellen 200. Auch eine Speichereinheit mit einer Viel- zahl von Speicherzellen 200 ist zum Ersetzen eines SRAMS in einer Prozessorspeicherhierarchie geeignet.
Bei einem anderen Ausführungsbeispiel wird an Stelle des FinFET Transistors ein Multi-FinFET Transistor eingesetzt, der an Stelle nur eines Steges eine Vielzahl parallel zueinander angeordneter Stege zwischen seinem Drain- Anschlussbereich und seinem Source-Anschlussbereich enthält.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung (120),
mit einem elektrisch isolierenden Isolierbereich,
und mit mindestens einer einen Kondensator (124) bildenden Bereichsfolge, die in der angegebenen Reihenfolge enthält:
einen isolierbereichsnahen Elektrodenbereich (34),
einen dielektrischen Bereich (46), und
einen isolierbereichsfernen Elektrodenbereich (56) ,
wobei der Isolierbereich Bestandteil einer in einer Ebene angeordneten Isolierschicht (14) ist,
wobei der Kondensator (124) und mindestens ein aktives Bau- element (122) der integrierten Schaltungsanordnung (120) auf der gleichen Seite der Isolierschicht (14) angeordnet sind,
und wobei der isolierbereichsnahe Elektrodenbereich (34) und der aktive Bereich (82) des Bauelementes (122) in einer Ebene angeordnet sind, die parallel zu der Ebene liegt, in der die Isolierschicht (14) angeordnet ist.
2. Schaltungsanordnung (120) nach Anspruch 1, dadurch ge kenn z e i chnet , dass der isolierbereichsnahe Elekt- rodenbereich (34) ein einkristalliner Bereich ist, vorzugsweise ein dotierter Halbleiterbereich,
und/oder dass der isolierbereichsnahe Elektrodenbereich (34) und/oder der aktive Bereich (82) eine Dicke kleiner als ein- hundert Nanometer oder kleiner als fünfzig Nanometer hat, und/oder dass der aktive Bereich (82) ein einkristalliner Bereich ist, vorzugsweise ein Halbleiterbereich der dotiert oder undotiert ist,
und/oder dass die Isolierschicht (14) an einer Seite an ein Trägersubstrat (12) angrenzt, vorzugsweise an ein Trägersubstrat, das ein Halbleitermaterial enthält oder aus einem Halbleitermaterial besteht, insbesondere aus Silizium oder aus einkristallinem Silizium,
und/oder dass die Isolierschicht (14) an der anderen Seite an den isolierbereichsnahen Elektrodenbereich (34) angrenzt,
und/oder dass die Grenzflächen vorzugsweise vollständig in zwei zueinander parallelen Ebenen liegen,
und/oder dass die Isolierschicht (14) ein elektrisch isolierendes Material enthält oder aus einem elektrisch isolierenden Material besteht, vorzugsweise ein Oxid, insbesondere Siliziumdioxid,
und/oder dass das aktive Bauelement (122) ein Transistor ist, vorzugsweise ein Feldeffekttransistor, insbesondere ein FinFET.
3 . Schaltungsanordnung ( 120 ) nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t , dass der dielektrische Bereich ( 46 ) Siliziumdioxid enthält oder aus Siliziumdioxid besteht ,
und/oder dass der dielektrische Bereich (46) aus einem Material mit einer Dielektrizitätskonstante größer als vier oder größer als zehn oder größer als fünfzig besteht,
und/oder dass der isolierbereichsferne Elektrodenbereich (56) Silizium enthält, vorzugsweise polykristallines Silizium oder aus Silizium besteht, vorzugsweise aus polykristallinem Silizium,
und/oder dass der isolierbereichsferne Elektrodenbereich (56) ein Metall enthält oder aus einem Metall besteht,
und/oder dass der isolierbereichsferne Elektrodenbereich (56) ein niederohmiges Material enthält, vorzugsweise Titannitrid, Tantalnitrid oder Rubidium oder hochdotiertes Siliziumgerma- nium,
und/oder dass der isolierbereichsferne Elektrodenbereich (56) an einen Metallhalbleiterverbindungen enthaltenden Bereich angrenzt, insbesondere an einen Silizidbereich (96).
4. Schaltungsanordnung (120) nach einem der vorhergehenden Ansprüche, dadurch ge kenn z ei chnet , dass der dielektrische Bereich (46) und der isolierbereichsferne E- lektrodenbereich (56) an zwei, an drei, an vier oder an fünf Seitenflächen oder an mehr als fünf Seitenflächen des isolierbereichsnahen Elektrodenbereiches (34) angeordnet sind,
und/oder dass der isolierbereichsnahe Elektrodenbereich (34) eine Vielzahl von Stegen enthält, deren Steghöhe vorzugsweise größer als die Stegbreite ist, vorzugsweise mindestens doppelt so groß .
5. Schaltungsanordnung (120) nach einem der vorhergehenden Ansprüche, ge kenn z e i chne t du rch mindestens einen Feldeffekttransistor (122), dessen Kanalbereich (82) der aktive Bereich ist, wobei der Kanalbereich (82) vorzugsweise undotiert ist,
und/oder dessen Steuerelektrode (54) das gleiche Material und/oder Material der gleichen Dotierstoffkonzentration wie der isolierbereichsferne Elektrodenbereich (56) enthält, und/oder dessen Steuerelektrodenisolationsbereich (42, 44) das gleiche Material und/oder ein Material mit der gleichen Dicke wie die der dielektrische Bereich (46) enthält,
und/oder dessen Steuerelektrodenisolationsbereich (42, 44) ein anderes Material und/oder ein Material mit einer anderen Dicke als der dielektrische Bereich (46) enthält.
6. Schaltungsanordnung (120) nach Anspruch 5, dadur ch ge kenn z e i chnet , dass der Feldeffekttransistor (122) mindestens einen Steg enthält,
und/oder dass mehrere Steuerelektroden (54) an einander gegenüberliegenden Seiten des Steges (30a) angeordnet sind, vor- zugsweise zwei oder drei Steuerelektroden,
und/oder dass mindestens eine Steuerelektrode (54) an einen Metallhalbleiterverbindungen enthaltenden Bereich angrenzt, insbesondere an einen Silizidbereich (92),
und/oder dass ein Verbindungsbereich die Steuerelektroden (54) elektrisch verbindet, wobei der Verbindungsbereich vom Kanalbereich vorzugsweise durch einen dicken Isolierbereich (18, 20) getrennt ist, der vorzugsweise eine Isolierstärke hat, die größer als die Dicke von Steuerelektrodenisolations- bereichen (42, 44) ist,
und/oder wobei der Verbindungsbereich aus dem gleichen Material besteht und/oder die gleiche Dotierstärke wie der iso- lierbereichsferne Elektrodenbereich (56) hat.
7. Schaltungsanordnung (120) nach Anspruch 5 oder 6, da durch ge kenn ze i chne t , dass ein Anschlussbereich oder beide Anschlussbereiche (70, 72) des Feldeffekttransis- tors (122) an die Isolierschicht (14) grenzen, und/oder dass mindestens ein Anschlussbereich (70, 72) an einen eine Metallhalbleiterverbindung enthaltenden Bereich angrenzt, vorzugsweise an einen Silizidbereich (90, 94),
und/oder dass die Anschlussbereiche (70, 72) eine größere Dicke haben als der aktive Bereich (82) .
8. Schaltungsanordnung (120) nach einem der Ansprüche 5 bis
7 , d a d u r c h g e k e n n z e i c h n e t , dass beidseitig der Steuerelektroden (54) Abstandshalter (60b, 60c) angeordnet sind, die vorzugsweise ein anderes Material enthalten als die Elektrodenschicht, vorzugsweise Siliziumnitrid, oder die aus einem anderen Material bestehen als die Elektrodenschicht, vorzugsweise aus Siliziumnitrid,
und/oder dass an mindestens einer Seite des isolierbereichs- fernen Elektrodenbereiches (56) ein Abstandshalter (60d) angeordnet ist, der ein anderes Material enthält, vorzugsweise Siliziumnitrid, oder aus einem anderen Material besteht als die Elektrodenschicht (50) , vorzugsweise aus Siliziumnitrid,
und/oder dass sich ein an einer Steuerelektrode (54) angeordneter Abstandshalter (60c) und ein an dem isolierbereichsfer- nen Elektrodenbereich (56) angeordneter Abstandshalter 60d berühren.
9. Schaltungsanordnung (120) nach einem der Ansprüche 5 bis
8, dadurch ge kennzeichnet , dass ein An- Schlussbereich (72) des Feldeffekttransistors (122) und der isolierbereichsnahe Elektrodenbereich (34) des Kondensators (124) aneinander grenzen und eine elektrisch leitfähige Verbindung an der Grenze haben,
und/oder dass der an den Elektrodenbereich (34) angrenzende Anschlussbereich (72) nicht an einen eine Metallhalbleiterverbindung enthaltenden Bereich angrenzt, und/oder dass der andere Anschlussbereich (70) an einen eine Metallhalbleiterverbindung enthaltenden Bereich angrenzt.
10. Schaltungsanordnung (120) nach Anspruch 9, dadur ch ge kenn z e i chnet , dass die an den Anschlussbereich (72) angrenzende Seite des isolierbereichsnahen Elektrodenbereiches (34) länger ist als eine quer zu dieser Seite liegende Seite des isolierbereichsnahen Elektrodenbereiches (34), vorzugsweise mindestens doppelt so lang oder mindestens fünf mal so lang,
wobei der Transistor (122) vorzugsweise eine Transistorweite hat, die ein mehrfaches der minimalen Strukturbreite (F) beträgt, vorzugsweise mehr als das Dreifache oder mehr als das Fünffache,
oder dass eine quer zu der an den Anschlussbereich (72) angrenzende Seite des isolierbereichsnahen Elektrodenbereiches (34) liegende Seite des isolierbereichsnahen Elektrodenbereiches (34) länger als die an den Anschlussbereich (72) angrenzende Seite ist, vorzugsweise mindestens doppelt so lang oder mindestens fünf mal so lang,
wobei der Transistor (122) vorzugsweise eine Transistorweite hat, die kleiner als das Dreifache der minimalen Strukturbreite (F) ist, vorzugsweise kleiner als das Doppelte der minimalen Strukturbreite (F) .
11. Schaltungsanordnung (120) nach einem der vorhergehenden Ansprüche, dadurch ge kenn z eichnet , dass die Schaltungsanordnung mindestens einen Prozessor enthält, vorzugsweise einen Mikroprozessor,
und/oder das der Kondensator (124) und das aktive Bauelement (122) eine Speicherzelle (120) bilden, insbesondere in einer dynamischen RAM-Speichereinheit, und/oder dass eine Speicherzelle entweder einen Kondensator (122) und nur einen Transistor (122) oder einen Kondensator (Cs) und mehr als einen Transistor (Ml bis M3) enthält, vor- zugsweise drei Transistoren (Ml bis M3) .
12. Verfahren zum Herstellen einer integrierten Schaltungsanordnung (120) mit Kondensator (124), insbesondere einer Schaltungsanordnung (120) nach einem der vorhergehenden An- Sprüche,
bei dem ohne Beschränkung durch die angegebene Reihenfolge die folgenden Verfahrensschritte ausgeführt werden:
Bereitstellen eines Substrats (10), das eine Isolierschicht (14) aus elektrisch isolierendem Material und eine Halbleiterschicht (16) enthält,
Strukturieren der Halbleiterschicht (16) zur Ausbildung min- destens eines Elektrodenbereiches (34) für einen Kondensator und zur Ausbildung mindestens eines aktiven Bereiches (82) für einen Transistor (122),
nach dem Strukturieren der Halbleiterschicht (16) Erzeugen mindestens einer dielektrischen Schicht (42, 44, 46),
nach dem Erzeugen der dielektrischen Schicht (42, 44, 46) Erzeugen einer Elektrodenschicht (50) ,
Ausbilden einer isolierbereichsfernen Elektrode (56) des Kondensators (124) in der Elektrodenschicht (50) .
13 . Verfahren nach Anspruch 12 , g e k e n n z e i c h n e t d u r c h die Schritte :
Aufbringen mindestens einer Isolierschicht (18, 20) auf die Halbleiterschicht (16) vor dem Strukturieren, vorzugsweise einer Siliziumnitridschicht (18) und/oder einer Oxidschicht (20) mit einer ersten Dicke,
und/oder Dotieren der isolierbereichsnahen Elektrode (34), vorzugsweise vor dem Erzeugen der dielelektrischen Schicht (42, 44, 46),
und/oder Erzeugen der dielektrischen Schicht (42, 44, 46) gleichzeitig mit einer dielektrischen Schicht am aktiven Bereich (82) des Transistors (122),
und/oder Ausbilden einer Steuerelektrode (54) des Transistors (122) gleichzeitig mit dem Ausbilden des isolierbereichsfernen Elektrodenbereiches (56) .
14. Verfahren nach Anspruch 12 oder 13, ge kenn z e i ch ne t dur ch die Schritte:
Erzeugen einer Hilfsschicht (52) nach dem Erzeugen der Elekt- rodenschicht (50) , vorzugsweise einer Hilfsschicht mit einer größeren Dicke als die Oxidschicht (18, 20),
und/oder Strukturieren des isolierbereichsfernen Elektrodenbereiches (56) und/oder einer Steuerelektrode (54) des Tran- sistors unter Verwendung der Hilfsschicht (52) als Hartmaske.
15. Verfahren nach einem der Ansprüche 12 bis 14, ge kenn z e i chnet durch die Schritte:
Aufbringen einer weiteren Hilfsschicht (60) nach dem Strukturieren einer Steuerelektrode (54) des Transistors (142), vorzugsweise einer Siliziumnitridschicht,
und/oder anisotropes Ätzen der weiteren Hilfsschicht (60)
16. Verfahren nach einem der Ansprüche 12 bis 15, ge kenn z e i chnet durch die Schritte: nochmaliges Strukturieren der Isolierschicht (18, 20), wobei vorzugsweise die Dicke der Hilfsschicht (52) verringert wird und/oder die Hilfsschicht (52) aber nicht vollständig ent- fernt wird,
und/oder anisotropes Ätzen der weiteren Hilfsschicht (60) nach dem Strukturieren der Isolierschicht (20) .
17. Verfahren nach einem der Ansprüche 12 bis 16, ge kenn z e i chnet dur ch die Schritte:
Durchführen einer selektiven Epitaxie auf freiliegenden Bereichen aus Halbleitermaterial (16) nach dem Ausbilden des isolierbereichsfernen Elektrodenbereiches (56) und/oder nach dem Strukturieren einer Steuerelektrode (54) des Transistors (122),
und/oder Dotieren von Anschlussbereichen (70, 72) des Tran- sistors (122) nach dem Ausbilden des isolierbereichsfernen
Elektrodenbereiches (56) und/oder nach dem Strukturieren der Steuerelektrode (54) und vorzugsweise nach der Epitaxie.
18. Verfahren nach einem der Ansprüche 12 bis 17, g e - kenn z e i chnet dur ch die Schritte:
Entfernen der Hilfsschicht (52), vorzugsweise nach dem Strukturieren der Isolierschicht (18, 20) und/oder nach dem Durchführen der selektiven Epitaxie,
und/oder selektive Bildung einer Metallhalbleiterverbindung, insbesondere selektive Silizidbildung, auf der Elektrodenschicht (54) und/oder auf freiliegenden Halbleiterbereichen (16) .
EP03757708A 2002-10-18 2003-10-10 Integrierte schaltungsanordnung mit kondensator und herstellungsverfahren Withdrawn EP1552546A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP20090154696 EP2169715B1 (de) 2002-10-18 2003-10-10 Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10248722A DE10248722A1 (de) 2002-10-18 2002-10-18 Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10248722 2002-10-18
PCT/DE2003/003355 WO2004038770A2 (de) 2002-10-18 2003-10-10 Integrierte schaltungsanordnung mit kondensator und herstellungsverfahren

Related Child Applications (1)

Application Number Title Priority Date Filing Date
EP20090154696 Division EP2169715B1 (de) 2002-10-18 2003-10-10 Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren

Publications (1)

Publication Number Publication Date
EP1552546A2 true EP1552546A2 (de) 2005-07-13

Family

ID=32087019

Family Applications (2)

Application Number Title Priority Date Filing Date
EP03757708A Withdrawn EP1552546A2 (de) 2002-10-18 2003-10-10 Integrierte schaltungsanordnung mit kondensator und herstellungsverfahren
EP20090154696 Expired - Lifetime EP2169715B1 (de) 2002-10-18 2003-10-10 Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren

Family Applications After (1)

Application Number Title Priority Date Filing Date
EP20090154696 Expired - Lifetime EP2169715B1 (de) 2002-10-18 2003-10-10 Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren

Country Status (7)

Country Link
US (3) US7291877B2 (de)
EP (2) EP1552546A2 (de)
JP (1) JP4598531B2 (de)
CN (2) CN100468621C (de)
DE (1) DE10248722A1 (de)
TW (1) TWI255038B (de)
WO (1) WO2004038770A2 (de)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
DE10248722A1 (de) 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US6970372B1 (en) 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
US7253493B2 (en) 2004-08-24 2007-08-07 Micron Technology, Inc. High density access transistor having increased channel width and methods of fabricating such devices
WO2006069340A2 (en) * 2004-12-21 2006-06-29 Carnegie Mellon University Lithography and associated methods, devices, and systems
ATE392716T1 (de) * 2005-02-21 2008-05-15 Imec Inter Uni Micro Electr Halbleiterspeicherbauelement mit schwebendem körper und herstellungsverfahren desselben
US7459743B2 (en) * 2005-08-24 2008-12-02 International Business Machines Corporation Dual port gain cell with side and top gated read transistor
JP4496179B2 (ja) 2006-03-13 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
US7573108B2 (en) 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
WO2007133775A2 (en) * 2006-05-15 2007-11-22 Carnegie Mellon University Integrated circuit, device, system, and method of fabrication
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) * 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
JP2008172103A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及びその製造方法
US7696040B2 (en) * 2007-05-30 2010-04-13 International Business Machines Corporation Method for fabrication of fin memory structure
US20090108313A1 (en) * 2007-10-24 2009-04-30 Doyle Brian S Reducing short channel effects in transistors
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7808042B2 (en) 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8546916B2 (en) 2008-05-27 2013-10-01 Infineon Technologies Ag Capacitors and methods of manufacture thereof
US8076229B2 (en) 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
KR101046060B1 (ko) * 2008-07-29 2011-07-01 주식회사 동부하이텍 이미지센서 제조방법
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
JP2010199161A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
KR20190124813A (ko) * 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011081000A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US8659066B2 (en) 2012-01-06 2014-02-25 International Business Machines Corporation Integrated circuit with a thin body field effect transistor and capacitor
US8703553B2 (en) 2012-05-15 2014-04-22 International Business Machines Corporation MOS capacitors with a finFET process
US9064725B2 (en) * 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US8815661B1 (en) 2013-02-15 2014-08-26 International Business Machines Corporation MIM capacitor in FinFET structure
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US10340082B2 (en) 2015-05-12 2019-07-02 Capacitor Sciences Incorporated Capacitor and method of production thereof
AU2015259291A1 (en) 2014-05-12 2016-11-24 Capacitor Sciences Incorporated Energy storage device and method of production thereof
US10347423B2 (en) 2014-05-12 2019-07-09 Capacitor Sciences Incorporated Solid multilayer structure as semiproduct for meta-capacitor
US20170301477A1 (en) 2016-04-04 2017-10-19 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10319523B2 (en) 2014-05-12 2019-06-11 Capacitor Sciences Incorporated Yanli dielectric materials and capacitor thereof
KR20170005821A (ko) * 2014-05-12 2017-01-16 캐패시터 사이언시스 인코포레이티드 커패시터 및 이의 생산 방법
CN107592939B (zh) 2014-11-04 2020-05-05 电容器科学股份公司 储能器件及其生产方法
RU2017128756A (ru) 2015-02-26 2019-03-27 Кэпэситор Сайенсиз Инкорпорейтед Самовосстанавливающийся конденсатор и способы его получения
US9932358B2 (en) 2015-05-21 2018-04-03 Capacitor Science Incorporated Energy storage molecular material, crystal dielectric layer and capacitor
US9941051B2 (en) 2015-06-26 2018-04-10 Capactor Sciences Incorporated Coiled capacitor
US9455250B1 (en) 2015-06-30 2016-09-27 International Business Machines Corporation Distributed decoupling capacitor
US10026553B2 (en) 2015-10-21 2018-07-17 Capacitor Sciences Incorporated Organic compound, crystal dielectric layer and capacitor
US10636575B2 (en) 2016-02-12 2020-04-28 Capacitor Sciences Incorporated Furuta and para-Furuta polymer formulations and capacitors
US10305295B2 (en) 2016-02-12 2019-05-28 Capacitor Sciences Incorporated Energy storage cell, capacitive energy storage module, and capacitive energy storage system
US10566138B2 (en) 2016-04-04 2020-02-18 Capacitor Sciences Incorporated Hein electro-polarizable compound and capacitor thereof
US10153087B2 (en) 2016-04-04 2018-12-11 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US9978517B2 (en) 2016-04-04 2018-05-22 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10418364B2 (en) * 2016-08-31 2019-09-17 Globalfoundries Inc. Semiconductor device structure with self-aligned capacitor device
US10395841B2 (en) 2016-12-02 2019-08-27 Capacitor Sciences Incorporated Multilayered electrode and film energy storage device
US10804262B2 (en) 2019-02-22 2020-10-13 International Business Machines Corporation Cointegration of FET devices with decoupling capacitor
US11152371B2 (en) * 2019-08-13 2021-10-19 Micron Technology, Inc. Apparatus comprising monocrystalline semiconductor materials and monocrystalline metal silicide materials, and related methods, electronic devices, and electronic systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US6385033B1 (en) * 2000-09-29 2002-05-07 Intel Corporation Fingered capacitor in an integrated circuit
US6386032B1 (en) * 1999-08-26 2002-05-14 Analog Devices Imi, Inc. Micro-machined accelerometer with improved transfer characteristics

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176757A (en) * 1981-04-22 1982-10-30 Nec Corp Semiconductor device
JPH0638485B2 (ja) * 1983-06-01 1994-05-18 株式会社日立製作所 半導体メモリ
JPS61113271A (ja) * 1984-11-08 1986-05-31 Matsushita Electronics Corp 半導体記憶素子
JPS62259466A (ja) * 1986-05-02 1987-11-11 Sony Corp メモリ装置
JPH03173175A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 半導体装置
JPH05343681A (ja) 1992-06-11 1993-12-24 Kawasaki Steel Corp 半導体装置
JP3227917B2 (ja) * 1993-07-26 2001-11-12 ソニー株式会社 増幅型ｄｒａｍ用メモリセルおよびその製造方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JPH0832040A (ja) * 1994-07-14 1996-02-02 Nec Corp 半導体装置
JP3802942B2 (ja) * 1994-09-01 2006-08-02 株式会社ルネサステクノロジ 半導体装置、半導体記憶装置および半導体記憶装置の製造方法
JPH08125152A (ja) 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ａｄ変換器、ｄａ変換器、信号処理システム
TW334581B (en) * 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
CN1063285C (zh) * 1996-09-26 2001-03-14 联华电子股份有限公司 具有电容器的半导体存储器件的制造方法
CN1063289C (zh) * 1997-01-09 2001-03-14 联华电子股份有限公司 绝缘层上有硅的动态随机存取存储器及其制作方法
US6288431B1 (en) * 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
CN1053996C (zh) * 1997-04-16 2000-06-28 世界先进积体电路股份有限公司 一种制作动态随机存取存储器的方法
JPH1116344A (ja) * 1997-06-25 1999-01-22 Toshiba Microelectron Corp ３トランジスタ型ｄｒａｍメモリ装置
US7154153B1 (en) * 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US6207985B1 (en) * 1998-02-02 2001-03-27 Texas Instruments Incorporated DRAM memory cell and array having pass transistors with surrounding gate
JPH11340433A (ja) * 1998-05-22 1999-12-10 Matsushita Electron Corp 半導体装置及びその製造方法
CN1245975A (zh) * 1998-08-20 2000-03-01 联诚积体电路股份有限公司 动态随机存取存储器电容器的制造方法
JP2000068479A (ja) * 1998-08-26 2000-03-03 Hitachi Ltd 半導体集積回路装置
JP3164083B2 (ja) * 1998-10-20 2001-05-08 日本電気株式会社 半導体集積回路
JP2000188378A (ja) * 1998-12-21 2000-07-04 Toshiba Corp 半導体装置及びその製造方法
JP4540146B2 (ja) * 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
JP4202563B2 (ja) * 1999-11-18 2008-12-24 株式会社東芝 半導体装置
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
JP2002076297A (ja) * 2000-08-28 2002-03-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US6386032B1 (en) * 1999-08-26 2002-05-14 Analog Devices Imi, Inc. Micro-machined accelerometer with improved transfer characteristics
US6385033B1 (en) * 2000-09-29 2002-05-07 Intel Corporation Fingered capacitor in an integrated circuit

Also Published As

Publication number Publication date
WO2004038770A3 (de) 2004-09-23
EP2169715A2 (de) 2010-03-31
EP2169715B1 (de) 2015-04-22
US7291877B2 (en) 2007-11-06
JP2006503440A (ja) 2006-01-26
CN100468621C (zh) 2009-03-11
JP4598531B2 (ja) 2010-12-15
TWI255038B (en) 2006-05-11
US8124475B2 (en) 2012-02-28
TW200411908A (en) 2004-07-01
CN1706027A (zh) 2005-12-07
EP2169715A3 (de) 2013-07-10
US7820505B2 (en) 2010-10-26
DE10248722A1 (de) 2004-05-06
WO2004038770A2 (de) 2004-05-06
CN101286517A (zh) 2008-10-15
US20090184355A1 (en) 2009-07-23
US20080038888A1 (en) 2008-02-14
CN101286517B (zh) 2011-04-27
US20060003526A1 (en) 2006-01-05

Similar Documents

Publication Publication Date Title
EP2169715B1 (de) Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10125967C1 (de) DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE19912220B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE3882557T2 (de) DRAM-Zelle und Herstellungsverfahren.
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
EP1364373B1 (de) Verfahren zur herstellung eines speicherkondensators
DE10306281A1 (de) Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
DE10040464A1 (de) Grabenkondensator und Verfahren zu seiner Herstellung
DE10007018A1 (de) Halbleiterbauelemente mit Kondensator und Herstellungsverfahren hierfür
EP0875937A2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE102004043858A1 (de) Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
EP1552561B1 (de) Integrierte schaltungsanordnung mit kondensatoren und mit vorzugsweise planaren transistoren und herstellungsverfahren
DE19929211B4 (de) Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung
EP1116270A1 (de) Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
WO2000019528A9 (de) Dram-zellenanordnung und verfahren zu deren herstellung
DE10109564A1 (de) Grabenkondensator und Verfahren zu seiner Herstellung
DE19845058A1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE10128193C1 (de) Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE10226583A1 (de) DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff
WO2000060667A1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE19923262C1 (de) Verfahren zur Erzeugung einer Speicherzellenanordnung
EP0234384A1 (de) Dreidimensionale 1-Transistorzellenanordnung für dynamische Halbleiterspeicher und Verfahren zu ihrer Herstellung
EP1111682A2 (de) DRAM-Zelle mit zwei MOS-Transistoren
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
WO2003060994A1 (de) Speicherzelle mit niedertemperatur-schichten im grabenkondensator

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20050330

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PT RO SE SI SK TR

RBV Designated contracting states (corrected)

Designated state(s): DE FR IT

RIN1 Information on inventor provided before grant (corrected)

Inventor name: PACHA, CHRISTIAN

Inventor name: SCHULZ, THOMAS

Inventor name: HARTWICH, JESSICA

Inventor name: ROESNER, WOLFGANG

Inventor name: BREDERLOW, RALF

17Q First examination report despatched

Effective date: 20081027

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

RIC1 Information provided on ipc code assigned before grant

Ipc: H01L 21/8242 20060101ALI20170928BHEP

Ipc: H01L 21/02 20060101ALI20170928BHEP

Ipc: H01L 21/84 20060101AFI20170928BHEP

Ipc: H01L 27/108 20060101ALI20170928BHEP

Ipc: H01L 27/12 20060101ALI20170928BHEP

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20190501