JPH08125034A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08125034A
JPH08125034A JP6260355A JP26035594A JPH08125034A JP H08125034 A JPH08125034 A JP H08125034A JP 6260355 A JP6260355 A JP 6260355A JP 26035594 A JP26035594 A JP 26035594A JP H08125034 A JPH08125034 A JP H08125034A
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JP
Japan
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memory device
region
semiconductor memory
transistor
channel mos
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JP6260355A
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Hideto Hidaka
秀人 日高
Katsuhiro Suma
克博 須磨
Takahiro Tsuruta
孝弘 鶴田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ソフトエラーフリーで、かつ高集積度のＤＲ
ＡＭを安定して動作させる。 【構成】 ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡ
Ｍのセンスアンプ２０、プリチャージ回路２３、ビット
線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセ
ル２８およびコラム選択回路２９におけるトランジスタ
Ｑｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑ
ｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定し
た。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に形成されたダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置は、ＲＡＭに代
表される揮発性メモリと、ＲＯＭに代表される不揮発性
メモリとに大別される。揮発性メモリはさらに、ＤＲＡ
Ｍと、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とに大別される。また不揮発性メモリには、マスク
ＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯ
Ｍ、ヒューズＲＯＭなどがある。
【０００３】ＤＲＡＭにおいてはメモリセルのキャパシ
タに電荷が蓄積されることによってデータがストアされ
るため、リフレッシュ動作が必要になるが、メモリセル
の構成が単純であるため、大規模な記憶容量を有するＤ
ＲＡＭを低コストで製造することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍはキャパシタに電荷を蓄積することによってデータを
ストアしているため、パッケージ、配線材料などから放
出されたα粒子がキャパシタに蓄積された電荷量を変化
させ、それによりデータが反転されるという、いわゆる
ソフトエラーの問題があった。
【０００５】また、ＤＲＡＭはさらなる高集積化が望ま
れており、今後は２５６Ｍビット、１Ｇビットなどとい
うような大規模な記憶容量を持つＤＲＡＭが量産される
ことが期待されている。ＤＲＡＭを高集積化するために
は、一般にゲート長を短くする必要があるが、ゲート長
を短くするにつれて短チャネル効果が顕著に現われるた
め、ゲート長を短くするのには限界がある。
【０００６】ところで、近年、半導体基板中に絶縁層が
埋込まれたＳＯＩ基板上にトランジスタなどの半導体素
子が形成された半導体集積回路（ＬＳＩ）が開発されて
いる。
【０００７】図９２は、ＳＯＩ基板上に形成されたＭＯ
Ｓトランジスタの構成を示す平面図である。図９３は、
図９２に示されたＭＯＳトランジスタが９３−９３線で
切断された断面図である。図９４は、図９２に示された
ＭＯＳトランジスタが９４−９４線で切断された断面図
である。
【０００８】図９２〜図９４を参照して、このＭＯＳト
ランジスタは、ｎ+ 型ソース領域１と、ｎ+ 型ドレイン
領域２と、ｐ型ボディ領域３と、ゲート電極４とを備え
る。ボディ領域３は、ソース領域１およびドレイン領域
２間に位置する。ゲート電極４に所定電位が与えられる
と、ボディ領域３の中にチャネルが形成される。
【０００９】このＭＯＳトランジスタはＬＯＣＯＳ酸化
膜５によって完全に包囲され、それにより隣接する素子
と分離されている。また、このＭＯＳトランジスタはＳ
ＯＩ基板６の上に形成されている。ＳＯＩ基板６は、シ
リコン基板７と、ＳｉＯ2 からなる埋込酸化層８と、Ｓ
ＯＩ活性層９とから構成される。ソース領域１、ドレイ
ン領域２およびボディ領域３は、このＳＯＩ活性層９中
に形成されている。
【００１０】ボディ領域３は、ＬＯＣＯＳ酸化膜５によ
って包囲され、かつ埋込酸化層８によってシリコン基板
７と隔離されているため、電気的にフローティング状態
となっている。ボディ領域３がフローティング状態にな
ると、寄生バイポーラ動作によってソース・ドレイン間
の耐圧が３Ｖ程度まで低下したり、あるいはソース・ド
レイン間にリーク電流が流れやすくなったりする。ま
た、ボディ領域３はフローティング状態になると、キン
クが発生し、それによりドレイン電流Ｉｄ−ドレイン電
圧Ｖｄ特性が乱れるなど、トランジスタが安定して動作
しなくなる。
【００１１】この発明は上記のような問題点を解決する
ためになされたもので、その目的は、ＳＯＩ基板上に形
成された半導体記憶装置を提供することである。
【００１２】この発明の他の目的は、ソフトエラーがほ
とんど発生しないＤＲＡＭを提供することである。
【００１３】この発明のさらに他の目的は、さらに大規
模な記憶容量を持つＤＲＡＭを提供することである。
【００１４】この発明のさらに他の目的は、メモリセル
のデータ保持時間をさらに長くすることである。
【００１５】この発明のさらに他の目的は、半導体記憶
装置におけるＭＯＳトランジスタのソース・ドレイン間
の耐圧を高めることである。
【００１６】この発明のさらに他の目的は、半導体記憶
装置におけるＭＯＳトランジスタのソース・ドレイン間
のリーク電流を低減することである。
【００１７】この発明のさらに他の目的は、半導体記憶
装置におけるＭＯＳトランジスタを安定して動作させる
ことである。
【００１８】この発明のさらに他の目的は、レイアウト
面積の増加を最小限に抑えることである。
【００１９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のＮおよびＰチャネルＭＯＳ半導体素子
を含む。上記複数のＮおよびＰチャネルＭＯＳ半導体素
子はＳＯＩ基板上に形成される。各ＭＯＳ半導体素子
は、ソース領域と、ドレイン領域と、そのソース領域お
よびドレイン領域間に位置するボディ領域とを有する。
上記複数のＮチャネルＭＯＳ半導体素子のうち少なくと
も１つのＮチャネルＭＯＳ半導体素子のボディ領域が電
気的に固定される。上記複数のＰチャネルＭＯＳ半導体
素子のうち少なくとも１つのＰチャネルＭＯＳ半導体素
子のボディ領域が電気的にフローティング状態にされ
る。
【００２０】請求項２に係る半導体記憶装置は複数のＮ
およびＰチャネルＭＯＳ半導体素子を含む。上記複数の
ＮおよびＰチャネルＭＯＳ半導体素子はＳＯＩ基板上に
形成される。各ＭＯＳ半導体素子は、ソース領域と、ド
レイン領域と、そのソース領域およびドレイン領域間に
位置するボディ領域とを有する。上記複数のＮチャネル
ＭＯＳ半導体素子のうちいずれかのボディ領域が電気的
に固定される。上記複数のＰチャネルＭＯＳ半導体素子
のすべてのボディ領域が電気的にフローティング状態に
される。
【００２１】請求項３に係る半導体記憶装置は複数のＮ
およびＰチャネルＭＯＳ半導体素子を含む。上記複数の
ＮおよびＰチャネルＭＯＳ半導体素子はＳＯＩ基板上に
形成される。各ＭＯＳ半導体素子は、ソース領域と、ド
レイン領域と、そのソース領域およびドレイン領域間に
位置するボディ領域とを有する。上記複数のＮチャネル
ＭＯＳ半導体素子のすべてのボディ領域が電気的に固定
される。上記複数のＰチャネルＭＯＳ半導体素子のすべ
てのボディ領域がフローティング状態にされる。
【００２２】請求項４に係る半導体記憶装置において
は、請求項１〜３における上記固定されたボディ領域を
有する半導体素子がＮチャネルＭＯＳトランジスタであ
る。
【００２３】請求項５に係る半導体記憶装置において
は、請求項１〜３における上記固定されたボディ領域を
有する半導体素子がＮチャネルＭＯＳキャパシタであ
る。
【００２４】請求項６に係る半導体記憶装置は複数のＭ
ＯＳキャパシタを含む。上記複数のＭＯＳキャパシタは
ＳＯＩ基板上に形成される。各ＭＯＳキャパシタは、ソ
ース領域と、そのソース領域と接続されたドレイン領域
と、そのソース領域およびドレイン領域間に位置するボ
ディ領域とを有する。上記複数のＭＯＳキャパシタのう
ち少なくとも１つのＭＯＳキャパシタのボディ領域が自
己のソース領域と接続される。
【００２５】請求項７に係る半導体記憶装置は、複数の
ＮおよびＰチャネルＭＯＳ半導体素子を含む。上記複数
のＮおよびＰチャネルＭＯＳ半導体素子はＳＯＩ基板上
に形成される。各ＭＯＳ半導体素子は、ソース領域と、
ドレイン領域と、そのソース領域およびドレイン領域間
に位置するボディ領域とを有する。上記複数のＮチャネ
ルＭＯＳ半導体素子のうち少なくとも１つのＮチャネル
ＭＯＳ半導体素子のボディ領域に第１の所定電位が与え
られる。上記複数のＰチャネルＭＯＳ半導体素子のうち
少なくとも１つのＰチャネルＭＯＳ半導体素子のボディ
領域が電気的にフローティング状態にされる。
【００２６】請求項８に係る半導体記憶装置において
は、請求項７の構成に加えて、上記複数のＮチャネルＭ
ＯＳ半導体素子のうち少なくとももう１つのＮチャネル
ＭＯＳ半導体素子のボディ領域に第２の所定電位が与え
られる。
【００２７】請求項９に係る半導体記憶装置において
は、請求項７または８の構成に加えて、上記第１の所定
電位が一定である。
【００２８】請求項１０に係る半導体記憶装置において
は、請求項８または９の構成に加えて、上記第２の所定
電位が一定である。
【００２９】請求項１１に係る半導体記憶装置は、複数
のＭＯＳトランジスタおよび複数のビット線対を含み、
データをストアする。そのストアされたデータはビット
線対を介して読出される。上記複数のＭＯＳトランジス
タおよび上記複数のビット線対はＳＯＩ基板上に形成さ
れる。各ＭＯＳトランジスタは、ソース領域と、ドレイ
ン領域と、そのソース領域およびドレイン領域間に位置
するボディ領域とを有する。上記複数のＭＯＳトランジ
スタのうち、上記複数のビット線対のうちいずれかに接
続されたソース領域またはドレイン領域を有するＭＯＳ
トランジスタのボディ領域が電気的に固定される。
【００３０】請求項１２に係る半導体記憶装置は、複数
のワード線と、複数のビット線対と、複数のメモリセル
と、行選択手段と、列選択手段と、複数のプリチャージ
手段と、複数のセンスアンプ手段とを備える。上記ワー
ド線は行方向に沿って配置される。上記ビット線対は列
方向に沿って配置される。上記メモリセルは、上記複数
のワード線およびビット線対の交点のいずれかに対応し
て設けられる。各メモリセルは、データを蓄積する蓄積
手段と、その蓄積手段および対応するビット線対の一方
ビット線の間に接続された第１のＭＯＳトランジスタと
を含む。行選択手段は、上記複数のワード線のうち１つ
を選択する。列選択手段は、複数の第２のＭＯＳトラン
ジスタを含み、上記複数のビット線対のうち１つを選択
する。複数のプリチャージ手段は、上記複数のビット線
対に対応して設けられる。各プリチャージ手段は、第３
のＭＯＳトランジスタを含み、対応するビット線対を所
定電位にプリチャージする。センスアンプ手段は、複数
のビット線対に対応して設けられる。各センスアンプ手
段は第４のＭＯＳトランジスタを含み、対応するビット
線対間の電位差を増幅する。上記複数のワード線と、上
記複数のビット線対と、上記複数のメモリセルと、上記
行選択手段と、上記列選択手段と、上記複数のプリチャ
ージ手段と、複数のセンスアンプ手段とは、ＳＯＩ基板
上に形成される。上記複数の第１〜第４のＭＯＳトラン
ジスタの各々は、ソース領域と、ドレイン領域と、その
ソース領域およびドレイン領域間に位置するボディ領域
とを有する。上記複数の第１〜第４のＭＯＳトランジス
タのうち、上記複数のビット線対のうちいずれかに接続
されたソース領域またはドレイン領域を有するＭＯＳト
ランジスタのボディ領域が電気的に固定される。
【００３１】請求項１３に係る半導体記憶装置において
は、請求項１２の構成に加えて、上記固定されたボディ
領域を有するＭＯＳトランジスタが上記第１のＭＯＳト
ランジスタである。
【００３２】請求項１４に係る半導体記憶装置において
は、請求項１２の構成に加えて、上記固定されたボディ
領域を有するＭＯＳトランジスタが上記第２のＭＯＳト
ランジスタである。
【００３３】請求項１５に係る半導体記憶装置において
は、請求項１２の構成に加えて、上記固定されたボディ
領域を有するＭＯＳトランジスタが上記第３のＭＯＳト
ランジスタである。
【００３４】請求項１６に係る半導体記憶装置において
は、請求項１２の構成に加えて、上記固定されたボディ
領域を有するＭＯＳトランジスタが上記第４のＭＯＳト
ランジスタである。
【００３５】請求項１７に係る半導体記憶装置は、複数
のビット線対と、複数のセンスアンプ手段と、複数のＭ
ＯＳトランジスタ対とを備える。各センスアンプ手段は
上記複数のビット線対のうち２つのビット線対に対応し
て設けられる。各センスアンプ手段は、対応する２つの
ビット線対のうち一方のビット線対間の電位差を増幅す
る。上記複数のＭＯＳトランジスタ対は上記複数のビッ
ト線対に対応して設けられる。各ＭＯＳトランジスタ対
は、対応するビット線対および対応するセンスアンプ手
段の間に接続される。上記２つのビット線対は、対応す
るセンスアンプ手段の両側に配置される。上記複数のビ
ット線対と、上記複数のセンスアンプ手段と、上記複数
のＭＯＳトランジスタ対とは、ＳＯＩ基板上に形成され
る。上記複数のＭＯＳトランジスタ対のうち、少なくと
も１つのＭＯＳトランジスタのソース領域およびドレイ
ン領域間に位置するボディ領域が電気的に固定される。
【００３６】請求項１８に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記複数のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。各ＭＯＳトランジス
タは、ソース領域と、ドレイン領域と、そのソース領域
およびドレイン領域間に位置するボディ領域とを有す
る。上記複数のＭＯＳトランジスタのうち少なくとも１
つのＭＯＳトランジスタのボディ領域に、可変電位が与
えられる。この可変電位は、ソース領域およびドレイン
領域の一方とそのボディ領域との間におけるＰＮ接合に
対して逆方向電圧となる。
【００３７】請求項１９に係る半導体記憶装置において
は、請求項１８の構成に加えて、上記少なくとも１つの
ＭＯＳトランジスタのボディ領域が自己のソース領域と
接続される。
【００３８】請求項２０に係る半導体記憶装置は、複数
のビット線対と、複数のセンスアンプ手段とを含む。上
記複数のセンスアンプ手段は、上記複数のビット線対に
対応して設けられる。各センスアンプ手段は、対応する
ビット線対間の電位差を増幅する。上記複数のビット線
対と上記複数のセンスアンプ手段とがＳＯＩ基板上に形
成される。各センスアンプ手段は、対応するビット線対
間に直列に接続された第１および第２のＮチャネルＭＯ
Ｓトランジスタを含む。上記第１のＮチャネルＭＯＳト
ランジスタのソース領域およびドレイン領域間に位置す
るボディ領域が自己のソース領域と接続される。上記第
２のＮチャネルＭＯＳトランジスタのソース領域および
ドレイン領域間に位置するボディ領域が自己のソース領
域と接続される。
【００３９】請求項２１に係る半導体記憶装置において
は、請求項２０の構成に加えて、各センスアンプ手段が
さらに、対応するビット線対間に直列に接続された第１
および第２のＰチャネルＭＯＳトランジスタを含む。上
記第１のＰチャネルＭＯＳトランジスタのソース領域お
よびドレイン領域間に位置するボディ領域が自己のソー
ス領域と接続される。上記第２のＰチャネルＭＯＳトラ
ンジスタのソース領域およびドレイン領域間に位置する
ボディ領域が自己のソース領域と接続される。
【００４０】請求項２２に係る半導体記憶装置は複数の
ＭＯＳトランジスタおよび出力端子を含み、データをス
トアする。そのストアされたデータは上記出力端子を介
して外部に出力される。上記複数のＭＯＳトランジスタ
はＳＯＩ基板上に形成される。各ＭＯＳトランジスタ
は、ソース領域と、ドレイン領域と、そのソース領域お
よびドレイン領域間に位置するボディ領域とを有する。
上記複数のＭＯＳトランジスタのうち、上記出力端子に
接続されたソース領域を有するＭＯＳトランジスタのボ
ディ領域が自己のソース領域と接続される。
【００４１】請求項２３に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記半導体記憶装置には所
定の電源電圧が供給される。上記複数のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。上記複数のＭＯＳト
ランジスタのうち、ソース領域およびドレイン領域間に
上記電源電圧よりも高い電圧が与えられるＭＯＳトラン
ジスタのボディ領域が電気的に固定される。
【００４２】請求項２４に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記複数のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。上記複数のＭＯＳト
ランジスタのうちアナログ動作をするＭＯＳトランジス
タのソース領域およびドレイン領域間に位置するボディ
領域が電気的に固定される。
【００４３】請求項２５に係る半導体記憶装置において
は、請求項２３の構成に加えて、上記アナログ動作をす
るＭＯＳトランジスタが、上記半導体記憶装置に供給さ
れる電源電圧よりも小さい振幅の信号を処理する回路に
おけるＭＯＳトランジスタである。
【００４４】請求項２６に係る半導体記憶装置は、複数
のＭＯＳトランジスタおよび入出力線を含み、データを
ストアする。そのストアされたデータが上記入出力線を
介して読出／書込される。上記複数のＭＯＳトランジス
タおよび上記入出力線はＳＯＩ基板上に形成される。各
ＭＯＳトランジスタは、ソース領域と、ドレイン領域
と、そのソース領域およびドレイン領域間に位置するボ
ディ領域とを有する。上記複数のＭＯＳトランジスタの
うち、上記入出力線に接続されたソース領域またはドレ
イン領域を有するＭＯＳトランジスタのボディ領域が電
気的に固定される。
【００４５】請求項２７に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記複数のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。上記複数のＭＯＳト
ランジスタのうち、外部から信号を受ける入力段におけ
るＭＯＳトランジスタのソース領域およびドレイン領域
間に位置するボディ領域が電気的に固定される。
【００４６】請求項２８に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記複数のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。上記複数のＭＯＳト
ランジスタのうち、外部に信号を供給する出力段におけ
るＭＯＳトランジスタのソース領域およびドレイン領域
間に位置するボディ領域が電気的に固定される。
【００４７】請求項２９に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記複数のＭＯＳトランジ
スタのうちいずれかのＮチャネルＭＯＳトランジスタ
は、信号を出力するための出力ノードおよび接地ノード
間に直列に接続される。上記複数のＭＯＳトランジスタ
はＳＯＩ基板上に形成される。上記いずれかのＮチャネ
ルＭＯＳトランジスタのうち、上記接地ノードに直接接
続されたソース領域を有するＮチャネルＭＯＳトランジ
スタ以外の少なくとも１つのＮチャネルＭＯＳトランジ
スタのソース領域およびドレイン領域間に位置するボデ
ィ領域が電気的に固定される。
【００４８】請求項３０に係る半導体記憶装置は複数の
ＭＯＳトランジスタを含む。上記複数のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。上記複数のＭＯＳト
ランジスタのうち、所定のゲート長よりも短いゲート長
を有するＭＯＳトランジスタのソース領域およびドレイ
ン領域間に位置するボディ領域が電気的に固定される。
上記複数のＭＯＳトランジスタのうち上記所定のゲート
長よりも長いゲート長を有するＭＯＳトランジスタのソ
ース領域およびドレイン領域間に位置するボディ領域が
電気的にフローティング状態にされる。
【００４９】請求項３１に係る半導体記憶装置は複数の
第１および第２導電チャネル型ＭＯＳトランジスタを含
む。上記複数の第１および第２導電チャネル型ＭＯＳト
ランジスタはＳＯＩ基板上に形成される。上記複数の第
１導電チャネル型ＭＯＳトランジスタのうち少なくとも
１つの第１導電チャネル型ＭＯＳトランジスタが第１の
しきい電圧を有する。上記複数の第１導電チャネル型Ｍ
ＯＳトランジスタのうち少なくとももう１つの第１導電
チャネル型ＭＯＳトランジスタが上記第１のしきい電圧
と異なる第２のしきい電圧を有する。
【００５０】請求項３２に係る半導体記憶装置は複数の
第１および第２導電チャネル型ＭＯＳトランジスタを含
む。上記複数の第１および第２導電チャネル型ＭＯＳト
ランジスタはＳＯＩ基板上に形成される。上記複数の第
１導電チャネル型ＭＯＳトランジスタのうち少なくとも
１つの第１導電チャネル型ＭＯＳトランジスタの第１導
電型ソース領域および第１導電型ドレイン領域間に位置
する第２導電型ボディ領域がその表面に第１の不純物濃
度を有する導電層を含む。上記複数の第１導電チャネル
型ＭＯＳトランジスタのうち少なくとももう１つの第１
導電チャネル型ＭＯＳトランジスタの第１導電型ソース
領域および第１導電型ドレイン領域間に位置する第２導
電型ボディ領域がその表面に上記第１の不純物濃度と異
なる第２の不純物濃度を有する導電層を含む。
【００５１】請求項３３に係る半導体記憶装置は複数の
第１および第２導電チャネル型ＭＯＳトランジスタを含
む。上記複数の第１および第２導電チャネル型ＭＯＳト
ランジスタはＳＯＩ基板上に形成される。上記複数の第
１導電チャネル型ＭＯＳトランジスタのうち少なくとも
１つの第１導電チャネル型ＭＯＳトランジスタの第１導
電型ソース領域および第１導電型ドレイン領域間に位置
する第２導電型ボディ領域に第１の電位が与えられる。
上記複数の第１導電チャネル型ＭＯＳトランジスタのう
ち少なくとももう１つの第１導電チャネル型ＭＯＳトラ
ンジスタの第１導電型ソース領域および第１導電型ドレ
イン領域間に位置する第２導電型ボディ領域に上記第１
の電位と異なる第２の電位が与えられる。
【００５２】請求項３４に係る半導体記憶装置は、複数
の第１のＭＯＳトランジスタを含むメモリセルアレイ、
および複数の第２のＭＯＳトランジスタを含む周辺回路
を備える。上記複数の第１および第２のＭＯＳトランジ
スタはＳＯＩ基板上に形成される。上記複数の第１のＭ
ＯＳトランジスタが上記複数の第２のＭＯＳトランジス
タのしきい電圧よりも高いしきい電圧を有する。
【００５３】請求項３５に係る半導体記憶装置は複数の
ＭＯＳ半導体素子を含む。上記複数のＭＯＳ半導体素子
はＳＯＩ基板上に形成される。上記複数のＭＯＳ半導体
素子のうちいずれかのＭＯＳ半導体素子のソース領域お
よびドレイン領域が上記ＳＯＩ基板内の絶縁層に接触す
る。
【００５４】請求項３６に係る半導体記憶装置は、複数
の第１のＭＯＳトランジスタを含むメモリセルアレイ、
および複数の第２のＭＯＳトランジスタを含む周辺回路
を備える。上記メモリセルアレイおよび周辺回路はＳＯ
Ｉ基板上に形成される。上記複数の第１のＭＯＳトラン
ジスタのソース領域およびドレイン領域が上記ＳＯＩ基
板の絶縁層に接触する。
【００５５】請求項３７に係る半導体記憶装置は、少な
くとも１つの第１の半導体素子および少なくとも１つの
第２の半導体素子を含む。上記第１および第２の半導体
素子を分離するための素子分離膜がＳＯＩ基板上に形成
される。上記素子分離膜が上記ＳＯＩ基板内の絶縁層に
接触する。
【００５６】請求項３８に係る半導体記憶装置は、半導
体基板と、上記半導体基板上に形成された埋込絶縁層
と、上記埋込絶縁層上に形成された半導体活性層とから
なるＳＯＩ基板上に形成され、所定の基板電位を上記Ｓ
ＯＩ基板の半導体基板へ供給する供給手段を備える。
【００５７】請求項３９に係る半導体記憶装置において
は、請求項３８の供給手段が出力パッドと基板電位発生
手段と導電プレートとワイヤとを含む。出力パッドはＳ
ＯＩ基板上に形成される。基板電位発生手段は、ＳＯＩ
基板上に形成され、基板電位を発生して出力パッドに供
給する。導電プレートは、ＳＯＩ基板の裏面と接触す
る。ワイヤは、出力パッドを導電プレートと接続する。
【００５８】請求項４０に係る半導体記憶装置において
は、請求項３８の供給手段が導電プレートとリードフレ
ームとワイヤとを含む。導電プレートは、ＳＯＩ基板の
裏面と接触する。リードフレームには、基板電位が外部
から供給される。ワイヤは、導電プレートをリードフレ
ームと接続する。
【００５９】請求項４１に係る半導体記憶装置において
は、請求項３８の供給手段がＳＯＩ基板の裏面と接触す
るリードフレームである。このリードフレームには、基
板電位が外部から供給される。
【００６０】請求項４２に係る半導体記憶装置において
は、請求項３８のＳＯＩ基板がコンタクト溝を有する。
コンタクト溝は、半導体活性層および埋込絶縁層を貫通
して半導体基板に達する。また、請求項３８の供給手段
が基板電位発生手段と基板固定線とを含む。基板電位発
生手段は、ＳＯＩ基板上に形成され、基板電位を発生す
る。基板固定線は、基板電位発生手段によって生成され
た基板電位をコンタクト溝を介して半導体基板に供給す
る。
【００６１】請求項４３に係る半導体記憶装置において
は、請求項３８のＳＯＩ基板がコンタクト溝を有する。
コンタクト溝は半導体活性層および埋込絶縁層を貫通し
て半導体基板に達する。また、請求項３８の供給手段が
入力パッドと基板固定線とを含む。入力パッドはＳＯＩ
基板上に形成される。入力パッドには、基板電位が外部
から供給される。基板固定線は、入力パッドをコンタク
ト溝を介して半導体基板と接続する。
【００６２】
【作用】請求項１に係る半導体記憶装置においては、す
べての半導体素子がＳＯＩ基板上に形成されているにも
かかわらず、少なくとも１つのＮチャネルＭＯＳ半導体
素子のボディ領域が電気的に固定されているので、その
ソース・ドレイン間のリーク電流が低減されるととも
に、ソース・ドレイン間の耐圧が高くなる。また、固定
されたボディ領域においてはキンクがほとんど発生しな
いので、安定したＩｄ−Ｖｄ特性が得られる。しかも、
少なくとも１つのＰチャネルＭＯＳ半導体素子のボディ
領域は電気的にフローティング状態にされているため、
そのボディ領域を固定するための配線などが必要とされ
ず、レイアウト面積の増加は最小限に抑えられる。一般
にＮチャネルＭＯＳ半導体素子におけるソース・ドレイ
ン間の耐圧はＰチャネルＭＯＳ半導体素子よりも低い。
ここではＮチャネルＭＯＳトランジスタのボディ領域が
固定されているため、そのソース・ドレイン間の耐圧は
ＰチャネルＭＯＳ半導体素子並みになる。
【００６３】請求項２に係る半導体記憶装置において
は、請求項１の作用に加えて、すべてのＰチャネルＭＯ
Ｓ半導体素子がフローティング状態にされているので、
請求項１よりもさらにレイアウト面積の増加が最小限に
抑えられる。
【００６４】請求項３に係る半導体記憶装置において
は、請求項２の作用に加えて、すべてのＮチャネルＭＯ
Ｓ半導体素子のボディ領域が固定されているので、請求
項３に係る半導体記憶装置は請求項２よりもさらに安定
して動作する。
【００６５】請求項４に係る半導体記憶装置において
は、ＮチャネルＭＯＳトランジスタのボディ領域が固定
されているので、このトランジスタは安定して動作す
る。
【００６６】請求項５に係る半導体記憶装置において
は、ＮチャネルＭＯＳキャパシタのボディ領域が固定さ
れているので、このキャパシタは安定して動作する。
【００６７】請求項６に係る半導体記憶装置において
は、ＭＯＳキャパシタのボディ領域が自己のソース領域
と接続され、それによりボディ領域が固定されているの
で、このＭＯＳキャパシタは安定して動作する。しか
も、ボディ領域がソース領域と接続されているので、ボ
ディ領域に電位を供給するための配線などが必要とされ
ず、そのレイアウト面積はほとんど増加しない。
【００６８】請求項７に係る半導体記憶装置において
は、少なくとも１つのＮチャネルＭＯＳ半導体素子のボ
ディ領域に第１の所定電位が与えられ、それによりその
ボディ領域が固定される。また、少なくとも１つのＰチ
ャネルＭＯＳ半導体素子のボディ領域はフローティング
状態にされている。したがって、請求項１と同じ作用が
得られる。
【００６９】請求項８に係る半導体記憶装置において
は、請求項７の作用に加えて、もう１つのＮチャネルＭ
ＯＳ半導体素子のボディ領域に第２の所定電位が与えら
れ、それよりそのボディ領域が固定される。
【００７０】請求項９に係る半導体記憶装置において
は、請求項８の作用に加えて、一定の第１の所定電位が
ボディ領域に与えられ、それによりそのボディ領域が固
定される。
【００７１】請求項１０に係る半導体記憶装置において
は、請求項９の作用に加えて、一定の第２の所定電位が
もう１つのボディ領域に与えられ、それによりそのもう
１つのボディ領域も固定される。
【００７２】請求項１１に係る半導体記憶装置において
は、ビット線対に接続されるＭＯＳトランジスタのボデ
ィ領域が固定されるので、ビット線対からそのＭＯＳト
ランジスタを介して流出する、あるいはビット線対へそ
のＭＯＳトランジスタを介して流入するリーク電流が低
減される。
【００７３】請求項１２に係る半導体記憶装置において
は、請求項１１の作用に加えて、メモリセル、列選択手
段、プリチャージ手段またはセンスアンプ手段のいずれ
かのＭＯＳトランジスタのボディ領域が固定されるの
で、ビット線の電荷がそのいずれかのＭＯＳトランジス
タを介してリークすることはない。
【００７４】請求項１３に係る半導体記憶装置において
は、請求項１２の作用に加えて、メモリセルのＭＯＳト
ランジスタのボディ領域が固定されるので、ビット線の
電荷がメモリセルのトランジスタを介してリークするこ
とはない。
【００７５】請求項１４に係る半導体記憶装置において
は、請求項１２の作用に加えて、列選択手段のＭＯＳト
ランジスタのボディ領域が固定されるので、ビット線の
電荷がそのトランジスタを介してリークすることはな
い。
【００７６】請求項１５に係る半導体記憶装置において
は、請求項１２の作用に加えて、プリチャージ手段のＭ
ＯＳトランジスタのボディ領域が固定されるので、ビッ
ト線の電荷がそのトランジスタ介してリークすることは
ない。
【００７７】請求項１６に係る半導体記憶装置において
は、請求項１２の作用に加えて、センスアンプ手段のＭ
ＯＳトランジスタのボディ領域が固定されるので、ビッ
ト線の電荷がそのトランジスタを介してリークすること
はない。
【００７８】請求項１７に係る半導体記憶装置において
は、いわゆるシェアードセンスアンプ方式におけるビッ
ト線選択用のＭＯＳトランジスタのボディ領域が固定さ
れるので、ビット線の電荷がそのトランジスタを介して
リークすることはない。
【００７９】請求項１８に係る半導体記憶装置において
は、ＭＯＳトランジスタのボディ領域に可変電位が与え
られ、しかもそのボディ領域とソース／ドレイン領域と
が構成するＰＮ接合に対して逆方向電圧となるような可
変電圧が与えられるので、そのトランジスタはバイポー
ラ動作をすることがなく、しかも基板効果も生じない。
したがって、このＭＯＳトランジスタは常に安定して動
作する。
【００８０】請求項１９に係る半導体記憶装置において
は、請求項１８の作用に加えて、ＭＯＳトランジスタの
ボディ領域が自己のソース領域と接続され、それにより
そのボディ領域は固定される。ボディ領域は自己のソー
ス領域と接続されるので、そのレイアウト面積はほとん
ど増加しない。
【００８１】請求項２０に係る半導体記憶装置において
は、Ｎチャネル側のセンスアンプを構成する第１および
第２のＮチャネルＭＯＳトランジスタのボディ領域が自
己のソース領域と接続され、それによりそのボディ領域
が固定される。したがって、第１および第２のＮチャネ
ルＭＯＳトランジスタにおいて基板効果が生じないの
で、このセンスアンプは高速かつ安定して動作する。
【００８２】請求項２１に係る半導体記憶装置において
は、請求項２０の作用に加えて、Ｐチャネル側のセンス
アンプを構成する第１および第２のＰチャネルＭＯＳト
ランジスタのボディ領域が自己のソース領域と接続さ
れ、それによりそのボディ領域が固定される。これら第
１および第２のＰチャネルＭＯＳトランジスタにおいて
は基板効果が生じないので、このＰチャネル側のセンス
アンプも高速かつ安定して動作する。
【００８３】請求項２２に係る半導体記憶装置において
は、出力端子に接続されたソース領域を有するＭＯＳト
ランジスタのボディ領域がその自己のソース領域と接続
されているため、このトランジスタにおいては基板効果
が生じず、このトランジスタは高速かつ安定して動作す
る。しかも、そのボディ領域に電位を供給するための配
線などが必要とされないので、レイアウト面積の増加は
ほとんどない。
【００８４】請求項２３に係る半導体記憶装置において
は、ソース・ドレイン間に高電圧が印加されるＭＯＳト
ランジスタのボディ領域が固定されるので、そのソース
・ドレイン間の耐圧が高くなり、それによりこのトラン
ジスタはソース・ドレイン間に高い電圧が与えられる場
合でも正確に動作する。
【００８５】請求項２４に係る半導体記憶装置において
は、アナログ動作をするＭＯＳトランジスタのボディ領
域が固定されるので、そのトランジスタにおいてキンク
がほとんど発生しない。そのため、このトランジスタは
常に安定して動作する。
【００８６】請求項２５に係る半導体記憶装置において
は、請求項２４の作用に加えて、電源電圧よりも小さい
振幅の信号を処理する回路、つまり信号がフルスイング
しない回路におけるＭＯＳトランジスタのボディ領域が
固定されるので、そのトランジスタにおいてはキンクが
ほとんど発生せず、そのトランジスタは常に安定したア
ナログ動作を行なう。信号がフルスイングしない回路と
しては、ＣＭＯＳ論理回路以外の回路があり、たとえば
センスアンプ、プリアンプ、入力バッファの初段、出力
バッファの最終段などである。
【００８７】請求項２６に係る半導体記憶装置において
は、入出力線に接続されたソース／ドレイン領域を有す
るＭＯＳトランジスタのボディ領域が固定されるので、
そのソース・ドレイン間に大量のリーク電流が流れるこ
とはなく、正確なデータが入出力される。
【００８８】請求項２７に係る半導体記憶装置において
は、入力段におけるＭＯＳトランジスタのボディ領域が
固定されるので、そのソース・ドレイン間に大量のリー
ク電流が流れることはなく、所望の入力インピーダンス
が得られる。
【００８９】請求項２８に係る半導体記憶装置において
は、出力段におけるＭＯＳトランジスタのボディ領域が
固定されるので、そのソース・ドレイン間に大量のリー
ク電流が流れることはなく、所望の出力インピーダンス
が得られる。
【００９０】請求項２９に係る半導体記憶装置において
は、接地ノードに直接接続されたＮチャネルＭＯＳトラ
ンジスタ以外のＮチャネルＭＯＳトランジスタのボディ
領域が固定されるので、その固定されたボディ領域を有
するトランジスタのしきい電圧は小さくなり、それによ
りそれらトランジスタは高速に動作する。したがって、
電源電圧が小さい場合でもそれらトランジスタは正常に
動作する。
【００９１】請求項３０に係る半導体記憶装置において
は、ゲート長の短いＭＯＳトランジスタのボディ領域が
固定されるので、そのトランジスタのソース・ドレイン
間の耐圧はゲート長の長いトランジスタと同じ程度とな
る。しかも、そのゲート長の短いトランジスタのソース
・ドレイン間に流れるリーク電流の大きさもゲート長の
長いトランジスタと同じ程度となる。また、ゲート長の
長いＭＯＳトランジスタのボディ領域はフローティング
状態にされるため、ボディ領域に電位を供給するための
配線などが必要とされないので、レイアウト面積の増加
は最小限に抑えられる。
【００９２】請求項３１に係る半導体記憶装置において
は、同一導電型のトランジスタが２種以上のしきい電圧
を有するので、これらトランジスタは安定して動作す
る。
【００９３】請求項３２に係る半導体記憶装置において
は、ボディ領域を異なる不純物濃度でドーピングするこ
とによってそれらトランジスタに２種以上のしきい電圧
を持たせている。
【００９４】請求項３３に係る半導体記憶装置において
は、それらトランジスタのボディ領域に異なる電位を与
えることによってそれらトランジスタに２種以上のしき
い電圧を持たせている。
【００９５】請求項３４に係る半導体記憶装置において
は、メモリセルアレイ中のトランジスタのしきい電圧が
周辺回路中のトランジスタのしきい電圧よりも高いの
で、メモリセルアレイ中のトランジスタにおいては大量
のリーク電流がソース・ドレイン間に流れることがな
く、データ保持時間が長くなる。
【００９６】請求項３５に係る半導体記憶装置において
は、薄膜のＳＯＩ活性層に半導体素子が形成されるの
で、そのソース／ドレイン領域の接合容量が小さくな
る。
【００９７】請求項３６に係る半導体記憶装置において
は、メモリセルアレイ中のトランジスタが薄膜のＳＯＩ
活性層に形成されるので、ボディ領域が小さく、ソフト
エラーが低減される。しかも、そのソース／ドレイン領
域の接合容量が小さくなるので、読出電位差が大きくな
り、かつ消費電流も低減される。
【００９８】請求項３７に係る半導体記憶装置において
は、ＬＯＣＯＳ酸化膜などの素子分離膜が薄膜のＳＯＩ
活性層に形成されるので、その素子分離膜はＳＯＩ基板
の絶縁層に接触する。
【００９９】請求項３８〜４３に係る半導体記憶装置に
おいては、ＳＯＩ基板の半導体基板に所定の基板電位が
供給されるため、この半導体基板は電気的に固定され
る。したがって、半導体基板の電位が変動することはな
いので、半導体活性層の電位もそれに伴って変動するこ
とはない。そのため、この半導体活性層上に形成された
トランジスタなどの半導体素子は安定して動作する。
【０１００】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【０１０１】［実施例１］図２は、この発明の実施例１
によるＤＲＡＭの全体構成を示すブロック図である。図
２を参照して、このＤＲＡＭ１０は、メモリセルアレイ
１１と、行デコーダ１２と、列デコーダ１３と、センス
アンプ群１４と、入出力回路１５と、行および列アドレ
スバッファ１６と、入力バッファ１７と、出力バッファ
１８と、クロック発生回路１９とを備える。
【０１０２】メモリセルアレイ１１には、複数のワード
線（図示せず）が行方向に沿って配置され、複数のビッ
ト線対（図示せず）が列方向に沿って配置され、さらに
複数のメモリセル（図示せず）がそれら交点に配置され
る。行デコーダ１２は、アドレスバッファ１６から供給
される行アドレス信号に応答して、複数のワード線のう
ち１つを選択して駆動する。列デコーダ１３は、アドレ
スバッファ１６から供給される列アドレス信号に応答し
て、複数のビット線対のうち１つを選択する。センスア
ンプ群１４は、複数のセンスアンプを備える。複数のセ
ンスアンプは複数のビット線対に対応して設けられる。
各センスアンプはその対応するビット線対間の電位差を
増幅する。入出力回路１５は、列デコーダ１３によって
選択されたビット線対の電位を出力バッファ１８に供給
する。出力バッファ１８は、その供給された電位を増幅
して出力データＤＱ1 〜ＤＱ4 として外部に出力する。
入力バッファ１７は、外部から供給された入力データＤ
Ｑ1 〜ＤＱ4 を増幅する。入出力回路１５は、入力バッ
ファ１７において増幅された入力データを、列デコーダ
１３によって選択されたビット線対に供給する。アドレ
スバッファ１６は、外部から供給されたアドレス信号Ａ
０〜Ａ１１を行デコーダ１２および列デコーダ１３に選
択的に供給する。
【０１０３】図１は、図２に示されたメモリセルアレイ
１１、センスアンプ群１４および入出力回路１５の一部
を詳細に示す回路図である。図１を参照して、メモリセ
ルアレイ１１には、ワード線ＷＬ１，ＷＬ２…と、これ
らワード線と交差してビット線対ＢＬ０，／ＢＬ０，Ｂ
Ｌ１，／ＢＬ１とが配置されている。ビット線ＢＬ０，
／ＢＬ０とワード線ＷＬ１，ＷＬ２との交点には、メモ
リセル２７がそれぞれ配置されている。
【０１０４】また、２つのビット線対ＢＬ０，／ＢＬ０
およびＢＬ１，／ＢＬ１に対応して１つのセンスアンプ
２０が配置されている。ビット線対ＢＬ０，／ＢＬ０は
ビット線選択回路２６Ａを介してセンスアンプ２０に接
続され、ビット線対ＢＬ１，／ＢＬ１はビット線選択回
路２６Ｂを介してセンスアンプ２０に接続されている。
ビット線選択回路２６Ａはビット線選択信号ＢＬＩ０に
応答してビット線対ＢＬ０，／ＢＬ０をセンスアンプ２
０に接続し、それによりセンスアンプ２０はビット線対
ＢＬ０，／ＢＬ０間の電位差を増幅する。ビット線選択
回路２６Ｂはビット線選択信号ＢＬＩ１に応答してビッ
ト線対ＢＬ１，／ＢＬ１をセンスアンプ２０に接続し、
それによりセンスアンプ２０はビット線対ＢＬ１，／Ｂ
Ｌ１間の電位差を増幅する。したがって、この実施例１
ではいわゆるシェアードセンスアンプ方式が採用されて
いる。
【０１０５】また、センスアンプ２０に対応して１つの
ビット線用プリチャージ回路２３が設けられている。こ
のプリチャージ回路２３はビット線イコライズ信号ＢＬ
ＥＱに応答してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，
／ＢＬ１を所定の電位ＶBLにプリチャージする。
【０１０６】また、１つまたは複数のセンスアンプ２０
に対応して１つのコラム選択回路２９が設けられてい
る。このコラム選択回路２９はコラム選択信号ＣＳＬに
応答してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ
１を入出力線対ＩＯ，／ＩＯに接続する。
【０１０７】また、センスアンプ２０を駆動するための
センスアンプ駆動線２１Ａおよび２１Ｂの間には駆動線
用プリチャージ回路２２が設けられている。このプリチ
ャージ回路２２はイコライズ信号ＢＬＥＱに応答してセ
ンスアンプ駆動線２１Ａおよび２１Ｂを所定の電位ＶBL
にプリチャージする。センスアンプ駆動線２１Ａは、制
御信号Ｓ０Ｆに応答して導通状態となるＮチャネルＭＯ
ＳトランジスタＱｓ１を介して接地ノードに接続され
る。センスアンプ駆動線２１Ａはまた、制御信号Ｓ０Ｎ
に応答して導通状態となるＮチャネルＭＯＳトランジス
タＱｓ２を介して接地ノードに接続される。センスアン
プ駆動線２１Ｂは、制御信号Ｓ０Ｐに応答して導通状態
となるＰチャネルＭＯＳトランジスタＱｓ３を介して電
源ノードに接続される。
【０１０８】なお、ワード線ＷＬ１，ＷＬ２と平行して
ダミーワード線ＤＷＬ１およびＤＷＬ２が配置されてい
る。さらに、これらダミーワード線ＤＷＬ１，ＤＷＬ２
とビット線ＢＬ０，／ＢＬ０との交点にはダミーセル２
８がそれぞれ配置されている。ダミーセル２８は、ワー
ド線ＷＬ１，ＷＬ２が立上がるとき、ビット線ＢＬ０，
／ＢＬ０に生じるノイズをキャンセルする。
【０１０９】センスアンプ２０は、ビット線対の間に直
列に接続されたＮチャネルＭＯＳトランジスタＱｎ１お
よびＱｎ２と、同様にビット線対の間に直列に接続され
たＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２と
を備える。トランジスタＱｎ１およびＱｐ１のゲート電
極はともにビット線／ＢＬ０，／ＢＬ１に接続され、ト
ランジスタＱｎ２およびＱｐ２のゲート電極はともにビ
ット線ＢＬ０，ＢＬ１に接続される。トランジスタＱｎ
１およびＱｎ２のソース電極はともにセンスアンプ駆動
線２１Ａに接続され、トランジスタＱｐ１およびＱｐ２
のソース電極はともにセンスアンプ駆動線２１Ｂに接続
される。
【０１１０】各メモリセル２７は、トランスファーゲー
トとして機能するＮチャネルＭＯＳトランジスタＱｍ
と、データをストアするキャパシタＣｍとを備える。ト
ランジスタＱｍのゲート電極は対応するワード線ＷＬ１
またはＷＬ２に接続され、一方ソース／ドレイン電極は
対応するビット線ＢＬ０または／ＢＬ０に接続される。
キャパシタＣｍの一方電極はトランジスタＱｍの他方ソ
ース／ドレイン電極に接続され、その他方電極にはセル
プレート電位Ｖｃｐが与えられる。
【０１１１】各ダミーセル２８もメモリセル２７とほぼ
同様に、ＮチャネルＭＯＳトランジスタＱｄと、キャパ
シタＣｄとを備える。トランジスタＱｄのゲート電極は
対応するダミーワード線ＤＷＬ１またはＤＷＬ２に接続
され、その一方ソース／ドレイン電極は対応するビット
線ＢＬ０または／ＢＬ０に接続される。キャパシタＣｄ
の一方電極はその他方ソース／ドレイン電極に接続さ
れ、その他方電極にはセルプレート電位Ｖｃｐが与えら
れる。
【０１１２】ビット線選択回路２６Ｂは、ビット線選択
信号ＢＬＩ０に応答して導通状態となる２つのＮチャネ
ルＭＯＳトランジスタＱｂを備える。ビット線選択回路
２６Ｂは、ビット線選択信号ＢＬＩ１に応答して導通状
態となる２つのＮチャネルＭＯＳトランジスタＱｂを備
える。
【０１１３】ビット線用プリチャージ回路２３は、ビッ
ト線対の間に接続されたＮチャネルＭＯＳトランジスタ
Ｑｅと、ビット線対の間に直列に接続された２つのＮチ
ャネルＭＯＳトランジスタＱｐｃを備える。これらトラ
ンジスタＱｅ，Ｑｐｃのゲート電極はともにイコライズ
線２４に接続される。トランジスタＱｐｃのソース電極
はともにプリチャージ線２５に接続される。
【０１１４】コラム選択回路２９は、ビット線ＢＬ０，
ＢＬ１と入出力線ＩＯとの間に接続され、コラム選択信
号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳト
ランジスタＱｉｏと、ビット線／ＢＬ０，／ＢＬ１と入
出力線／ＩＯとの間に接続され、コラム選択信号ＣＳＬ
に応答して導通状態となるＮチャネルＭＯＳトランジス
タＱｉｏとを備える。
【０１１５】駆動専用プリチャージ回路２２は、駆動線
２１Ａおよび２１Ｂの間に接続されたＮチャネルＭＯＳ
トランジスタＱｓｅと、駆動線２１Ａおよび２１Ｂの間
に直列に接続された２つのＮチャネルＭＯＳトランジス
タＱｓｐとを備える。これらトランジスタＱｓｅ，Ｑｓ
ｐのゲート電極はイコライズ線２４に接続される。トラ
ンジスタＱｓｐのソース電極はともにプリチャージ線２
５に接続される。
【０１１６】次に、図１の動作を図３に示されたタイミ
ングチャートを参照して説明する。図３（ａ）に示され
るように外部行アドレスストローブ信号／ＲＡＳの立下
がりに応答して、アドレス信号Ａ０〜Ａ１１がストロー
ブされる。そのアドレス信号に従ってビット線対ＢＬ
０，／ＢＬ０が選択される場合は、図３（ｄ）に示され
るようにビット線選択信号ＢＬＩ０が立上がる。ビット
線選択信号ＢＬＩ１はＬ（論理ロー）のまま維持され
る。したがって、ビット線対ＢＬ０，／ＢＬ０がセンス
アンプ２０に接続される。
【０１１７】図３（ｆ）に示されるようにビット線イコ
ライズ信号ＢＬＥＱはＨ（論理ハイ）レベルにあるの
で、ビット線用プリチャージ回路２３のトランジスタＱ
ｐｃはともに導通状態である。そのため、プリチャージ
電位Ｖｂｌはビット線対ＢＬ０，／ＢＬ０に与えられ
る。また、ビット線用プリチャージ回路２３のトランジ
スタＱｅもまた導通状態であるので、ビット線対ＢＬ
０，／ＢＬ０の電位は互いに等しくなる。ここでは、プ
リチャージ電位Ｖｂｌとして電源電位の半分の電位Ｖ CC
／２が与えられるので、ビット線対ＢＬ０，／ＢＬ０の
電位は図３（ｊ）に示されるようにＨおよびＬレベルの
中間電位となる。
【０１１８】このＨレベルのイコライズ信号ＢＬＥＱは
駆動専用プリチャージ回路２２のトランジスタＱｓｅ，
Ｑｓｐのゲート電極にも与えられるので、センスアンプ
駆動線２１Ａおよび２１Ｂもビット線対ＢＬ０，／ＢＬ
０と同様に、電源電位の半分の電位ＶCC／２にプリチャ
ージされる。
【０１１９】続いて図３（ｂ）に示されるようにワード
線ＷＬ１が立上がると、対応するメモリセル２７のトラ
ンジスタＱｄが導通状態となり、それによりキャパシタ
Ｃｍの電荷がビット線ＢＬ０に読出される。メモリセル
２７にＬレベルのデータがストアされている場合は、図
３（ｊ）に示されるようにビット線ＢＬ０の電位はプリ
チャージ電位Ｖｂｌよりもわずかに低下する。これによ
り、ビット線対ＢＬ０，／ＢＬ０の間に電位差が生じ
る。
【０１２０】続いて図３（ｇ）に示されるように制御信
号Ｓ０Ｆが立上がると、トランジスタＱｓ１が導通状態
となり、それによりセンスアンプ駆動線２１Ａの電荷は
トランジスタＱｓ１を介して接地ノードに流出する。そ
のため、センスアンプ駆動線２１Ａの電位ＳＡＮは接地
電位ＶSSに向かって減少し始める。
【０１２１】続いて図３（ｈ）に示されるように制御信
号Ｓ０Ｎが立上がると、トランジスタＱｓ２が導通状態
となり、それによりセンスアンプ駆動線２１Ａの電荷は
トランジスタＱｓ２を介して接地ノードへ流出する。そ
のため、センスアンプ駆動線２１Ａの電位ＳＡＮは接地
電位ＶSSに向かってさらに減少する。
【０１２２】続いて図３（ｉ）に示されるように制御信
号Ｓ０Ｐが立下がると、トランジスタＱｓ３が導通状態
となり、それにより電源ノードからトランジスタＱｓ３
を介してセンスアンプ駆動線２１Ｂへ電荷が供給され
る。そのため、センスアンプ駆動線２１Ｂの電位ＳＡＢ
は、電源電位ＶCCに向かって徐々に増加する。
【０１２３】上記のようにセンスアンプ駆動信号ＳＡＮ
は接地電位ＶSSに向かって徐々に減少し、かつセンスア
ンプ駆動信号ＳＡＰは電源電位ＶCCに向かって徐々に増
加するため、図３（ｊ）に示されるようにセンスアンプ
２０はビット線ＢＬ０の電位をＬレベルまで低下させる
とともに、ビット線／ＢＬ０の電位をＨレベルまで上昇
させる。したがって、センスアンプ２０はメモリセル２
７のデータに対応する相補的なデータをラッチする。
【０１２４】続いてコラム選択信号ＣＳＬが立上がる
と、コラム選択回路２９のトランジスタＱｉｏがともに
導通状態となる。これにより、ビット線ＢＬ０の電位は
トランジスタＱｉｏを介して入出力線ＩＯに与えられる
とともに、ビット線／ＢＬ０の電位はトランジスタＱｉ
ｏを介して入出力線／ＩＯに与えられる。この入出力線
ＩＯおよび／ＩＯに現われた電位は最終的に出力バッフ
ァ１８によって増幅され、さらに出力データとして外部
に出力される。
【０１２５】ここではビット線対がＶCC／２にプリチャ
ージされる場合を説明したが、ビット線対はＶCCにプリ
チャージされてもよい。この場合、ダミーセル２８にお
けるキャパシタＣｄの容量はメモリセル２７におけるキ
ャパシタＣｍと異なるようにする必要がある。たとえば
キャパシタＣｄの容量をキャパシタＣｍの２分の１にす
ればよい。
【０１２６】図４は、ビット線対がＶCCにプリチャージ
される場合のタイミングチャートである。図４（ｆ）に
示されるようにビット線イコライズ信号ＢＬＥＱがＨレ
ベルにあるとき、図４（ｊ）に示されるようにビット線
対はＨレベル、つまり電源電位ＶCCにプリチャージされ
る。ワード線ＷＬ１が立上がると同時にＤＷＬ２を立上
げることにより、ビット線対に電位差が生じる。
【０１２７】なお、電源レベルが階層化される場合にお
いては、外部電源電位が降圧されることによって内部電
源電位が生成され、外部接地電位が昇圧されることによ
り内部接地電位が生成される。この場合は、センスアン
プ駆動信号ＳＡＮはプリチャージレベルから外部接地電
位よりも高い内部接地電位に向かって徐々に放電し、セ
ンスアンプ駆動信号ＳＡＰは外部電源電位よりも低い内
部電源電位に向かって徐々に増加する。したがって、セ
ンスアンプ２０は一方のセンスアンプの電位を内部電源
電位まで上昇させるとともに、他方のビット線の電位を
内部電源電位まで下降させる。
【０１２８】この実施例１のセンスアンプ２０において
は、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２
のボディ領域に一定の接地電位ＶSSが与えられ、それに
よりボディ領域は電気的に固定されている。また、Ｐチ
ャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ
領域には一定の電源電位ＶCCが与えられ、それによりボ
ディ領域は電気的に固定されている。
【０１２９】したがって、これらトランジスタＱｎ１，
Ｑｎ２，Ｑｐ１，Ｑｐ２においてキンクが発生すること
はなく、安定したＩｄ−Ｖｄ特性が得られる。そのた
め、このセンスアンプ２０は安定したアナログ動作をす
る。
【０１３０】また、これらトランジスタＱｎ１，Ｑｎ
２，Ｑｐ１，Ｑｐ２のボディ領域は固定されているた
め、ソース・ドレイン間のリーク電流が減少する。その
ため、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の
電荷がそれらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑ
ｐ２を介してリークすることはない。したがって、メモ
リセル２７からデータが読出されたときにビット線対の
間に生じた電位差を十分に大きく維持することができ
る。
【０１３１】この実施例１のメモリセル２７において
は、ＮチャネルＭＯＳトランジスタのボディ領域に一定
の接地電位ＶSSが与えられ、それによりボディ領域が電
気的に固定されている。したがって、サブスレッショル
ド特性が向上し、リーク電流は物理的な限界値に近づ
く。そのため、キャパシタＣｍからトランジスタＱｍを
介してリークする電荷は、殆どＰＮ接合におけるリーク
によって律則される。さらに薄膜ＳＯＩ上に形成された
トランジスタにおいては、少なくともＳＯＩ基板と平行
なＰＮ接合面は存在しない。また、ＰＮ接合におけるリ
ーク電流はＰＮ接合の表面積に比例するので、データ保
持時間が長くなる。なお、ダミーメモリセル２８におい
てもメモリセル２７と同様に、ＮチャネルＭＯＳトラン
ジスタＱｄのボディ領域に一定の接地電位ＶSSが与えら
れ、それによりボディ領域が電気的に固定されている。
【０１３２】この実施例１のビット線用プリチャージ回
路２３のＮチャネルＭＯＳトランジスタＱｅ，Ｑｐｃの
ボディ領域には一定の接地電位ＶSSが与えられ、それに
よりボディ領域が電気的に固定されている。したがっ
て、ビット線の電荷がこれらトランジスタＱｅ，Ｑｐｃ
を介してリークすることはない。そのため、ビット線対
の間に生じる読出電位差が小さくならないので、その電
位差は確実にセンスアンプによって増幅される。
【０１３３】なお、駆動専用プリチャージ回路２２にお
いてもビット線用プリチャージ回路２３と同様に、それ
らトランジスタＱｓｅ，Ｑｓｐのボディ領域には一定の
接地電位ＶSSが与えられ、それによりボディ領域が電気
的に固定されている。また、ＮチャネルＭＯＳトランジ
スタＱｓ１およびＱｓ２のボディ領域には一定の接地電
位ＶSSが与えられ、それによりボディ領域が電気的に固
定されている。ＰチャネルＭＯＳトランジスタＱｓ３の
ボディ領域には電源電位ＶCCが与えられ、それによりそ
のボディ領域が電気的に固定されている。
【０１３４】この実施例１のビット線選択回路２６Ａお
よび２６Ｂにおいては、それらＮチャネルＭＯＳトラン
ジスタＱｂのボディ領域に一定の接地電位ＶSSが与えら
れ、それによりそのボディ領域が電気的に固定されてい
る。したがって、ビット線の電荷がそれらトランジスタ
Ｑｂを介してリークすることはないので、読出電位差は
十分に大きく保たれる。
【０１３５】この実施例１のコラム選択回路２９におい
ては、それらＮチャネルＭＯＳトランジスタＱｉｏのボ
ディ領域に一定の接地電位ＶSSが与えられ、そのボディ
領域が電気的に固定されている。したがって、ビット線
の電荷がそれらトランジスタＱｉｏを介してリークする
ことはないので、読出電位差は十分大きく保たれる。そ
のため、正確なデータがこのコラム選択回路２９を介し
て入出力線ＩＯ，／ＩＯに読出される。
【０１３６】図５は、図１に示されたセンスアンプ２０
の一部構成およびプリチャージ回路２３の全体構成を示
す平面図である。図６は、図５に示されたセンスアンプ
２０を６−６線で切断した断面図である。図５において
は、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２
によって構成されるＮチャネルセンスアンプのみが示さ
れている。
【０１３７】図５および図６を参照して、トランジスタ
Ｑｎ１のｎ+ 型ソース領域１は、トランジスタＱｎ２の
ソース領域と共通する。このソース領域１は、コンタク
トホールＣＨを介して、センスアンプ駆動信号ＳＡＮが
与えられるセンスアンプ駆動線２１Ａに接続される。
【０１３８】また、トランジスタＱｎ１のｎ+ 型ドレイ
ン領域２は、コンタクトホールＣＨを介してビット線Ｂ
Ｌ１に接続される。トランジスタＱｎ２のｎ+ 型ドレイ
ン領域２は、コンタクトホールＣＨを介してビット線／
ＢＬ１に接続される。トランジスタＱｎ１のゲート電極
４は、コンタクトホールＣＨを介してビット線／ＢＬ１
に接続される。トランジスタＱｎ２のゲート電極４は、
コンタクトホールＣＨを介してビット線ＢＬ１に接続さ
れる。
【０１３９】また、トランジスタＱｎ１のｐ型ボディ領
域３には、ｐ+ 型コンタクト領域３１が形成されてい
る。このコンタクト領域３１は、ポリパッドなどの中間
層３２を介してボディ固定線３０Ｃに接続される。ボデ
ィ固定線３０Ｃには接地電位Ｖ SSが供給されている。し
たがって、ボディ領域３には一定の接地電位ＶSSが与え
られている。トランジスタＱｎ２のボディ領域３にも、
コンタクト領域３１が形成されている。トランジスタＱ
ｎ２のボディ領域３は、このコンタクト領域３１および
中間層を介してボディ固定線３０Ｂに接続される。この
ボディ固定線３０Ｂにもまた接地電位ＶSSが供給されて
いる。そのため、トランジスタＱｎ２のボディ領域３に
も、接地電位ＶSSが与えられている。
【０１４０】図６を参照して、ゲート電極４の上には、
第１の層間絶縁膜３３が形成されている。この層間絶縁
膜３３の所定位置には、コンタクトホールＣＨが開設さ
れている。このコンタクトホールＣＨ上には中間層３２
が形成されている。第１の層間絶縁膜３３および中間層
３２の上には、第２の層間絶縁膜３４が形成されてい
る。この第２の層間絶縁膜３４の所定位置には、コンタ
クトホールＣＨが開設されている。第２の層間絶縁膜３
４の上には、ビット線ＢＬおよび／ＢＬが形成されてい
る。
【０１４１】第２の層間絶縁膜３４およびビット線ＢＬ
および／ＢＬ上には、第３の層間絶縁膜３５が形成され
ている。この第３の層間絶縁膜３５の所定位置には、コ
ンタクトホールＣＨが開設されている。このコンタクト
ホールＣＨは中間層３２の上方に開設されている。この
第３の層間絶縁膜３５上には、ボディ固定線３０Ｂおよ
び３０Ｃが形成されている。ボディ固定線３０Ｃはコン
タクトホールＣＨ上に形成され、中間層３２と接触して
いる。さらに、第３の層間絶縁膜３５ならびにボディ固
定線３０Ｂおよび３０Ｃ上には、第４の層間絶縁膜３６
が形成されている。
【０１４２】センスアンプ２０のトランジスタＱｎ１は
ＳＯＩ基板６上に形成される。このＳＯＩ基板では埋込
酸化層８が浅いため、ＳＯＩ活性層９は薄くなってい
る。そのため、ＬＯＣＯＳ酸化膜５の底面は埋込酸化層
８に到達し、このトランジスタＱｎ１のソース領域１お
よびドレイン領域２も埋込酸化層８に達している。その
ため、このトランジスタＱｎ１のボディ領域３はＬＯＣ
ＯＳ酸化膜５および埋込酸化層８によって周辺と完全に
分離されているが、このボディ領域３にはボディ固定線
３０Ｃが接続され、それにより接地電位ＶSSが与えられ
ている。
【０１４３】一方、プリチャージ回路２３においては、
イコライズ線２４がすべてのトランジスタＱｅ，Ｑｐｃ
のゲート電極を構成する。したがって、これらトランジ
スタＱｅ，Ｑｐｃのｐ型ボディ領域３は互いに共通して
いる。このボディ領域３にはｐ+ 型コンタクト領域３１
が形成されている。コンタクト領域３１はコンタクトホ
ールＣＨを介してボディ固定線３０Ａに接続される。ボ
ディ固定線３０Ａには接地電位ＶSSが与えられている。
したがって、トランジスタＱｅ，Ｑｐｃのボディ領域４
には接地電位ＶSSが与えられる。
【０１４４】なお、駆動用プリチャージ回路２２もこの
ビット線用プリチャージ回路２３とほぼ同様に構成され
る。
【０１４５】図７は、メモリセル２７、ダミーセル２
８、ビット線選択回路２６Ａ，２６Ｂ、コラム選択回路
２９のトランジスタＱｍ，Ｑｄ，Ｑｂ，Ｑｉｏの一般的
構成を示す平面図である。図７を参照して、これらトラ
ンジスタのｐ型ボディ領域３にはｐ+ 型コンタクト領域
３１が形成される。このコンタクト領域３１には接地電
位ＶSSが与えられる。これにより、ボディ領域３は電気
的に固定される。
【０１４６】以上のようにこの実施例１によれば、ＤＲ
ＡＭがＳＯＩ基板上に形成されているため、シリコン基
板７にα粒子が突入し、それによりシリコン基板７中に
電荷が発生しても、シリコン基板７はＳＯＩ活性層９と
埋込酸化層８によって電気的に分離されているため、そ
の生成された電荷が、ソース領域１、ドレイン領域２お
よびボディ領域３に流込むことはない。しかもソース領
域１、ドレイン領域２およびボディ領域３はそれぞれ非
常に狭いため、これらの領域１，２，３においてα粒子
による電荷が発生することはほとんどない。したがっ
て、いわゆるソフトエラーはほとんど発生しない。
【０１４７】また、メモリセル２７を構成するトランジ
スタＱｍのソース／ドレイン領域の底面も埋込酸化層８
に達しているため、ＰＮ接合面はＳＯＩ基板６に対して
垂直にしか存在せず、平行には存在しない。また、ＰＮ
接合におけるリーク電流はＰＮ接合の表面積に比例す
る。そのため、キャパシタＣｍからそのソース／ドレイ
ン領域を介してリークする電荷はその表面積に応じて低
減され、それによりデータの保持時間が長くなる。しか
も、ソース／ドレイン領域の接合容量も小さくなるた
め、ビット線対の間に生じる読出電位差が大きくなり、
かつ消費電流も低減される。
【０１４８】また、ビット線に接続されるトランジスタ
のボディ領域が固定されているため、そのトランジスタ
を介してビット線の電荷がリークすることはないので、
ビット線対の間に生じる読出電位差は十分大きく保たれ
る。さらに、センスアンプ２０のトランジスタのボディ
領域も固定されているため、これらトランジスタにおい
てはほとんどキンクが発生しない。そのため、このセン
スアンプ２０は安定して読出電位差を増幅する。
【０１４９】［実施例２］図８は、この発明の実施例２
によるＤＲＡＭにおけるセンスアンプ２０の一部構成お
よびプリチャージ回路２３の全体構成を示す平面図であ
る。図８を参照して、この実施例２においては、図５と
異なり両方のボディ領域３が同一方向に突出し、その突
出部分にコンタクト領域３１が形成される。両方のコン
タクト領域３１はそれぞれコンタクトホールＣＨを介し
て１本のボディ固定線３０Ｃに接続される。また、両方
のゲート電極４も同一方向に突出し、その突出部分がそ
れぞれコンタクトホールＣＨを介してビット線ＢＬ１お
よび／ＢＬ１に接続される。
【０１５０】この実施例２においては、トランジスタＱ
ｎ１およびＱｎ２のボディ領域３を固定するためのボデ
ィ固定線３０Ｃが共通にされているため、上記実施例１
よりもそのレイアウト面積は小さくなる。
【０１５１】［実施例３］図９は、この発明の実施例３
によるＤＲＡＭにおけるセンスアンプ２０の一部構成お
よびプリチャージ回路２３の全体構成を示す平面図であ
る。図９を参照して、このプリチャージ回路２３は上記
実施例１のプリチャージ回路を１８０度回転させて配置
したものである。プリチャージ回路２３におけるトラン
ジスタＱｅおよびＱｐｃのボディ領域３は、コンタクト
領域３１およびコンタクトホールＣＨを介してボディ固
定線３０Ｂに接続される。センスアンプ２０におけるト
ランジスタＱｎ２のボディ領域３もまた、コンタクト領
域３１およびコンタクトホールＣＨを介してボディ固定
線３０Ｂに接続される。
【０１５２】この実施例３においては、センスアンプ２
０におけるトランジスタＱｎ２のボディ領域３を固定す
るためのボディ固定線３０Ｂが、プリチャージ回路２３
におけるトランジスタＱｅおよびＱｐｃのボディ領域３
を固定するためのボディ固定線と共通にされているた
め、上記実施例１よりもそのレイアウト面積は小さくな
る。
【０１５３】［実施例４］図１０は、この発明の実施例
４によるＤＲＡＭにおけるメモリセルアレイ、センスア
ンプおよび入出力回路の一部構成を示す回路図である。
図１０を参照して、この実施例４においては、上記実施
例１と異なりメモリセル２７におけるトランジスタＱｍ
のボディ領域には負電位ＶBBが与えられる。ダミーセル
２８におけるトランジスタＱｄのボディ領域にもまた、
負電位ＶBBが与えられる。したがって、この実施例４に
おけるＮチャネルＭＯＳトランジスタは２種類のしきい
電圧を有する。
【０１５４】この実施例４によれば、メモリセル２７お
よびダミーセル２８におけるトランジスタＱｍおよびＱ
ｄのしきい電圧だけが大きいため、それらトランジスタ
Ｑｍ，Ｑｄの中にサブスレッショルド電流が流れにく
い。そのため、非選択のメモリセルにおいては、センス
動作によるビット線振幅のダイナミックなデータ保持特
性もさらに向上する。したがって、メモリセルのデータ
保持時間は長くなる。
【０１５５】［実施例５］図１１は、この発明の実施例
５によるＤＲＡＭにおけるメモリセルアレイ、センスア
ンプおよび入出力回路の一部構成を示す回路図である。
図１１を参照して、この実施例５においては、すべての
ＮチャネルＭＯＳトランジスタＱｍ，Ｑｄ，Ｑｂ，Ｑｐ
ｃ，Ｑｅ，Ｑｎ１，Ｑｎ２，Ｑｉｏのボディ領域に、負
電位Ｖｂｂが与えられる。この実施例５のように、すべ
てのＮチャネルＭＯＳトランジスタのボディ領域に負電
位Ｖｂｂを与えてもよい。
【０１５６】［実施例６］図１２は、この発明の実施例
６によるＤＲＡＭにおけるメモリセルアレイ、センスア
ンプおよび入出力回路の一部構成を示す回路図である。
図１２を参照して、この実施例６においては、図１と異
なりセンスアンプ２０における４つのトランジスタＱｎ
１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域が自己のソー
ス電極と接続される。すなわち、トランジスタＱｎ１お
よびＱｎ２のボディ領域はセンスアンプ駆動線２１Ａに
接続される。トランジスタＱｐ１およびＱｐ２のボディ
領域はセンスアンプ駆動線２１Ｂに接続される。したが
って、トランジスタＱｎ１およびＱｎ２のボディ領域に
は、プリチャージ電位ＶBLから接地電位ＶSSに向かって
徐々に減少する可変電位が与えられる。トランジスタＱ
ｐ１およびＱｐ２のボディ領域には、プリチャージ電位
ＶBLから電源電位ＶCCに向かって上昇する可変電位が与
えられる。そのため、これらトランジスタＱｎ１，Ｑｎ
２，Ｑｐ１，Ｑｐ２においては、ボディ領域およびソー
ス領域間のＰＮ接合に常に同一の電圧が印加されるの
で、いわゆる基板効果は全く生じない。したがって、こ
のセンスアンプ２０の感度は上記実施例１よりも高くな
る。しかも、低い電源電圧が供給される場合であって
も、このセンスアンプ２０は高速に動作する。
【０１５７】ＤＲＡＭが通常のシリコン基板上に形成さ
れる場合において、図１２に示されるようにセンスアン
プにおけるトランジスタの基板電位をソース電位と同期
させるためには、センスアンプを基板および他のウェル
と完全に分離しなければならない。したがって、通常は
トリプルウェル構造が採用される。また、書込動作にお
いてはサブスレッショルドによるリーク電流を低減する
ため、そのウェルを一定電位に固定しなければならな
い。そのため、そのウェルの接合容量における電荷が充
放電されるので、消費電流が増大する。さらに、トリプ
ルウェル構造などが採用されるため、ウェル電位を固定
するための領域が必要となる。そのため、レイアウト面
積は大きくなる。
【０１５８】これに対し、この実施例６においては、ボ
ディ領域の底面が埋込酸化層に接触しているため、その
接合容量は非常に小さい。また、ボディ領域は固定され
ているので、サブスレッショルドによるリーク電流が増
大することもない。さらに、ウェルなどを形成する必要
がないので、レイアウト面積は十分に小さい。
【０１５９】図１３は、図１２に示されたセンスアンプ
２０の一部構成およびプリチャージ回路２３の全体構成
を示す平面図である。図１３を参照して、この実施例６
においては、図５と異なりソース領域１の一部にｐ+ 型
コモン領域３８が形成される。したがって、トランジス
タＱｎ１のボディ領域３はコモン領域３８を介してソー
ス領域１に接続される。トランジスタＱｎ２のボディ領
域３はコモン領域３８を介してソース領域１に接続され
る。このソース領域１にはコンタクトホールＣＨを介し
てセンスアンプ駆動信号ＳＡＮが与えられるため、コモ
ン領域３８およびソース領域１間のＰＮ接合に順方向電
圧が与えられる間、これらのボディ領域３は電気的に固
定される。つまり、ボディ領域３の電位はソース領域１
の電位よりもＰＮ接合の障壁電位だけ常に高くなる。こ
の実施例６によれば、上記実施例１のようにボディ固定
線３０Ｂ，３０Ｃを設ける必要がないので、レイアウト
面積は実施例１よりも小さい。
【０１６０】［実施例７］図１４は、この発明の実施例
７によるＤＲＡＭにおけるセンスアンプおよびプリチャ
ージ回路の構成を示す平面図である。図１４を参照し
て、この実施例７においては、ソース領域１とほぼ同じ
大きさのｐ+ 型コモン領域３８がボディ領域３の間に形
成されている。ソース領域１はコンタクトホールＣＨを
介してセンスアンプ駆動線２１Ａに接続され、コモン領
域３８もコンタクトホールＣＨを介してセンスアンプ駆
動線２１Ａに接続される。したがって、トランジスタＱ
ｎ１のボディ領域３はコモン領域３８およびコンタクト
ホールＣＨを介してセンスアンプ駆動線２１Ａに接続さ
れる。また、トランジスタＱｎ２のボディ領域３は、コ
モン領域３８およびコンタクトホールＣＨを介してセン
スアンプ駆動線２１Ａに接続される。そのため、コモン
領域３８およびソース領域１の電位が常に同一であるた
め、それらボディ領域３は常に電気的に固定される。
【０１６１】［実施例８］図１５は、この発明の実施例
８によるＤＲＡＭにおけるセンスアンプおよびプリチャ
ージ回路の構成を示す平面図である。図１５を参照し
て、この実施例８においては、図１４と異なりＰ+ 型コ
モン領域３８がソース領域１の両側に形成されている。
また、２つのコンタクトホールＣＨがソース領域１およ
びコモン領域３８にわたってそれぞれ形成されている。
したがって、Ｑｎ１のボディ領域３は２つのコモン領域
３８および２つのコンタクトホールＣＨを介してセンス
アンプ駆動線２１Ａに接続され、トランジスタＱｎ２の
ボディ領域３もまた２つのコモン領域３８および２つの
コンタクトホールＣＨを介してセンスアンプ駆動線２１
Ａに接続される。この実施例８によれば、小さなコモン
領域３８がソース領域１の両側に形成されているため、
トランジスタＱｎ１およびＱｎ２の実行チャネル長が長
くなる。しかも、２つのコモン領域３８が設けられてい
るため、実行チャネル長の長いトランジスタＱｎ１およ
びＱｎ２であってもそのボディ領域３は確実に固定され
る。したがって、コモン領域３８から遠い位置であって
もボディ領域３の電位はセンスアンプ駆動線２１Ａの電
位ＳＡＮに速やかに追従し、これによりこのセンスアン
プは図１４の実施例７よりも安定して動作する。
【０１６２】［実施例９］図１６は、この発明の実施例
９によるＤＲＡＭにおけるメモリセルアレイ、センスア
ンプおよび入出力回路の一部構成を示す回路図である。
図１６を参照して、この実施例９においては、図１２と
異なりビット線選択回路２６Ａおよび２６Ｂならびにコ
ラム選択回路２９におけるトランジスタＱｂ，Ｑｉｏの
ボディ領域が電気的にフローティング状態にされてい
る。これらトランジスタＱｂ，Ｑｉｏはフローティング
状態にされても、その中に大量のリーク電流が流れるこ
とはない。
【０１６３】この実施例９によれば、一部のＮチャネル
ＭＯＳトランジスタのボディ領域が電気的に固定され、
その他のＮチャネルＭＯＳトランジスタのボディ領域は
フローティング状態にされているため、図１２の実施例
６よりもボディ固定線の数が少なくなる。そのため、ボ
ディ固定線のための領域が小さくなり、それによりレイ
アウト面積は小さくなる。
【０１６４】［実施例１０］図１７は、この発明の実施
例１０によるＤＲＡＭにおけるメモリセルアレイ、セン
スアンプおよび入出力回路の一部構成を示す回路図であ
る。図１７を参照して、この実施例１０においては、図
１と異なりすべてのＰチャネルＭＯＳトランジスタのボ
ディ領域が電気的にフローティング状態にされている。
具体的には、センスアンプ２０におけるＱｐ１およびＱ
ｐ２のボディ領域がフローティング状態にされている。
なお、すべてのＮチャネルＭＯＳトランジスタのボディ
領域は電気的に固定されている。
【０１６５】一般にＰチャネルＭＯＳトランジスタのソ
ース・ドレイン間の耐圧はＮチャネルＭＯＳトランジス
タよりも高いため、ＮチャネルＭＯＳトランジスタのボ
ディ領域が固定されていればよい。この実施例１０によ
れば、ＰチャネルＭＯＳトランジスタのボディ領域を固
定するためのボディ固定領域およびボディ固定線が必要
ないので、上記実施例１よりもレイアウト面積が小さく
なる。
【０１６６】［実施例１１］図１８は、この発明の実施
例１１によるＤＲＡＭにおけるメモリセルアレイ、セン
スアンプ、および入出力回路の構成を示す回路図であ
る。図１８を参照して、この実施例１１においては、ビ
ット線ＢＬ０および／ＢＬ０がセンスアンプ２０の両側
に配置されている。すなわち、いわゆるオープンビット
線構造が採用されている。
【０１６７】この実施例１１においても上記実施例１と
同様に、センスアンプ２０におけるＮチャネルＭＯＳト
ランジスタＱｎ１およびＱｎ２のボディ領域には接地電
位Ｖ SSが与えられ、ＰチャネルＭＯＳトランジスタＱｐ
１およびＱｐ２のボディ領域には電源電位ＶCCが与えら
れる。また、ビット線用プリチャージ回路２３における
ＮチャネルＭＯＳトランジスタＱｅ，Ｑｐｃのボディ領
域には接地電位ＶSSが与えられる。また、センスアンプ
駆動線用プリチャージ回路２２におけるＮチャネルＭＯ
ＳトランジスタＱｓｅおよびＱｓｐのボディ領域には接
地電位ＶSSが与えられる。また、コラム選択回路におけ
るＮチャネルＭＯＳトランジスタＱｉｏのボディ領域に
は接地電位ＶSSが与えられる。また、メモリセル２７に
おけるＮチャネルＭＯＳトランジスタＱｍのボディ領域
にも接地電位ＶSSが与えられる。さらに、ダミーセル２
８におけるＮチャネルＭＯＳトランジスタＱｄのボディ
領域にも接地電位ＶSSが与えられる。
【０１６８】この実施例１１によれば、上記実施例１と
同じ効果を奏するとともに、オープンビット線構造が採
用されているため、ワード線およびビット線のすべての
交点にメモリセル２７を配置することができる。
【０１６９】［実施例１２］図１９は、この発明の実施
例１２によるＤＲＡＭにおけるメモリセルアレイ、セン
スアンプおよび入出力回路の構成を示す回路図である。
図１９を参照して、この実施例９においては、図１８と
異なりセンスアンプ２０における４つのトランジスタＱ
ｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域が自己のソ
ース電極と接続されている。したがって、ＮチャネルＭ
ＯＳトランジスタＱｎ１およびＱｎ２のボディ領域に
は、センスアンプ駆動信号ＳＡＮが与えられる。Ｐチャ
ネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領
域には、センスアンプ駆動信号ＳＡＰが与えられる。
【０１７０】この実施例１２によれば、図１２の実施例
６と同じ効果を奏するとともに、オープンビット線構造
が採用されているため、ワード線およびビット線のすべ
ての交点にメモリセル２７を配置することができる。
【０１７１】［実施例１３］図２０は、この発明の実施
例１３によるＤＲＡＭにおける行デコーダの一部構成を
示す回路図である。図２０を参照して、行デコーダ中の
ワード線駆動回路は、８つのＮチャネルＭＯＳトランジ
スタＱｒ１〜Ｑｒ８をその終段に備える。トランジスタ
Ｑｒ１およびＱｒ２は直列に接続され、トランジスタＱ
ｒ１のソース電極がワード線ＷＬ０に接続される。トラ
ンジスタＱｒ３およびＱｒ４は直列に接続され、トラン
ジスタＱｒ３のソース電極がワード線ＷＬ１に接続され
る。トランジスタＱｒ５およびＱｒ６は直列に接続さ
れ、トランジスタＱｒ５のソース電極がワード線ＷＬ２
に接続される。トランジスタＱｒ７およびＱｒ８は直列
に接続され、トランジスタＱｒ７のソース電極がワード
線ＷＬ３に接続される。
【０１７２】このワード線駆動回路は、行アドレス信号
がプリデコードされた信号Ｘｊ，Ｘｋ，Ｘｌに応答して
活性化される。ワード線駆動回路は活性化され、さらに
昇圧信号ＲＸ０〜ＲＸ３のうち１つの信号が対応するト
ランジスタのドレイン電極に与えられると、ワード線Ｗ
Ｌ０〜ＷＬ３のうち対応する１つが立上がる。昇圧信号
ＲＸ０〜ＲＸ３は電源電位ＶCCが昇圧されたものである
ため、このワード線ＷＬ０〜ＷＬ３は電源電位ＶCCより
も高い電位まで立上がる。したがって、トランジスタＱ
ｒ１〜Ｑｒ８のソース・ドレイン間には電源電圧よりも
大きい電圧が印加される。
【０１７３】また、このワード線駆動回路が活性化され
ていないとき、昇圧信号ＲＸ０〜ＲＸ３が与えられる
と、寄生容量のカップリングによってトランジスタＱｒ
１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域の電位が上昇
し、それによりしきい値が低下する。そのため、昇圧電
位がトランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７を介
してリークし、それにより昇圧電位が不十分になる。ま
た、そのリークした昇圧電位が非選択のワード線に与え
られると、非選択のメモリセルからデータがリークする
ことになる。
【０１７４】この実施例１３においては、トランジスタ
Ｑｒ１〜Ｑｒ１２のボディ領域に接地電位ＶSSが与えら
れ、それによりそのボディ領域は電気的に固定されてい
る。したがって、これらトランジスタＱｒ１〜Ｑｒ１２
のソース・ドレイン間の耐圧が高くなるため、このワー
ド線駆動回路は正常に動作する。さらに、寄生容量のカ
ップリングによるしきい値の低下が抑制されるので、こ
のワード線駆動回路は安定して動作する。
【０１７５】［実施例１４］図２１は、この発明の実施
例１４によるＤＲＡＭにおける行デコードの一部構成を
示す回路図である。図２１を参照して、この実施例１４
においては、上記実施例１３と異なりトランジスタＱｒ
１〜Ｑｒ１２のボディ領域はそれ自身のソース領域に接
続されている。具体的には、トランジスタＱｒ１，Ｑｒ
３，Ｑｒ５，Ｑｒ７のボディ領域はワード線ＷＬ０〜Ｗ
Ｌ３に接続される。トランジスタＱｒ２，Ｑｒ４，Ｑｒ
６，Ｑｒ８のボディ領域は接地ノードに接続される。ト
ランジスタＱｒ９〜Ｑｒ１２のボディ領域は、セルフブ
ートストラップによって電位が上昇しない側のノードに
接続されている。
【０１７６】図２２は、図２１に示したワード線駆動回
路におけるトランジスタＱｒ１〜Ｑｒ１２の一般的な構
成を示す平面図である。図２２を参照して、トランジス
タＱｒ１〜Ｑｒ１２は、ｎ+ 型ソース領域１と、ｎ+ 型
ドレイン領域２と、ｐ型ボディ領域３と、ゲート電極４
と、ｐ+ 型コモン領域３８とを備える。コモン領域３８
は、ソース領域１およびボディ領域３と隣接して形成さ
れる。したがって、ボディ領域３は、コモン領域３８を
介してソース領域１と接続され、それにより電気的に固
定される。
【０１７７】この実施例１４においては、トランジスタ
Ｑｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域がワード
線ＷＬ０〜ＷＬ３と接続されているため、そのボディ領
域３の電位はワード線ＷＬ０〜ＷＬ３の電位に追従す
る。そのため、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，
Ｑｒ７においては基板効果が発生しないので、ワード線
ＷＬ０〜ＷＬ３の電位は速やかに立上がる。
【０１７８】しかも、トランジスタＱｒ１〜Ｑｒ１２の
ボディ領域３はそれ自身のソース領域１と接続されてい
るため、ボディ固定線を設ける必要がない。したがっ
て、この実施例１４のレイアウト面積は図２０の実施例
１３よりも小さくなる。
【０１７９】［実施例１５］図２３は、この発明の実施
例１５による昇圧信号プリデコード回路の構成を示す回
路図である。この昇圧信号プリデコード回路は、図２０
および２１に示されたワード線駆動回路に昇圧信号ＲＸ
０〜ＲＸ３を供給するためのものである。
【０１８０】図２３を参照して、この昇圧信号プリデコ
ード回路は、トランジスタＱｒ１３〜Ｑｒ１５と、イン
バータＩ１およびＩ２とを備える。トランジスタＱｒ１
３およびＱｒ１４は直列に接続される。昇圧電圧発生回
路の出力である昇圧信号ＲＸはトランジスタＱｒ１３の
ドレイン電極に与えられる。行アドレス信号Ｘはインバ
ータＩ１およびＩ２を介してトランジスタＱｒ１５の一
方ソース／ドレイン電極に与えられる。インバータＩ１
の出力はトランジスタＱｒ１４のゲート電極に与えられ
る。
【０１８１】この昇圧信号プリデコード回路は行アドレ
ス信号Ｘに応答して活性化され、活性化されている間
に、昇圧信号ＲＸが与えられると、トランジスタＱｒ１
３のゲート電位がセルフブートストラップによって上昇
し、このトランジスタＱｒ１３は完全に導通状態とな
る。そのため、その与えられた昇圧信号ＲＸはトランジ
スタＱｒ１３を介して昇圧信号ＲＸ０〜ＲＸ３として外
部に出力される。
【０１８２】上記の動作から明らかなように、トランジ
スタＱｒ１３〜Ｑｒ１５のソース・ドレイン間には電源
電圧よりも大きい電圧が印加される。したがって、この
実施例１５においては、これらトランジスタＱｒ１３〜
Ｑｒ１５のボディ領域に接地電位ＶSSが与えられ、それ
によりボディ領域は電気的に固定されている。そのた
め、これらトランジスタＱｒ１３〜Ｑｒ１５のソース・
ドレイン間の耐圧が高くなるので、この昇圧信号プリデ
コード回路は正常に動作する。
【０１８３】［実施例１６］図２４は、この発明の実施
例１６によるＤＲＡＭにおける昇圧信号プリデコード回
路の構成を示す回路図である。図２４を参照して、この
実施例１６においては、図２３と異なりトランジスタＱ
ｒ１３〜Ｑｒ１５のボディ領域がそれぞれ自己のソース
領域と接続されている。
【０１８４】この実施例１６においては、特にトランジ
スタＱｒ１３のボディ領域が自己のソース領域と接続さ
れている。そのため、トランジスタＱｒ１３のボディ領
域の電位は、その出力される昇圧信号ＲＸ０〜ＲＸ３に
追従して上昇する。したがって、このトランジスタＱｒ
１３においては基板効果が発生しないので、昇圧信号Ｒ
Ｘ０〜ＲＸ３は速やかに立上がる。しかも、各ボディ領
域がそれ自身のソース領域と接続されているため、ボデ
ィ固定線を設ける必要がないので、この実施例１６のレ
イアウト面積は図２３の実施例１５よりも小さくなる。
【０１８５】［実施例１７］図２５は、この発明の実施
例１７によるＤＲＡＭにおけるＮチャネルＭＯＳキャパ
シタの構成を示す平面図である。ＭＯＳキャパシタは、
たとえばワード線駆動回路、昇圧信号プリデコード回
路、電源電圧が昇圧された電圧ＶPPを発生する回路など
で用いられる。
【０１８６】図２５を参照して、このＭＯＳキャパシタ
は、ｎ+ 型ソース領域１と、そのソース領域１によって
包囲されるｐ型ボディ領域３と、ゲート電極４と、ｐ+
型コモン領域３８とを備える。このコモン領域３８は、
ソース領域１の一部分に挿入されている。したがって、
コモン領域３８はソース領域１およびボディ領域３に隣
接して形成される。そのため、ボディ領域３は、コモン
領域３８を介してソース領域１と接続されている。これ
によりボディ領域３は電気的に固定されるので、このＭ
ＯＳキャパシタは安定して動作する。しかも、ソース領
域１の一部に挿入されたコモン領域３８を介してボディ
領域３がソース領域１に接続されるため、ボディ固定線
などを設ける必要がない。そのため、この実施例１７の
レイアウト面積は従来のものと同じになる。
【０１８７】なお、この実施例１７においては、ソース
領域１の一部にコモン領域３８が挿入されているだけで
あるが、ソース領域１およびコモン領域３８の接合部分
の上に１つのコンタクトホールを形成し、ソース領域１
およびコモン領域３８をそのコンタクトホールを介して
ボディ固定線に接続してもよい。このようにすると、コ
モン領域３８の電位よりもソース領域１の電位が高くな
る場合でも、ボディ領域３を電気的に固定することがで
きる。
【０１８８】［実施例１８］図２６は、この発明の実施
例１８によるＤＲＡＭにおけるＰチャネルＭＯＳキャパ
シタの構成を示す平面図である。図２６を参照して、こ
のＰチャネルＭＯＳキャパシタは、ｐ+ 型ソース領域１
と、そのソース領域１によって包囲されるｎ型ボディ領
域３と、ゲート電極４と、ｎ+ 型コモン領域３８とを備
える。この実施例１８は、図２５の実施例１７における
各領域の導電型を逆にしたものである。
【０１８９】［実施例１９］図２７は、この発明の実施
例１９によるＤＲＡＭにおけるＮチャネルＭＯＳキャパ
シタの構成を示す平面図である。図２７を参照して、こ
のＮチャネルＭＯＳキャパシタは、２つのｎ+ 型ソース
領域１と、それらソース領域１の間に位置するｐ型ボデ
ィ領域３と、ゲート電極４と、ｐ+ 型コンタクト領域３
１とを備える。２つのソース領域１は互いに接続されて
いる。コンタクト領域３１は、ボディ領域３の一部に挿
入され、そのボディ領域３だけに隣接して形成されてい
る。
【０１９０】コンタクト領域３１にはソース領域１に与
えられる電位と同じ電位が与えられ、これによりボディ
領域３はコンタクト領域３１を介してソース領域１と接
続される。したがって、このＮチャネルＭＯＳキャパシ
タは、そのボディ領域３が電気的に固定されるので、安
定して動作する。
【０１９１】この実施例１９では、ソース領域１に与え
られる電位と同じ電位がコンタクト領域３１に与えられ
ているが、コンタクト領域３１に接地電位ＶSS、または
負電位ＶBBが与えられてもよい。
【０１９２】［実施例２０］図２８は、この発明の実施
例２０によるＤＲＡＭにおけるＰチャネルＭＯＳキャパ
シタの構成を示す平面図である。図２８を参照して、こ
のＰチャネルＭＯＳキャパシタは、２つのｐ+ 型ソース
領域１と、それらソース領域１の間に位置するｎ型ボデ
ィ領域３と、ゲート電極４と、ｎ+ 型コンタクト領域３
１とを備える。このコンタクト領域３１に所定電位が与
えられ、それによりボディ領域３が電気的に固定され
る。この実施例２０は、図２７の実施例１９における各
領域の導電型を逆にしたものである。
【０１９３】［実施例２１］図２９は、この発明の実施
例２１によるＤＲＡＭにおける昇圧電源発生回路の構成
を示す回路図である。図２９を参照して、この昇圧電源
発生回路は、３つのＭＯＳキャパシタＣｂｓ１〜Ｃｂｓ
３と、その終段にＮチャネルＭＯＳトランジスタＱｂｓ
とを備える。この昇圧電源発生回路は、クロック信号Ｃ
Ｋに応答して電源電位ＶCCよりも高い昇圧電位ＶPPを発
生する。
【０１９４】この昇圧電源発生回路のトランジスタＱｂ
ｓでは、そのドレイン電極（出力ノード）の電位がその
ソース電極の電位よりも常に高くなる。したがって、こ
のトランジスタＱｂｓのボディ領域は自己のソース領域
と接続されている。これにより、このトランジスタＱｂ
ｓのソース・ドレイン間の耐圧は高くなる。しかも、ボ
ディ領域はソース領域と接続されるため、ボディ固定線
などを設ける必要がない。そのため、この実施例２１の
レイアウト面積は従来のものとほとんど同じになる。
【０１９５】［実施例２２］図３０は、この発明の実施
例２２によるＤＲＡＭにおける出力プリアンプおよび書
込回路の構成を示す回路図である。図３０を参照して、
この出力プリアンプ４０はカレントミラー型で、Ｐチャ
ネルＭＯＳトランジスタＱｐ５〜Ｑｐ１１と、Ｎチャネ
ルＭＯＳトランジスタＱｎ５〜Ｑｎ１２とを備える。出
力プリアンプは一般に、入出力線ＩＯおよび／ＩＯの電
位をアナログ的に増幅するため、キンクの影響を受けや
すい。そのため、ＰチャネルＭＯＳトランジスタＱｐ５
〜Ｑｐ１１のボディ領域はそれぞれ自己のソース領域と
接続されている。ＮチャネルＭＯＳトランジスタＱｎ５
〜Ｑｎ１２のボディ領域はそれぞれ自己のソース領域と
接続されている。
【０１９６】この実施例２２によれば、トランジスタＱ
ｐ５〜Ｑｐ１１ならびにＱｎ５〜Ｑｎ１２のボディ領域
が電気的に固定されるので、それらトランジスタにおい
てキンクが発生しない。そのため、この出力プリアンプ
４０は、入出力線ＩＯおよび／ＩＯの電位を安定して増
幅することができる。
【０１９７】一方、書込回路４１は、４つのＮチャネル
ＭＯＳトランジスタＱｎ１３〜Ｑｎ１６を備える。トラ
ンジスタＱｎ１３〜Ｑｎ１６のボディ領域には接地電位
ＶSSが与えられているので、これらボディ領域は電気的
に固定されている。そのため、トランジスタＱｎ１３〜
Ｑｎ１６のソース・ドレイン間に大量のリーク電流が流
れることはない。
【０１９８】［実施例２３］図３１は、この発明の実施
例２３によるＤＲＡＭにおける入出力線プリチャージ回
路および入出力線イコライズ回路の構成を示す回路図で
ある。図３１を参照して、この入出力線プリチャージ回
路４２は、ＰチャネルＭＯＳトランジスタＱｐ２１およ
びＱｐ２２と、ＮチャネルＭＯＳトランジスタＱｎ２１
およびＱｎ２２とを備える。ＰチャネルＭＯＳトランジ
スタＱｐ２１およびＮチャネルＭＯＳトランジスタＱｎ
２１は転送ゲートを構成する。ＰチャネルＭＯＳトラン
ジスタＱｐ２２およびＮチャネルＭＯＳトランジスタＱ
ｎ２２もまた、転送ゲートを構成する。この入出力線プ
リチャージ回路４２は、プリチャージ信号ＹＮに応答し
て入出力線ＩＯおよび／ＩＯを所定の電位にプリチャー
ジする。
【０１９９】一方、入出力線イコライズ回路は、Ｐチャ
ネルＭＯＳトランジスタＱｐ２０およびＮチャネルＭＯ
ＳトランジスタＱｎ２０を備える。トランジスタＱｐ２
０およびＱｎ２０は転送ゲートを構成する。この入出力
線イコライズ回路は、入出力線イコライズ信号ＩＯＥＱ
および／ＩＯＥＱに応答して入出力線ＩＯおよび／ＩＯ
の電位を互いに等しくする。
【０２００】この実施例２３においては、ＰチャネルＭ
ＯＳトランジスタＱｐ２０〜Ｑｐ２２のボディ領域には
電源電位ＶCCが与えられる。ＮチャネルＭＯＳトランジ
スタＱｎ２０〜Ｑｎ２２のボディ領域には接地電位ＶSS
が与えられる。これにより、トランジスタＱｐ２０〜Ｑ
ｐ２２，Ｑｎ２０〜Ｑｎ２２のボディ領域は電気的に固
定される。したがって、これらトランジスタのソース・
ドレイン間に大量のリーク電流が流れることはない。そ
のため、正確なデータが入出力線ＩＯおよび／ＩＯを介
して伝達される。
【０２０１】［実施例２４］図３２は、この発明の実施
例２４によるＤＲＡＭにおける行アドレスバッファの一
部構成を示す回路図である。図３２を参照して、この行
アドレスバッファはダイナミックラッチ型で、Ｐチャネ
ルＭＯＳトランジスタＱｐ２５〜Ｑｐ２８と、Ｎチャネ
ルＭＯＳトランジスタＱｎ２５〜Ｑｎ３０とを備える。
このアドレスバッファは、外部アドレス信号ｅｘｔ．Ａ
ｎに応答して内部行アドレス信号ＲＡｎおよび／ＲＡｎ
を生成する。このアドレスバッファは、外部アドレス信
号ｅｘｔ．Ａｎを参照信号ＶＲＥＦと比較し、それによ
り外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬ
レベルであるかを判定する。
【０２０２】この実施例２４において、トランジスタＱ
ｐ２５〜Ｑｐ２８のボディ領域はソース電極と接続され
ている。トランジスタＱｎ２５，Ｑｎ２６，Ｑｎ２９，
Ｑｎ３０のボディ領域には接地電位ＶSSが与えられる。
このダイナミックラッチ型行アドレスバッファは、制御
信号／ＲＡＤＢＥの立下りに応答してアドレス信号をラ
ッチする。したがって、活性化状態においては、ボディ
領域およびソース領域間のＰＮ接合に逆方向電圧が印加
されることはないので、トランジスタＱｎ２７，Ｑｎ２
８のボディ領域をそれぞれ自己のソース電極と接続する
ことが可能である。
【０２０３】したがって、トランジスタＱｐ２５〜Ｑｐ
２８，Ｑｎ２５〜Ｑｎ３０のボディ領域は電気的に固定
されているので、この行アドレスバッファは安定してア
ナログ動作をする。しかも、トランジスタＱｐ２７，Ｑ
ｐ２８は基板効果を受けないので、この行アドレスバッ
ファは外部アドレス信号ｅｘｔ．ＡｎがＨレベルである
かＬレベルであるかを安定かつ高速に判定することがで
きる。
【０２０４】［実施例２５］図３３は、この発明の実施
例２５によるＤＲＡＭにおける列アドレスバッファの一
部構成を示す回路図である。図３３を参照して、この列
アドレスバッファは、ＰチャネルＭＯＳトランジスタＱ
ｐ３１〜Ｑｐ３４と、ＮチャネルＭＯＳトランジスタＱ
ｎ３１〜Ｑｎ３４とを備える。トランジスタＱｐ３１，
Ｑｐ３２，Ｑｎ３１，Ｑｎ３２は、ＮＯＲ回路を構成す
る。トランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ
３４は、次段のクロックドインバータを構成する。この
列アドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎ
に応答して内部列アドレス信号ＣＡｎおよび／ＣＡｎを
生成する。
【０２０５】また、このＮＯＲ回路を構成するすべての
トランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２
のボディ領域はそれぞれ自己のソース領域と接続されて
いる。したがって、ＮチャネルＭＯＳトランジスタＱｎ
３１，Ｑｎ３２のボディ領域には接地電位ＶSSが与えら
れる。一方、インバータを構成するすべてのトランジス
タＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４のボディ領
域はフローティング状態にされている。
【０２０６】この実施例２５においては、入力初段のト
ランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２の
ボディ領域が電気的に固定されているため、外部アドレ
ス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルである
かは正確に判定される。しかも、入力初段のトランジス
タ以外のトランジスタ、たとえば次段のクロックドイン
バータを構成するトランジスタＱｐ３３，Ｑｐ３４，Ｑ
ｎ３３，Ｑｎ３４、およびその他の論理ゲートを構成す
るトランジスタのボディ領域はフローティング状態にさ
れているため、ボディ固定線などを設ける必要がない。
そのため、レイアウト面積の増加は最小限に抑えられ
る。
【０２０７】［実施例２６］図３４は、この発明の実施
例２６によるＤＲＡＭにおける列アドレスバッファの一
部構成を示す回路図である。図３４を参照して、この実
施例２６においては、図３３と異なりＮＯＲ回路を構成
するＮチャネルＭＯＳトランジスタＱｎ３１およびＱｎ
３２のボディ領域には負電位ＶBBが与えられる。上記の
ように、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ
３２のボディ領域には、接地電位ＶSSの代わりに負電位
ＶBBが与えられてもよい。
【０２０８】［実施例２７］図３５は、この発明の実施
例２７によるＤＲＡＭにおける列アドレスバッファの一
部構成を示す回路図である。この実施例２７において
は、図３３と異なりインバータを構成するすべてのトラ
ンジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４のボ
ディ領域がそれぞれ自己のソース領域と接続されてい
る。この実施例２７によれば、入力初段のトランジスタ
および次段のクロックドインバータを構成するトランジ
スタのボディ領域が電気的に固定されるので、レイアウ
ト面積は若干大きくなるが、それらボディ領域が固定さ
れない場合に比べてこの列アドレスバッファは安定して
動作する。
【０２０９】［実施例２８］図３６は、この発明の実施
例２８によるＤＲＡＭにおける列アドレスバッファの一
部構成を示す回路図である。この実施例２８において
は、図２７と異なりＮチャネルＭＯＳトランジスタＱｎ
３１，Ｑｎ３２のボディ領域に負電位ＶBBが与えられ
る。このように、ＮチャネルＭＯＳトランジスタＱｎ３
１，Ｑｎ３２のボディ領域には、接地電位ＶSSの代わり
に負電位ＶBBが与えられてもよい。
【０２１０】［実施例２９］図３７は、この発明の実施
例２９によるＤＲＡＭにおけるクロック入力バッファの
構成を示す回路図である。図３７を参照して、このクロ
ック入力バッファは、ＰチャネルＭＯＳトランジスタＱ
ｐ３５〜Ｑｐ３７と、ＮチャネルＭＯＳトランジスタＱ
ｎ３５と、インバータＩ３〜Ｉ５とを備える。このクロ
ック入力バッファは、ＭＯＳレベルまたはＴＴＬレベル
の外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳに応
答して、内部行アドレスストローブ信号ＲＡＳおよび／
ＲＡＳを生成する。
【０２１１】この実施例２９においては、入力初段のト
ランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ
領域はそれぞれ自己のソース領域と接続されている。し
たがって、ＮチャネルＭＯＳトランジスタＱｎ３５のボ
ディ領域には接地電位ＶSSが与えられる。
【０２１２】このように、入力初段のトランジスタＱｐ
３５〜Ｑｐ３７およびＱｎ３５のボディ領域は電気的に
固定されているため、外部行アドレスストローブ信号ｅ
ｘｔ．／ＲＡＳがＨレベルであるかＬレベルであるかは
正確に判定される。しかも、トランジスタＱｐ３５〜Ｑ
ｐ３７およびＱｎ３５のボディ領域はそれぞれ自己のソ
ース領域と接続されているため、ボディ固定線などを設
ける必要がない。そのため、このクロック入力バッファ
のレイアウト面積は従来と同じになる。
【０２１３】［実施例３０］図３８は、この発明の実施
例３０によるＤＲＡＭにおけるクロック入力バッファの
構成を示す回路図である。この実施例３０においては、
図３７と異なり入力初段のＮチャネルＭＯＳトランジス
タＱｎ３５のボディ領域に負電位ＶBBが与えられる。こ
のように、ＮチャネルＭＯＳトランジスタＱｎ３５のボ
ディ領域には、接地電位ＶSSの代わりに負電位ＶBBが与
えられてもよい。
【０２１４】［実施例３１］図３９は、この発明の実施
例３１によるＤＲＡＭにおけるクロック入力バッファの
構成を示す回路図である。図３９を参照して、このクロ
ック入力バッファは、図３７の実施例２９と同様に、Ｐ
チャネルＭＯＳトランジスタＱｐ３５〜Ｑｐ３７と、Ｎ
チャネルＭＯＳトランジスタＱｎ３５と、インバータＩ
３〜Ｉ５とを備える。インバータＩ４は、ＰチャネルＭ
ＯＳトランジスタＱｐ３８と、ＮチャネルＭＯＳトラン
ジスタＱｎ３８とを備える。インバータＩ５は、Ｐチャ
ネルＭＯＳトランジスタＱｐ３９と、ＮチャネルＭＯＳ
トランジスタＱｎ３９とを備える。
【０２１５】この実施例３１においては、図３７と異な
りインバータＩ４，Ｉ５を構成するＰチャネルＭＯＳト
ランジスタＱｐ３８，Ｑｐ３９のボディ領域がそれぞれ
自己のソース領域と接続されている。また、インバータ
Ｉ４，Ｉ５を構成するＮチャネルＭＯＳトランジスタＱ
ｎ３８，Ｑｎ３９のボディ領域に負電位ＶBBが与えられ
ている。
【０２１６】この実施例３１においては、終段のトラン
ジスタＱｐ３８，Ｑｐ３９，Ｑｎ３８，Ｑｎ３９のボデ
ィ領域が電気的に固定されているため、このクロック入
力バッファによって生成される内部行アドレスストロー
ブ信号ＲＡＳ，／ＲＡＳのクロックスキューは低減され
る。
【０２１７】［実施例３２］図４０は、この発明の実施
例３２によるＤＲＡＭにおけるクロック入力バッファの
構成を示す回路図である。この実施例３２においては、
図３９と異なり終段のＮチャネルＭＯＳトランジスタＱ
ｎ３８，Ｑｎ３９のボディ領域がそれぞれ自己のソース
領域と接続されている。
【０２１８】この実施例３２によれば、ＮチャネルＭＯ
ＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域がそれ
ぞれ自己のソース領域と接続されているため、ボディ固
定線を設ける必要がない。そのため、そのレイアウト面
積の増加は最小限に抑えられる。このように、終段のト
ランジスタＱｎ３８，Ｑｎ３９のボディ領域には、負電
位ＶBBの代わりに接地電位ＶSSが与えられてもよい。
【０２１９】［実施例３３］図４１は、この発明の実施
例３３によるＤＲＡＭにおけるセンスアンプ駆動回路の
構成を示す回路図である。図４１を参照して、このセン
スアンプ駆動回路は、直列に接続された複数のインバー
タと、複数のＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃ
ｓｎ１〜Ｃｓｎ３とを備える。このセンスアンプ駆動回
路は、昇圧信号ＲＸに応答して、センスアンプ２０を駆
動するための制御信号Ｓ０Ｆ，Ｓ０Ｎ，／Ｓ０Ｐを生成
する。
【０２２０】図４２は、図４１に示されたセンスアンプ
駆動回路の動作を示すタイミングチャートである。図４
２を参照して、昇圧信号ＲＸの立上がりから一定時間経
過後に、制御信号Ｓ０Ｆが立上がる。さらにその制御信
号Ｓ０Ｆの立上がりから一定時間経過後に、制御信号Ｓ
０Ｎが立上がる。さらにその制御信号Ｓ０Ｎの立上がり
から一定時間経過後に、制御信号／Ｓ０Ｐが立下がる。
【０２２１】この実施例３３によるセンスアンプ駆動回
路においては、すべてのＭＯＳキャパシタＣｓｐ１〜Ｃ
ｓｐ３，Ｃｓｎ１〜Ｃｓｎ３のボディ領域が電気的に固
定されているため、ＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ
３，Ｃｓｎ１〜Ｃｓｎ３のしきい値が不安定にならず、
したがって昇圧信号ＲＸの立上がりから制御信号Ｓ０Ｆ
の立上がりまでの時間が短くなったり、あるいは制御信
号Ｓ０Ｆの立上がりから制御信号Ｓ０Ｎの立上がりまで
の時間が短くなったりすることはない。そのため、セン
スアンプ２０の動作マージンが低下することはない。
【０２２２】この実施例３３においては、ＰチャネルＭ
ＯＳキャパシタＣｓｐ１〜Ｃｓｐ３のボディ領域には電
源電位ＶCCが与えられる。ＮチャネルＭＯＳキャパシタ
Ｃｓｎ１〜Ｃｓｎ３のボディ領域には接地電位ＶSSが与
えられる。しかしながら、ＮチャネルＭＯキャパシタＣ
ｓｎ１〜Ｃｓｎ３のボディ領域には、接地電位ＶSSの代
わりに負電位ＶBBが与えられてもよい。
【０２２３】［実施例３４］図４３は、この発明の実施
例３４によるＤＲＡＭにおけるＣＡＴ（Ｃｏｌｕｍｎ
Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ）回路の構成を
示す回路図である。図４３を参照して、このＣＡＴ回路
は、３つのインバータＩ２０〜Ｉ２２と、３つのＮＯＲ
回路ＮＲ１〜ＮＲ３と、２つのＰチャネルＭＯＳキャパ
シタＣｔｐ１，Ｃｔｐ２と、ＮチャネルＭＯＳキャパシ
タＣｔｎ１，Ｃｔｎ２とを備える。このＣＡＴ回路は、
制御信号ＣＡＤに応答して制御信号ＣＡＴを生成する。
ここで、ＰチャネルＭＯＳキャパシタＣｔｐ１，Ｃｔｐ
２のボディ領域には電源電位Ｖ CCが与えられる。Ｎチャ
ネルＭＯＳキャパシタＣｔｎ１，Ｃｔｎ２のボディ領域
には接地電位ＶSSが与えられる。
【０２２４】図４４は、図４３に示されたＣＡＴ回路の
動作を示すタイミングチャートである。図４３のタイミ
ングチャートを参照して、制御信号ＣＡＤが立上がると
直ちに、ＮＯＲ回路ＮＲ１の出力ノードＡの電位は立下
がる。このノードＡの電位の立下がりから一定時間経過
後に、ＮＯＲ回路ＮＲ３の出力ノードＢの電位が立上が
る。続いて制御信号ＣＡＤが立下がると直ちに、ノード
Ｂの電位は立下がる。このノードＢの電位の立下がりか
ら一定時間経過後に、ノードＡの電位が立上がる。
【０２２５】一方、ノードＡの電位が立下がると直ち
に、制御信号ＣＡＴが立上がる。ノードＢの電位が立上
がると直ちに、制御信号ＣＡＴは立下がる。また、ノー
ドＢの電位が立下がると直ちに、制御信号ＣＡＴは立上
がる。ノードＡの電位が立上がると直ちに、制御信号Ｃ
ＡＴは立下がる。
【０２２６】ここで、もしもＭＯＳキャパシタＣｔｐ
１，Ｃｔｐ２，Ｃｔｎ１，Ｃｔｎ２のボディ領域がフロ
ーティング状態であると、ボディ領域の電位変動に伴っ
てそれらキャパシタのしきい値が不安定になり、それに
よりそれらキャパシタの容量が不安定になる可能性があ
る。そのため、図４４のタイミングチャートに示される
ように、制御ＣＡＴ１の立下がり時期が遅れたり、制御
信号ＣＡＴ２の立下がり時期が早くなったりする。特
に、立下がりが遅くなる制御信号ＣＡＴ２の場合は、こ
のＣＡＴ回路の動作マージンが小さくなる。
【０２２７】そこで、この実施例３４においては、ＭＯ
ＳキャパシタＣｔｐ１，Ｃｔｐ２，Ｃｔｎ１，Ｃｔｎ２
のボディ領域は電気的に固定されている。そのため、常
に安定した制御信号ＣＡＴが生成される。
【０２２８】［実施例３５］図４５は、この発明の実施
例３５によるＤＲＡＭにおけるＮ−Ｎバッファの構成を
示す回路図である。Ｎ−Ｎバッファは、ＤＲＡＭのデー
タ出力バッファなどに用いられる。
【０２２９】図４５を参照して、このＮ−Ｎバッファ
は、直列に接続されたＮチャネルＭＯＳトランジスタＱ
ｎｎ１およびＱｎｎ２を備える。ＮチャネルＭＯＳトラ
ンジスタＱｎｎ１，Ｑｎｎ２のボディ領域は、それぞれ
自己のソース領域と接続されている。したがって、Ｎチ
ャネルＭＯＳトランジスタＱｎｎ１のボディ領域は出力
ノードＯＵＴに接続される。
【０２３０】このＮ−Ｎバッファにおいては、相補的な
信号Ｄｏおよび／ＤｏがトランジスタＱｎｎ１およびＱ
ｎｎ２のゲート電極にそれぞれ与えられる。信号Ｄｏが
Ｈレベルで、信号／ＤｏがＬレベルのとき、トランジス
タＱｎｎ１は導通状態となり、トランジスタＱｎｎ２は
非導通状態となる。したがって、Ｈレベルの信号が出力
される。
【０２３１】この実施例３５によるＮ−Ｎバッファにお
いては、ＮチャネルＭＯＳトランジスタＱｎｎ１，Ｑｎ
ｎ２のボディ領域が電気的に固定されているため、しき
い値が不安定になることはなく、これらトランジスタＱ
ｎｎ１，Ｑｎｎ２のソース・ドレイン間に大量のリーク
電流が流れることはない。そのため、リーク電流がトラ
ンジスタＱｎｎ１を介して外部へ流出したり、あるいは
リーク電流がトランジスタＱｎｎ２を介して外部から流
入したりすることはない。
【０２３２】また、このＮ−Ｎバッファにおいては、ト
ランジスタＱｎｎ１，Ｑｎｎ２のボディ領域はそれぞれ
自己のソース領域と接続されているため、そのレイアウ
ト面積は大きくならない。しかも、トランジスタＱｎｎ
１のボディ領域は出力ノードに接続されているため、そ
のボディ領域の電位は出力ノードの電位に追従する。そ
のため、このトランジスタＱｎｎ１においては基板効果
によってしきい値が上昇することはない。したがって、
このＮ−Ｎバッファの出力信号は速やかに電源電位ＶCC
まで上昇する。
【０２３３】［実施例３６］図４６は、この発明の実施
例３６によるＤＲＡＭにおけるＮ−Ｎバッファの構成を
示す回路図である。この実施例３６においては、図４５
と異なりトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域
には接地電位ＶSSが与えられている。このように、トラ
ンジスタＱｎｎ１，Ｑｎｎ２のボディ領域にはソース電
位の代わりに接地電位ＶSSが与えられてもよい。
【０２３４】［実施例３７］図４７は、この発明の実施
例３７によるＤＲＡＭにおける２入力ＮＡＮＤ回路の構
成を示す回路図である。ＮＡＮＤ回路は、内部行アドレ
スストローブ信号／ＲＡＳを生成するクロック入力バッ
ファなどの他、ＤＲＡＭの各所で用いられる。
【０２３５】図４７を参照して、このＮＡＮＤ回路はＣ
ＭＯＳ型で、２つの入力端子を持つ。このＮＡＮＤ回路
は、電源ノードと出力ノード５０との間に並列に接続さ
れたＰチャネルＭＯＳトランジスタＱｇｐ１およびＱｇ
ｐ２と、出力ノード５０と接地ノード５１との間に直列
に接続されたＮチャネルＭＯＳトランジスタＱｇｎ１お
よびＱｇｎ２とを備える。入力信号ＩＮ１は、トランジ
スタＱｇｐ１およびＱｇｎ１のゲート電極に与えられ
る。入力信号ＩＮ２は、トランジスタＱｇｐ２およびＱ
ｇｎ２のゲート電極に与えられる。出力信号ＯＵＴは出
力ノード５０から供給される。
【０２３６】このＮＡＮＤ回路においては、Ｐチャネル
ＭＯＳトランジスタＱｇｐ１およびＱｇｐ２のボディ領
域はフローティング状態にされているが、ＮチャネルＭ
ＯＳトランジスタＱｇｎ１およびＱｇｎ２のボディ領域
はそれぞれ自己のソース領域と接続されている。したが
って、これらのボディ領域は電気的に固定されている。
これにより、トランジスタＱｇｎ１のしきい値が安定し
かつ小さくなるので、このＮＡＮＤ回路は高速に動作す
る。したがって、電源電位ＶCCが低い場合でも、このＮ
ＡＮＤ回路は正常に動作する。
【０２３７】図４８は、図４７に示されたＮＡＮＤ回路
におけるＮチャネルＭＯＳトランジスタＱｇｎ１および
Ｑｇｎ２の構成を示す平面図である。図４８を参照し
て、トランジスタＱｇｎ１は、ｎ+ 型ドレイン領域５２
と、ｎ+ 型ソース／ドレイン領域５３と、ｐ型ボディ領
域５７と、ゲート電極５９とから構成される。トランジ
スタＱｇｎ２は、トランジスタＱｇｎ１と共通のｎ+ 型
ソース／ドレイン領域５３と、ｎ+ ソース領域５４と、
ｐ型ボディ領域５８と、ゲート電極６０とから構成され
る。トランジスタＱｇｎ１のドレイン領域５２はコンタ
クトホールＣＨを介してアルミニウムからなる出力ノー
ド５０に接続される。トランジスタＱｇｎ２のソース領
域５４は、コンタクトホールＣＨを介してアルミニウム
からなる接地ノード５１に接続される。
【０２３８】ソース／ドレイン領域５３の一部には、ｐ
+ 型コモン領域５５が形成されている。ソース／ドレイ
ン領域５３およびコモン領域５５の接合部の上には、ア
ルミニウムからなる中間層６１を介在してコンタクトホ
ールＣＨが形成されている。したがって、ボディ領域５
７はコモン領域５５を介してソース／ドレイン領域５３
に接続され、これにより電気的に固定されている。
【０２３９】また、ソース領域５４の一部には、ｐ+ 型
コモン領域５６が形成されている。ソース領域５４およ
びコモン領域５６の接合部の上にはコンタクトホールＣ
Ｈが形成されている。したがって、ボディ領域５８はコ
モン領域５６を介してソース領域５４に接続され、それ
により電気的に固定されている。
【０２４０】［実施例３８］図４９は、図４７に示され
たＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタ
Ｑｇｎ１およびＱｇｎ２のもう１つの構成を示す平面図
である。図４９を参照して、この実施例３８において
は、図４８と異なりドレイン領域５２、ソース／ドレイ
ン領域５３およびソース領域５４の上にはそれぞれポリ
シリコンからなる中間層６２が形成されている。この中
間層６２はエッチングストッパーとして機能するので、
コンタクトホールＣＨがエッチングにより形成されると
きに、ＳＯＩ基板までもがエッチングされることはな
い。
【０２４１】［実施例３９］図５０は、図４７に示され
たＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタ
Ｑｇｎ１およびＱｇｎ２のさらにもう１つの構成を示す
平面図である。図５０を参照して、この実施例３９にお
いては、図４８と異なりソース／ドレイン領域６５の一
部がゲート電極５９および６０の間から突出している。
このソース／ドレイン領域６５の突出部に隣接してｐ+
型コモン領域６６が形成されている。ソース／ドレイン
領域６５の突出部およびコモン領域６６の接合部の上に
はアルミニウムからなる中間層６７を介在してコンタク
トホールＣＨが形成されている。
【０２４２】この実施例３９においては、ボディ領域５
７はコモン領域６６を介してソース領域６５と接続さ
れ、それにより電気的に固定されている。また、ゲート
電極５９および６０の間にコンタクトホールが形成され
ないので、ゲート電極５９および６０の間隔を短くする
ことができる。
【０２４３】［実施例４０］図５１は、図４７に示され
たＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタ
Ｑｇｎ１およびＱｇｎ２のさらにもう１つの構成を示す
平面図である。図５１を参照して、この実施例４０にお
いては、図５０と異なりドレイン領域５２、ソース／ド
レイン領域６５、およびソース領域５４の上にそれぞれ
ポリシリコンからなる中間層６８が形成されている。し
たがって、コンタクトホールＣＨがエッチングにより形
成されるときに、ＳＯＩ基板までもがエッチングされる
ことはない。
【０２４４】［実施例４１］図５２は、この発明の実施
例４１によるＤＲＡＭにおける３入力ＮＡＮＤ回路の構
成を示す回路図である。図５２を参照して、この３入力
ＮＡＮＤ回路は、電源ノードと出力ノード７０との間に
並列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ
５、Ｑｇｐ４およびＱｇｐ３と、出力ノード７０と接地
ノード７１との間に直列に接続されたＮチャネルＭＯＳ
トランジスタＱｇｎ３、Ｑｇｎ４およびＱｇｎ５とを備
える。入力信号ＩＮ１は、トランジスタＱｇｐ３および
Ｑｇｎ３のゲート電極に与えられる。入力信号ＩＮ２
は、トランジスタＱｇｐ４およびＱｇｎ４のゲート電極
に与えられる。入力信号ＩＮ３は、トランジスタＱｇｐ
５およびＱｇｎ５のゲート電極に与えられる。出力信号
ＯＵＴは出力ノード７０から供給される。
【０２４５】このＮＡＮＤ回路においては、トランジス
タＱｇｐ３〜Ｑｇｐ５のボディ領域がフローティング状
態にされ、トランジスタＱｇｎ３〜Ｑｇｎ５のボディ領
域がソース領域と接続され、それにより電気的に固定さ
れている。したがって、トランジスタＱｇｎ３およびＱ
ｇｎ４のしきい値が小さくなるので、この３入力ＮＡＮ
Ｄ回路は高速に動作する。また、トランジスタＱｇｐ３
〜Ｑｇｐ５のボディ領域はフローティング状態にされて
いるため、ボディ固定線などを設ける必要がないので、
レイアウト面積はさほど大きくならない。
【０２４６】図５３は、図５２に示された３入力ＮＡＮ
Ｄ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３
〜Ｑｇｎ５の構成を示す平面図である。図５３を参照し
て、トランジスタＱｇｎ３は、ｎ+ 型ドレイン領域７２
と、ｎ+ 型ソース／ドレイン領域７３と、ｐ型ボディ領
域７９と、ゲート電極８２とから構成される。トランジ
スタＱｇｎ４は、トランジスタＱｇｎ３と共通のソース
／ドレイン領域３７と、ｎ+ ソース／ドレイン７４と、
ｐ型ボディ領域８０とから構成される。トランジスタＱ
ｇｎ５は、トランジスタＱｇｎ４と共通のソース／ドレ
イン領域７４と、ｎ+ 型ソース領域７５と、ｐ型ボディ
領域８１と、ゲート電極８４とから構成される。
【０２４７】トランジスタＱｇｎ３のドレイン領域７２
は、２つのコンタクトホールＣＨを介して出力ノード７
０に接続されている。ソース／ドレイン領域７３の一部
には、ｐ+ 型コモン領域７６が形成されている。したが
って、トランジスタＱｇｎ３のボディ領域７９はコモン
領域７６を介してソース／ドレイン領域７３と接続さ
れ、それにより電気的に固定されている。ソース／ドレ
イン領域７３およびコモン領域７６の接合部の上には、
アルミニウムからなる中間層８５を介在してコンタクト
ホールＣＨが形成されている。
【０２４８】ソース／ドレイン領域７４の一部にはｐ+
型コモン領域７７が形成されている。したがって、トラ
ンジスタＱｇｎ４のボディ領域８０はコモン領域７７を
介してソース領域７４と接続され、それにより電気的に
固定されている。ソース／ドレイン領域７４およびコモ
ン領域７７の接合部分の上には、アルミニウムからなる
中間層８５を介在してコンタクトホールＣＨが形成され
ている。トランジスタＱｇｎ５のソース領域７５は、２
つのコンタクトホールＣＨを介して接地ノード７１に接
続されている。このソース領域７５の一部には、ｐ+ 型
コモン領域７８が形成されている。トランジスタＱｇｎ
５のボディ領域はこのコモン領域７８を介してソース領
域７５と接続され、それにより電気的に固定されてい
る。
【０２４９】［実施例４２］図５４は、図５２に示され
た３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトラン
ジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面
図である。図５４を参照して、この実施例４２において
は、図５３と異なりドレイン領域７２、ソース／ドレイ
ン領域７３，７４およびソース領域７５の上にそれぞれ
ポリシリコンからなる中間層８６が形成されている。そ
のため、エッチングによりコンタクトホールＣＨが形成
されるときに、ＳＯＩ基板までもがエッチングされるこ
とはない。
【０２５０】［実施例４３］図５５は、図５２に示され
た３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトラン
ジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面
図である。図５５を参照して、この実施例４３において
は、図５３と異なりソース／ドレイン領域９０が、ゲー
ト電極８２および８３の間から突出している。ソース／
ドレイン領域９１もまた、ゲート電極８３および８４の
間から突出している。ソース／ドレイン領域９０の突出
部に隣接してｐ+ 型コモン領域９２が形成されている。
したがって、トランジスタＱｇｎ３のボディ領域７９
は、コモン領域９２を介してソース／ドレイン領域９０
に接続され、それにより電気的に固定されている。ま
た、ソース／ドレイン領域９１の突出部に隣接してｐ+
型コモン領域９３が形成されている。したがって、トラ
ンジスタＱｇｎ４のボディ領域８０はコモン領域９３を
介してソース／ドレイン領域９１に接続され、それによ
り電気的に固定されている。さらに、ソース領域７５の
一部にはｐ+ 型コモン領域７８が形成されている。した
がって、トランジスタＱｇｎ５のボディ領域８１はコモ
ン領域７８を介してソース領域７５と接続され、それに
より電気的に固定されている。
【０２５１】ソース／ドレイン領域９０およびコモン領
域９２の接合部の上には、アルミニウムからなる中間層
９４を介在してコンタクトホールＣＨが形成されてい
る。ソース／ドレイン領域９１およびコモン領域９３の
接合部の上には、アルミニウムからなる中間層９４を介
在してコンタクトホールＣＨが形成されている。
【０２５２】この実施例４３においては、ゲート電極８
２および８３の間にコンタクトホールが形成されていな
いので、ゲート電極８２および８３の間隔を短くするこ
とができる。また、ゲート電極８３および８４の間には
コンタクトホールが形成されていないので、ゲート電極
８３および８４の間隔を短くすることができる。
【０２５３】［実施例４４］図５６は、図５２に示され
た３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトラン
ジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面
図である。図５６を参照して、この実施例４４において
は、図５５と異なりドレイン領域７２、ソース／ドレイ
ン領域９０，９１およびソース領域７５の上にそれぞれ
ポリシリコンからなる中間層９５が形成されている。し
たがって、エッチングによりコンタクトホールＣＨが形
成されるときに、ＳＯＩ基板までもがエッチングされる
ことはない。
【０２５４】［実施例４５］図５７は、この発明の実施
例４５によるＤＲＡＭにおける３入力ＮＡＮＤ回路の構
成を示す回路図である。図５７を参照して、この実施例
４５においては、図５２と異なりトランジスタＱｇｎ３
のボディ領域がトランジスタＱｇｎ４およびＱｇｎ５の
共通するソース／ドレイン領域に接続されている。ま
た、トランジスタＱｇｎ４およびＱｇｎ５のボディ領域
はフローティング状態にされている。このようなＮＡＮ
Ｄ回路においては、出力ノード７０の電位がＬレベルに
変化する場合、トランジスタＱｇｎ３のボディ領域の電
位は必ず接地電位になる。
【０２５５】この実施例４５から明らかなように、出力
ノード７０に直接接続されるトランジスタＱｇｎ３のボ
ディ領域が少なくとも電気的に固定されていればよい。
また、トランジスタＱｇｎ３のボディ領域は自己のソー
ス領域ではなく、たとえばトランジスタＱｇｎ４および
Ｑｇｎ５の共通するソース／ドレイン電極に接続されて
いてもよい。
【０２５６】この実施例４５においても、トランジスタ
Ｑｇｎ３のボディ領域に与えられる電位は一定ではな
く、出力ノード７０の電位が上昇するにつれて上昇す
る。したがって、このトランジスタＱｇｎ３においては
基板効果が発生しないので、この３入力ＮＡＮＤ回路は
高速に動作する。
【０２５７】［実施例４６］図５８は、この発明の実施
例４６によるＤＲＡＭにおける負論理の２入力ＮＡＮＤ
回路（正論理の２入力ＮＯＲ回路）の構成を示す回路図
である。図５８を参照して、この２入力ＮＡＮＤ回路
は、接地ノード５１および出力ノード５０の間に並列に
接続されたＮチャネルＭＯＳトランジスタＱｇｎ６およ
びＱｇｎ７と、出力ノード５０および電源ノードの間に
直列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ
６およびＱｇｐ８とを備える。入力信号ＩＮ１は、トラ
ンジスタＱｇｎ７およびＱｇｐ６のゲート電極に与えら
れる。入力信号ＩＮ２は、トランジスタＱｇｎ６および
Ｑｇｐ７のゲート電極に与えられる。出力信号ＯＵＴ
は、出力ノード５０から供給される。
【０２５８】このＮＡＮＤ回路においては、トランジス
タＱｇｎ６およびＱｇｎ７のボディ領域はフローティン
グ状態にされている。トランジスタＱｇｐ６およびＱｇ
ｐ７のボディ領域はそれぞれ自己のドレイン領域と接続
されている。したがって、トランジスタＱｇｐ６のボデ
ィ領域には、出力信号ＯＵＴの上昇に伴って上昇するド
レイン電位が与えられる。トランジスタＱｇｐ７のドレ
イン領域には、一定の接地電位ＶSSが与えられる。した
がって、トランジスタＱｇｐ６のしきい値が小さくなる
ため、このＮＡＮＤ回路は高速に動作する。また、電源
電位ＶCCが低い場合でも、このＮＡＮＤ回路は正常に動
作する。
【０２５９】［実施例４７］図５９は、この発明の実施
例４７によるＤＲＡＭにおける２入力ＮＡＮＤ回路の構
成を示す回路図である。図５９を参照して、このＮＡＮ
Ｄ回路においては、図５８と異なりＰチャネルＭＯＳト
ランジスタＱｇｐ６のボディ領域には電源電位ＶCCが与
えられ、これによりこのボディ領域は電気的に固定され
ている。この実施例４７においては、トランジスタＱｇ
ｐ６に基板効果が生じるが、この実施例４７のようにト
ランジスタＱｇｐ６のボディ領域には自己のドレイン電
位の代わりに電源電位ＶCCが与えられてもよい。
【０２６０】［実施例４８］図６０は、この発明の実施
例４８によるＤＲＡＭにおけるプレーナ型メモリセル部
をビット線方向に切断した断面図である。図６１は、図
６０に示されたメモリセル部をワード線方向に切断した
断面図である。
【０２６１】図６０および図６１に示されるように、Ｓ
ＯＩ基板６上には、ソース／ドレイン領域４４と、ＬＯ
ＣＯＳ酸化膜５と、ゲート電極４と、セルプレート電極
４５とが形成されている。ゲート電極４およびセルプレ
ート電極４５は、第１の層間絶縁膜３３の中に形成され
ている。ここで、２つのソース／ドレイン領域４４と、
その間のボディ領域３と、ゲート電極４とが、１つのＮ
チャネルＭＯＳトランジスタを構成する。１つのソース
／ドレイン領域４４と、ボディ領域３と、セルプレート
電極４５とは、１つのＮチャネルＭＯＳキャパシタを構
成する。
【０２６２】２つのトランジスタに共通するソース／ド
レイン領域４４は、ポリパッドなどの中間層３２を介し
てビット線ＢＬに接続されている。第１の層間絶縁膜３
３および中間層３２の上には、第２の層間絶縁膜３４が
形成されている。この第２の層間絶縁膜３４の上にはビ
ット線ＢＬが形成され、このビット線ＢＬはコンタクト
ホールを介して中間層３２と接続されている。ビット線
ＢＬの上には第３の層間絶縁膜３５が形成され、さらに
第３の層間絶縁膜３５の上にはアルミニウムからなる杭
打ワード線４６が形成されている。杭打ワード線４６
は、一定間隔ごとにコンタクトホールを介してゲート電
極４を構成するワード線ＷＬと接続されている。これに
より、ワード線ＷＬに駆動電圧が供給されたときに、ワ
ード線ＷＬで生じる信号伝幡遅延が低減される。
【０２６３】図６１に示されるように、トランジスタの
ボディ領域３の一部には、コンタクト領域３１が形成さ
れている。したがって、ボディ領域３は、このコンタク
ト領域３１および中間層３２を介してボディ固定線３０
と接続され、これにより電気的に固定されている。上記
のように、メモリセルを構成するトランジスタのボディ
領域３は電気的に固定されているため、そのトランジス
タのしきい値が不安定にならず、ソース・ドレイン間に
大量のリーク電流が流れることはない。したがって、こ
のメモリセルにおけるデータ保持時間が長くなる。ま
た、このＳＯＩ基板６にα粒子が入射し、それによりシ
リコン基板７中に電荷が発生したとしても、その電荷は
ボディ領域３に侵入することはない。なぜならば、ボデ
ィ領域３とシリコン基板７とは、埋込酸化層８によって
電気的に分離されているからである。しかも、ボディ領
域３は極めて薄いため、そのボディ領域３の中でα粒子
によって電荷が発生することはほとんどない。したがっ
て、いわゆるソフトエラーはほとんど発生しない。
【０２６４】［実施例４９］図６２は、この発明の実施
例４９によるＤＲＡＭにおけるメモリセル部をビット線
方向に切断した断面図である。図６３は、図６２に示さ
れたメモリセル部をワード線方向に切断した断面図であ
る。図６２および図６３に示された実施例４９において
は、図６０および図６１と異なりＳＯＩ基板６の上にＬ
ＯＣＯＳ酸化膜の代わりにフィールドシールド電極４７
が形成されている。このフィールドシールド電極４７は
第１の層間絶縁膜３３の中に形成されている。
【０２６５】フィールドシールド電極４７には接地電位
ＶSSまたは負電位が与えられ、それによりフィールドシ
ールド電極４７下のＳＯＩ活性層９の部分が非導通状態
となる。したがって、これらトランジスタおよびキャパ
シタは隣接する素子と電気的に分離される。この実施例
４９から明らかなように、トランジスタなどの素子は、
ＬＯＣＯＳではなく、フィールドシールド等の他の分離
方式によって分離されていてもよい。
【０２６６】［実施例５０］図６４は、この発明の実施
例５０によるＤＲＡＭにおけるメモリセル部をビット線
方向に沿って切断した断面図である。図６４には、ＬＯ
ＣＯＳ酸化膜５によって分離されたスタック型メモリセ
ルが示されている。
【０２６７】図６４を参照して、ＳＯＩ基板６上には、
ソース／ドレイン領域４４と、ＬＯＣＯＳ酸化膜５と、
ゲート電極４とが形成されている。２つのソース／ドレ
イン領域４４と、その間に位置するボディ領域３と、ゲ
ート電極４とは、１つのＮチャネルＭＯＳトランジスタ
を構成する。
【０２６８】２つのトランジスタに共通するソース／ド
レイン領域４４は、中間層３２を介してビット線ＢＬと
接続されている。また、そのトランジスタの他方ソース
／ドレイン領域４４上には、ストレージノード４８およ
びセルプレート電極４５が形成されている。ストレージ
ノード４８およびセルプレート４５がキャパシタの電極
を構成する。そして、前述したＮチャネルＭＯＳトラン
ジスタおよびこのキャパシタがメモリセルを構成する。
【０２６９】なお、トランジスタのボディ領域３の一部
にはコンタクト領域（図示せず）が形成されている。し
たがって、ボディ領域３はそのコンタクト領域を介して
ボディ固定線（図示せず）と接続され、これにより電気
的に固定されている。
【０２７０】［実施例５１］図６５は、この発明の実施
例５１によるＤＲＡＭにおけるメモリセル部をビット線
方向に切断した断面図である。図６５には、フィールド
シールドによって分離されたスタック型メモリセルが示
されている。
【０２７１】図６５を参照して、この実施例５１におい
ては、図６４と異なりＳＯＩ基板６上にＬＯＣＯＳ酸化
膜の代わりにフィールドシールド電極４７が形成されて
いる。また、トランジスタのボディ領域３の一部にはコ
ンタクト領域（図示せず）が形成されている。したがっ
て、このボディ領域３はそのコンタクト領域を介してボ
ディ固定線（図示せず）と接続されている。このボディ
固定線には接地電位Ｖ SSまたはＶBBが与えられる。これ
により、トランジスタのボディ領域３は電気的に固定さ
れる。
【０２７２】［実施例５２］図６６は、この発明の実施
例５２によるＤＲＡＭの全体構成を示すレイアウト図で
ある。図６６を参照して、このＤＲＡＭは、４つのメモ
リセルアレイ１１と、２つの行デコーダ１２と、２つの
列デコーダ１３と、周辺回路９９とを備える。各行デコ
ーダ１２は２つのメモリセルアレイ１１の間に配置され
る。各列デコーダ１３は２つのメモリセルアレイ１１の
一方側に配置される。
【０２７３】この実施例５２においては、メモリセルア
レイ１１中の素子はＬＯＣＯＳによって分離されてい
る。また、メモリセルアレイ中の各メモリセルを構成す
るＮチャネルＭＯＳトランジスタのボディ領域には負電
位ＶBBが与えられ、それによりボディ領域は電気的に固
定されている。
【０２７４】行デコーダ１２は複数のＰチャネルＭＯＳ
トランジスタと複数のＮチャネルＭＯＳトランジスタと
を含む。行デコーダ１２中のＰチャネルＭＯＳトランジ
スタのボディ領域には電源電位ＶCCが与えられ、それに
よりボディ領域は電気的に固定されている。行デコーダ
１２中のＮチャネルＭＯＳトランジスタのボディ領域に
は接地電位ＶSSが与えられ、それによりボディ領域は電
気的に固定されている。
【０２７５】列デコーダ１３は複数のＮチャネルＭＯＳ
トランジスタを含む。列デコーダ１３中のＮチャネルＭ
ＯＳトランジスタのボディ領域には接地電位ＶSSが与え
られ、それによりボディ領域は電気的に固定されてい
る。
【０２７６】列デコーダ１３の間に配置された周辺回路
９９は複数のＰチャネルＭＯＳトランジスタを含む。こ
の周辺回路９９中のＰチャネルＭＯＳトランジスタのボ
ディ領域には電源電位ＶCCが与えられ、それによりボデ
ィ領域は電気的に固定されている。他の周辺回路９９は
複数のＮチャネルＭＯＳトランジスタを含む。この周辺
回路９９中のＮチャネルＭＯＳトランジスタのボディ領
域には接地電位ＶSSが与えられ、それによりボディ領域
は電気的に固定されている。
【０２７７】上記のように、このＤＲＡＭに含まれるＭ
ＯＳトランジスタのボディ領域はすべて電気的に固定さ
れている。ただし、ＰチャネルＭＯＳトランジスタのボ
ディ領域には電源電位ＶCCが与えられる。また、Ｎチャ
ネルＭＯＳトランジスタのうちメモリセルアレイ１１中
のトランジスタのボディ領域には負電位ＶBBが与えら
れ、その他のＮチャネルＭＯＳトランジスタのボディ領
域には接地電位ＶSSが与えられる。
【０２７８】したがって、メモリセルアレイ１１中のＮ
チャネルＭＯＳトランジスタのしきい電圧は、他のＮチ
ャネルＭＯＳトランジスタのしきい電圧よりも大きくな
る。そのため、メモリセルを構成するそれらトランジス
タ中に流れるリーク電流が小さくなり、メモリセルのデ
ータ保持時間が長くなる。
【０２７９】［実施例５３］図６７は、この発明の実施
例５３によるＤＲＡＭの全体構成を示すレイアウト図で
ある。図６７を参照して、この実施例５３においては、
図６６と異なりメモリセルアレイ１１中のＮチャネルＭ
ＯＳトランジスタのボディ領域がすべてフローティング
状態にされている。
【０２８０】一般にメモリセルアレイ１１においては、
周辺回路９９などよりも密にトランジスタが配置されて
いる。したがって、行デコーダ１２、列デコーダ１３お
よび周辺回路９９中にボディ固定線が配置されてもその
レイアウト面積はほとんど増加しない。また、メモリセ
ルアレイ１１中にはボディ固定線を配置する必要がない
ので、そのレイアウト面積は従来と同じである。
【０２８１】［実施例５４］図６８は、この発明の実施
例５４によるＤＲＡＭの全体構成を示すレイアウト図で
ある。図６８を参照して、この実施例５４においては、
図６６と異なりメモリセルアレイ１１中の素子がフィー
ルドシールドによって分離されている。なお、メモリセ
ルアレイ１１中のトランジスタのボディ領域には、図６
６と同様に負電位ＶBBが与えられている。
【０２８２】上記のように、少なくともメモリセルアレ
イ１１中の素子をフィールドシールドによって分離すれ
ば、特にメモリセルアレイ１１中にボディ固定線などを
設けることなく、そのメモリセルアレイ１１中のトラン
ジスタのボディ領域を電気的に固定することができる。
したがって、この実施例５４によるＤＲＡＭのレイアウ
ト面積は、上記実施例５２よりも小さくなる。また、こ
の実施例５４によるレイアウト面積は上記実施例５３と
ほぼ同じになるにも関わらず、メモリセルアレイ１１中
のトランジスタのボディ領域が電気的に固定されている
ため、それらトランジスタの中にはほとんどリーク電流
は流れない。そのため、この実施例５４におけるデータ
の保持時間は上記実施例５３よりも長くなる。
【０２８３】［実施例５５］図６９は、この発明の実施
例５５によるＤＲＡＭの全体構成を示すレイアウト図で
ある。図６９を参照して、この実施例５５においては、
図６８と異なりメモリセルアレイ１１中のＮチャネルＭ
ＯＳトランジスタのボディ領域に接地電位Ｖ SSが与えら
れ、それによりボディ領域が電気的に固定されている。
したがって、この実施例５５においては、すべてのＮチ
ャネルＭＯＳトランジスタのボディ領域には接地電位Ｖ
SSが与えられ、すべてのＰチャネルＭＯＳトランジスタ
のボディ領域には電源電位ＶCCが与えられている。この
ように、メモリセルアレイ１１中のトランジスタのボデ
ィ領域に接地電位ＶSSが与えられてもよい。
【０２８４】［実施例５６］図７０は、この発明の実施
例５６によるＤＲＡＭを示す概念図である。図７０を参
照して、このＤＲＡＭは、複数のＮチャネルＭＯＳトラ
ンジスタと、複数のＰチャネルＭＯＳトランジスタとを
含む。ＮチャネルＭＯＳトランジスタのうちいくつかの
トランジスタのボディ領域には接地電位ＶSSが与えら
れ、その他のＮチャネルＭＯＳトランジスタのボディ領
域には負電位ＶBBが与えられている。また、すべてのＰ
チャネルＭＯＳトランジスタのボディ領域には電源電位
ＶCCが与えられている。
【０２８５】したがって、この実施例５６においては、
すべてのＭＯＳトランジスタのボディ領域が電気的に固
定されている。また、負電位ＶBBが与えられるボディ領
域を有するトランジスタのしきい電圧は、接地電位ＶSS
が与えられるボディ領域を有するトランジスタのしきい
電圧よりも大きくなるため、これら複数のＮチャネルＭ
ＯＳトランジスタは２種類のしきい電圧を有する。
【０２８６】［実施例５７］図７１は、この発明の実施
例５７によるＤＲＡＭを示す概念図である。図７１を参
照して、この実施例５７においては、図７０と異なり一
部のＮチャネルＭＯＳトランジスタのボディ領域がフロ
ーティング状態にされている。したがって、このフロー
ティング状態のボディ領域を有するＮチャネルＭＯＳト
ランジスタの領域にはボディ固定線などを設ける必要が
ないので、このレイアウト面積は上記実施例５６よりも
小さくなる。
【０２８７】［実施例５８］図７２は、この発明の実施
例５８によるＤＲＡＭを示す概念図である。図７２を参
照して、この実施例５８においては、図７０と異なりす
べてのＰチャネルＭＯＳトランジスタのボディ領域がフ
ローティング状態にされている。したがって、この実施
例５８においては、全部のＮチャネルＭＯＳトランジス
タのボディ領域が電気的に固定され、全部のＰチャネル
ＭＯＳトランジスタのボディ領域がフローティング状態
にされている。一般に、フローティング状態のボディ領
域を有するＮチャネルＭＯＳトランジスタのソース・ド
レイン間の耐圧はＰチャネルＭＯＳトランジスタよりも
低いが、この実施例５８においてはＮチャネルＭＯＳト
ランジスタのボディ領域が電気的に固定されているた
め、そのソース・ドレイン間の耐圧はＰチャネルＭＯＳ
トランジスタとほとんど同じ程度まで高くなる。そのた
め、すべてのトランジスタのソース・ドレイン間の耐圧
が高くなり、しかもＰチャネルＭＯＳトランジスタのボ
ディ領域は電気的に固定されないので、ＰチャネルＭＯ
Ｓトランジスタの領域にはボディ固定線などを設ける必
要はない。したがって、この実施例５８によるＤＲＡＭ
のレイアウト面積は上記実施例５６よりも小さくなる。
【０２８８】この実施例５８では一部のＮチャネルＭＯ
Ｓトランジスタのボディ領域に接地電位ＶSSが与えられ
ているが、その電位ＶSSの代わりに負電位ＶBBが与えら
れてもよい。
【０２８９】［実施例５９］図７３は、この発明の実施
例５９によるＤＲＡＭを示す概念図である。図７３を参
照して、この実施例５９においては、図７２と異なり一
部のＮチャネルＭＯＳトランジスタのボディ領域もフロ
ーティング状態にされている。したがって、この実施例
５９においては、一部のＮチャネルＭＯＳトランジスタ
のボディ領域が固定され、全部のＰチャネルＭＯＳトラ
ンジスタのボディ領域がフローティング状態にされてい
る。この実施例５９によれば、一部のＮチャネルＭＯＳ
トランジスタの領域にはボディ固定線などを配置する必
要がないので、そのレイアウト面積は上記実施例５８よ
りも小さくなる。
【０２９０】［実施例６０］図７４は、この発明の実施
例６０によるＤＲＡＭを示す概念図である。図７４を参
照して、この実施例６０においては、すべてのＰチャネ
ルＭＯＳトランジスタがＬＯＣＯＳによって分離されて
いる。また、一部のＮチャネルＭＯＳトランジスタはＬ
ＯＣＯＳによって分離され、その他のＮチャネルＭＯＳ
トランジスタはフィールドシールド（ＦＳ）によって分
離されている。フィールドシールドによって分離された
ＮチャネルＭＯＳトランジスタのボディ領域には負電位
ＶBBが与えられ、ＬＯＣＯＳによって分離されたＮチャ
ネルＭＯＳトランジスタのボディ領域には接地電位ＶSS
が与えられている。また、すべてのＰチャネルＭＯＳト
ランジスタのボディ領域には電源電位ＶCCが与えられて
いる。なお、フィールドシールドによって分離されたＮ
チャネルＭＯＳトランジスタのボディ領域にもまた、接
地電位ＶSSが与えられてもよい。
【０２９１】［実施例６１］図７５は、この発明の実施
例６１によるＤＲＡＭを示す概念図である。図７５を参
照して、この実施例６１においては、一部のＰチャネル
ＭＯＳトランジスタがフィールドシールドによって分離
され、その他のＰチャネルＭＯＳトランジスタはＬＯＣ
ＯＳによって分離されている。また、すべてのＮチャネ
ルＭＯＳトランジスタはＬＯＣＯＳによって分離されて
いる。すべてのＰチャネルＭＯＳトランジスタのボディ
領域には電源電位ＶCCが与えられている。また、一部の
ＮチャネルＭＯＳトランジスタのボディ領域はフローテ
ィング状態にされ、その他のＮチャネルＭＯＳトランジ
スタのボディ領域には接地電位ＶSSが与えられている。
したがって、この実施例６１においては、一部のＮチャ
ネルＭＯＳトランジスタのボディ領域が電気的に固定さ
れ、全部のＰチャネルＭＯＳトランジスタのボディ領域
が電気的に固定されている。
【０２９２】［実施例６２］図７６は、この発明の実施
例６２によるＤＲＡＭを示す概念図である。図７６を参
照して、このＤＲＡＭは、複数のＰチャネルＭＯＳトラ
ンジスタと、複数のＮチャネルＭＯＳトランジスタとを
含む。いくつかのＰチャネルＭＯＳトランジスタはしき
い電圧Ｖthp1を有し、その他のＰチャネルＭＯＳトラン
ジスタはしきい電圧Ｖthp2を有する。また、すべてのＮ
チャネルＭＯＳトランジスタはしきい電圧Ｖthn を有す
る。したがって、これらＰチャネルＭＯＳトランジスタ
は２種類のしきい電圧を有する。また、これらＮチャネ
ルＭＯＳトランジスタは１種類のしきい電圧を有する。
このように、同一導電チャネル型ＭＯＳトランジスタに
２種類のしきい電圧を持たせてもよい。
【０２９３】トランジスタに２種類のしきい電圧を持た
せるためには、それらトランジスタのボディ領域に２種
類の電位を印加すればよい。ボディ領域に与えられる電
位が異なると、基板効果によってしきい電圧も異なるか
らである。
【０２９４】また、図７７に示されるように、Ｐチャネ
ルＭＯＳトランジスタ３のｎ型ボディ領域にそれぞれ濃
度の異なる不純物をドーピングしてもよい。これによ
り、それらボディ領域３の表面付近には不純物濃度の異
なる領域が形成されるため、これら２つのＰチャネルＭ
ＯＳトランジスタは互いに異なるしきい電圧を有する。
【０２９５】また、異なる材質でそれらトランジスタの
ゲート電極４を形成してもよい。この場合、それら材質
に特有の仕事関数に応じてこれらトランジスタのしきい
電圧は互いに異なる。
【０２９６】また、ＳＯＩ活性層９の一部分をエッチン
グし、ＳＯＩ活性層９に膜厚の薄い部分と厚い部分とを
形成し、それらの上にトランジスタを形成してもよい。
膜厚の薄いＳＯＩ活性層９の上に形成されたトランジス
タは、いわゆる完全空乏化トランジスタに近くなる。一
般に、完全空乏化トランジスタのしきい電圧は、部分空
乏化トランジスタのしきい電圧よりも小さくなる。した
がって、膜厚の薄いＳＯＩ活性層９の上に形成されたト
ランジスタは、膜厚の厚いＳＯＩ活性層９の上に形成さ
れたトランジスタよりも小さいしきい電圧を有する。
【０２９７】さらに、ゲート絶縁膜の膜厚を変えたり、
あるいはゲート絶縁膜の材料を変えることによって、ト
ランジスタのしきい電圧を変えてもよい。
【０２９８】この実施例６２では、ＰチャネルＭＯＳト
ランジスタが２種類のしきい電圧を有しているが、Ｎチ
ャネルＭＯＳトランジスタが２種類のしきい電圧を有し
ていてもよい。また、トランジスタが３種類以上のしき
い電圧を有するようにしてもよい。
【０２９９】上記のように、ＳＯＩ基板上に形成された
ＤＲＡＭ中の多数のトランジスタが２種類以上のしきい
電圧を有していれば、このＤＲＡＭはより安定して動作
する。
【０３００】［実施例６３］図７８は、この発明の実施
例６３によるＤＲＡＭを示す概念図である。図７８を参
照して、この実施例６３においては、ゲート長の短いト
ランジスタのボディ領域は電気的に固定され、ゲート長
の短いトランジスタのボディ領域は電気的にフローティ
ング状態にされている。一般に、ゲート長の長いトラン
ジスタは、ゲート長の短いトランジスタよりも高いソー
ス・ドレイン間耐圧を有する。したがって、ゲート長の
短いトランジスタのボディ領域が固定されると、そのし
きい電圧は、フローティング状態のボディ領域を有しか
つゲート長の長いトランジスタとほぼ同じ程度となる。
しかも、この場合、ゲート長の長いトランジスタの領域
にはボディ固定線などを配置する必要がないので、この
レイアウト面積はさほど大きくならない。
【０３０１】［実施例６４］図７９は、この発明の実施
例６４によるＤＲＡＭにおけるセンスアンプの構造を示
す断面図である。図７９を参照して、この実施例６４で
は図６と異なり、ＳＯＩ活性層９がメサ状にエッチング
され、図６のＬＯＣＯＳ酸化膜５は形成されていない。
【０３０２】図８０および図８１は、図７９に示された
ＤＲＡＭにおけるメモリセルの構造を示す断面図であ
る。このメモリセルはプレーナ構造を有する。図８０お
よび図８１に示されるように、このＳＯＩ活性層９は図
６０および図６１と異なりメサ状にエッチングされてい
る。
【０３０３】このような構造は、たとえば次のような工
程を経て製造される。ＳＯＩ活性層９内にソース／ドレ
イン領域４４、コンタクト領域３１などが形成された
後、ＳＯＩ活性層９の素子活性領域以外の部分はすべて
エッチングされ、これにより素子活性領域がメサ状にさ
れる。次いでゲート酸化膜がそのメサ状の素子活性領域
を覆うように形成される。そしてこのゲート酸化膜上に
ゲート電極４が形成される。
【０３０４】図６に示されたＬＯＣＯＳ分離の場合、Ｓ
ＯＩ活性層９を熱酸化してＬＯＣＯＳ酸化膜５を形成す
るとき、Ｐ型ボディ領域３に注入されている硼素がＬＯ
ＣＯＳ酸化膜５内に吸込まれるという問題がある。ボデ
ィ領域３内の硼素がＬＯＣＯ酸化膜５内に吸込まれる
と、ボディ領域３のエッジ部分３ａの不純物濃度が低下
し、これによりこのエッジ部分３ａにしきい値の低い寄
生ＭＯＳトランジスタが形成される。そのため、このト
ランジスタＱｎ１のドレイン電流−ゲート電圧特性にい
わゆるハンプ現象が現れる。このようなハンプ現象が現
れるもう一つの原因として、ＬＯＣＯＳ分離に特有のバ
ーズビークが薄いＳＯＩ活性層９に応力を与えるという
ことが考えられる。
【０３０５】これに対し、図７９〜図８１に示されたメ
サ分離の場合、ボディ領域３内のエッジ部分の不純物濃
度が低下することはない。これは、ＳＯＩ活性層９が熱
酸化されず、しかもボディ領域３がゲート酸化膜および
ゲート電極４によって覆われているためである。また、
層間絶縁膜３３として酸化膜、窒化膜などがＣＶＤ法な
どによって堆積されるので、ボディ領域３のエッジ部分
に応力が生じることはない。したがって、このトランジ
スタのドレイン電流−ゲート電圧特性にハンプ現象が現
れることはない。そのため、このトランジスタはさらに
安定して動作する。
【０３０６】［実施例６５］図８２は、この発明の実施
例６５によるＤＲＡＭにおけるメモリセルの構造を示す
断面図である。図８２を参照して、このメモリセルはス
タック構造を有する。また、図６４と異なり、ＳＯＩ活
性層９はメサ状にエッチングされている。上記実施例６
４およびこの実施例６５から明らかなように、ＬＯＣＯ
Ｓ分離の代わりにメサ分離を採用してもよい。
【０３０７】［実施例６６］図８３は、この発明の実施
例６６によるＤＲＡＭの一部を示す概念図である。上述
した実施例ではシリコン基板７の電位について特に言及
していないが、図８３に示されるようにシリコン基板７
には所定の基板電位ＶBBが供給されるのが好ましい。こ
の基板電位ＶBBは基板電位発生器１００によって生成さ
れる。
【０３０８】ＳＯＩ基板６においては、シリコン基板７
が埋込酸化層８によってＳＯＩ活性層９と分離されてい
るが、ＳＯＩ活性層９は寄生容量を介してシリコン基板
７と結合している。したがって、シリコン基板７が電気
的にフローティング状態の場合は、シリコン基板７の電
位変動に伴ってボディ領域３の電位が不安定になりやす
い。この実施例６６によれば、シリコン基板７には所定
の基板電位ＶBBが供給され、これにより電気的に固定さ
れているので、シリコン基板７の電位が変動することは
ない。そのため、このＳＯＩ基板６上に形成されたトラ
ンジスタなどの半導体素子は安定して動作する。
【０３０９】［実施例６７］図８４は、この発明の実施
例６７によるＤＲＡＭの一部を示す概念図である。図８
４に示されるように、この実施例６７では図８３と異な
り、シリコン基板７は接地ノード５１と接続されてい
る。したがって、シリコン基板７には接地電位ＶSSが供
給されるので、このシリコン基板７は電気的に固定され
る。そのため、上記実施例６６と同様に、このＳＯＩ基
板６上に形成されたトランジスタなどの半導体素子は安
定して動作する。この実施例６７から明らかなように、
シリコン基板７には基板電位ＶBBだけでなく接地電位Ｖ
SSが与えられてもよいなど、その電位は特に限定されな
い。
【０３１０】［実施例６８］図８５は、図８３に示され
るようにシリコン基板７に基板電位ＶBBを供給するため
の具体的構成を示す斜視図である。図８５を参照して、
この実施例６８では基板電位発生器１００がＳＯＩ基板
６上に形成されている。また、このＳＯＩ基板６上には
ボンディングパッド１０２が形成され、このボンディン
グパッド１０２に基板電位発生器１００から基板電位Ｖ
BBが供給される。
【０３１１】このＳＯＩ基板６は、パッケージ内に敷設
されたダイパッド１０６上に載置されている。ボンディ
ングパッド１０２はワイヤ１０４を介してこのダイパッ
ド１０６と接続されている。ＳＯＩ基板６の裏面はダイ
パッド１０６と接触しているので、基板電位発生器１０
０によって生成された基板電位ＶBBは、ボンディングパ
ッド１０２、ワイヤ１０４およびダイパッド１０６を介
してシリコン基板７へ供給される。これにより、シリコ
ン基板７は電気的に固定される。
【０３１２】［実施例６９］図８６は、図８４に示され
るようにシリコン基板７に接地電位ＶSSを供給するため
の具体的構成を示す斜視図である。図８６のボンディン
グパッド１０２は、このＳＯＩ基板６上に形成された回
路へ接地電位ＶSSを供給するためのものである。このボ
ンディングパッド１０２は、ワイヤ１０４を介して接地
電位ＶSSが供給されるリードフレーム１１０と接続され
ている。
【０３１３】さらにこの実施例７０においては、ダイパ
ッド１０６がワイヤ１０４を介してリードフレーム１１
０と接続されている。したがって、接地電位ＶSSはリー
ドフレーム１１０、ワイヤ１０４およびダイパッド１０
６を介してシリコン基板７に供給される。これにより、
シリコン基板７は電気的に固定される。
【０３１４】［実施例７０］図８７は、シリコン基板７
に接地電位ＶSSを供給するための他の例を示す斜視図で
ある。図８７に示されるようにこの実施例７１では、Ｓ
ＯＩ基板６が概略Ｌ字型のダイパッド１１２上に載置さ
れている。ＳＯＩ基板６上の回路へ接地電位ＶSSを供給
するためのボンディングパッド１０２は、ワイヤ１０４
を介してこのダイパッド１１２と接続されている。した
がって、接地電位ＶSSはダイパッドおよびワイヤ１０４
を介してボンディングパッド１０２へ供給されるととも
に、ダイパッド１１２を介してシリコン基板７へ供給さ
れる。これにより、シリコン基板７は電気的に固定され
る。
【０３１５】［実施例７１］図８８は、図８３に示され
るようにシリコン基板７へ基板電位ＶBBを供給するため
の他の例を示す断面図である。図８８に示されるように
この実施例７１では、ＳＯＩ基板６にコンタクト溝１１
８が形成されている。この溝１１８は埋込酸化層８を貫
通し、シリコン基板７に達している。この溝１１８上に
はコンタクトホールＣＨが形成され、さらに基板固定線
１１４が形成されている。基板固定線１１４はコンタク
トホールＣＨを介してシリコン基板７と接続されてい
る。
【０３１６】この実施例７２においては、基板固定線１
１４に基板電位発生器１００によって生成された基板電
位ＶBBが供給される。したがって、この基板電位ＶBBは
基板固定線１１４を介してシリコン基板７に供給され
る。これにより、シリコン基板７は電気的に固定され
る。
【０３１７】［実施例７２］図８９は、図８３または図
８４に示されるように、シリコン基板７へ基板電位ＶBB
または接地電位ＶSSを供給するための他の例を示す断面
図である。図８９に示されるようにこの実施例７３では
図８８と異なり、基板固定線１１４はボンディングパッ
ド１０２と接続されている。このボンディングパッド１
０２は図８６または図８７に示されたようにＳＯＩ基板
６上に形成されている。このボンディングパッド１０２
には接地電位ＶSSまたは基板電位ＶBBが供給される。し
たがって、このボンディングパッド１０２の電位ＶSSま
たはＶBBは基板固定線１１４を介してシリコン基板７へ
供給される。これにより、シリコン基板７は電気的に固
定される。
【０３１８】［実施例７３］図９０は、この発明の実施
例７４によるＤＲＡＭにおけるメモリセル、センスアン
プおよび入出力回路の一部構成を示す回路図である。図
９０を参照して、この実施例７３では図１２と異なり、
昇圧センスグランド電位発生器１２０が設けられ、その
発生器１２０によって生成された昇圧センスグランド電
位ＶBSG がトランジスタＱｓ１およびＱｓ２のソース電
極に与えられている。
【０３１９】図９１は、このＤＲＡＭの動作を示すタイ
ミングチャートである。このタイミングチャートでは図
３と異なり、一方のビット線の電位が図９１（ｊ）に示
されるように昇圧センスグランド電位ＶBSG までしか低
下しない。この電位ＶBSG は接地電位ＶSSよりもΔＶだ
け高い電位である。
【０３２０】非選択のメモリセルにおけるトランスファ
ーゲートＱｍのゲート電位は０Ｖ（Ｌレベル）である
が、この実施例７４によるとそのトランスファーゲート
Ｑｍのソース電位は昇圧センスグランド電位ＶBSG まで
しか低下しない。したがって、ソース電位のほうがゲー
ト電位よりもΔＶだけ高くなる。そのため、このトラン
スファーゲートＱｍは上述した実施例に比べてより強く
非導通状態となる。換言すれば、このトランスファーゲ
ートＱｍのしきい値は実質的に高くなる。したがって、
非選択メモリセル２７において、デスターブ系のサブス
レッショルドリーク電流が大幅に抑制される。
【０３２１】このような昇圧センスグランド方式によれ
ば、トランスファーゲートＱｍのボディ領域に不純物を
ドーピングすることなく、そのしきい値を実質的に高く
することができるので、キャリア移動度がドーピングに
よって低下することはない。また、そのようなドーピン
グ工程を必要としないので、製造工程は簡略化される。
【０３２２】以上説明した実施例では、ＮチャネルＭＯ
Ｓトランジスタのボディ領域には接地電位ＶSSまたは負
電位ＶBBが与えられているが、これら電位に限定される
ことなく、そのＮチャネルＭＯＳトランジスタのソース
電位以下であれば如何なる電位が与えられてもよい。ま
た、ＰチャネルＭＯＳトランジスタのボディ領域には主
に電源電位ＶCCが与えられているが、同様にそのＰチャ
ネルＭＯＳトランジスタのソース電位以上であれば如何
なる電位が与えられてもよいなど、この発明は上述した
実施例に限定されることなく、種々の修正、改良、変形
などを加えた態様で実施し得るものである。
【０３２３】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、すべての半導体素子がＳＯＩ基板上に形成されてい
るため、寄生容量が減少し、それにより消費電力が低減
される。また、半導体素子がＳＯＩ基板上に形成されて
いるにもかかわらず、少なくとも１つのＮチャネルＭＯ
Ｓ半導体素子のボディ領域が電気的に固定されているた
め、そのソース・ドレイン間のリーク電流が低減される
とともに、ソース・ドレイン間の耐圧が高くなる。ま
た、固定されたボディ領域においてはキンクがほとんど
発生しないので、それら半導体素子は安定して動作す
る。しかも、少なくとも１つのＰチャネルＭＯＳ半導体
素子のボディ領域が電気的にフローティング状態にされ
ているため、レイアウト面積の増加は最小限に抑えられ
る。
【０３２４】請求項２に係る半導体記憶装置によれば、
請求項１の効果に加えて、すべてのＰチャネルＭＯＳ半
導体素子がフローティング状態にされているため、さら
にレイアウト面積の増加が最小限に抑えられる。
【０３２５】請求項３に係る半導体記憶装置によれば、
請求項２の効果に加えて、すべてのＮチャネルＭＯＳト
ランジスタのボディ領域が固定されているため、この半
導体記憶装置はさらに安定して動作する。
【０３２６】請求項４に係る半導体記憶装置によれば、
請求項１〜３の効果に加えて、ＮチャネルＭＯＳトラン
ジスタのボディ領域が固定されているため、このトラン
ジスタは安定して動作する。
【０３２７】請求項５に係る半導体記憶装置によれば、
請求項１〜３の効果に加えて、ＮチャネルＭＯＳキャパ
シタのボディ領域が固定されているため、このキャパシ
タは安定して動作する。
【０３２８】請求項６に係る半導体記憶装置によれば、
ＭＯＳキャパシタのボディ領域が固定されているため、
このＭＯＳキャパシタは安定して動作する。しかも、ボ
ディ領域がソース領域と接続されているため、そのレイ
アウト面積はほとんど増加しない。
【０３２９】請求項７に係る半導体記憶装置によれば、
少なくとも１つのＮチャネルＭＯＳ半導体素子のボディ
領域が固定され、かつ少なくとも１つのＰチャネルＭＯ
Ｓ半導体素子のボディ領域がフローティング状態にされ
ているため、請求項１と同じ効果が得られる。
【０３３０】請求項８に係る半導体記憶装置によれば、
請求項７の効果に加えて、もう１つのＮチャネルＭＯＳ
半導体素子のボディ領域も固定されるため、その半導体
素子も安定して動作する。
【０３３１】請求項９に係る半導体記憶装置によれば、
請求項８の効果に加えて、ボディ領域に一定電位が与え
られているため、そのボディ領域が固定される。
【０３３２】請求項１０に係る半導体記憶装置によれ
ば、請求項９の効果に加えて、もう１つのボディ領域に
一定電位が与えられているため、そのもう１つのボディ
領域も固定される。
【０３３３】請求項１１に係る半導体記憶装置によれ
ば、ビット線に接続されるＭＯＳトランジスタのボディ
領域が固定されるため、ビット線からのリーク電流が低
減される。
【０３３４】請求項１２に係る半導体記憶装置によれ
ば、メモリセル、列選択手段、プリチャージ手段または
センスアンプ手段のいずれかのＭＯＳトランジスタのボ
ディ領域が固定されるため、ビット線からのリーク電流
が低減される。
【０３３５】請求項１３に係る半導体記憶装置によれ
ば、メモリセルのＭＯＳトランジスタのボディ領域が固
定されるため、ビット線からのリーク電流が低減され
る。
【０３３６】請求項１４に係る半導体記憶装置によれ
ば、列選択手段のＭＯＳトランジスタのボディ領域が固
定されるため、ビット線からのリーク電流が低減され
る。
【０３３７】請求項１５に係る半導体記憶装置によれ
ば、プリチャージ手段のＭＯＳトランジスタのボディ領
域が固定されるため、ビット線からのリーク電流が低減
される。
【０３３８】請求項１６に係る半導体記憶装置によれ
ば、センスアンプ手段のＭＯＳトランジスタのボディ領
域が固定されるため、ビット線からのリーク電流が低減
される。
【０３３９】請求項１７に係る半導体記憶装置によれ
ば、ビット線選択用のＭＯＳトランジスタのボディ領域
が固定されるため、ビット線からのリーク電流が低減さ
れる。
【０３４０】請求項１８に係る半導体記憶装置によれ
ば、ＭＯＳトランジスタのボディ領域に可変電位が与え
られ、しかもそのボディ領域とソース／ドレイン領域と
が構成するＰＮ接合に対して逆方向電圧となるような可
変電圧が与えられるので、そのトランジスタにおいて基
板効果が発生せず、このＭＯＳトランジスタは安定して
動作する。
【０３４１】請求項１９に係る半導体記憶装置によれ
ば、請求項１８の効果に加えて、ＭＯＳトランジスタの
ボディ領域が自己のソース領域と接続されるため、その
レイアウト面積はほとんど増加しない。
【０３４２】請求項２０に係る半導体記憶装置によれ
ば、ＮチャネルセンスアンプにおけるＭＯＳトランジス
タのボディ領域が自己のソース領域と接続されるため、
そのトランジスタにおいては基板効果が発生せず、この
センスアンプは高速にかつ安定して動作する。
【０３４３】請求項２１に係る半導体記憶装置によれ
ば、請求項２０の効果に加えて、Ｐチャネルセンスアン
プにおけるトランジスタのボディ領域も自己のソース領
域と接続されるため、そのトランジスタにおいても基板
効果が発生せず、このＰチャネルセンスアンプも高速に
かつ安定して動作する。
【０３４４】請求項２２に係る半導体記憶装置によれ
ば、出力端子に直接接続されたＭＯＳトランジスタのボ
ディ領域が自己のソース領域と接続されているため、こ
のトランジスタにおいては基板効果が発生せず、このト
ランジスタは高速にかつ安定して動作する。しかも、そ
のレイアウト面積はほとんど増加しない。
【０３４５】請求項２３に係る半導体記憶装置によれ
ば、ソース・ドレイン間に高電圧が印加されるＭＯＳト
ランジスタのボディ領域が固定されるため、これらトラ
ンジスタはソース・ドレイン間の電圧が高い場合でも正
確に動作する。
【０３４６】請求項２４に係る半導体記憶装置によれ
ば、アナログ動作をするＭＯＳトランジスタのボディ領
域が固定されるため、そのトランジスタにおいてキンク
がほとんど発生せず、このトランジスタは安定して動作
する。
【０３４７】請求項２５に係る半導体記憶装置によれ
ば、請求項２４の効果に加えて、フルスイングしない信
号を処理する回路におけるＭＯＳトランジスタのボディ
領域が固定されるため、そのトランジスタにおいてはキ
ンクがほとんど発生せず、そのトランジスタは安定した
アナログ動作を行なう。
【０３４８】請求項２６に係る半導体記憶装置によれ
ば、入出力線に接続されたＭＯＳトランジスタのボディ
領域が固定されるため、正確なデータが入出力される。
【０３４９】請求項２７に係る半導体記憶装置によれ
ば、入力段におけるＭＯＳトランジスタのボディ領域が
固定されるため、所望の入力インピーダンスを得ること
ができる。
【０３５０】請求項２８に係る半導体記憶装置によれ
ば、出力段におけるＭＯＳトランジスタのボディ領域が
固定されるため、所望の出力インピーダンスを得ること
ができる。
【０３５１】請求項２９に係る半導体記憶装置によれ
ば、接地ノードに直接接続されたＮチャネルＭＯＳトラ
ンジスタ以外のＮチャネルＭＯＳトランジスタのボディ
領域が固定されるため、そのトランジスタは高速に動作
するとともに、電源電圧が低い場合であっても正常に動
作する。
【０３５２】請求項３０に係る半導体記憶装置によれ
ば、ゲート長の短いＭＯＳトランジスタのボディ領域が
固定されるため、そのトランジスタのソース・ドレイン
間の耐圧が高くなる。しかも、ゲート長の短いトランジ
スタのボディ領域はフローティング状態にされるため、
レイアウト面積の増加は最小限に抑えられる。
【０３５３】請求項３１に係る半導体記憶装置によれ
ば、同一導電型のトランジスタが２種以上のしきい電圧
を有するため、これらトランジスタは安定して動作す
る。
【０３５４】請求項３２に係る半導体記憶装置によれ
ば、ボディ領域を異なる不純物濃度でドーピングするこ
とによってトランジスタに２種以上のしきい電圧を持た
せることができる。
【０３５５】請求項３３に係る半導体記憶装置によれ
ば、トランジスタのボディ領域に異なる電位を与えるこ
とによってトランジスタに２種以上のしきい電圧を持た
せることができる。
【０３５６】請求項３４に係る半導体記憶装置によれ
ば、メモリセルアレイ中のトランジスタのしきい電圧が
周辺回路中のトランジスタのしきい電圧よりも高いた
め、データ保持時間が長くなる。
【０３５７】請求項３５に係る半導体記憶装置によれ
ば、薄膜のＳＯＩ活性層に半導体素子が形成されている
ため、そのソース／ドレイン領域の接合容量が小さくな
る。
【０３５８】請求項３６に係る半導体記憶装置によれ
ば、メモリセルアレイ中のトランジスタが薄膜のＳＯＩ
活性層に活性されるため、ソフトエラーフリーとなる。
しかも、ソース／ドレイン領域の接合容量が小さくなる
ため、読出電位差が大きくなり、かつ消費電流も低減さ
れる。
【０３５９】請求項３７に係る半導体記憶装置によれ
ば、ＬＯＣＯＳ酸化膜などの素子分離膜が薄膜のＳＯＩ
活性層に形成されるため、素子分離膜はＳＯＩ基板内の
絶縁層に達している。
【０３６０】請求項３８〜４３に係る半導体記憶装置に
よれば、ＳＯＩ基板の半導体基板へ所定の基板電位が供
給されるため、半導体基板との容量結合によってＳＯＩ
活性層の電位が変動することはない。したがって、この
ＳＯＩ基板上に形成されたトランジスタなどの半導体素
子は安定して動作する。
【図面の簡単な説明】
【図１】 この発明の実施例１によるＤＲＡＭにおける
メモリセル、センスアンプおよび入出力回路の一部構成
を示す回路図である。
【図２】 ＤＲＡＭの全体構成を示すブロック図であ
る。
【図３】 図１に示されたＤＲＡＭの動作を示すタイミ
ングチャートである。
【図４】 図１に示されたＤＲＡＭの他の動作を示すタ
イミングチャートである。
【図５】 図１に示されたセンスアンプおよびプリチャ
ージ回路の構成を示す平面図である。
【図６】 図５に示されたセンスアンプを６−６線で切
断した断面図である。
【図７】 図１に示されたビット線選択回路、コラム選
択回路またはメモリセルにおけるトランジスタの一般的
な構成を示す平面図である。
【図８】 この発明の実施例によるＤＲＡＭにおけるセ
ンスアンプおよびプリチャージ回路の構成を示す平面図
である。
【図９】 この発明の実施例３によるＤＲＡＭにおける
センスアンプおよびプリチャージ回路の構成を示す平面
図である。
【図１０】 この発明の実施例４によるＤＲＡＭにおけ
るメモリセル、センスアンプおよび入出力回路の一部構
成を示す回路図である。
【図１１】 この発明の実施例５によるＤＲＡＭにおけ
るメモリセル、センスアンプおよび入出力回路の一部構
成を示す回路図である。
【図１２】 この発明の実施例６によるＤＲＡＭにおけ
るメモリセル、センスアンプおよび入出力回路の一部構
成を示す回路図である。
【図１３】 図１２に示されたセンスアンプおよびプリ
チャージ回路の構成を示す平面図である。
【図１４】 この発明の実施例７によるＤＲＡＭにおけ
るセンスアンプおよびプリチャージ回路の構成を示す平
面図である。
【図１５】 この発明の実施例８によるＤＲＡＭにおけ
るセンスアンプおよびプリチャージ回路の構成を示す平
面図である。
【図１６】 この発明の実施例９によるＤＲＡＭにおけ
るメモリセル、センスアンプおよび入出力回路の一部構
成を示す回路図である。
【図１７】 この発明の実施例１０によるＤＲＡＭにお
けるメモリセル、センスアンプおよび入出力回路の一部
構成を示す回路図である。
【図１８】 この発明の実施例１１によるＤＲＡＭにお
けるメモリセル、センスアンプおよび入出力回路の一部
構成を示す回路図である。
【図１９】 この発明の実施例１２によるＤＲＡＭにお
けるメモリセル、センスアンプおよび入出力回路の一部
構成を示す回路図である。
【図２０】 この発明の実施例１３によるＤＲＡＭにお
けるワード線駆動回路の構成を示す回路図である。
【図２１】 この発明の実施例１４によるＤＲＡＭにお
けるワード線駆動回路の構成を示す回路図である。
【図２２】 図２１に示されたワード線駆動回路におけ
るＮチャネルＭＯＳトランジスタの構成を示す平面図で
ある。
【図２３】 この発明の実施例１５によるＤＲＡＭにお
ける昇圧信号プリデコード回路の構成を示す回路図であ
る。
【図２４】 この発明の実施例１６によるＤＲＡＭにお
ける昇圧信号プリデコード回路の構成を示す回路図であ
る。
【図２５】 この発明の実施例１７によるＤＲＡＭにお
けるＮチャネルＭＯＳキャパシタの構成を示す平面図で
ある。
【図２６】 この発明の実施例１８によるＤＲＡＭにお
けるＰチャネルＭＯＳキャパシタの構成を示す平面図で
ある。
【図２７】 この発明の実施例１９によるＤＲＡＭにお
けるＮチャネルＭＯＳキャパシタの構成を示す平面図で
ある。
【図２８】 この発明の実施例２０によるＤＲＡＭにお
けるＰチャネルＭＯＳキャパシタの構成を示す平面図で
ある。
【図２９】 この発明の実施例２１によるＤＲＡＭにお
ける昇圧電源発生回路の全体構成を示す回路図である。
【図３０】 この発明の実施例２２によるＤＲＡＭにお
ける出力プリアンプおよび書込回路の構成を示す回路図
である。
【図３１】 この発明の実施例２３によるＤＲＡＭにお
ける入出力線プリチャージ回路および入出力線イコライ
ズ回路の構成を示す回路図である。
【図３２】 この発明の実施例２４によるＤＲＡＭにお
ける行アドレスバッファの構成を示す回路図である。
【図３３】 この発明の実施例２５によるＤＲＡＭにお
ける列アドレスバッファの構成を示す回路図である。
【図３４】 この発明の実施例２６によるＤＲＡＭにお
ける列アドレスバッファの構成を示す回路図である。
【図３５】 この発明の実施例２７によるＤＲＡＭにお
ける列アドレスバッファの構成を示す回路図である。
【図３６】 この発明の実施例２８によるＤＲＡＭにお
ける列アドレスバッファの構成を示す回路図である。
【図３７】 この発明の実施例２９によるＤＲＡＭにお
けるクロック入力バッファの構成を示す回路図である。
【図３８】 この発明の実施例３０によるＤＲＡＭにお
けるクロック入力バッファの構成を示す回路図である。
【図３９】 この発明の実施例３１によるＤＲＡＭにお
けるクロック入力バッファの構成を示す回路図である。
【図４０】 この発明の実施例３２によるＤＲＡＭにお
けるクロック入力バッファの構成を示す回路図である。
【図４１】 この発明の実施例３３によるＤＲＡＭにお
けるセンスアンプ駆動回路の構成を示す回路図である。
【図４２】 図４１に示されたセンスアンプ駆動回路の
動作を示すタイミングチャートである。
【図４３】 この発明の実施例３４によるＤＲＡＭにお
けるＣＡＴ回路の構成を示す回路図である。
【図４４】 図４３に示されたＣＡＴ回路の動作を示す
タイミングチャートである。
【図４５】 この発明の実施例３５によるＤＲＡＭにお
けるＮ−Ｎバッファの構成を示す回路図である。
【図４６】 この発明の実施例３６によるＤＲＡＭにお
けるＮ−Ｎバッファの構成を示す回路図である。
【図４７】 この発明の実施例３７によるＤＲＡＭにお
けるＮＡＮＤ回路の構成を示す回路図である。
【図４８】 図４７に示されたＮＡＮＤ回路の一部構成
を示す平面図である。
【図４９】 この発明の実施例３８によるＤＲＡＭにお
けるＮＡＮＤ回路の一部構成を示す平面図である。
【図５０】 この発明の実施例３９によるＤＲＡＭにお
けるＮＡＮＤ回路の一部構成を示す平面図である。
【図５１】 この発明の実施例４０によるＤＲＡＭにお
けるＮＡＮＤ回路の一部構成を示す平面図である。
【図５２】 この発明の実施例４１によるＤＲＡＭにお
けるＮＡＮＤ回路の構成を示す平面図である。
【図５３】 図５２に示されたＮＡＮＤ回路の一部構成
を示す平面図である。
【図５４】 この発明の実施例４２によるＤＲＡＭにお
けるＮＡＮＤ回路の一部構成を示す平面図である。
【図５５】 この発明の実施例４３によるＤＲＡＭにお
けるＮＡＮＤ回路の一部構成を示す平面図である。
【図５６】 この発明の実施例４４によるＤＲＡＭにお
けるＮＡＮＤ回路の一部構成を示す平面図である。
【図５７】 この発明の実施例４５によるＤＲＡＭにお
けるＮＡＮＤ回路の構成を示す回路図である。
【図５８】 この発明の実施例４６によるＤＲＡＭにお
けるＮＡＮＤ回路の構成を示す回路図である。
【図５９】 この発明の実施例４７によるＤＲＡＭにお
けるＮＡＮＤ回路の構成を示す回路図である。
【図６０】 この発明の実施例４８によるＤＲＡＭにお
けるメモリセルの構成を示す断面図である。
【図６１】 図６０に示されたメモリセルをワード線方
向に切断した断面図である。
【図６２】 この発明の実施例４９によるＤＲＡＭにお
けるメモリセルの構成を示す断面図である。
【図６３】 図６２に示されたメモリセルをワード線方
向に切断した断面図である。
【図６４】 この発明の実施例５０によるＤＲＡＭにお
けるメモリセルの構成を示す断面図である。
【図６５】 この発明の実施例５１によるＤＲＡＭにお
けるメモリセルの構成を示す断面図である。
【図６６】 この発明の実施例５２によるＤＲＡＭの全
体構成を示すレイアウト図である。
【図６７】 この発明の実施例５３によるＤＲＡＭの全
体構成を示すレイアウト図である。
【図６８】 この発明の実施例５４によるＤＲＡＭの全
体構成を示すレイアウト図である。
【図６９】 この発明の実施例５５によるＤＲＡＭの全
体構成を示すレイアウト図である。
【図７０】 この発明の実施例５６によるＤＲＡＭを示
す概念図である。
【図７１】 この発明の実施例５７によるＤＲＡＭを示
す概念図である。
【図７２】 この発明の実施例５８によるＤＲＡＭを示
す概念図である。
【図７３】 この発明の実施例５９によるＤＲＡＭを示
す概念図である。
【図７４】 この発明の実施例６０によるＤＲＡＭを示
す概念図である。
【図７５】 この発明の実施例６１によるＤＲＡＭを示
す概念図である。
【図７６】 この発明の実施例６２によるＤＲＡＭを示
す概念図である。
【図７７】 図７６に示されたＤＲＡＭにおける２つの
ＰチャネルＭＯＳトランジスタを示す断面図である。
【図７８】 この発明の実施例６３によるＤＲＡＭを示
す概念図である。
【図７９】 この発明の実施例６４によるＤＲＡＭにお
けるセンスアンプを示す断面図である。
【図８０】 図７９に示されたＤＲＡＭのメモリセルを
示す断面図である。
【図８１】 図８０に示されたメモリセルをワード線方
向に切断した断面図である。
【図８２】 この発明の実施例６５によるＤＲＡＭにお
けるメモリセルの構成を示す断面図である。
【図８３】 この発明の実施例６６によるＤＲＡＭの一
部構成を示す概念図である。
【図８４】 この発明の実施例６７によるＤＲＡＭの一
部構成を示す断面図である。
【図８５】 この発明の実施例６８によるＤＲＡＭの構
成を示す斜視図である。
【図８６】 この発明の実施例６９によるＤＲＡＭの構
成を示す斜視図である。
【図８７】 この発明の実施例７０によるＤＲＡＭの構
成を示す斜視図である。
【図８８】 この発明の実施例７１によるＤＲＡＭの一
部構成を示す概念図である。
【図８９】 この発明の実施例７２によるＤＲＡＭの一
部構成を示す概念図である。
【図９０】 この発明の実施例７３によるＤＲＡＭにお
けるメモリセル、センスアンプおよび入出力回路の一部
構成を示す回路図である。
【図９１】 図９０に示されたＤＲＡＭの動作を示すタ
イミングチャートである。
【図９２】 ＳＯＩ基板上に形成された従来のＮチャネ
ルＭＯＳトランジスタの構成を示す平面図である。
【図９３】 図９２に示されたトランジスタを９３−９
３線で切断した断面図である。
【図９４】 図９２に示されたトランジスタを９４−９
４線で切断した断面図である。
【符号の説明】
１，５４，７５ ソース領域、２，５２，７２ ドレイ
ン領域、３，５７，５８，７９，８０，８１ ボディ領
域、５３，６５，７３，７４，９０，９１ ソース／ド
レイン領域、４，４４，５９，６０，８２，８３，８４
ゲート電極、５ ＬＯＣＯＳ酸化膜、６ ＳＯＩ基
板、７ シリコン基板、８ 埋込酸化層、９ ＳＯＩ活
性層、１０ ＤＲＡＭ、１１ メモリセルアレイ、１２
行デコーダ、１３ 列デコーダ、１４ センスアンプ
群、１５ 入出力回路、１６ アドレスバッファ、１７
入力バッファ、１８ 出力バッファ、１９ クロック
発生回路、２０ センスアンプ、２１Ａ，２１Ｂ セン
スアンプ駆動線、２３ プリチャージ回路、２４ ビッ
ト線イコライズ線、２５ ビット線プリチャージ線、２
６Ａ，２６Ｂ ビット線選択回路、２７ メモリセル、
２８ ダミーセル、２９ コラム選択回路、３０，３０
Ａ，３０Ｂ，３０Ｃ ボディ固定線、３１ コンタクト
領域、３２，６１，６２，６７，６８，８５，８６，９
４，９５ 中間層、３８，５５，５６，６６，７６，７
７，７８，９２，９３ コモン領域、４０ 出力プリア
ンプ、４１ 書込回路、４２ 入出力線プリチャージ回
路、５０，７０ 出力ノード、５１，７１ 接地ノー
ド、１００基板電位発生器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 29/786 8418−4Ｍ Ｈ０１Ｌ 21/94 Ａ 27/10 ３２５ Ｃ 9056−4Ｍ 29/78 ３１１ Ｃ (72)発明者 鶴田 孝弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 複数のＮおよびＰチャネルＭＯＳ半導体
    素子を含む半導体記憶装置であって、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子はＳＯ
    Ｉ基板上に形成され、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子の各々
    は、ソース領域と、ドレイン領域と、そのソース領域お
    よびドレイン領域間に位置するボディ領域とを有し、 前記複数のＮチャネルＭＯＳ半導体素子のうち少なくと
    も１つのＮチャネルＭＯＳ半導体素子のボディ領域が電
    気的に固定され、 前記複数のＰチャネルＭＯＳ半導体素子のうち少なくと
    も１つのＰチャネルＭＯＳ半導体素子のボディ領域が電
    気的にフローティング状態にされていることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 複数のＮおよびＰチャネルＭＯＳ半導体
    素子を含む半導体記憶装置であって、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子はＳＯ
    Ｉ基板上に形成され、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子の各々
    は、ソース領域と、ドレイン領域と、そのソース領域お
    よびドレイン領域間に位置するボディ領域とを有し、 前記複数のＮチャネルＭＯＳ半導体素子のうちいずれか
    のボディ領域が電気的に固定され、 前記複数のＰチャネルＭＯＳ半導体素子のすべてのボデ
    ィ領域が電気的にフローティング状態にされていること
    を特徴とする半導体記憶装置。
  3. 【請求項３】 複数のＮおよびＰチャネルＭＯＳ半導体
    素子を含む半導体記憶装置であって、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子はＳＯ
    Ｉ基板上に形成され、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子の各々
    は、ソース領域と、ドレイン領域と、そのソース領域お
    よびドレイン領域間に位置するボディ領域とを有し、 前記複数のＮチャネルＭＯＳ半導体素子のすべてのボデ
    ィ領域が電気的に固定され、 前記複数のＰチャネルＭＯＳ半導体素子のすべてのボデ
    ィ領域が電気的にフローティング状態にされていること
    を特徴とする半導体記憶装置。
  4. 【請求項４】 前記固定されたボディ領域を有する半導
    体素子はＮチャネルＭＯＳトランジスタであることを特
    徴とする請求項１から請求項３までのいずれかに記載の
    半導体記憶装置。
  5. 【請求項５】 前記固定されたボディ領域を有する半導
    体素子はＮチャネルＭＯＳキャパシタであることを特徴
    とする請求項１から請求項３までのいずれかに記載の半
    導体記憶装置。
  6. 【請求項６】 複数のＭＯＳキャパシタを含む半導体記
    憶装置であって、 前記複数のＭＯＳキャパシタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳキャパシタの各々は、ソース領域と、
    そのソース領域と接続されたドレイン領域と、そのソー
    ス領域およびドレイン領域間に位置するボディ領域とを
    有し、 前記複数のＭＯＳキャパシタのうち少なくとも１つのＭ
    ＯＳキャパシタのボディ領域がそのソース領域と接続さ
    れていることを特徴とする半導体記憶装置。
  7. 【請求項７】 複数のＮおよびＰチャネルＭＯＳ半導体
    素子を含む半導体記憶装置であって、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子はＳＯ
    Ｉ基板上に形成され、 前記複数のＮおよびＰチャネルＭＯＳ半導体素子の各々
    は、ソース領域と、ドレイン領域と、そのソース領域お
    よびドレイン領域間に位置するボディ領域とを有し、 前記複数のＮチャネルＭＯＳ半導体素子のうち少なくと
    も１つのＮチャネルＭＯＳ半導体素子のボディ領域に第
    １の所定電位が与えられ、 前記複数のＰチャネルＭＯＳ半導体素子のうち少なくと
    も１つのＰチャネルＭＯＳ半導体素子のボディ領域が電
    気的にフローティング状態にされていることを特徴とす
    る半導体記憶装置。
  8. 【請求項８】 前記複数のＮチャネルＭＯＳ半導体素子
    のうち少なくとももう１つのＮチャネルＭＯＳ半導体素
    子のボディ領域に第２の所定電位が与えられていること
    を特徴とする請求項７に記載の半導体記憶装置。
  9. 【請求項９】 前記第１の所定電位は一定であることを
    特徴とする請求項７または請求項８に記載の半導体記憶
    装置。
  10. 【請求項１０】 前記第２の所定電位は一定であること
    を特徴とする請求項８または請求項９に記載の半導体記
    憶装置。
  11. 【請求項１１】 複数のＭＯＳトランジスタおよび複数
    のビット線対を含み、データをストアしかつそのストア
    されたデータが前記ビット線対を介して読出される半導
    体記憶装置であって、 前記複数のＭＯＳトランジスタおよび前記複数のビット
    線対はＳＯＩ基板上に形成され、 前記複数のＭＯＳトランジスタの各々は、ソース領域
    と、ドレイン領域と、そのソース領域およびドレイン領
    域間に位置するボディ領域とを有し、 前記複数のＭＯＳトランジスタのうち、前記複数のビッ
    ト線対のうちいずれかに接続されたソース領域またはド
    レイン領域を有するＭＯＳトランジスタのボディ領域が
    電気的に固定されていることを特徴とする半導体記憶装
    置。
  12. 【請求項１２】 行方向に沿って配置された複数のワー
    ド線と、 列方向に沿って配置された複数のビット線対と、 前記複数のワード線および前記複数のビット線対の交点
    のいずれかに対応して設けられ、各々がデータを蓄積す
    る蓄積手段と前記蓄積手段および対応するビット線対の
    一方ビット線の間に接続された第１のＭＯＳトランジス
    タとを含む複数のメモリセルと、 前記複数のワード線のうち１つを選択する行選択手段
    と、 複数の第２のＭＯＳトランジスタを含み、前記複数のビ
    ット線対のうち１つを選択する列選択手段と、 前記複数のビット線対に対応して設けられ、各々が、第
    ３のＭＯＳトランジスタを含み、対応するビット線対を
    所定電位にプリチャージする複数のプリチャージ手段
    と、 前記複数のビット線対に対応して設けられ、各々が、第
    ４のＭＯＳトランジスタを含み、対応するビット線対間
    の電位差を増幅する複数のセンスアンプ手段とを備えた
    半導体記憶装置であって、 前記複数のワード線と、前記複数のビット線対と、前記
    複数のメモリセルと、前記行選択手段と、前記列選択手
    段と、前記複数のプリチャージ手段と、前記複数のセン
    スアンプ手段とは、ＳＯＩ基板上に形成され、 前記複数の第１から第４までのＭＯＳトランジスタの各
    々は、ソース領域と、ドレイン領域と、そのソース領域
    およびドレイン領域間に位置するボディ領域とを有し、 前記複数の第１から第４までのＭＯＳトランジスタのう
    ち、前記複数のビット線対のうちいずれかに接続された
    ソース領域またはドレイン領域を有するＭＯＳトランジ
    スタのボディ領域が電気的に固定されていることを特徴
    とする半導体記憶装置。
  13. 【請求項１３】 前記固定されたボディ領域を有するＭ
    ＯＳトランジスタは前記第１のＭＯＳトランジスタであ
    ることを特徴とする請求項１２に記載の半導体記憶装
    置。
  14. 【請求項１４】 前記固定されたボディ領域を有するＭ
    ＯＳトランジスタは前記第２のＭＯＳトランジスタであ
    ることを特徴とする請求項１２に記載の半導体記憶装
    置。
  15. 【請求項１５】 前記固定されたボディ領域を有するＭ
    ＯＳトランジスタは前記第３のＭＯＳトランジスタであ
    ることを特徴とする請求項１２に記載の半導体記憶装
    置。
  16. 【請求項１６】 前記固定されたボディ領域を有するＭ
    ＯＳトランジスタは前記第４のＭＯＳトランジスタであ
    ることを特徴とする請求項１２に記載の半導体記憶装
    置。
  17. 【請求項１７】 複数のビット線対と、 各々が、前記複数のビット線対のうち２つのビット線対
    に対応して設けられ、対応する２つのビット線対のうち
    一方のビット線対間の電位差を増幅する複数のセンスア
    ンプ手段と、 前記複数のビット線対に対応して設けられ、各々が対応
    するビット線対および対応するセンスアンプ手段の間に
    接続された複数のＭＯＳトランジスタ対とを備え、 前記２つのビット線対は対応するセンスアンプ手段の両
    側に配置されている、半導体記憶装置であって、 前記複数のビット線対と、前記複数のセンスアンプ手段
    と、前記複数のＭＯＳトランジスタ対とは、ＳＯＩ基板
    上に形成され、 前記複数のＭＯＳトランジスタ対のうち少なくとも１つ
    のＭＯＳトランジスタのソース領域およびドレイン領域
    間に位置するボディ領域が電気的に固定されていること
    を特徴とする半導体記憶装置。
  18. 【請求項１８】 複数のＭＯＳトランジスタを含む半導
    体記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタの各々は、ソース領域
    と、ドレイン領域と、そのソース領域およびドレイン領
    域間に位置するボディ領域とを有し、 前記複数のＭＯＳトランジスタのうち少なくとも１つの
    ＭＯＳトランジスタのボディ領域に、そのソース領域お
    よびドレイン領域の一方とそのボディ領域との間におけ
    るＰＮ接合に対して逆方向電圧となるような可変電位が
    与えられていることを特徴とする半導体記憶装置。
  19. 【請求項１９】 前記少なくとも１つのＭＯＳトランジ
    スタのボディ領域は自己のソース領域と接続されている
    ことを特徴とする請求項１８に記載の半導体記憶装置。
  20. 【請求項２０】 複数のビット線対と、前記複数のビッ
    ト線対に対応して設けられ、各々が対応するビット線対
    間の電位差を増幅する複数のセンスアンプ手段とを含む
    半導体記憶装置であって、 前記複数のビット線対と前記複数のセンスアンプ手段と
    がＳＯＩ基板上に形成され、 前記複数のセンスアンプ手段の各々は、対応するビット
    線対間に直列に接続された第１および第２のＮチャネル
    ＭＯＳトランジスタを含み、 前記第１のＮチャネルＭＯＳトランジスタのソース領域
    およびドレイン領域間に位置するボディ領域がそのソー
    ス領域と接続され、 前記第２のＮチャネルＭＯＳトランジスタのソース領域
    およびドレイン領域間に位置するボディ領域がそのソー
    ス領域と接続されていることを特徴とする半導体記憶装
    置。
  21. 【請求項２１】 前記複数のセンスアンプ手段の各々は
    さらに、対応するビット線対間に直列に接続された第１
    および第２のＰチャネルＭＯＳトランジスタを含み、 前記第１のＰチャネルＭＯＳトランジスタのソース領域
    およびドレイン領域間に位置するボディ領域がそのソー
    ス領域と接続され、 前記第２のＰチャネルＭＯＳトランジスタのソース領域
    およびドレイン領域間に位置するボディ領域がそのソー
    ス領域と接続されていることを特徴とする請求項２０に
    記載の半導体記憶装置。
  22. 【請求項２２】 複数のＭＯＳトランジスタおよび出力
    端子を含み、データをストアしかつそのストアされたデ
    ータが前記出力端子を介して外部に出力される、半導体
    記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタの各々は、ソース領域
    と、ドレイン領域と、そのソース領域およびドレイン領
    域間に位置するボディ領域とを有し、 前記複数のＭＯＳトランジスタのうち、前記出力端子に
    接続されたソース領域を有するＭＯＳトランジスタのボ
    ディ領域がそのソース領域と接続されていることを特徴
    とする半導体記憶装置。
  23. 【請求項２３】 複数のＭＯＳトランジスタを含み、所
    定の電源電圧が供給される半導体記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタのうち、ソース領域およ
    びドレイン領域間に前記電源電圧よりも高い電圧が与え
    られるＭＯＳトランジスタのボディ領域が電気的に固定
    されていることを特徴とする半導体記憶装置。
  24. 【請求項２４】 複数のＭＯＳトランジスタを含む半導
    体記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタのうちアナログ動作をす
    るＭＯＳトランジスタのソース領域およびドレイン領域
    間に位置するボディ領域が電気的に固定されていること
    を特徴とする半導体記憶装置。
  25. 【請求項２５】 前記アナログ動作をするＭＯＳトラン
    ジスタは、電源電圧よりも小さい振幅の信号を処理する
    回路におけるＭＯＳトランジスタであることを特徴とす
    る請求項２４に記載の半導体記憶装置。
  26. 【請求項２６】 複数のＭＯＳトランジスタおよび入出
    力線を含み、データをストアしかつそのストアされたデ
    ータが前記入出力線を介して読出／書込される半導体記
    憶装置であって、 前記複数のＭＯＳトランジスタおよび前記入出力線はＳ
    ＯＩ基板上に形成され、 前記複数のＭＯＳトランジスタの各々は、ソース領域
    と、ドレイン領域と、そのソース領域およびドレイン領
    域間に位置するボディ領域とを有し、 前記複数のＭＯＳトランジスタのうち、前記入出力線に
    接続されたソース領域またはドレイン領域を有するＭＯ
    Ｓトランジスタのボディ領域が電気的に固定されている
    ことを特徴とする半導体記憶装置。
  27. 【請求項２７】 複数のＭＯＳトランジスタを含む半導
    体記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタのうち、外部から信号を
    受ける入力段におけるＭＯＳトランジスタのソース領域
    およびドレイン領域間に位置するボディ領域が電気的に
    固定されていることを特徴とする半導体記憶装置。
  28. 【請求項２８】 複数のＭＯＳトランジスタを含む半導
    体記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタのうち、外部に信号を供
    給する出力段におけるＭＯＳトランジスタのソース領域
    およびドレイン領域間に位置するボディ領域が電気的に
    固定されていることを特徴とする半導体記憶装置。
  29. 【請求項２９】 複数のＭＯＳトランジスタを含み、前
    記複数のＭＯＳトランジスタのうちいずれかのＮチャネ
    ルＭＯＳトランジスタは信号を出力するための出力ノー
    ドおよび接地ノード間に直列に接続されている、半導体
    記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記いずれかのＮチャネルＭＯＳトランジスタのうち、
    前記接地ノードに直接接続されたソース領域を有するＮ
    チャネルＭＯＳトランジスタ以外の少なくとも１つのＮ
    チャネルＭＯＳトランジスタのソース領域およびドレイ
    ン領域間に位置するボディ領域が電気的に固定されてい
    ることを特徴とする半導体記憶装置。
  30. 【請求項３０】 複数のＭＯＳトランジスタを含む半導
    体記憶装置であって、 前記複数のＭＯＳトランジスタはＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳトランジスタのうち、所定のゲート長
    よりも短いゲート長を有するＭＯＳトランジスタのソー
    ス領域およびドレイン領域間に位置するボディ領域が電
    気的に固定され、 前記複数のＭＯＳトランジスタのうち、前記所定のゲー
    ト長よりも長いゲート長を有するＭＯＳトランジスタの
    ソース領域およびドレイン領域間に位置するボディ領域
    がフローティング状態にされていることを特徴とする半
    導体記憶装置。
  31. 【請求項３１】 複数の第１および第２導電チャネル型
    ＭＯＳトランジスタを含む半導体記憶装置であって、 前記複数の第１および第２導電チャネル型ＭＯＳトラン
    ジスタはＳＯＩ基板上に形成され、 前記複数の第１導電チャネル型ＭＯＳトランジスタのう
    ち少なくとも１つの第１導電チャネル型ＭＯＳトランジ
    スタが第１のしきい電圧を有し、 前記複数の第１導電チャネル型ＭＯＳトランジスタのう
    ち少なくとももう１つの第１導電チャネル型ＭＯＳトラ
    ンジスタが前記第１のしきい電圧と異なる第２のしきい
    電圧を有することを特徴とする半導体記憶装置。
  32. 【請求項３２】 複数の第１および第２導電チャネル型
    ＭＯＳトランジスタを含む半導体記憶装置であって、 前記第１および第２導電チャネル型ＭＯＳトランジスタ
    はＳＯＩ基板上に形成され、 前記複数の第１導電チャネル型ＭＯＳトランジスタのう
    ち少なくとも１つの第１導電チャネル型ＭＯＳトランジ
    スタの第１導電型ソース領域および第１導電型ドレイン
    領域間に位置する第２導電型ボディ領域がその表面に第
    １の不純物濃度を有する導電層を含み、 前記複数の第１導電チャネル型ＭＯＳトランジスタのう
    ち少なくとももう１つの第１導電チャネル型ＭＯＳトラ
    ンジスタの第１導電型ソース領域および第１導電型ドレ
    イン領域間に位置する第２導電型ボディ領域がその表面
    に前記第１の不純物濃度と異なる第２の不純物濃度を有
    する導電層を含むことを特徴とする半導体記憶装置。
  33. 【請求項３３】 複数の第１および第２導電チャネル型
    ＭＯＳトランジスタを含む半導体記憶装置であって、 前記複数の第１および第２導電チャネル型ＭＯＳトラン
    ジスタはＳＯＩ基板上に形成され、 前記複数の第１導電チャネル型ＭＯＳトランジスタのう
    ち少なくとも１つの第１導電チャネル型ＭＯＳトランジ
    スタの第１導電型ソース領域および第１導電型ドレイン
    領域間に位置する第２導電型ボディ領域に第１の電位が
    与えられ、 前記複数の第１導電チャネル型ＭＯＳトランジスタのう
    ち少なくとももう１つの第１導電チャネル型ＭＯＳトラ
    ンジスタの第１導電型ソース領域および第１導電型ドレ
    イン領域間に位置する第２導電型ボディ領域に前記第１
    の電位と異なる第２の電位が与えられることを特徴とす
    る半導体記憶装置。
  34. 【請求項３４】 複数の第１のＭＯＳトランジスタを含
    むメモリセルアレイと複数の第２のＭＯＳトランジスタ
    を含む周辺回路とを含む半導体記憶装置であって、 前記複数の第１および第２のＭＯＳトランジスタはＳＯ
    Ｉ基板上に形成され、 前記複数の第１のＭＯＳトランジスタが前記複数の第２
    のＭＯＳトランジスタのしきい電圧よりも高いしきい電
    圧を有することを特徴とする半導体記憶装置。
  35. 【請求項３５】 複数のＭＯＳ半導体素子を含む半導体
    記憶装置であって、 前記複数のＭＯＳ半導体素子はＳＯＩ基板上に形成さ
    れ、 前記複数のＭＯＳ半導体素子のソース領域およびドレイ
    ン領域が前記ＳＯＩ基板内の絶縁層に接触していること
    を特徴とする半導体記憶装置。
  36. 【請求項３６】 複数の第１のＭＯＳトランジスタを含
    むメモリセルアレイと複数の第２のＭＯＳトランジスタ
    を含む周辺回路とを含む半導体記憶装置であって、 前記メモリセルアレイと前記周辺回路とはＳＯＩ基板上
    に形成され、 前記複数の第１のＭＯＳトランジスタのソース領域およ
    びドレイン領域が前記ＳＯＩ基板内の絶縁層に接触して
    いることを特徴とする半導体記憶装置。
  37. 【請求項３７】 少なくとも１つの第１の半導体素子お
    よび少なくとも１つの第２の半導体素子を含む半導体記
    憶装置であって、 前記第１および第２の半導体素子を分離するための素子
    分離膜がＳＯＩ基板上に形成され、 前記素子分離膜が前記ＳＯＩ基板内の絶縁層に接触して
    いることを特徴とする半導体記憶装置。
  38. 【請求項３８】 半導体基板と、前記半導体基板上に形
    成された埋込絶縁層と、前記埋込絶縁層上に形成された
    半導体活性層とからなるＳＯＩ基板上に形成された半導
    体記憶装置において、 所定の基板電位を前記ＳＯＩ基板の半導体基板へ供給す
    る供給手段を備えたことを特徴とする半導体記憶装置。
  39. 【請求項３９】 前記供給手段が、 前記ＳＯＩ基板上に形成された出力パッドと、 前記ＳＯＩ基板上に形成され、前記基板電位を発生して
    前記出力パッドに供給する基板電位発生手段と、 前記ＳＯＩ基板の裏面と接触する導電プレートと、 前記出力パッドを前記導電プレートと接続するためのワ
    イヤとを含むことを特徴とする請求項３８に記載の半導
    体記憶装置。
  40. 【請求項４０】 前記供給手段が、 前記ＳＯＩ基板の裏面と接触する導電プレートと、 前記基板電位が外部から供給されるリードフレームと、 前記導電プレートを前記リードフレームと接続するため
    のワイヤとを含むことを特徴とする請求項３８に記載の
    半導体記憶装置。
  41. 【請求項４１】 前記供給手段が、前記ＳＯＩ基板の裏
    面と接触しかつ前記基板電位が外部から供給されるリー
    ドフレームであることを特徴とする請求項３８に記載の
    半導体記憶装置。
  42. 【請求項４２】 前記ＳＯＩ基板が、前記半導体活性層
    および前記埋込絶縁層を貫通して前記半導体基板に達す
    るコンタクト溝を有し、 前記供給手段が、 前記ＳＯＩ基板上に形成され、前記基板電位を発生する
    基板電位発生手段と、 前記基板電位発生手段によって生成された前記基板電位
    を前記コンタクト溝を介して前記半導体基板に供給する
    ための基板固定線とを含むことを特徴とする請求項３８
    に記載の半導体記憶装置。
  43. 【請求項４３】 前記ＳＯＩ基板が、前記半導体活性層
    および前記埋込絶縁層を貫通して前記半導体基板に達す
    るコンタクト溝を有し、 前記供給手段が、 前記ＳＯＩ基板上に形成され、前記基板電位が外部から
    供給される入力パッドと、 前記入力パッドを前記コンタクト溝を介して前記半導体
    基板と接続するための基板固定線とを含むことを特徴と
    する請求項３８に記載の半導体記憶装置。
JP6260355A 1993-12-03 1994-10-25 半導体記憶装置 Withdrawn JPH08125034A (ja)

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US09/816,402 US6385159B2 (en) 1993-12-03 2001-03-26 Semiconductor memory device including an SOI substrate
US10/094,918 US6577522B2 (en) 1993-12-03 2002-03-12 Semiconductor memory device including an SOI substrate
US10/421,928 US6768662B2 (en) 1993-12-03 2003-04-24 Semiconductor memory device including an SOI substrate
US10/893,964 US7138684B2 (en) 1993-12-03 2004-07-20 Semiconductor memory device including an SOI substrate
US11/333,351 US7242060B2 (en) 1993-12-03 2006-01-18 Semiconductor memory device including an SOI substrate
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2005503663A (ja) * 2001-06-08 2005-02-03 マイクロン テクノロジー インコーポレイテッド オープンディジットアレイ用のセンスアンプおよびアーキテクチャ
JP2006503439A (ja) * 2002-10-18 2006-01-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法
US7098698B2 (en) 2003-08-28 2006-08-29 Seiko Epson Corporation Semiconductor integrated circuit device and sense amplifier of memory
JP2007180488A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc 半導体素子のセンスアンプ及びその形成方法
JP2007287718A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置
JP2010055696A (ja) * 2008-08-28 2010-03-11 Elpida Memory Inc 半導体記憶装置
JP2014082374A (ja) * 2012-10-17 2014-05-08 Renesas Electronics Corp 半導体記憶装置
WO2014112472A1 (ja) * 2013-01-15 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US11101300B2 (en) 2017-07-26 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2023083141A (ja) * 2021-12-03 2023-06-15 ▲ゆ▼創科技股▲ふん▼有限公司 メモリセル構造
US11825645B2 (en) 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009023A (en) * 1998-05-26 1999-12-28 Etron Technology, Inc. High performance DRAM structure employing multiple thickness gate oxide
JP2000123592A (ja) * 1998-10-19 2000-04-28 Mitsubishi Electric Corp 半導体装置
US6111778A (en) * 1999-05-10 2000-08-29 International Business Machines Corporation Body contacted dynamic memory
US6465852B1 (en) 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6376286B1 (en) 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6229187B1 (en) 1999-10-20 2001-05-08 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6201761B1 (en) 2000-01-26 2001-03-13 Advanced Micro Devices, Inc. Field effect transistor with controlled body bias
US6255147B1 (en) 2000-01-31 2001-07-03 Advanced Micro Devices, Inc. Silicon on insulator circuit structure with extra narrow field transistors and method of forming same
JP3716406B2 (ja) * 2000-02-08 2005-11-16 富士通株式会社 絶縁ゲート型半導体装置及びその製造方法
US6433587B1 (en) 2000-03-17 2002-08-13 International Business Machines Corporation SOI CMOS dynamic circuits having threshold voltage control
JP2001339071A (ja) * 2000-03-22 2001-12-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002246600A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6608786B2 (en) 2001-03-30 2003-08-19 Intel Corporation Apparatus and method for a memory storage cell leakage cancellation scheme
JP2003330762A (ja) * 2002-05-09 2003-11-21 Hitachi Ltd ストレージシステムの制御方法、ストレージシステム、スイッチ、及びプログラム
US7189606B2 (en) * 2002-06-05 2007-03-13 Micron Technology, Inc. Method of forming fully-depleted (FD) SOI MOSFET access transistor
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
US6952027B2 (en) * 2002-11-29 2005-10-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device and electronic card using the same
JP4110115B2 (ja) * 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
JP2006100481A (ja) * 2004-09-29 2006-04-13 Nec Electronics Corp 半導体装置
US7352631B2 (en) * 2005-02-18 2008-04-01 Freescale Semiconductor, Inc. Methods for programming a floating body nonvolatile memory
US7528447B2 (en) * 2005-04-06 2009-05-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory
US7365396B2 (en) * 2005-04-14 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. SOI SRAM products with reduced floating body effect
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
KR101168976B1 (ko) * 2005-08-18 2012-07-26 삼성전자주식회사 반도체 메모리 장치
JP5052813B2 (ja) * 2006-04-12 2012-10-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7491622B2 (en) 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US7670927B2 (en) 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US8013342B2 (en) 2007-11-14 2011-09-06 International Business Machines Corporation Double-sided integrated circuit chips
KR100817063B1 (ko) * 2006-09-29 2008-03-27 삼성전자주식회사 메모리 장치의 배치 구조 및 배치 방법
JP2008287826A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 半導体記憶装置
US8654592B2 (en) * 2007-06-12 2014-02-18 Micron Technology, Inc. Memory devices with isolation structures
WO2009095996A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
KR101159879B1 (ko) * 2008-07-14 2012-06-25 에스케이하이닉스 주식회사 고집적 반도체 기억 장치
US7920434B2 (en) * 2008-08-27 2011-04-05 International Business Machines Corporation Memory sensing method and apparatus
JP5676075B2 (ja) * 2008-11-17 2015-02-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101087830B1 (ko) * 2009-01-05 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 레이아웃
US8193616B2 (en) * 2009-06-29 2012-06-05 Kabushiki Kaisha Toshiba Semiconductor device on direct silicon bonded substrate with different layer thickness
US8116130B1 (en) 2009-09-01 2012-02-14 Altera Corporation Integrated circuits with nonvolatile memory elements
JP5584895B2 (ja) * 2009-10-08 2014-09-10 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8063404B2 (en) * 2010-03-31 2011-11-22 Nanya Technology Corp. Semiconductor memory device
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8705282B2 (en) * 2011-11-01 2014-04-22 Silicon Storage Technology, Inc. Mixed voltage non-volatile memory integrated circuit with power saving
KR20170035189A (ko) * 2015-09-22 2017-03-30 에스케이하이닉스 주식회사 비트라인 이퀄라이저
US11062763B2 (en) * 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
US11705487B2 (en) * 2019-05-12 2023-07-18 Skyworks Solutions, Inc. Transistors having reduced parasitics and enhanced performance
CN114373734A (zh) * 2022-01-10 2022-04-19 长鑫存储技术有限公司 均衡电路结构及其制造方法、感测放大及存储电路结构

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3836894A (en) * 1974-01-22 1974-09-17 Westinghouse Electric Corp Mnos/sos random access memory
US3990056A (en) * 1974-10-09 1976-11-02 Rockwell International Corporation High speed memory cell
JPS5472691A (en) * 1977-11-21 1979-06-11 Toshiba Corp Semiconductor device
US4253162A (en) * 1979-08-28 1981-02-24 Rca Corporation Blocked source node field-effect circuitry
JPS59100562A (ja) * 1982-11-30 1984-06-09 Mitsubishi Electric Corp 読み出し専用半導体記憶装置の製造方法
JPS59220961A (ja) 1983-05-31 1984-12-12 Toshiba Corp 相補型ｍｏｓ半導体装置
JPH077826B2 (ja) * 1983-08-25 1995-01-30 忠弘 大見 半導体集積回路
US4797721A (en) * 1987-04-13 1989-01-10 General Electric Company Radiation hardened semiconductor device and method of making the same
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
JPH01268063A (ja) 1988-04-20 1989-10-25 Hitachi Ltd Ｍｏｓ型半導体装置
US4899202A (en) * 1988-07-08 1990-02-06 Texas Instruments Incorporated High performance silicon-on-insulator transistor with body node to source node connection
US4946799A (en) * 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US5079605A (en) * 1988-07-29 1992-01-07 Texas Instruments Incorporated Silicon-on-insulator transistor with selectable body node to source node connection
US5032529A (en) * 1988-08-24 1991-07-16 Harris Corporation Trench gate VCMOS method of manufacture
JP2507567B2 (ja) * 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
JPH02309661A (ja) * 1989-05-24 1990-12-25 Toshiba Corp 半導体集積回路
US5060035A (en) * 1989-07-13 1991-10-22 Mitsubishi Denki Kabushiki Kaisha Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure
US5283457A (en) * 1989-10-02 1994-02-01 Texas Instruments Incorporated Semiconductor on insulator transistor
JPH0824171B2 (ja) * 1990-05-02 1996-03-06 三菱電機株式会社 半導体記憶装置およびその製造方法
US5047979A (en) * 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells
US5253202A (en) * 1991-02-05 1993-10-12 International Business Machines Corporation Word line driver circuit for dynamic random access memories
JPH04291956A (ja) 1991-03-20 1992-10-16 Fujitsu Ltd 半導体記憶装置の製造方法
JPH04317376A (ja) 1991-04-16 1992-11-09 Nippon Steel Corp 半導体装置
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
US5448513A (en) * 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2005503663A (ja) * 2001-06-08 2005-02-03 マイクロン テクノロジー インコーポレイテッド オープンディジットアレイ用のセンスアンプおよびアーキテクチャ
JP2006503439A (ja) * 2002-10-18 2006-01-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法
US7098698B2 (en) 2003-08-28 2006-08-29 Seiko Epson Corporation Semiconductor integrated circuit device and sense amplifier of memory
JP2007180488A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc 半導体素子のセンスアンプ及びその形成方法
JP2007287718A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置
JP2010055696A (ja) * 2008-08-28 2010-03-11 Elpida Memory Inc 半導体記憶装置
JP2014082374A (ja) * 2012-10-17 2014-05-08 Renesas Electronics Corp 半導体記憶装置
WO2014112472A1 (ja) * 2013-01-15 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US11101300B2 (en) 2017-07-26 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11825645B2 (en) 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
JP2023083141A (ja) * 2021-12-03 2023-06-15 ▲ゆ▼創科技股▲ふん▼有限公司 メモリセル構造
JP2023153349A (ja) * 2021-12-03 2023-10-17 ▲ゆ▼創科技股▲ふん▼有限公司 メモリセル構造

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