ES2218630T3 - Dispositivo de procesamiento de datos. - Google Patents
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Abstract
PARA UTILIZAR DATOS DE CORRECCION CON DIFERENTES LONGITUDES Y PARA OBTENER FLEXIBILIDAD EN EL USO DE ELEMENTOS DE DATOS, SE ALMACENAN DATOS DE CONTROL BASICOS EN UNA ROM 6, Y SE ALMACENAN DATOS DE CORRECCION RELATIVOS A LOS DATOS DE CONTROL BASICOS EN UNA OPTROM 7. LOS DATOS DE CORRECCION TIENEN DIFERENTES LONGITUDES DE DATOS BASADAS EN LOS ELEMENTOS CON LOS QUE SE RELACIONAN. LA OTPROM 7 TIENE CODIGOS DE DISCRIMINACION PARA DISCRIMINAR ELEMENTOS Y LONGITUDES DE DATOS DE LOS DATOS DE CORRECCION Y LOS RESPECTIVOS Y CORRESPONDIENTES DATOS DE CORRECCION DE DOS EN DOS. LOS DATOS DE CORRECCION SON TRANSMITIDOS DESDE LA OTPROM 7 A UNA MEMORIA DE COPIA DE SEGURIDAD 8. UNA CPU 9 REALIZA UNA OPERACION BASADA EN LOS DATOS ALMACENADOS EN LA ROM 6 Y LA MEMORIA DE COPIA DE SEGURIDAD 8.
Description
Dispositivo de procesamiento de datos.
La presente invención está relacionada con un
método de procesamiento de datos, utilizado preferiblemente para
controlar una magnitud de inyección de combustible, la
sincronización en el tiempo de la inyección de combustible y
similar en una bomba de inyección de combustible para suministrar
combustible a un motor Diesel.
La precisión de la inyección de combustible de
una bomba de inyección de combustible para suministrar combustible
mediante inyección a un motor Diesel está influenciada en gran
parte por la precisión de cada elemento del mecanismo. En
consecuencia, tal como se expone en la publicación de patentes
japonesas examinadas B2 4-28901, por ejemplo, la
bomba de inyección de combustible está equipada con una memoria de
tipo ROM que prealmacena datos de corrección para absorber la
dispersión de los elementos de los mecanismos. Para controlar una
bomba, los datos de corrección almacenados en la memoria son
transferidos a una unidad de control. La inyección de combustible
por la bomba se controla mediante la adición de los datos de
corrección a la magnitud de inyección básica y a la sincronización
en el tiempo de la inyección, que están determinadas por otras
entradas de las señales de los sensores. Dicho procesamiento de los
datos de corrección permite una reducción en la dispersión del
sistema.
Los datos de corrección son datos de 2 bytes o
más, dependiendo de la resolución y del rango. Es decir, si se
precisa una resolución estricta y una corrección de precisión,
cuanto más pequeño llega a ser el detalle, el numero necesario de
bytes se incrementará en relación con el mismo rango de datos de
corrección. No obstante, la capacidad de la memoria se incrementa
para que tenga una estructura de la memoria de acuerdo con el
número máximo de bytes. En consecuencia, el numero de bytes de los
datos de corrección es normalmente de 1 byte para rebajar en lo
posible el número de datos activos, pero existe una zona de la
memoria de 1 byte inutilizada en una estructura de la memoria de
acuerdo con los datos del tipo de 2 bytes.
Adicionalmente, los datos de corrección incluyen
un gran número de parámetros. En dicho caso, se proporciona por
adelantado una dirección correspondiente a un parámetro, pero este
método no es preferible desde el punto de vista de la flexibilidad.
En consecuencia, se desea el incremento de la flexibilidad del
sistema.
Adicionalmente, el documento
EP-0507579 expone una transmisión multiplexada entre
los nodos con un calculo de comprobación de redundancia cíclica, en
el que se proporciona una transmisión de datos conocida mediante un
bus multiplexado, y el cual incluye una ID del mensaje que
representa el contenido de los datos subsiguientes y de un área de
datos de control que incluyen los datos que representan la longitud
de los datos. El conocido sistema de transmisión multiplexada
genera datos de intercalación con clasificación de acuerdo con los
datos recibidos de los distintos nodos del sistema, y que transmite
los datos en la forma de una trama. Los datos de intercalación con
clasificación incluyen la ID del mensaje, los datos subsiguientes y
el área de los datos de control. La trama completa de los datos
intercalados con clasificación se transmite y se llevan a cabo
procesos de comparación para asegurar la correcta transmisión de
los datos.
Adicionalmente, el documento
JP-A-8-284730 expone
un conocido controlador de una bomba de inyección de combustible de
un motor Diesel para un vehículo, el cual comprende tres medios de
almacenamiento, medios de recepción y medios operativos, los cuales
ejecutan la comunicación de datos y la transmisión de datos, de
forma que desde unos primeros medios de almacenamiento la
información sea leída y almacenada en una memoria de reserva. Los
datos comprenden específicamente una sección que incluye un número
de bomba y un número de versión con los datos diferenciales de la
máquina. Los datos almacenados en los primeros medios de memoria se
comparan con los datos ya almacenados en la memoria de reserva y
cuando ambos conjuntos de datos no coinciden después de comparar el
numero de la bomba y el numero de la versión de los primeros medios
de almacenamiento, los datos de corrección de los primeros medios de
almacenamiento son transferidos a los medios de control.
Es un objeto por tanto de la presente invención
el utilizar los datos de corrección con diferentes longitudes de
datos, con la zona de la memoria completa de los datos de
corrección, e incrementar la flexibilidad del almacenamiento de los
tiempos.
De acuerdo con la presente invención, este objeto
se lleva a cabo mediante un método de control de una bomba de
inyección de combustible de un motor Diesel de un vehículo tal como
se expone en las reivindicaciones adjuntas.
La presente invención proporciona por tanto un
método para controlar una bomba de inyección de combustible de un
motor Diesel de un vehículo que lleva a cabo una operación basada
en los datos de corrección almacenados en un primer dispositivo de
almacenamiento y en los datos de corrección almacenados en un
segundo dispositivo de
almacenamiento.
almacenamiento.
Los datos de corrección en esta ocasión tienen
distintas longitudes de datos, dependiendo del parámetro. No
obstante, puesto que el segundo dispositivo de almacenamiento
almacena un código de discriminación para la discriminación del
parámetro y la discriminación de la longitud de los datos de los
datos de corrección en un par con los datos de corrección
correspondientes, la zona de almacenamiento puede ser utilizada con
más efectividad en comparación con un caso en el que se proporcione
una zona de almacenamiento para un parámetro de una longitud de
datos máxima.
Adicionalmente, puesto que los datos de
corrección se proporcionan con el código de discriminación
anteriormente mencionado, pueden prepararse datos de corrección
reemplazables de un parámetro dado y una longitud de datos dada,
mejorando por tanto la flexibilidad del almacenamiento del
parámetro, e incrementando la versatilidad del método.
Adicionalmente, el primer dispositivo de
almacenamiento y el segundo dispositivo de almacenamiento puede
estar separados. En consecuencia, los datos de un tercer
dispositivo de almacenamiento pueden cambiarse sin cambiar los datos
de control del primer dispositivo de almacenamiento, mediante la
transmisión de los datos de corrección almacenados en el segundo
dispositivo de almacenamiento, corrigiendo por tanto los datos
basados en los datos del tercer dispositivo de almacenamiento.
De acuerdo con la presente invención, los datos
pueden ser transmitidos entre el segundo dispositivo de
almacenamiento y el tercer dispositivo de almacenamiento mediante
un dispositivo de comunicaciones serie, y un dispositivo de
recepción puede discriminar la longitud de los datos de los datos
de corrección transmitidos mediante la discriminación del bit más
significativo. En consecuencia, la longitud de los datos puede ser
discriminada mediante la determinación del código de discriminación
transmitido con antelación a los datos de corrección.
El método cambia los datos en la memoria desde el
estado de los bits completos de "1" en la zona no escrita de
la memoria ROM reemplazable a los bits completos de "0" antes
de reemplazar los datos de renovación en la zona no escrita. En
consecuencia, se determinan los datos no necesarios si los bits de
datos son todos "0", permitiendo por tanto el procesamiento
rápido (evitando la innecesaria lectura de datos).
Adicionalmente, la sustitución de los datos se
ejecuta mediante la utilización de la zona no escrita en la ROM
reemplazable, de forma que se ejecute libremente la renovación de
los datos.
Adicionalmente, el dispositivo de transmisión
puede transmitir sucesivamente desde la dirección inicial del
segundo dispositivo de almacenamiento hasta la dirección de una
dirección anterior a la dirección de la zona que almacena el código
de discriminación, e indicando los datos de corrección los datos de
los bits completos de "1" y saltar la dirección de la zona que
almacene el código de discriminación, e indicando los datos de
corrección los datos de los bits completos de "0". En
consecuencia, todos los datos de los bits excepto la dirección de
la zona que tiene datos de bits completos de "0" pueden ser
transmitidos sucesivamente desde la dirección inicial a la dirección
de la zona que tenga datos de bits completos de "1".
Puesto que está provisto el segundo dispositivo
de almacenamiento que almacena los datos del error instrumental para
la bomba de inyección de combustible, los segundos medios de
almacenamiento y la bomba de inyección de combustible pueden estar
controlados integralmente.
Adicionalmente incluso, aunque la bomba de
inyección de combustible sea intercambiada, puede obtenerse el
control que refleje el error instrumental de la bomba de inyección
de combustible sin cambiar los datos de control del primer
dispositivo de almacenamiento.
Cuando se realiza una condición predeterminada,
los datos de corrección pueden ser transmitidos desde el segundo
dispositivo de almacenamiento al tercer dispositivo de
almacenamiento y/o pueden comprobarse los datos recibidos del
tercer dispositivo de almacenamiento. En consecuencia, puede
obtenerse una sincronización en el tiempo de la transmisión de los
datos de corrección y/o una sincronización de comprobación
apropiada de los datos recibidos.
En este caso, el instante en que se realiza la
condición predeterminada es el instante en que se suministra la
alimentación eléctrica en cada periodo de tiempo predeterminado, o
bien cuando es ligera la carga de la operación.
Otros objetos y características favorables de la
presente invención aparecerán en el curso de la descripción de la
misma, que sigue a continuación.
Los objetos y ventajas adicionales de la presente
invención serán más evidentes fácilmente a partir de la siguiente
descripción detallada de las realizaciones preferidas de la misma,
al ser consideradas conjuntamente con los dibujos adjuntos, en los
que:
la figura 1 es un diagrama de bloques completo de
una unidad de control de una bomba de inyección de combustible de
acuerdo con una primera realización preferida de la presente
invención;
la figura 2 es un diagrama de flujo que muestra
el procesamiento para calcular una magnitud de la inyección de
combustible en la realización;
la figura 3 es un diagrama de bloques de la
memoria de una memoria OTPROM en la realización;
la figura 4 es un diagrama que muestra una tabla
de definición de los códigos de discriminación de acuerdo con la
realización;
la figura 5 es un diagrama que muestra un punto
de corrección en un patrón del controlador de acuerdo con la
realización;
la figura 6 es un diagrama de flujo que muestra
el proceso de comunicación de los datos de corrección de acuerdo
con la invención;
la figura 7 es un diagrama del estado de
comunicaciones de los datos en la realización;
la figura 8 es un diagrama de tiempos de
sincronización en relación con la salida de los datos serie en la
realización;
la figura 9 es un diagrama de tiempos de una
interfaz de comunicaciones serie que incluye la memoria OTPROM en
la realización;
la figura 10 es un diagrama de flujo para
explicar una segunda realización de la presente invención;
la figura 11 es un diagrama de flujo para
explicar una modificación de la segunda realización;
la figura 12 es un diagrama de flujo para
explicar una tercera realización preferida de la presente
invención;
la figura 13 es un diagrama de flujo para
explicar una cuarta realización preferida de la presente
invención;
la figura 14 es otro diagrama de flujo para
explicar la cuarta realización;
la figura 15 es un diagrama de bloques para
explicar la cuarta realización; y
la figura 16 es un diagrama de tiempos para
explicar la cuarta realización.
Se describe a continuación una primera
realización de la presente invención con referencia a los
dibujos.
La presente realización está implementada como
una unidad de control de una bomba de inyección de combustible para
un motor Diesel montado en un vehículo. La figura 1 muestra la
estructura completa de la unidad de control de la bomba de
inyección de combustible.
En una bomba de inyección de combustible Diesel
(objeto de control) 1 para suministrar combustible a un motor
Diesel, se proporcionan un actuador 2 para controlar una magnitud
de inyección y un actuador 3 para controlar la sincronización de la
inyección. La unidad de control para controlar la bomba de
inyección de combustible 1 está constituida por un controlador de la
parte de la bomba ( dispositivo característica de memoria de
dispersión) 4, el cual está montado en la bomba 1 y un controlador
no del lado de la bomba (cuerpo principal de la unidad de control)
5, el cual no está montado en la bomba 1. El controlador no del
lado de la bomba 4 está empaquetado como una unidad de control
electrónico (ECU).
El controlador no del lado de la bomba 5 incluye
una memoria ROM 6 que almacena los datos de control básicos. El
controlador del lado de la bomba 4 y el controlador no del lado de
la bomba 5 se comunican a través de una comunicación serie
síncrona. Los datos de corrección almacenados en la memoria OTPROM
del controlador del lado de la bomba 4 son transmitidos a una
memoria de reserva 8 del controlador 5 no del lado de la bomba. Los
actuadores (actuadores eléctricos) 2 y 3 están controlados en su
accionamiento por la utilización de los datos de corrección.
Lo que sigue a continuación es una descripción
detallada de la unidad de control.
El controlador 4 del lado de la bomba incluye la
memoria OTPROM antes mencionada 7 (elemento característico de
dispersión), una interfaz de comunicaciones serie 10, una memoria
temporal de comunicaciones 11, un filtro de entrada 2, un
condensador 13 de una fuente de alimentación, y los diodos 14 y 15
para impedir la corriente inversa. Los datos almacenados en la
memoria OTPROM 7 son los datos del error instrumental de la bomba
de inyección de combustible. Los datos corresponden a una
diferencia entre una inyección de bomba estándar característica y
una inyección de bomba característica examinada por la inyección en
curso de la bomba de inyección de combustible 1 durante la
inspección en una fábrica. La memoria OTPROM 7 es un elemento de
almacenamiento no volátil y grabable en el cual pueden grabarse
datos solo una vez. En consecuencia, los datos de 8 bytes llegan a
ser todos "1" en una condición inicial, es decir, FFH en la
notación hexadecimal (H indica un número hexadecimal, y así
sucesivamente). de forma que un byte dado pueda ser grabado de
"1" a "0" solo una vez (no desde "0" a "1"). No
obstante, aunque se grabe cualquier dato, el byte de "1" puede
ser reemplazado por "0". Es decir, si uno de los bytes se deja
en "1", todos los bytes son reemplazados por "0", dando
lugar a los datos de "00H". Adicionalmente, la memoria OTPROM 7
no necesita una fuente de alimentación eléctrica para mantener los
datos, sino que la memoria OTPROM 7 es un elemento que precisa de
una fuente de alimentación eléctrica para optar a tener acceso a la
misma.
En consecuencia, el controlador 4 está montado en
la bomba de inyección de combustible Diesel 1, y está controlado
integralmente con la bomba de inyección de combustible Diesel 1 sin
ninguna necesidad de reajuste de una unidad de control al
intercambiar la bomba de inyección de combustible Diesel 1.
El controlador 5 no del lado de la bomba, es para
llevar a cabo varias operaciones con respecto al control de la
bomba de inyección de combustible Diesel 1. El controlador 5 no del
lado de la bomba incluye una CPU 9, una memoria temporal 16 de
señales de entrada, un convertidor analógico-digital
(ADC) 17, un circuito de una fuente de alimentación eléctrica 18,
un transistor PNP, una resistencia 20, una memoria temporal de
comunicaciones 21, un circuito de control de los actuadores 22, la
memoria ROM 6 y la memoria de reserva 8. El circuito de la fuente
de alimentación eléctrica 18 recibe alimentación eléctrica de una
batería a través del conmutador de la llave de encendido 23, y
suministra un voltaje eléctrico predeterminado a cada uno de los
aparatos (circuitos) en el controlador no del lado de la bomba 5. La
CPU 9 incorpora varios tipos de señales de los sensores a través de
la memoria temporal 16 de las señales de entrada.
Si la señal del sensor es una señal analógica, la
señal es convertida a un valor digital por el ADC 17 y siendo
incorporada a la CPU 9. La señal del sensor es una señal de
apertura del acelerador procedente de un sensor de apertura del
acelerador, una señal de la velocidad de rotación del motor
procedente de un sensor de la velocidad de rotación del motor
(sensor del ángulo del cigüeñal), una señal de la presión de aire
de admisión procedente de un sensor de presión del aire de la
admisión, una señal de la temperatura del aire de admisión
procedente de un sensor de la temperatura del aire de admisión, una
señal de la temperatura del refrigerante procedente de un sensor de
la temperatura del refrigerante del motor, o similar.
Los datos relevantes de cada tipo de motor (datos
de control del error instrumental no de la bomba) se almacenan en
la memoria ROM 6. Es decir, la memoria ROM 6 funciona como un
elemento de almacenamiento para almacenar los datos de control del
valor central.
La memoria de reserva 8 es un elemento de
almacenamiento grabable que almacena datos mediante la energía
eléctrica suministrada procedente de la batería 24, incluso aunque
el conmutador de la llave de encendido 23 se desconecte. Los datos
de corrección se transmiten desde la memoria OTPROM 7 del
controlador 4 del lado de la bomba se almacenan en la memoria de
reserva. Esto tiene el propósito de almacenar los datos de
corrección con una frecuencia mínima de comunicación mediante la
continuación del suministro eléctrico a la memoria 8 cuando la
fuente de alimentación eléctrica sea suministrada mientras que el
sistema se encuentre en funcionamiento, por supuesto, e incluso
aunque el conmutador 23 de la llave de encendido sea desconectado.
En consecuencia, la memoria de reserva 8 funciona como un elemento
de almacenamiento para almacenar los datos de corrección.
El controlador 5 no del lado de la bomba y el
controlador 4 del lado de la bomba están conectados mediante tres
líneas de señales L1, L2 y L3 para las comunicaciones. Con el
voltaje Vcc de la fuente de alimentación (5 voltios) aplicado al
terminal del emisor del transistor PNP 19 del controlador 9 no del
lado de la bomba, el terminal de la base del transistor PNP 19 está
conectado a la CPU 9. Adicionalmente, el terminal del colector del
transistor PNP 19 pasa a través de una fuente de alimentación y la
línea de la señal del reloj L1 a través de la resistencia 20, y
estando conectada al condensador 13 a través del filtro de entrada
12, y el diodo 14 del controlador 4 del lado de la bomba.
Simultáneamente, la fuente de alimentación y la línea de la señal
del reloj L1 se ramifica desde un lado de aguas arriba del diodo 14
dentro del controlador 4 del lado de la bomba, y estando conectada
a la interfaz de comunicaciones serie 10. En el controlador 4 del
lado de la bomba, el condensador 13 de la fuente de alimentación
eléctrica está conectado a la memoria OTPROM 7 a través del diodo
15, y estando conectado también a la interfaz de comunicaciones
serie 10.
La CPU 9 ejecuta el control de
encendido-apagado del transistor 19, para enviar
las señales de impulsos de un nivel L (potencial eléctrico de
tierra) y un nivel H (potencial eléctrico de Vcc; 5 voltios) a
través de la fuente de alimentación, y la línea L1 de señales del
reloj al controlador 4 del lado de la bomba. Las señales de
impulsos se transmiten a la interfaz 10 de comunicaciones serie
después de eliminar el ruido por medio del filtro de entrada 12. Las
señales se convierten en señales de reloj para la interfaz de
comunicaciones serie 10. La señal de impulsos de la fuente de
alimentación y la línea de la señal de reloj L1 llega a ser una
fuente de alimentación eléctrica para la memoria OTPROM 7 y la
interfaz de comunicaciones serie 10. En consecuencia, el
condensador 13 de la fuente de alimentación almacena la energía
eléctrica y la memoria OTPROM 7 y la interfaz de comunicaciones
serie 10 están alimentadas con la energía eléctrica.
La interfaz de comunicaciones serie 10 del
controlador 4 del lado de la bomba está conectada a la CPU 9 a
través de la memoria temporal 11 de comunicaciones, la línea de
comunicaciones serie L2 y una memoria temporal 21 en el controlador
5 no del lado de la bomba. Adicionalmente, la línea de tierra L3,
conectada directamente al potencial eléctrico de tierra en el
controlador 5 no del lado de la bomba, y al potencial eléctrico de
tierra en el controlador 4 del lado de la bomba, funciona como un
potencial eléctrico de referencia del funcionamiento para ambos
controladores 4 y 5.
Durante la comunicación de datos bajo el control
normal, los datos corregidos pre-grabados en la
memoria OTPROM grabable 7 en el controlador 4 del lado de la
bomba, pueden ser transmitidos al controlador 5 no del lado de la
bomba, mediante la conexión de las tres líneas L1, L2 y L3
solamente. Adicionalmente, se dispone de una línea de suministro de
voltaje para la grabación de L4 como terminal del controlador 4 del
lado de la bomba. Este terminal se utiliza solo para grabar o
recargar datos en la memoria OTPROM 7 grabable en el controlador 4
del lado de la bomba cuando exista un suministro o después del
mismo. Es decir, se muestra una herramienta de entrada de datos 25
está conectada desde L1 hasta L4 según se muestra en líneas de
trazos largos y cortos, y aplicándose un voltaje de escritura en la
línea de alimentación de voltaje para la línea L4 de escritura de
los datos de entrada. En la realización presente, la línea de
comunicaciones serie L2 se utiliza como una línea de señales para
introducir los datos de escritura, aunque puede estar provista
individualmente una línea de la señal de entrada solo para la
escritura
Durante las comunicaciones en forma síncrona con
la señal de reloj que sale del controlador 5 no del lado de la
bomba, los datos de corrección salen con un byte a un tiempo
sucesivamente desde la memoria OTPROM 7 en el controlador 4 del
lado de la bomba a través de la interfaz de comunicaciones serie 10,
y de la memoria temporal de comunicaciones a la línea de
comunicaciones serie L2, es decir, realizándose una comunicación
síncrona por reloj. En este punto, la interfaz serie 10 repite el
envío de datos de la memoria OTPROM 7 en tanto que reciban
alimentación la fuente de alimentación y la señal de reloj.
Adicionalmente, la conversión del nivel de las señales o la
conversión de la impedancia se ejecutan mediante la memoria temporal
11 de comunicaciones.
El circuito de control del actuador 22 del
controlador 5 no del lado de la bomba el actuador 2 para controlar
la magnitud de la inyección en la bomba de inyección de combustible
Diesel 1, se encuentran conectados mediante una línea de control
26. El circuito de control del actuador 22 está conectado también al
actuador 3 para controlar la sincronización de la inyección
mediante la línea de control 27.
La CPU 9 del controlador 5 no del lado de la
bomba lleva a cabo una operación que utiliza los datos relevantes
(datos bajo un error instrumental no de la bomba) para cada tipo de
motor almacenado en la memoria ROM mediante varias señales de los
sensores. Sobre la base del resultado de la operación, se da salida
a una señal de control del actuador SG1 para controlar la magnitud
de la inyección y una señal de control del actuador SG2 para
controlar la sincronización de la inyección, a través del circuito
de control del actuador 22, para obtener la magnitud de la
inyección del combustibble y la sincronización de la inyección del
combustible correspondiente a la condición operacional del motor.
En consecuencia, las señales de control SG1 y SG2 controlan el
actuador 2 para controlar la magnitud de la inyección y el actuador
3 para controlar la sincronización de la inyección.
Para la operación de la inyección del
combustible, más específicamente, según se muestra en la figura 2
(que es un diagrama de flujo del proceso del calculo de la magnitud
de la inyección básica mediante la CPU 9), un calculador 30 de la
magnitud de la inyección básica calcula una magnitud de inyección
básica Qa, basándose en la apertura del acelerador y en la
velocidad de rotación del motor. Un calculador de la magnitud mayor
de inyección 31 calcula una magnitud Qb de la inyección básica
mayor, basada en la velocidad de rotación del motor y en la presión
del aire de admisión. Adicionalmente, calculador de corrección 32
corrige la magnitud de la inyección mayor basándose en un
coeficiente de corrección K1 mediante la temperatura del aire de
admisión, y un coeficiente de corrección K2 por la temperatura del
refrigerante y calcula una magnitud de inyección mayor básica Qb'
(= Qb * K1 * K2). A continuación, el selector 33 selecciona una
magnitud menor de la magnitud Qa de inyección básica, y la magnitud
de inyección más grande básica después de la corrección Qb'. Un
sumador 34 ejecuta la corrección mediante la apertura del acelerador
en relación con el valor mínimo.
Un calculador 35 de corrección de errores
instrumentales calcula una corrección \DeltaQ de dispersión de
los errores instrumentales, basándose en los datos de corrección
recibidos como datos de comunicaciones serie por el controlador 4
del lado de la bomba, de la velocidad rotacional del motor y la
cantidad de inyección básica Qa obtenida por el calculador 30 de la
magnitud de inyección básica. A continuación, un
sumador-restador 36 añade o resta la corrección
\DeltaQ de dispersión del error instrumental obtenida a partir del
calculador 35 de la dispersión del error instrumental, en relación
con el valor de salida del sumador 34, con el fin de corregir la
corrección de acuerdo con la dispersión instrumental de la bomba de
inyección. Adicionalmente, un sumador-restador 37
da salida a un resultado del cálculo como magnitud de inyección
final después de sumar y restar varias correcciones en relación con
el valor de salida del sumador-restador 36.
En consecuencia, la corrección correspondiente a
la dispersión del error instrumental para la bomba de inyección se
realiza basándose en los datos de corrección de dispersión
característica recibidos como datos de comunicaciones serie por el
controlador 4 del lado de la bomba. La corrección se refleja
entonces en la magnitud de la inyección final.
La sincronización de la inyección de combustible
puede ser corregida de la misma forma que la anterior sin limitar el
proceso específico.
En consecuencia, puesto que existe una dispersión
característica entre los dispositivos individuales provocada por la
precisión del trabajo de la máquina y por la precisión del
ensamblado en la bomba de inyección de combustible Diesel 1, la
magnitud de inyección del combustible en curso y la sincronización
de la inyección de combustible tienen una dispersión por el error
instrumental de la bomba de inyección de combustible, incluso
aunque la misma señal de control tenga salida en el mismo estado de
operación del motor. No obstante, la dispersión característica está
corregida con exactitud mediante la utilización de los datos de
corrección de la memoria OTPROM 7 almacenados en la memoria de
reserva 7, de forma que se obtienen la magnitud de inyección de
combustible y la sincronización de la inyección de combustible para
que se aproximen al valor deseado, mejorando por tanto el
rendimiento del motor.
Se describirá a continuación el contenido de los
datos de la memoria OTPROM 7 y el procesamiento de la comunicación
de los mismos datos.
La figura 3 muestra una estructura de la memoria
OTPROM 7.
Para simplificar la estructura de la memoria,
cuando se suministra una señal de reloj desde el exterior después
de suministrar la energía eléctrica, la memoria OTPROM 7 tiene la
función de solamente dar salida a datos sucesivamente desde la
parte superior, sincronizadamente con la señal de reloj. La memoria
OTPROM 7 tiene una estructura que graba sucesivamente los datos en
una zona de escritura completa y deja el resto de la zona de
escritura completa sin grabar como una región de reserva. No
obstante, la estructura de la memoria OTPROM 7 detecta
automáticamente esta zona sin grabar 58 para dar salida a los datos
superiores continuamente después del primer dato del área no
grabada 58. En consecuencia, al suministrar continuamente las
señales de reloj, se da salida continuamente a los datos de la
región solo en donde los datos están realmente grabados.
En la figura 3, los datos están grabados con un
patrón de datos específico para la discriminación de los datos 50,
para discriminar los primeros seis bytes del inicio (parte
superior). Es decir, la parte superior puede ser discriminada
incluso aunque los datos estén saliendo continuamente.
Adicionalmente, en las zonas de rango inferior
por debajo de los datos de discriminación iniciales 50, se aparean
un código de discriminación 51 y los datos de corrección, y se
aparean también un código de discriminación 53 y unos datos de
corrección para grabarse en un orden dado. Los códigos de
discriminación 51 y 53 son códigos para discriminar los parámetros y
las longitudes de los datos de los datos de corrección 52, 54 y
55.
Es decir, los datos de corrección incluyen los
parámetros tales como la velocidad rotacional del motor, la
magnitud de la inyección y la magnitud de la corrección de la
inyección como datos de dos o más bytes, dependiendo de la
resolución por cada parámetro y un rango de datos. Es decir, el
número de bytes de los datos de corrección es generalmente de un
byte con el fin de reducir el número de bits operativos, pero el
número necesario de bytes se incrementa en relación con el mismo
rango de datos de corrección debido a que los intervalos llegan a
ser detallados cuando se desea una resolución detallada y una
corrección de precisión: por ejemplo, para la magnitud de corrección
de la inyección, cuando el rango de datos es de 0 a 256
mm^{3}/st, un byte para una resolución de 1 mm^{3}/st, dos
bytes de resolución para 1/256 mm^{3}/st, y tres bytes para una
resolución de 1/256/256 mm^{3}/st. En consecuencia, los códigos
de discriminación están clasificados como códigos de discriminación
para los datos de corrección de un byte a partir de los códigos de
discriminación para los datos de corrección de dos bytes, de forma
que el numero de bytes de los datos de corrección para los códigos
de identificación pueden ser discriminados mediante la comprobación
de los códigos de discriminación. En la figura 3, los datos de
corrección de dos bytes están constituidos por los datos de
corrección 54 del byte menos significativo (los 8 bits menos
significativos), y los datos de corrección 55 del byte más
significativo (los 8 bits más significativos). El código de
discriminación 53 está provisto para los datos de corrección 54 y
55.
Adicionalmente, los datos de corrección en la
memoria OTPROM 7 se almacenan en la memoria de reserva 8.
La figura 4 muestra una relación entre el código
de discriminación y los datos de corrección (definición del código
de discriminación). La figura 4 muestra el contenido de los cuatro
bits más significativos del código de discriminación en la columna,
y el contenido de los cuatro bits menos significativos del código de
discriminación en la fila. La matriz (intersección) será los datos
de corrección correspondientes a los códigos de discriminación. Es
decir, el código de discriminación es una combinación de los cuatro
bits más significativos y los cuatro bits menos significativos, y
la figura 4 muestra cual es la clase de los datos de corrección en
la matriz. Por ejemplo, el código de discriminación "10H" es el
código de corrección de la velocidad rotacional del motor N1. Es
decir, cuando se recibe el código de discriminación "10H", los
datos de corrección que se obtienen corresponden a la velocidad
rotacional del motor N1.
En este caso, una zona de los cuatro bits más
significativos en el código de discriminación se divide en dos
regiones: de la región 0H a la 7H del código de discriminación
correspondiente a los datos de un byte, y la región de 8H a FH del
código de discriminación correspondiente a los datos de dos bytes.
En consecuencia, el numero de datos de corrección pueden ser
discriminados fácilmente mediante la determinación del bit más
significativo en el código de discriminación, "0" o "1".
Por ejemplo, la velocidad rotacional del motor N1 antes mencionada
es un dato de un byte, porque su código de discriminación es
"10H" y el bit más significativo es "0". De la misma
forma, el numero de bytes de los datos de corrección puede ser
determinado mediante la subdivisión de las zonas de los bits más
significativos del código de discriminación.
Adicionalmente, "00H" en los códigos de
discriminación en la figura 4 se encuentra prohibido para su uso
como código de reserva, de forma que los datos "00H" puedan
ser discriminados después de realizar la sobrescritura durante el
reemplazo de los datos. Adicionalmente, "FFH" en los códigos de
discriminación en la figura 4 se encuentra también prohibido para
su uso como código de reserva, porque el estado inicial del código
de discriminación es "FFH", de forma que puedan ser
discriminados los datos del estado inicial.
De vuelta a la descripción de la figura 3, el
código de discriminación 56 del carácter de comprobación de bloques
BCC está escrito con un byte que es menos significativo que un una
zona escrita de los datos de corrección, con el fin de escribir el
valor BCC 57 para obtener una fiabilidad de los datos completos en
el byte menos significativo. Es decir, "7FH" como código de
discriminación del valor BCC está prohibido para ser utilizado como
código de discriminación para otros datos de corrección.
Se describirá a continuación un proceso de
reemplazo de una parte de los datos de corrección en una estructura
de la memoria OTPROM 7, utilizando la herramienta de entrada de
datos 25 en la figura 1. Es decir, se describe aquí un proceso de
reemplazar una parte de los datos escritos previamente cuando se
transforman las características a corregir, debido al reciclado de
la memoria OTPROM 7 en si misma, intercambiando y reparando las
partes de una bomba de inyección de combustible, y similares
después de su envío.
A partir de la condición mostrada en la figura 3,
en primer lugar los datos innecesarios (un código de discriminación
más los datos de corrección) están sobrescritos para la obtención
de "00H". A continuación, A continuación, para cambiar el
valor BCC variable, el código de discriminación (en esta realización
"7FH") que indica el valor BCC del carácter de comprobación de
bloques y el valor BCC siguiente se cambian todos a "00H".
Adicionalmente, los datos deseados para el cambio (el código de
discriminación y los datos de corrección) están escritos en una
parte superior de una zona no escrita 58, y sucesivamente, el valor
BCC recalculado se escribe con el código de discriminación
"7FH".
De esta forma, se reemplaza la zona no escrita 58
en la figura 3. Como resultado de esto, al efectuar la lectura de
la memoria OTPROM 7 después del reemplazo, cuando existen los datos
"00H", los datos "00H" se saltan como datos innecesarios
porque "00H" fue asignado previamente como código de no
discriminación. Aunque los datos reemplazados cambian el orden a
leer posteriormente, este no es un problema en absoluto. En
consecuencia, en tanto que exista la zona de reserva no escrita 58,
los datos pueden ser reemplazados en la memoria OTPROM 7.
Mediante la utilización de un patrón del
controlador mostrado en la figura 5, se describirá a continuación
la relación entre los códigos de discriminación en la figura 4 y el
punto de corrección en el patrón del controlador en curso.
El patrón del controlador es un patrón que
muestra la magnitud de inyección necesaria según la velocidad
rotacional del motor, utilizando la apertura del acelerador como
parámetro. Es decir, el patrón del controlador muestra las
características de la magnitud de inyección de la bomba de inyección
de combustible, requiriendo por tanto datos de corrección para
corregir la dispersión característica de la bomba de inyección
individual en cada punto en el patrón del controlador para ajustar
las características de control maestro. En este caso, al igual que
para determinar el punto de corrección, se aplican condiciones
operativas esenciales tales como el punto de control de la magnitud
de inyección de inicio, el punto de inactividad, el punto del par
motor y similares, como puntos especialmente importantes como
características generales.
Tal como se ha mencionado anteriormente, la zona
de los códigos de discriminación está dividida en un área de un
byte para los cuatro bits más significativos de 0H - 7H, y un área
de 2 bytes para los cuatro bits más significativos de 8H - FH, para
indicar el número de bytes de los datos de corrección
correspondientes. En la figura 5, los códigos de discriminación
incluyen los puntos de corrección N1 (10H), N2 (11H), y N3 (12H) en
un sentido de la velocidad rotacional del motor y los puntos de
corrección de la magnitud de inyección [Q1L (20H), Q1H (30H)], [Q2L
(21H), Q2H (31H)] y {Q3 (22H), Q3H (32H)} correspondientes a los
puntos de corrección N1 (10H), N2 (11H), y N3 (12H) en el sentido
de la velocidad rotacional del motor. En este caso, los códigos de
discriminación correspondientes están expresados entre paréntesis.
Los datos de la velocidad rotacional del motor y la magnitud de la
inyección son todos datos de un byte, debido a que los cuatro bits
más significativos en los códigos de discriminación son 1H a
3H.
En relación con los seis puntos antes mencionados
en total (tres puntos de corrección en el sentido de la velocidad
rotacional del motor * dos puntos de corrección en el sentido de la
magnitud de inyección = seis puntos), cada punto está provisto con
la corrección de inyección A1L (80H), A1H (90H), A2L (81H), A2H
(91H), A3L (82H) y A3H (92H), respectivamente. En este caso, los
códigos de discriminación correspondientes están expresados entre
paréntesis. Los datos de la corrección de la inyección son datos
de dos bytes porque los cuatro bits más significativos del código
de discriminación son 8H - 9H.
Como concepto del tamaño de los bytes en este
caso, la velocidad rotacional del motor y la magnitud de la
inyección que indican los puntos de corrección son los valores
indicativos sin subdividir la resolución, mientas que los datos de
la corrección de la inyección en si mismos están configurados para
que sean datos de dos bytes, mediante la subdivisión de la
resolución porque se precisa de una corrección de precisión.
Adicionalmente, se proporcionan dos puntos de corrección de la
magnitud de la inyección para el punto de corrección de la
velocidad rotacional del motor, para permitir la operación de
interpolación lineal entre dos puntos. En consecuencia, en forma
inversa, pueden proporcionarse dos puntos de corrección rotacional
para el punto de corrección de la magnitud de inyección, mediante
la determinación de los puntos primeramente en el sentido de la
magnitud de la inyección.
Tal como se muestra en la figura 5, cuando el
punto de inactividad cambia de N1 a N1' debido al cambio de
rotación de inactividad, los datos de corrección N1
correspondientes al código de discriminación 10H deberán cambiar
solamente de N1 a N1'.
A continuación, se describirá un proceso de
transferencia de los datos en la memoria OTPROM 7 a la memoria de
reserva 8 en el controlador 5 no del lado de la bomba.
La figura 6 es un diagrama de flujo que muestra
los detalles del proceso de comunicaciones, el cual es ejecutado por
la CPU 9 en el controlador 5 no del lado de la bomba. Un requisito
de la comunicación de inicio es un proceso inicial para la
activación del conmutador 23 de la llave de encendido, para (1)
recibir los datos de corrección que no están concluidos, y (2) para
detectar una anormalidad cuando los datos almacenados en la memoria
de reserva 8 se comprueban por el carácter de comprobación de
bloques (valor BBC).
Primeramente, después de que la CPU 9 en la
figura 1 detecte los datos de discriminación iniciales (véase la
figura 3) para discriminar el inicio de los datos, la CPU 9 lee un
dato, es decir el código de discriminación, en la etapa 100, y
comprueba si el código es "00H" o no en la etapa 101. Si el
código es "00H", debido a que "00H" está prohibido para
el código de discriminación para discriminar los datos
sobrescritos para el reemplazo de los datos, la CPU 9 procede a la
etapa 102 para saltar hasta los datos siguientes y retornar a la
etapa 100. Cuando la CPU 9 determina que el código es un código de
discriminación distinto a "00H" en la etapa 101, la CPU 9
procede hacia la etapa 103, para comprobar si el código es un
código de discriminación de "7FH", lo que significa un código
de final, o el valor BCC del carácter de comprobación de bloques.
Si el código es "7FH", se leen los datos siguientes como un
valor BCC y este proceso termina en la etapa 104.
Cuando el código no es "7FH", la CPU 9
procede hacia la etapa 105 para buscar el diagrama de flujo del
código de discriminación mostrado en la figura 4 del contenido del
código. Si el código no coincide con cualquiera de los "códigos
de discriminación", la CPU 9 determina que el código es un código
sin definir y ejecuta una rutina de procesamiento de errores del
código indefinido en la etapa 106.
Como resultado de la búsqueda del código en la
etapa 105, si el código coincide con un cierto código de
discriminación, la CPU 9 pasa a la etapa 107 para determinar si el
bit más superior de los datos de discriminación es "0" (zona de
un byte) ó "1" (zona de dos bytes). En consecuencia, si el
bit mas superior es "0", la CPU 9 procede hacia la etapa 108
para leer los datos siguientes como datos de corrección y hacia la
etapa 109 para almacenar los datos en una memoria RAM de
comunicaciones de una dirección prescrita que se infiere a partir
del código de discriminación.
Cuando el bit más superior de los datos de
discriminación es "1" en la etapa 107, la CPU procede hacia la
etapa 110 para leer los siguientes dos datos como datos de
corrección, y almacenar los dos datos en la RAM de comunicaciones de
una dirección prescrita que se infiere a partir de los códigos de
discriminación en la etapa 111.
Después del procesamiento de la etapa 109 ó 111,
la CPU 9 retorna a la etapa 100 para leer los datos siguientes como
código de discriminación.
Después de la conclusión de la recepción de
datos, se comprueba un error de comunicación durante la conclusión
de la recepción de una trama final mediante la utilización del
valor BCC obtenido en la etapa 104. Si se determina la normalidad,
se opera con un procesamiento de conclusión de la recepción. En
este proceso de conclusión de recepción, los datos almacenados en la
memoria RAM de comunicaciones se almacenan en la memoria de reserva
8, se autorizan las siguientes operaciones de corrección, y se
concluye con una salida de la señal del reloj en forma
secuencial.
En este caso, si se detecta la normalidad en el
proceso de detección del error de comunicación operado a la
conclusión de la recepción de una trama, entonces pueden ser
almacenados los datos.
Después de la descripción de la figura 6, según
se ha mencionado anteriormente, se detecta automáticamente la zona
no escrita 58 en la figura 3 en la parte del controlador del lado
de la bomba 4, para dar salida de nuevo a los datos iniciales en el
lado del controlador 5 no del lado de la bomba después de los datos
finales en la zona escrita. Sigue a continuación una descripción
detallada de la forma en que se realiza esto.
La figura 7 es una vista explicativa que muestra
un estado de la salida de datos desde la memoria OTPROM 7 durante la
comunicación de datos.
Tal como se muestra en la figura 7, un grupo de
datos se denomina como trama. Una trama está constituida por un bit
como el bit de inicio, ocho bits como bits de datos, un bit como
bit de paridad, y un bit como bit de parada. Los datos válidos
escritos tienen el bit de inicio de "0", y el bit de parada de
"1" en todo momento, y los datos llegan a ser "0" ó
"1" correspondientes al valor escrito. El bit de paridad llega
a ser "0" ó "1" sobre la base del número de bits de
"1" en los datos de 8 bits. Por ejemplo, en el caso de paridad
par, el bit llega a ser "0" si el número de bits de "1" es
un numero par, mientras que el bit llega a ser "1" si el
número de bits de "1" es un número impar. Además de ello, los
datos válidos están escritos detalladamente de uno en uno a partir
de la dirección inicial.
Adicionalmente, en la zona no escrita, todos los
once bits de una trama en la zona no escrita son "1", puesto
que los bits completos en la zona no escrita son "1" en el
estado inicial de la memoria OTPROM 7.
La figura 8 muestra un diagrama de sincronización
de tiempos para las señales relacionadas al dar salida a los datos
serie. Se muestra a continuación una descripción de los instantes
en que se dan salida sucesivamente a los datos serie con referencia
a la figura 8.
En un sistema síncrono de reloj de comunicaciones
serie, mediante el suministro de una señal de reloj que alterna
entre un nivel H (alto) y un nivel L (bajo), se da salida a los
datos serie con bit con sincronización en el tiempo con un flanco
válido (el flanco ascendente del nivel L al nivel H). La transmisión
de los datos de inactividad (datos de 8 bits de todos los bits de
"1") precede a la salida de una trama de datos, la cual es
válida en la salida de datos serie. Esos datos de inactividad son
para mantener un intervalo entre los datos válidos durante un
periodo predeterminado y la obtención de un proceso fiable en la
parte de recepción de datos. Después de los datos de inactividad,
se da salida a una trama (once bits) de datos válidos de la
dirección m. Es decir, un bit de inicio de la dirección 0
(INICIO), bit de datos 0 (D0), bit de datos 1 (D1), bit de datos 2
(D2), y así sucesivamente tienen salida en orden hasta el bit de
datos 7 (D7), bit de paridad (P), y bit de parada (PARADA; "1"
fijo). Adicionalmente, el bit de datos 0 (D0) hasta el bit de datos
7 (D7) tiene salida con el bit menos significativo (LSB) en el
inicio de los bits. Después de ello, se da salida a 8 bits de
"1" en total, como datos de inactividad para dejar algún
espacio entre las tramas. A continuación, se da salida de la misma
forma al bit de inicio de la dirección 1 (INICIO), bit de datos 0
(D0), bit de datos 1 (D1), bit de datos 2 (D2), y así
sucesivamente, en orden hasta el bit de datos 7 (D7), bit de
paridad (P), y el bit de parada (PARADA).
En consecuencia, mientras que se da salida a una
trama de datos en el orden indicado (once bits), en un contador de
direcciones, el bit de parada "1" tiene salida cuando el
undécimo bit del bit de parada se encuentra definido, es decir, el
bit de parada "1" tiene salida en sincronismo con el flanco
ascendente desde el nivel L (bajo) al nivel H (alto) de la señal de
reloj. A continuación, cuando la señal de reloj se eleva desde el
nivel H al nivel L (en el instante t1 mostrado en la figura 8), el
valor del cómputo se eleva en 1 para convertirse en m+1. Se da
salida entonces a los 8 bits de los datos de inactividad
"1".
En la figura 8, los datos válidos están escritos
hasta la dirección m, de forma que la zona de la dirección m+1 y
posterior es una zona no escrita, es decir, todos los bits son
"1". Como una trama de datos (once bits) en la dirección m+1
se encuentra una zona no escrita y que tiene todos los bits a
"1", dando salida al bit de parada "1" en el contador de
direcciones cuando el undécimo bit del bit de parada esté definido,
o en forma sincronizada con el flanco ascendente de la señal de
reloj desde el nivel L al nivel H. Después de ello, el contador de
direcciones se repone a cero y el valor del computo llega a ser
"0" cuando la señal de reloj asciende desde el nivel H al nivel
L (en el instante t2 mostrado en la figura 8). En consecuencia, en
el caso de continuar la entrada de la señal de reloj después de
esto, se obtiene la salida de datos serie de la dirección 0 de
nuevo después de los datos de inactividad.
En consecuencia, según se muestra en la figura 7,
puesto que todos los once bits de una trama en la zona no escrita
son "1", cuando se detecta el "1" en todos los once bits
de una trama durante la lectura de los datos, se repone a cero el
contador de direcciones, y solo se leen los datos en la zona escrita
sin tener en cuenta la lectura de los datos de "1" en la zona
no escrita.
La figura 9 muestra un ejemplo estructural de la
interfaz 8 de comunicaciones serie que incluye la memoria OTPROM
7.
Las señales de reloj se suministran a un
decodificador de filas 41 y a un decodificador de columnas 42 a
través de un contador de dirección 40. El decodificador de filas 41
es para seleccionar los datos de las palabras de once bits,
mientras que el decodificador 42 de columnas es para seleccionar la
posición de los bits. Es decir, el decodificador de filas 41
selecciona una dirección de una trama dada (palabra) en la memoria
OTPROM 7 correspondiente a un número de impulsos de entrada de la
señal de reloj, y el decodificador de columnas 41 selecciona el bit
en curso de la salida de bits de entre los once bits de la trama
seleccionada.
La información obtenida de cada bit se obtiene
a la salida de bit en bit como una salida de datos serie a través
de un amplificador de detección 43. Esta señal de salida de datos
serie se convierte en datos en paralelo de once bits de nuevo
mediante u convertidor en paralelo 44. Un circuito decodificador 45
comprueba entonces si estos datos en paralelo de once bits son todos
"1".
Cuando la salida de datos serie completos son
"1", el circuito decodificador 45 genera una señal de
reposición a cero para el contador de direcciones 40. El valor de
computo del contador de direcciones 40 es repuesto a "0" por la
señal de reposición a cero, y los datos de la dirección 0 se
seleccionarán entonces por el decodificador de filas 41.
En la descripción que utiliza la figura 9, se
omite la salida de los datos de inactividad (8 bits de "1")
insertados entre los datos válidos. Además de esto, el contador de
dirección 40 está constituido de forma que el contador 40 se
reponga a cero incluso aunque se apague la fuente de alimentación
eléctrica, y el contador 40 se iniciará desde la dirección 0 en
todo momento, sin importar la operación transcurrida cuando se
apague la fuente de alimentación.
En consecuencia, la interfaz de comunicaciones
serie 8 transmite sucesivamente desde la dirección inicial de la
memoria OTPROM 7 hasta la dirección anterior a la zona no escrita
(la zona que almacena los códigos de discriminación o los datos de
corrección que tengan datos de bits "1"). Además de ello, la
interfaz de comunicaciones serie 8 salta una dirección en una zona
sobrescrita como "00H" en el momento del reemplazo (la zona
que almacena el código de discriminación o los datos de corrección
que tengan datos de bits de valor "0").
En consecuencia, la unidad de procesamiento de
datos de acuerdo con la presente realización tiene las siguientes
características.
1. La CPU 9 en la figura 1 ejecuta una operación
predeterminada basándose en los datos de control almacenados en la
memoria ROM 6 y los datos de corrección transmitidos desde la
memoria OTPROM 7 hacia la memoria de reserva 7. Los datos de
corrección en este instante tienen longitudes distintas, debido a
que los datos de 1 byte y los datos de 2 bytes están incluidos
debido al parámetro (la velocidad rotacional del motor, la magnitud
de la inyección y la magnitud de corrección de la inyección). La
memoria OTPROM 7, por el contrario, incluye los códigos de
discriminación para la discriminación de los parámetros y la
discriminación de la longitud de los datos con los datos de
corrección correspondientes en pares tal como se muestra en la
figura 3, suprimiendo por tanto la zona de la memoria en
comparación con el caso de preparar una zona de la memoria
correspondiente a la longitud de datos máxima. En consecuencia, los
datos de corrección que tengan diferentes longitudes de datos pueden
ser utilizados, mientras que se suprime el tamaño de esta zona de
la memoria de los datos de corrección.
Adicionalmente, puesto que se proporcionan los
datos de corrección con el código de discriminación antes
mencionado, los datos de corrección para un parámetro dado y una
longitud de datos dada pueden prepararse y reemplazarse. En
consecuencia, la versatilidad de la unidad de la realización
presente es incrementada mediante la mejora de la flexibilidad de
almacenamiento de los parámetros.
Es decir, con el fin de reducir la dispersión
característica provocada por la precisión de trabajo de la máquina y
por la precisión de la bomba y corresponder la característica al
error requerido para un tipo en particular de motor, cuando la
memoria que almacena los datos de corrección se encuentra montada en
la bomba de inyección de combustible en correspondencia bilateral,
o cuando el motor y la unidad de control del motor (ECU; unidad de
control electrónico) se encuentran controladas integralmente con la
bomba de inyección de combustible controlada integralmente con el
sistema de la memoria de la parte de la bomba, aunque la
flexibilidad máxima es la requerida por el sistema, la flexibilidad
en la selección de la longitud de datos y de los parámetros de los
datos de corrección puede obtenerse en el control en la parte de la
bomba, y como en la presente invención por medio del suministro de
los datos de corrección con los códigos de discriminación (8 bits),
para definir libremente 256 tipos de códigos de discriminación.
2. Puesto que la interfaz de comunicaciones serie
10 transmite los datos entre la memoria OTPROM 7 y la memoria de
reserva 8, mediante la transmisión de los datos de corrección
almacenados en la memoria OTPROM 7, los datos en la memoria de
reserva 8 pueden ser cambiados fácilmente sin cambiar los datos de
control en la memoria ROM 6, corrigiendo por tanto los datos de
control basándose en los datos cambiados.
3. La CPU 9 tiene la memoria de reserva 8 que
almacena los datos de corrección correspondientes a la longitud de
datos confirmada por la discriminación de la longitud de datos de
los datos de corrección transmitidos después de la decisión del bit
más significativo en la etapa 107 de la figura 6. En consecuencia,
la longitud de los datos puede ser discriminada mediante la
determinación del código de discriminación transmitido con
antelación a los datos de corrección.
4. A partir de la condición de que "1"
permanece en todos los bits en la zona no escrita en la memoria
OTPROM 7, los bits de datos antes del reemplazo son todos "0"
cuando los datos son reemplazados de forma que los datos de
renovación sean reemplazados en la zona no escrita. En
consecuencia, los datos no necesarios pueden ser determinados si
los bits de los datos son todos "0" en el procesamiento de la
etapa 101, obteniéndose por tanto un procesamiento rápido (evitando
la lectura de los datos innecesarios).
Los datos pueden ser reemplazados mediante la
utilización de la zona no escrita en la memoria OTPROM 7, de forma
que pueda ejecutar fácilmente la renovación de los datos. Es decir,
en el caso de un control integral del motor y de la unidad de
control del motor (ECU) con el control integral de la bomba de
inyección de combustible y el sistema de la memoria del lado de la
bomba, tal como se mencionó anteriormente, puede obtenerse la
flexibilidad en la longitud de los datos, parámetros y el orden de
los datos de corrección en un sistema de control en la parte de la
bomba, definiendo libremente el código de discriminación
suministrado. Es decir, al controlar la parte del motor, se obtiene
una correspondencia incluso aunque el error requerido en la parte de
la bomba sea diferente según el tipo de motor (un punto de ralentí,
un punto del par motor, un punto nominal o similar pueden ser
cambiados junto el cambio de la posición del punto de corrección y
el número del patrón del controlador). El contenido de datos del
sistema de la memoria de la parte de la bomba puede ser reemplazado
también en el caso de distintos requisitos y cambios en el
diseño.
5. La interfaz de comunicaciones serie 8
transmite la dirección de inicio de la memoria OTPROM 7
sucesivamente hasta la dirección anterior a la dirección de la zona
que almacena el código de discriminación y los datos de corrección,
en los que todos los datos de los bits se encuentran con el valor
de "1" (zona no escrita). La interfaz de comunicaciones serie
8 salta la dirección de la zona que almacena el código de
discriminación y los datos de corrección cuyos datos de los bits
estén indicados como "0" (la zona indicada como "00H" al
efectuar la sobrescritura de sustitución). En consecuencia, todos
los bits de los datos se transmiten sucesivamente hasta la
dirección de la zona que tenga todos los datos de los bits en
"1".
6. La memoria OTPROM 7 que almacena los datos de
corrección para la bomba está montada en la bomba de inyección de
combustible 1, y la memoria ROM 6 que almacena los datos de
control se encuentra montada en la unidad de control para controlar
la bomba de inyección de combustible 1. En consecuencia, aunque se
cambie la bomba de inyección de combustible 1, se ejecutará el
control adecuado de acuerdo con el error instrumental según la
bomba sin ningún cambio en los datos de control de la memoria ROM
6.
Lo que sigue a continuación es una modificación
de la presente realización.
En lugar de la memoria OTPROM 7 en la figura 1,
puede utilizarse un elemento de memoria no volátil tal como una
EPROM, una EEPROM, una memoria tipo Flash o similar. En el caso de
utilizar una memoria ROM borrable en forma múltiple como un
sustituto de la memoria OTPROM 7, por una célula de memoria con su
numero de reemplazo que exceda del numero predeterminado (valor
permisible), los bits de los datos antes de reemplazar los datos a
la célula de la memoria pueden ser todos "0", de forma que los
datos de renovación sean escritos en la zona no escrita.
Adicionalmente, la memoria ROM 6 de la figura 1
es una memoria ROM externa de la CPU 9, pero la ROM 6 puede ser una
ROM en la CPU. Adicionalmente, aunque la memoria de reserva 8 es
una memoria externa de la CPU 9 en la realización, la memoria de
reserva 8 puede ser una memoria no volátil reemplazable tal como una
memoria en la CPU, una EEPROM, una memoria tipo Flash o
similar.
Todos los bits en el momento del estado inicial
en el segundo sistema de almacenamiento son "1", pero los bits
pueden todos "0".
Segunda
realización
A continuación se describirá una segunda
realización de la presente invención con un énfasis en la
diferencia con respecto a la primera realización.
Al transmitir datos de la memoria OTPROM 7 a la
memoria de reserva 8 del controlador no del lado de la bomba 5, los
requisitos de inicio para el procesamiento de la comunicación
(diagrama de flujo) en la figura 6 en la primera realización son
(1) al recibir los datos de corrección que no están terminados, y
(2) cuando se detecta una anormalidad en los datos almacenados en
la memoria de reserva 8 mediante un carácter de comprobación de
bloques (valor BCC). La segunda realización, no obstante, tiene los
requisitos de inicio según se expone a continuación.
La figura 10 muestra el procesamiento de
comprobación y de comunicaciones de los datos almacenados en la
memoria de reserva, de acuerdo con la segunda realización.
Cuando se activa la llave de encendido 23, la CPU
9 comprueba si los datos almacenados en la memoria de reserva 8 con
correctos o no en la etapa 200. Más específicamente, cuando la
comunicación previa se termina normalmente, además de los datos de
corrección obtenidos por los caracteres de comunicación de la
comprobación de bloques, tales como el valor de la paridad, valor de
SUM, o similares y claves para indicar la terminación normal de la
comunicación, se almacenan de forma que los datos sean comprobados
basándose en dichos valores y claves. Si el resultado de la
comprobación es que el contenido de la memoria de reserva 8 es
correcto, la CPU 9 procede hacia la etapa 202 para ejecutar el
procesamiento de comunicaciones correspondiente a la figura 6.
Por el contrario, si el resultado de la
comprobación es que el contenido de la memoria de reserva 8 no es el
correcto, la CPU 9 procede hacia la etapa 201 antes del
procesamiento de comunicaciones, para almacenar un valor inicial de
los datos de corrección. De esta forma, mediante el almacenamiento
del valor inicial de los datos de corrección, se evita que los
datos de corrección sean utilizados durante el periodo de obtención
de un valor correcto en la comunicación. Después de la etapa 201,
la CPU 9 procede con la etapa 202 para operar el procesamiento de
comunicaciones.
La etapa 203 sigue después de la etapa 202 del
procesamiento de comunicaciones. En la etapa 203, la CPU 9
determina si se termina o no normalmente la comunicación. Si la
comunicación no se termina normalmente debido a alguna anormalidad,
la CPU 9 procede con la etapa 205 para el procesamiento de la
anormalidad. Este procesamiento de la anormalidad incluye la
re-entrada de la comunicación, almacenando un
código de error, encendiendo un piloto luminoso y similar, y
utilizando el valor almacenado hasta el procesamiento de la
comunicación como datos de corrección. Si la CPU 9 determina que la
comunicación ha terminado normalmente en la etapa 203, los datos de
corrección obtenidos por la comunicación se almacenan en la memoria
de reserva 9 para un procesamiento posterior en la etapa 204.
En consecuencia, la realización presente está
estructurada de una forma que el proceso de comunicación se ejecuta
cuando se active el conmutador 23 de la llave de encendido. En
consecuencia, incluso si tiene lugar una degradación de los datos
de corrección almacenados en la memoria de reserva, en una forma que
no pueda ser detectada por el procesamiento de comprobación en la
etapa 200, los datos pueden ser restaurados por la
re-comunicación cuando se active de nuevo el
conmutador 23 de la llave de encendido.
Adicionalmente, incluso si la comunicación
presente no es operada normalmente debido a alguna anormalidad, por
el proceso de las etapas 200, 202, 203 y 205, los datos almacenados
pueden ser utilizados a menos que los datos de corrección
almacenados en la memoria de reserva 8 sean destruidos.
La presente realización está descrita sobre la
condición de que los datos en la memoria de reserva 8 se utilicen
directamente para el procesamiento. Puede ser un sistema de
utilización de la memoria para el control como una memoria RAM
normal y transmitiendo los datos almacenados en la RAM desde la
memoria de reserva 8 bajo una condición especifica, de forma que
los datos almacenados en la memoria RAM sean comprobados
periódicamente.
En consecuencia, la unidad de proceso de datos de
acuerdo con la segunda realización tiene las siguientes
características.
1. La comprobación y la comunicación de datos
(transmitiendo los datos de corrección desde la memoria OTPROM 7 a
la memoria de reserva 8) de los datos de corrección almacenados en
la memoria de reserva 8 se ejecuta cuando se realiza una condición
predeterminada, es decir, cuando se active el conmutador 23 de la
llave de encendido, suministrando la fuente de alimentación
eléctrica. En consecuencia, la comprobación de los datos de
corrección y la comunicación de datos puede ser ejecutada en un
instante de sincronización deseado antes de controlar el
actuador.
En la figura 11 se muestra una modificación de la
realización presente.
Tal como se muestra en la figura 11, la CPU 9
comprueba en la etapa 200 si son correctos o no los datos
almacenados en la memoria de reserva 8. Si los datos son correctos,
el procesamiento salta sobre las etapas 201 a 205, y termina sin
ningún procesamiento de comunicaciones. Es decir, en comparación con
la figura 10 en el cual la comunicación es operada para cada
encendido de la llave de encendido 23, en la figura 11, cuando la
etapa 200 determine que los datos almacenados en la memoria de
reserva 8 son correctos, los datos son autenticados de forma que el
procesamiento concluye sin ninguna comunicación. En consecuencia,
la frecuencia de la comunicación puede minimizarse cuando la carga
de proceso de la CPU 9 sea crítica en la comunicación.
Adicionalmente, la frecuencia de la comunicación puede ser
minimizada también cuando la minimización del ruido generado por la
comunicación sea crítica y cuando el equipo de comunicación esté
influenciado por el ruido externo.
Tercera
realización
A continuación se describirá una tercera
realización preferida de la presente invención, haciendo énfasis en
las diferencias con respecto a la segunda realización.
La figura 12 muestra una proceso de comprobación
y comunicación de los datos almacenados en la memoria de reserva 8
de acuerdo con la tercera realización. El procesamiento se inicia
en cada periodo de tiempo predeterminado (un segundo, por ejemplo)
durante el control.
La CPU 9 determina si el procesamiento se
encuentra ahora en comunicación en la etapa 300. Si se encuentra
ahora en comunicación, el procesamiento concluye. Si no está en
comunicación, la CPU 9 comprueba si los datoss almacenados en la
memoria de reserva 8 son correctos en la etapa 301. Más
específicamente, de la misma forma que en el procesamiento de
comunicaciones del proceso inicial con la activación del
conmutador 23 de la llave de encendido en la figura 10, la
comprobación se ejecuta por caracteres para la comprobación de los
bloques, de forma tal como un valor de paridad en paralelo, valor
de SUM y similar, que se obtienen a partir del cálculo de los datos
de corrección, y una palabra clave que indica que la comunicación
se encuentra concluida normalmente. Como resultado de la
comprobación, la CPU 9 termina el procesamiento al determinar que
el contenido de los datos de corrección son correctos, mientras que
la CPU 9 almacena el valor inicial de los datos de corrección en la
memoria de reserva 8 en la etapa 302 antes de la comunicación
cuando determina que el contenido de los datos de corrección son
incorrectos. En consecuencia, se evita el uso de los datos de
corrección erróneos durante el periodo de tiempo, hasta que se
obtenga un valor correcto en la comunicación.
Después del procesamiento en la etapa 302, la CPU
9 opera el proceso de comunicación de acuerdo con la figura 6, y
determina la terminación normal de la comunicación en la etapa 304.
Cuando la comunicación no está concluida normalmente debido a
alguna anormalidad, la CPU 9 procede hacia la etapa 306 para el
procesamiento de la anormalidad. Este procesamiento de la
anormalidad incluye el reintento de la comunicación, almacenar un
código de error, activando un piloto luminoso o similar, y
utilizando el valor inicial prealmacenado en la etapa 302 como
datos de corrección para la operación. Cuando la CPU 9 determina la
conclusión normal, la CPU 9 almacena los datos de corrección
obtenidos por la comunicación en la etapa 305 en la memoria de
reserva 8 para la operación adicional.
De esta forma, la comprobación y la comunicación
de datos de los datos de corrección almacenados en la memoria de
reserva 8 son operadas en cada periodo de tiempo predeterminado
(cuando se ejecute la condición prescrita). En consecuencia,
aunque los datos de corrección sean destruidos por alguna razón
durante el control, los datos de corrección correctos pueden ser
utilizados de nuevo mediante la comprobación y la
re-comunicación.
Cuarta
realización
A continuación se describirá una cuarta
realización preferida de la presente invención haciendo énfasis en
las diferencias con respecto a la tercera realización.
La figura 13 muestra el procesamiento de
comprobación de los datos almacenados en la memoria de reserva 8, y
la figura 14 muestra el proceso de comunicación de acuerdo con la
cuarta realización. El proceso de comunicación de la figura 13 se
inicia en cada periodo de tiempo predeterminado (un segundo, por
ejemplo) durante el control. Adicionalmente, el procesamiento de
comunicación se ejecuta cuando se realice la condición
prescrita.
La CPU 9 determina primeramente si el proceso se
encuentra o no en comunicación. Si no se encuentra en comunicación,
la CPU 9 procede con la etapa 401, para comprobar si los datos
almacenados en la memoria de reserva 8 son correctos. Si los datos
son incorrectos, el valor inicial de los datos de corrección se
almacena en la memoria de reserva 8 en la etapa 402 y concluye el
proceso.
Después de comprobar los datos en la memoria de
reserva 8 en cada periodo de tiempo predeterminado durante el
control, si la CPU 9 determina el contenido de la memoria de
reserva 8 es incorrecto, la CPU 9 almacena solo el valor inicial de
los datos de corrección y concluye el procesamiento sin ejecutar la
comunicación. Es decir, puesto que el motor está normalmente en
funcionamiento durante el control, la CPU almacena el valor inicial
en caso de que la influencia del ruido generado por la comunicación
en el equipo externo y la influencia del equipo externo sea
críticas, o bien que la carga del procesamiento de la CPU en la
comunicación sea crítica.
La CPU 9 determina si la condición de
comunicación se realiza o no en la etapa 500 en la figura 14, y
ejecuta el procesamiento de la comunicación en la etapa 501 si se
realiza la condición. A continuación, la CPU 9 determina si la
comunicación ha terminado normalmente o no en la etapa 502. El
procesamiento de la anormalidad se ejecuta en la etapa 504 si no se
concluye la terminación normal, y los datos obtenidos por la
comunicación son almacenados en la memoria de reserva en la etapa
503 si se detecta una terminación normal.
En este caso, para explicar la condición para el
inicio de la comunicación en la etapa 500, se consideran las
condiciones siguientes: (i) en caso de que la posición operativa
de la llave de encendido se encuentra en la posición de parada del
motor y se suministre energía eléctrica al sistema de control; (ii)
en caso de la marcha de ralentí del motor; (iii) durante la
continuación del suministro de la energía eléctrica después de
desactivar el conmutador 23 de la llave de encendido. Más
específicamente, cuando la CPU 9, la cual monitoriza la velocidad
rotacional del motor, encuentra que la velocidad rotacional es de
"0" r.p.m., la CPU 9 inicia la comunicación con la
determinación del estado de la condición (i) antes mencionada de que
existe la misma. Adicionalmente, cuando la CPU 9 monitoriza la
velocidad rotacional del motor de 600 - 700 r.p.m., el estado de la
CPU inicia la comunicación con la determinación del estado de que
existe la condición (ii) antes mencionada. La carga de la operación
de la CPU 9 es ligera en la fase del ralentí.
Adicionalmente, como ejemplo de la condición
(iii), la condición puede ser aplicada a un sistema con una función
de retardo (temporizador) tal como se muestra en la figura 15. En
la figura 15, la CPU 9 está conectada a una bobina 7a de un
circuito de un relé 70 para suministrar energiza eléctrica al
controlador 5 no del lado de la bomba. El contacto 70b del circuito
del relé 70 está dispuesto entre la batería 24 y el circuito 18 de
la fuente de alimentación eléctrica. Adicionalmente, la CPU 9 está
conectada a una válvula 71 de aire de admisión, la cual está
provista con una tubería del motor Diesel. Tal como se muestra en
la figura 16, cuando la CPU 9 detecta que se ha desactivado el
conmutador 23 de la llave de encendido, concluye el suministro de
corriente eléctrica a la bobina 70a del circuito del relé 70
después de un periodo de tiempo T predeterminado (aproximadamente
dos segundos, por ejemplo), y abriéndose el contacto 70b para
concluir el suministro de la energía eléctrica desde la batería 24
al circuito de la fuente de alimentación eléctrica 18. Mientras
tanto, la CPU 9 cierra la válvula del aire de admisión 71 en el
periodo de tiempo T predeterminado después de que se desactive el
conmutador 23 de la llave de encendido. De esta forma, mediante el
cierre de la válvula 71 del aire de admisión en el instante de la
parada del motor, se resuelve la discrepancia de la vibración del
motor para operar la parada del motor en forma suave. En dichas
clases de motores, el proceso de comunicación de la etapa 501 en la
figura 14 es operado en el periodo de tiempo T predeterminado
después de desactivar el conmutador 23 de la llave de
encendido.
En consecuencia, la comunicación se opera
mientras que se suministra la energía eléctrica después de
desactivar el conmutador 23 de la llave de encendido. En caso de la
condición antes mencionada (iii), la unidad montada en el vehículo
se detiene de forma que la influencia del ruido de la unidad en la
comunicación, y la influencia del ruido generado por la
comunicación en la unidad montada en el vehículo pueda ser
reducida. Adicionalmente, la comunicación es operada mientras que
la carga de la operación de la CPU 9 sea ligera.
En consecuencia, la realización presente optimiza
la sincronización en el tiempo de inicio de la comunicación, de
forma que la influencia del ruido generado por la comunicación en
el equipo externo sea reducida, siendo reducida también la
influencia del ruido del equipo externo en la comunicación, y
pudiendo reducir la carga de procesamiento de la CPU 9.
Para una modificación de la realización presente,
el procesamiento concluye después de comprobar los datos en la etapa
200 con el encendido del conmutador 23 de la llave de encendido, y
almacenando el valor inicial en la etapa 201 tal como se muestra en
la figura 10. El procesamiento de la comunicación de la etapa 202
puede iniciarse cuando se realice la condición prescrita
(correspondiendo al instante en que se realice la condición en la
etapa 500 de la figura 14).
Aunque la presente invención ha sido descrita en
su totalidad en relación con las realizaciones preferidas de la
misma con referencia a los dibujos adjuntos, se observará que son
evidentes algunos cambios y modificaciones para los técnicos
especializados en el arte. Se entenderá que dichos cambios y
modificaciones están incluidos dentro del alcance de la presente
invención según lo definido por las reivindicaciones adjuntas.
Para utilizar los datos de corrección que tienen
longitudes diferentes y para obtener flexibilidad en el uso de los
parámetros de los datos, los datos de control básicos están
almacenados en la memoria ROM 6, y los datos de corrección
relacionados con los datos de control básicos están almacenados en
una memoria OTPROM 7. Los datos de corrección tienen diferentes
longitudes de datos basados en los parámetros con los cuales están
relacionados. La memoria OTPROM 7 tiene códigos de discriminación y
longitudes de datos de los datos de corrección y los datos de
corrección correspondientes respectivos configurados por pares. Los
datos de corrección se transmiten desde la memoria OTPROM 7 a la
memoria de reserva 8. La CPU 9 lleva a cabo una operación basada en
los datos almacenados en la memoria ROM 6 y en la memoria de
reserva 8.
Claims (11)
1. Un método para controlar una bomba de
inyección de combustible de un motor Diesel de un vehículo que
comprende: una etapa de
almacenamiento de datos de control básicos para
una bomba de inyección de combustible (1) en unos primeros medios de
almacenamiento; una etapa de
almacenamiento de datos de corrección (52, 54)
relacionados con los datos de control básicos mencionados en los
segundos medios de almacenamiento; una etapa de
recepción de los mencionados datos de recepción y
del mencionado código de discriminación desde los mencionados
segundos medios de almacenamiento a través de una comunicación
serie, y para almacenar los mencionados datos de corrección en unos
terceros medios de almacenamiento (8) en los mencionados medios de
recepción; una etapa de
almacenamiento de los datos de corrección
recibidos por los mencionados medios de recepción en los terceros
medios de recepción, una etapa de
realización de una operación predeterminada
basada en los mencionados datos de control almacenados en los
mencionados primeros medios de recepción (6) y los mencionados
medios de corrección almacenados en los mencionados terceros medios
de almacenamiento (8) por los medios operativos (9),
caracterizado porque:
almacena los mencionados datos de corrección que
tengan diferentes longitudes dependiendo de los parámetros con los
cuales están relacionados, y con el código de discriminación (51,
53) para indicar el parámetro y la longitud de los datos de los
mencionados datos de corrección asociados con los mencionados datos
de corrección correspondientes en los mencionados segundos medios
de almacenamiento, y
selecciona el mencionado código de discriminación
de forma que incluya un patrón de bits que indiquen la longitud de
los datos de los mencionados datos de corrección según la
resolución deseada de los mencionados datos de corrección, y
los mencionados medios de recepción (9)
discriminan la longitud de los datos de los mencionados datos de
corrección basándose en el mencionado patrón de bits en el
mencionado código de discriminación, y almacenando los mencionados
datos de corrección que tengan la mencionada longitud de datos y el
mencionado código de discriminación en los mencionados terceros
medios de almacenamiento (8).
2. El método de acuerdo con la reivindicación 1,
en el que:
los mencionados segundos medios de almacenamiento
(7) están montados en una bomba de inyección de combustible (1) para
suministrar combustible a un motor Diesel como objeto de
control;
los mencionados primeros medios de almacenamiento
(6) y los mencionados terceros medios de almacenamiento (8) están
montados en un controlador (5) para controlar la mencionada bomba
de inyección de combustible (1);
los mencionados datos almacenados en los
mencionados primeros medios de almacenamiento (6) son los datos de
control para controlar la mencionada bomba de inyección de
combustible (1); y
los mencionados medios almacenados en los
mencionados segundos medios de almacenamiento (7) son datos para
cada tipo posible de la bomba de inyección de combustible (1).
3. El método de acuerdo con la reivindicación 2,
que comprende además las etapas de:
almacenar mediante los mencionados segundos
medios de almacenamiento (7) los datos de corrección de múltiples
puntos en el patrón del controlador de la mencionada bomba de
inyección de combustible (1) y un código de discriminación
correspondiente a los mencionados datos de corrección; y
determinar mediante los mencionados medios de
recepción (9) una longitud de los datos y un parámetro de los
mencionados datos de corrección mediante una combinación de un
patrón de bits del mencionado código de discriminación.
4. El método de acuerdo con la reivindicación 1,
que comprende además las etapas de:
realizar mediante los medios de comunicación
serie (10, 11, 21) la transmisión de datos entre los mencionados
segundos medios de almacenamiento (7) y los mencionados terceros
medios de almacenamiento (8); y
discriminar mediante los mencionados medios de
recepción (9) una longitud de los datos de los mencionados datos de
recepción transmitidos después de la determinación de un bit más
significativo en el mencionado código de discriminación;
en el que los mencionados terceros medios de
almacenamiento (8) son para almacenar los mencionados datos de
corrección correspondientes a la mencionada longitud de datos
confirmada por los mencionados medios de recepción (9).
5. El método de acuerdo con la reivindicación 1,
en el que:
los mencionados segundos medios de almacenamiento
son una memoria ROM reemplazable que tiene todos los bits a "1"
en un estado inicial;
y los mencionados bits antes del cambio del
reemplazo a "0" bajo el reemplazo de datos para reemplazar los
datos en una zona no escrita de la mencionada memoria ROM.
6. El método de acuerdo con la reivindicación 5,
que comprende además las etapas de transmitir sucesivamente mediante
los medios de transmisión (10, 11, 21) de datos desde una dirección
inicial de los mencionados segundos medios de almacenamiento (7)
hasta una dirección de una dirección anterior a la dirección de una
zona que almacene los datos de los bits completos de "1", y
saltando una dirección de una zona que almacena el mencionado
código de discriminación y datos de corrección indicando los datos
de los bits completos de "0".
7. El método de acuerdo con la reivindicación 1,
en el que:
los mencionados segundos medios de almacenamiento
(7) están montados en una bomba de inyección de combustible (1) para
suministrar combustible a un motor Diesel;
los mencionados primeros (6) y terceros (8)
medios de almacenamiento están montados en un controlador (5) para
controlar la mencionada bomba de inyección de combustible (1);
y
los mencionados datos almacenados en los
mencionados segundos medios de almacenamiento (7) son datos para
corregir la dispersión de los elementos de los mecanismos para cada
tipo posible de la mencionada bomba de inyección de combustible
(1).
8. El método de acuerdo con la reivindicación 1,
que comprende además la etapa de ejecutar al menos una transmisión
de los mencionados datos de corrección desde los mencionados
segundos medios de almacenamiento (7) hasta los mencionados
terceros medios de almacenamiento (8), y una comprobación de los
datos recibidos de los mencionados terceros medios de almacenamiento
(8), cuando se realice una condición predeterminada.
9. El método de acuerdo con la reivindicación 8,
en el que la mencionada condición predeterminada se realiza cuando
se suministra energía eléctrica.
10. El método de acuerdo con la reivindicación 8,
en el que la mencionada condición predeterminada se realiza cuando
haya pasado un periodo de tiempo predeterminado.
11. El método de acuerdo con la reivindicación 8,
en el que la mencionada condición predeterminada se realiza cuando
sea ligera la carga de la operación.
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