HK11497A - Scaling circuitry with truncation offset compensation - Google Patents

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Claims (10)

  1. Circuit d'étalonnage pour multiplier des échantillons d'un signal modulé codé par impulsion=s (PCM) caractérisé par    une borne d'entrée de signal (15) pour appliquer lesdits échantillons du signal PCM;    un circuit de décalage et de troncation (61), ayant une borne d'entrée et ayant une borne de sortie, ledit circuit de décalage et de troncation étant agencé pour décaler les bits significatifs d'échantillons appliqués à son entrée pour produire des échantillons décalés et de bits et pour tronquer les échantillons décalés de bits pour effectuer une mutiplication d'échantillons appliqués à son entrée par 2-N, où N est un entier, les échantillons de bits décalés et tronqués correspondant aux échantillons d'entrée multipliés par un facteur de 2-N;    un additionneur (60) ayant une première entrée et une borne de sortie respectivement couplées à la borne d'entrée du signal et à la borne d'entrée du circuit de décalage et de troncation, et ayant une seconde borne d'entrée; et    un moyen (38) couplé à la seconde borne d'entrée dudit additionneur pour appliquer des valeurs de compensation pour réduire des erreurs arrondies produites par troncation et des échantillons de bits décalés.
  2. Le circuit d'étalonnage selon la revendication 1, caractérisé en ce que le moyen couplé à la seconde borne d'entrée de l'additionneur précité est une source de valeurs de grandeur 2N-1.
  3. Le circuit d'étalonnage selon la revendication 2, caractérisé de plus par    un moyen, ayant une borne d'entrée couplée à la borne d'entrée de signal précitée, ayant une borne de sortie, ledit moyen divisant des échantillons appliqués par un facteur de deux;    un moyen pour combiner les échantillons de la borne de sortie du circuit de décalage et de troncation précité et dudit moyen de division d'échantillons appliqués par un facteur de deux, pour produire des échantillons à la borne de sortie de celui-ci multipliés par un facteur de (1/2+2-(N+2)).
  4. Le circuit d'étalonnage selon la revendication 1, caractérisé de plus par    un moyen couplé à la borne d'entrée de signal précitée et à la borne de sortie du circuit de décalage et de troncation précité pour incrémenter les échantillons multipliés précités d'une unité pour des échantillons d'entrée PCM positifs, et décrémenter les échantillons multipliés d'une unité pour des échantillons d'entrée PCM négatifs.
  5. Le circuit d'étalonnage selon la revendication 1, caractérisé en ce que le moyen pour appliquer des valeurs de compensation comprend :    un dispositif pour produire une séquence de valeurs de compensation différentes synchrones aux échantillons du signal PCM précités, la moyenne dans le temps des valeurs différentes de ladite séquence étant sensiblement égale à la valeur (2N-1-0,5).
  6. Le circuit d'étalonnage selon la revendication 5, caractérisé en ce que le dispositif précité pour produire une séquence de valeurs différentes comprend un générateur de nombre pseudoaléatoire.
  7. Le circuit d'étalonnage selon la revendication 1, caractérisé en ce que le moyen précité des valeurs de compensation comprend un générateur de tremblottement.
  8. Le circuit d'étalonnage selon la revendication 7, caractérisé en ce que le générateur de tremblotement précité comprend :    un générateur de nombre pseudoaléatoire pour produire des séquences de nombres de R-bits;    un circuit d'étalonnage couplé au générateur de nombre pseudoaléatoire pour multiplier les nombres de R-bits par un facteur 2N-R et pour appliquer le nombre multiplié de R-bits à la seconde borne d'entrée de l'additionneur précité.
  9. Le circuit d'étalonnage selon la revendication 8, caractérisé de plus par    un moyen, ayant une borne d'entrée couplée à la borne d'entrée de signal précitée, et ayant une borne de sortie, ledit moyen divisant les échantillons appliqués par un facteur de deux;    un moyen pour sélectivement combiner des échantillons de la borne de sortie de circuit de décalage et de troncation précité et dudit moyen pour diviser les échantillons appliqués par un facteur de deux, pour produire des échantillons à la borne de sortie de celui-ci, multipliés par un facteur de (1/2+2-(N+2)).
  10. Le circuit d'étalonnage selon la revendication 1, caractérisé par    une source de signaux de commande prédéterminés correspondant aux valeurs différentes N;    un moyen répondant aux échantillons du signal PCM précités pour appliquer sélectivement ledit signal de commande au circuit de décalage et de troncation précité pour établir le facteur d'échelle 2-N dudit circuit.
HK11497A 1985-03-25 1997-01-30 Scaling circuitry with truncation offset compensation HK11497A (en)

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