HK59596A - Integrated circuit with anti ''latch-up'' circuit obtained using complementary mos circuit technology - Google Patents

Integrated circuit with anti ''latch-up'' circuit obtained using complementary mos circuit technology Download PDF

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HK59596A
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Reczek Werner
Pribyl Wolfgang
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Siemens Aktiengesellschaft
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention

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  • Semiconductor Integrated Circuits (AREA)
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Claims (7)

  1. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" en technique des circuits MOS complémentaires et comportant un substrat semiconducteur dopé (Psub) d'un premier type de conductivité dans lequel est insérée une zone semiconductrice en forme de cuvette (Nw) d'un second type de conductivité, et comportant un premier transistor à effet de champ (T1) situé à l'intérieur de la zone semiconductrice en forme de cuvette, et un second transistor à effet de champ (T2) situé à l'extérieur de la zone semiconductrice en forme de cuvette, circuit dans lequel le circuit de protection vis-à-vis de l'effet "Latch-up" comporte un transistor de dérivation (BT), une borne de grille et une première borne du transistor de dérivation étant reliées à une borne (KL), tandis qu'une seconde borne du transistor de dérivation est reliée à une sortie du circuit intégré (OUT), caractérisé par le fait que le transistor de dérivation (BT) est à l'intérieur de la zone semiconductrice en forme de cuvette et présente une tension de claquage, qui est inférieure à la tension de claquage des jonctions pn du premier transistor à effet de champ (T1).
  2. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" suivant la revendication 1, caractérisé par le fait que le transistor de dérivation (BT) est un transistor à effet de champ à canal p, que le substrat semiconducteur dopé d'un premier type de conductivité est dopé du type p, que la zone semiconductrice en forme de cuvette du second type de conductivité est dopée du type n, et que la borne (KL) et la zone semiconductrice en forme de cuvette d'un second type de conductivité (Nw) sont reliées à la tension d'alimentation (VDD).
  3. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" suivant la revendication 1, caractérisé par le fait que le transistor de dérivation est un transistor à effet de champ à canal n, que le substrat semiconducteur dopé d'un premier type de conductivité est dopé de type n, que la zone semiconductrice en forme de cuvette d'un second type de conductivité est dopée du type p, et que la borne (KL) et la zone semiconductrice en forme de cuvette d'un second type de conductivité sont reliées à la masse (VSS).
  4. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" suivant la revendication 1, caractérisé par le fait que le transistor de dérivation (BT) est un transistor à effet de champ à canal p, que le substrat semiconducteur dopé d'un premier type de conductivité est dopé de type p, que la zone semiconductrice en forme de cuvette d'un second type de conductivité est dopée de type n, et que la borne (KL) et la zone semiconductrice en forme de cuvette d'un second type de conductivité sont reliées à une tension variable.
  5. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" suivant la revendication 1, caractérisé par le fait que le transistor de dérivation est un transistor à effet de champ à canal n, que le substrat semiconducteur dopé d'un premier type de conductivité est dopé de type n, que la zone semiconductrice en forme de cuvette d'un second type de conductivité est dopée de type p et que la borne et la zone semiconductrice en forme de cuvette d'un second type de conductivité sont reliées à une tension variable.
  6. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" suivant l'une des revendications 1 à 5, caractérisé par le fait que la seconde borne (P2) du transistor de dérivation (BT) est constituée par une région semiconductrice, qui représente une borne d'un transistor à effet de champ du circuit intégré.
  7. Circuit intégré comportant un circuit de protection vis-à-vis de l'effet "Latch-up" suivant l'une des revendications 1 à 6, caractérisé par le fait que la première borne du transistor de dérivation est constituée par une zone semiconductrice (P1) en forme de bande et d'un premier type de conductivité et que la seconde borne est constituée par une zone semiconductrice (P2) d'un premier type de conductivité, qui entoure la zone semiconductrice (P1) en forme de bande, qu'entre la zone semiconductrice (P1) en forme de bande et d'un premier type de conductivité et la zone semiconductrice (P2) d'un second type de conductivité existe une distance qui correspond à la largeur d'une grille d'un transistor à effet de champ, et que la borne de grille (GB) est en un matériau qui est disposé d'une manière isolée au-dessus des première et seconde bornes du transistor de dérivation.
HK59596A 1987-12-23 1996-04-03 Integrated circuit with anti ''latch-up'' circuit obtained using complementary mos circuit technology HK59596A (en)

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DE19873743930 DE3743930A1 (de) 1987-12-23 1987-12-23 Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik

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