JPS62152155A - Ｃ−ｍｏｓ ｌｓｉの保護回路 - Google Patents
Ｃ−ｍｏｓ ｌｓｉの保護回路Info
- Publication number
- JPS62152155A JPS62152155A JP60296563A JP29656385A JPS62152155A JP S62152155 A JPS62152155 A JP S62152155A JP 60296563 A JP60296563 A JP 60296563A JP 29656385 A JP29656385 A JP 29656385A JP S62152155 A JPS62152155 A JP S62152155A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- line
- power supply
- protection circuit
- complementary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣ−ＭＯＳＬＳＩの静電保護回路構成に関する
。
。
本発明は、Ｃ−ＭＯＳＬＳＩの保護回路に係り、入力ま
たは出力信号端子に直列に接続されるＣ−ＭＯＳＬＳＩ
の静電破壊係挿回路に於て、（１） 電源ラインまた
は接地ラインとＰチャネルまたはＮチャネルのアクティ
ブＭＯＳＦＥＴ’ＪたはフィールドＭＯＳＦ’ＥＴ及び
クランプ・ダイオードとが並列に接続されて成る事を特
徴とする事、及び、 （２）電源ラインまたは接地ラインとＰチャネル贅たは
ＮチャネルのアクティブＭＯＳＦＥＴと゛フィールドＭ
ＯＳＦＥＴとが並列に接続されて成る事を特徴とする事
、 等である。
たは出力信号端子に直列に接続されるＣ−ＭＯＳＬＳＩ
の静電破壊係挿回路に於て、（１） 電源ラインまた
は接地ラインとＰチャネルまたはＮチャネルのアクティ
ブＭＯＳＦＥＴ’ＪたはフィールドＭＯＳＦ’ＥＴ及び
クランプ・ダイオードとが並列に接続されて成る事を特
徴とする事、及び、 （２）電源ラインまたは接地ラインとＰチャネル贅たは
ＮチャネルのアクティブＭＯＳＦＥＴと゛フィールドＭ
ＯＳＦＥＴとが並列に接続されて成る事を特徴とする事
、 等である。
従来、Ｃ−ＭＯＳＬＳＩの保護回路は、第２図のｆａｌ
、（ｂ）及び（ｃ）に示される回路構成を用いるのが
通例であった。
、（ｂ）及び（ｃ）に示される回路構成を用いるのが
通例であった。
すなわち、第２図（ａｌは、クランプ・ダイオード方式
であり、入力信号ＩＮからの信号は、抵抗Ｒを通って、
過大電圧印加の場合は、電源ライン（Ｖｔ＋ｎ） と
接地ライン（Ｖｓｓ）との間のダイオードを通して、電
圧緩和作用が働く構成である。
であり、入力信号ＩＮからの信号は、抵抗Ｒを通って、
過大電圧印加の場合は、電源ライン（Ｖｔ＋ｎ） と
接地ライン（Ｖｓｓ）との間のダイオードを通して、電
圧緩和作用が働く構成である。
第２図（ｂ）は、アクティブＭＯＳＦＥＴ方式であり、
ｖＤｏあるいはｖｓｓとの間にＰチャネル及びＮチャネ
ルのアクティブＭＯＳＦＥＴを接続し、過大電圧の緩和
作用を行なわせる構成であり、ここにアクティブＭＯＳ
ＦＥＴは、回路内動作と同様のＭＯＳ ＦＥＴを使用
しているという事である。第２図（ｃ）は、フィールド
ＭＯＳＦＥＴ方式でありｓ Ｖ Ｄ ＤあるいはＶｓｓ
との間にＰチャネル及びＮチャネルのフィールドＭＯＳ
ＦＥＴ（ここにフィールドＭＯＳＦＥＴとはＬＳＩ内の
フィールド絶縁膜とゲート絶縁膜と見立てて、高いしき
い値電圧のＭＯＳ ＦＥＴを構成したものである。）
を接続し、過大電圧の緩和作用を行なわせる構成である
。
ｖＤｏあるいはｖｓｓとの間にＰチャネル及びＮチャネ
ルのアクティブＭＯＳＦＥＴを接続し、過大電圧の緩和
作用を行なわせる構成であり、ここにアクティブＭＯＳ
ＦＥＴは、回路内動作と同様のＭＯＳ ＦＥＴを使用
しているという事である。第２図（ｃ）は、フィールド
ＭＯＳＦＥＴ方式でありｓ Ｖ Ｄ ＤあるいはＶｓｓ
との間にＰチャネル及びＮチャネルのフィールドＭＯＳ
ＦＥＴ（ここにフィールドＭＯＳＦＥＴとはＬＳＩ内の
フィールド絶縁膜とゲート絶縁膜と見立てて、高いしき
い値電圧のＭＯＳ ＦＥＴを構成したものである。）
を接続し、過大電圧の緩和作用を行なわせる構成である
。
〔発明が解決しようとする問題点及び目的〕しかし、上
記従来技術によると、老松、「半導体装置」、特許鷹０
６８９７２４、昭和４４年６月１６日の提案にはじまシ
、上条他「多結晶Ｓｉトランジスタの３次元ＬＳＩメモ
リへの応用」、日経エレクトロニクス誌、２５５頁、昭
和６０年１０月７月号に記載されている如く多用されつ
つあるいわゆる共通ゲート Ｃ−ＭＯＳ ＬＳＩの保
護回路には従来の如く相補型に類似の素子を対にして用
いる事は必ずしも向かないという問題点があった。
記従来技術によると、老松、「半導体装置」、特許鷹０
６８９７２４、昭和４４年６月１６日の提案にはじまシ
、上条他「多結晶Ｓｉトランジスタの３次元ＬＳＩメモ
リへの応用」、日経エレクトロニクス誌、２５５頁、昭
和６０年１０月７月号に記載されている如く多用されつ
つあるいわゆる共通ゲート Ｃ−ＭＯＳ ＬＳＩの保
護回路には従来の如く相補型に類似の素子を対にして用
いる事は必ずしも向かないという問題点があった。
本発明は、かかる従来技術の問題点をなくし、共通ゲー
トＣ−ＭＯＳＬＳＩの係挿回路に適した回路構成を提供
する事を目的とする。
トＣ−ＭＯＳＬＳＩの係挿回路に適した回路構成を提供
する事を目的とする。
上記問題点を解決するために、共通ゲートＣ−ＭＯＳＬ
ＳＩの保護回路には非相補型または準相補型にダイオー
ド及びＭＯＳ ＦＥＴを信号入力ラインに対し並列に
電源ライン及び接地ラインとの間に接続する手段をとる
。
ＳＩの保護回路には非相補型または準相補型にダイオー
ド及びＭＯＳ ＦＥＴを信号入力ラインに対し並列に
電源ライン及び接地ラインとの間に接続する手段をとる
。
本発明の如＜、Ｃ−ＭＯＳ ＬＳＩの保護回路を非相
補型または準相補型に構成することは、各々の素子の過
大電圧入力に対する緩和作用は、正電圧及び負電圧に対
し同様に作用するものであり、必ずしも相補型に構成す
る必要は無く、且つ、共通ゲートＣ−ＭＯＳＬＳＩの場
合には、例えば上部５ＯＩ（Ｓｉｌｔｓｏｎ ｏｎ
Ｉｎ５ａｌａｔｏｎ）構造のＭＯＳ ＦＥＴの場合
にはフィールドＭＯＳＦＥＴの構成が困難な部分もあり
、他の素子（ダイオードやアクティブＭＯＳＦＥＴ）ｔ
−用いた方がより小面積ですむ作用等がある。
補型または準相補型に構成することは、各々の素子の過
大電圧入力に対する緩和作用は、正電圧及び負電圧に対
し同様に作用するものであり、必ずしも相補型に構成す
る必要は無く、且つ、共通ゲートＣ−ＭＯＳＬＳＩの場
合には、例えば上部５ＯＩ（Ｓｉｌｔｓｏｎ ｏｎ
Ｉｎ５ａｌａｔｏｎ）構造のＭＯＳ ＦＥＴの場合
にはフィールドＭＯＳＦＥＴの構成が困難な部分もあり
、他の素子（ダイオードやアクティブＭＯＳＦＥＴ）ｔ
−用いた方がより小面積ですむ作用等がある。
〔実施例１〕
以下、実施例により本発明を詳述する。
第１図（ａ）乃至（ｃｌは本発明の実施例を示すＣ−Ｍ
ＯＳ ＬＳＩの保護回路図である。すなわち、第１図
（ａｌでは、クランプ・ダイオードとアクティブＭＯＳ
ＦＥＴｋＶｎｎあるいはＶＳＳとの間に信号入力ライン
に対し並列に接続した例であり、 第１図（ｂ）では、クランプ・ダイオードとフィールル
ドＭＯＳＦＥＴをＶ ｏ ｏ ｈるいはＶｓｓとの間に
信号入力ラインに対し並列に接続した例であり、 第１図（ｃ）では、アクティブＭＯＳＦＥＴと、フイ
ｋ’ｔ’ＭＯＳＦＥＴ’ｚＶｏｏあるいはＶＳＳとの間
に信号入力ラインに対し並列に接続した例である。
ＯＳ ＬＳＩの保護回路図である。すなわち、第１図
（ａｌでは、クランプ・ダイオードとアクティブＭＯＳ
ＦＥＴｋＶｎｎあるいはＶＳＳとの間に信号入力ライン
に対し並列に接続した例であり、 第１図（ｂ）では、クランプ・ダイオードとフィールル
ドＭＯＳＦＥＴをＶ ｏ ｏ ｈるいはＶｓｓとの間に
信号入力ラインに対し並列に接続した例であり、 第１図（ｃ）では、アクティブＭＯＳＦＥＴと、フイ
ｋ’ｔ’ＭＯＳＦＥＴ’ｚＶｏｏあるいはＶＳＳとの間
に信号入力ラインに対し並列に接続した例である。
本発明を共通ゲートＣ−ＭＯＳＬＳＩの保護回路として
用いる事等により、ＬＳＩの高集積化及び有効な過大電
圧印加に対する緩和、保護作用を行わせることができる
等の効果がある。
用いる事等により、ＬＳＩの高集積化及び有効な過大電
圧印加に対する緩和、保護作用を行わせることができる
等の効果がある。
第１図（ａｔ〜（ｃ）は、本発明による実施例を示すＣ
−ＭＯＳ ＬＳＩの保護回路図であり、＋ａ）・・・
・・・クランプ・ダイオードとアクティブＭ Ｏ８ＦＥ
Ｔ併用方式 山）・・・・・・クランプ・ダイオードとフィールドＭ
ＯＳＦＥＴ併用方式 （Ｃ）・・・・・・アクティブＭＯＳＦＥＴとフィール
ドＭＯＳＦＥＴ併用方式 第２図（ａ）〜（Ｃ）は、従来のＣ−ＭＯＳ ＬＳＩ
の保護回路図である。 （ａ）・・・・・・クランプ・ダイオード方式（ｂ）・
・・・・・アクティブＭＯＳＦＥＴ方式（Ｃ）・・・・
・・フィールドＭＯＳＦＥＴ方式出願人 セイコーエプ
ソン株式会社 代理人弁理士 最 上 務他１名 ■Ｃ５ ｃ−ｓｏｓ Ｌｓｒ のイ￥５（セコｊら？し、第１
因
−ＭＯＳ ＬＳＩの保護回路図であり、＋ａ）・・・
・・・クランプ・ダイオードとアクティブＭ Ｏ８ＦＥ
Ｔ併用方式 山）・・・・・・クランプ・ダイオードとフィールドＭ
ＯＳＦＥＴ併用方式 （Ｃ）・・・・・・アクティブＭＯＳＦＥＴとフィール
ドＭＯＳＦＥＴ併用方式 第２図（ａ）〜（Ｃ）は、従来のＣ−ＭＯＳ ＬＳＩ
の保護回路図である。 （ａ）・・・・・・クランプ・ダイオード方式（ｂ）・
・・・・・アクティブＭＯＳＦＥＴ方式（Ｃ）・・・・
・・フィールドＭＯＳＦＥＴ方式出願人 セイコーエプ
ソン株式会社 代理人弁理士 最 上 務他１名 ■Ｃ５ ｃ−ｓｏｓ Ｌｓｒ のイ￥５（セコｊら？し、第１
因
Claims (2)
- （１）入力または出力信号端子に直列に接続されるＣ−
ＭＯＳＬＳＩの静電破壊保護回路に 於て、電源ラインまたは接地ラインとＰチャネルまたは
ＮチャネルのアクティブＭＯＳ ＦＥＴまたはフィールドＭＯＳＦＥＴとク ランプ・ダイオードとが並列に接続されて成る事を特徴
とするＣ−ＭＯＳＬＳＩの保護 回路。 - （２）入力または出力信号端子に直列に接続されるＣ−
ＭＯＳＬＳＩの静電破壊保護回路に 於て、電源ラインまたは接地ラインとＰチャネルまたは
ＮチャネルのアクティブＭＯＳ ＦＥＴとフィールドＭＯＳＦＥＴとが並列 に接続されて成る事を特徴とするＣ−ＭＯＳＬＳＩの保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296563A JPS62152155A (ja) | 1985-12-25 | 1985-12-25 | Ｃ−ｍｏｓ ｌｓｉの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296563A JPS62152155A (ja) | 1985-12-25 | 1985-12-25 | Ｃ−ｍｏｓ ｌｓｉの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62152155A true JPS62152155A (ja) | 1987-07-07 |
Family
ID=17835163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296563A Pending JPS62152155A (ja) | 1985-12-25 | 1985-12-25 | Ｃ−ｍｏｓ ｌｓｉの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501669A (ja) * | 1987-12-23 | 1991-04-11 | シーメンス、アクチエンゲゼルシヤフト | ラツチアツプ保護回路を有する集積回路 |
| US7463503B2 (en) | 2005-09-14 | 2008-12-09 | Canon Kabushiki Kaisha | Semiconductor device |
-
1985
- 1985-12-25 JP JP60296563A patent/JPS62152155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501669A (ja) * | 1987-12-23 | 1991-04-11 | シーメンス、アクチエンゲゼルシヤフト | ラツチアツプ保護回路を有する集積回路 |
| US7463503B2 (en) | 2005-09-14 | 2008-12-09 | Canon Kabushiki Kaisha | Semiconductor device |
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