JPH03501669A

JPH03501669A - ラツチアツプ保護回路を有する集積回路

Info

Publication number: JPH03501669A
Application number: JP63508264A
Authority: JP
Inventors: レクツエク、ウエルナー; プリビル、ウオルフガング
Original assignee: シーメンス、アクチエンゲゼルシヤフト
Priority date: 1987-12-23
Filing date: 1988-10-24
Publication date: 1991-04-11
Anticipated expiration: 2016-06-11
Also published as: DE3743930A1; EP0396553A1; HK59596A; KR900701045A; DE3889921D1; KR0133204B1; US5041894A; ATE106609T1; WO1989006048A1; EP0396553B1; JP3174043B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】相補性ＭＯＳ回路技術による“ラッチアップ”保護回路を有する集積回路この発明は、請求項１の前文による相補性ＭＯ３回路技術による“ラッチアップ ”保護回路を有する集積回路に関するものである。

相補性ＭＯ３回路技術によるこの形式の集積回路では、サイリスクに類似している寄生的なｐｎｐｎ経路が供給電圧と接地電位との間に生ずる。この寄生的な４層構造は擾乱により、たとえば電流パルスにより、または半導体層における印加された供給電圧の上方または下方スイングにより点弧され得る。正常状態から高導電状態への移行、すなわちこの４層構造の点弧は“ラッチアンプと呼ばれる。

“ラッチアップ゛の理解のために、ウェル状の半導体領域のなかに位置している第１のチャネル形の電界効果トランジスタの１つの端子とこの領域の外側で半導体基板の上に置かれている第２のチャネル形の電界効果トランジスタの１つの端子との間に一般に４つのキ目続く交互の導電形の半導体層が存在しており、前者のトランジスタの一方の端子領域は第１の単導体層を、ウェル状の単導体領域は第２の半導体層を、半導体基板は第３の半導体層を、また後者のトランジスタの一方の端子領域は第４の半導体層を形成することから出発される。この構成に基づいて１つの寄生的なバイポーラＰｎＰまたはｎｐｎトランジスタが生ずる。ｐｎｐバイポーラトランジスタのコレクタはｎｐｎバイポーラトランジスタのベースに、またｐｎｐバイポーラトランジスタのベースはｎｐｎバイポーラトランジスタのコレクタに相当する。この構造はサイリスタにおけるように層列ρｎｐｎの４層ダイオードを形成する。半導体基板の正のバイアス電圧の際には第３の半導体層と第４の半導体層との間のｐｎ接合が、前記のトランジスタ端子の間にこの４層構造のなかの１つの寄生的なサイリスク作用に原因を帰すべき１つの電流経路が生ずるほどに導通方向にバイアスされ得る。電流経路はその後に正の基板バイアス電圧の消滅の後も残留し、また集積回路を熱的に過負荷し得る。

“ラッチアップ”効果は専門書、単導体エレクトロニクス１４、エイチ、ヴアイス（Ｈ，Ｗｅｉｓｓ）　、ケイ、ホーニンガー（Ｋ、Ｉ（ｏｒｎｔｎｇｅｒ）“ 集積ＭＯ３回路”の第１０９〜１１２頁に記載されている。第１０９頁の第３．６図には塊状シリコンのなかの１つの相補性トランジスタ対が示されており、その際に第３．７ｃ図には追加的に“ラッチアンプ”効果に対して決定的に意味のある寄生的な横方向および縦方向バイポーラトランジスタが記載されている。

これまで、集積回路内のたとえばデータ出力端および出力段のように特に“ラッチアップ”効果による範囲の問題を３種類の解決策により減するべく試みられた。一方では、ＣＭＯ３出力段においてウェル状半導体領域の電位を“ブースト” することが試みられた。このことは、たとえばｎドープされているウェル状半導体領域の電位を供給電圧■。、を越えて高めることを意味する。この第１の解決可能性ではウェル状半導体領域は、追加的なウェルバイアス電圧発生器から供給されなければならない１つの固定電位、または外部から追加的な端子により与えられる１つの固定電位と接続されている。第２の解決可能性は純粋なＮＭＯ３出力段を使用するものであり、その際に第１の解決可能性の場合のような追加的なウェルバイアス電圧発生器は必要でない。この際には、半導体基板における基板バイアス電圧により、集積回路の作動中□の“ラッチアップ”の可能性を排除することが試みられる。第３の解決可能性は、エイチ、ピー。ザッベ（）Ｉ　、　Ｐ、Ｚａｐｐｅ）はか”浮動ウェルＣＭＯ３およびラッチアップ”、ＩＥＤＭ８５、第５１７〜５２０頁（１９８５年１２月９日）に記載されているように、” 浮動する′°ウェル状状溝導体領域使用するものである。ウェル状半導体領域はこの場合、ウェル状半導体領域のなかに位置す゛るＭＯＳ）ランジスタの寄生的なソース−ドレイン−ｐｎ接合を介してのみ“外界”と接続されており、それによりベース電流は寄生的な縦方向バイポーラトランジスタを通って流れ得ない。

最後にあげた解決可能性は、ＭＯＳトランジスタパラメータが悪化し、ウェル状半導体領域を経ての漏れ電流が高くなり、また寄生的ｐ　ｎ　ｐ’ｎ接合のホールド電圧が減するという欠点をもたらす、純粋なＮＭＯＳ出力段の使用により、たとえばスイッチング速度の点での不満足な回路特性ならびに出力信号の高状態でのレベル問題が生ずる。後者は確かに出力信号の“ブースト“により回避され得るが、再び追加的な費用および大きい占有面積を必要とする。″ラッチアップ ”の可能性を減するのにウェルバイアス電圧発生器を使用する第１の解決可能性では、追加的配線ならびにウェルバイアス電圧発生器のための追加的な占有面積を必要とすることが不利である。

本発明の課題は、冒頭に記載した種類の回路であって、“ラッチアップ”効果の生起がほぼ回避される回路を提供することである。この課題は、本発明によれば、請求項１の特徴部分による回路の構成により解決される。

請求項２ないし７には本発明の有利な構成があげられている。

本発明により得られる利点は特に、本発明による回路によればＭＯＳ）ランジスタの回路特性が影響されず、また本発明による回路が１つの固定電位を有するウェル状の単導体領域に対しても可変電位を有するウェル状の半導体領域に対しても適していることにある。さらに本発明による回路に対する占有面積は非常に小さい、なぜならば、そのために１つの追加的な回路要素しか必要とされないからである。

本発明の２つの実施例ならびに１つの実現可能性が第２図、第４図および第５図に示されており、以下に一層詳細に説明される。

第１図はバイパストランジスタを有する出力段の等価回路図、第２図はウェル状半導体領域が１つの固定電位と接続されている、０ＭＯ３出力トランジスタを有する１つのＣＭＯＳ出力段の断面図、第３図はバイパストランジスタを有する、ダイオードまたは負荷要素として接続されている１つのｐチャネルＭＯＳトランジスタの等価回路図、第４図はウェル状半導体領域が１つの固定電位と接続されていない、バイパストランジスタを有する、ダイオードまたは負荷要素として接続されている１つのｐチャネルＭＯ３）ランジスタの断面図、第５図は第３図および第４図中に示されている回路によるバイパストランジスタを有する、ダイオードまたは負荷要素として接続されている１つのＰチャネルＭＯＳトランジスタの具体例であ第１図にはバイパストランジスタＢＴを有する１つのＣＭＯＳ出力段の等価回路図が示されている。１つの存在する端子ＫＬはこの際供給電圧■。と接続されている。ＣＭＯＳ出力段は直列に接続されている２つの相補性電界効果トランジスタＴ１およびＴ２を含んでおり、その際にｐチャネル電界効果トランジスタＴＩはそのソースおよび基板端子により供給電圧■、に接続されており、またｎチャネル電界効果トランジスタＴ２はそのソース端子により接地電位ＶＳ３と接続されている。ｐチャネル電界効果トランジスタＴ１およびｎチャネル電界効果トランジスタＴ２のゲート端子Ｇ１、Ｇ２は共通にＣＭＯＳ出力段の入力端ＩＮを形成しており、他方においてｐチャネル電界効果トランジスタＴ１およびｎチャネル電界効果トランジスタＴ２のドレイン端子は出力端ＯＵＴと接続されている。、ｎチャネル電界効果トランジスタＴ２の基板端子は選択的に１つの基板バイアス電圧に、または接地電位Ｖ＋ｔ＋／Ｖｓｓと接続され得る。

ＣＭＯＳ出力段の本発明による部分は、正の過電圧を出力端ＯＵＴから供給電圧 ■。へ伝達するバイパストランジスタＢＴの組み込みに関する。このためにｐチャネルバイパストランジスタＢＴのソース、基板およびゲート端子は供給電圧ＶＤＤと、またドレイン端子は出力端ＯＵＴと接続されている。過電圧が生じない正常作動中はバイパストランジスタＢＴは阻止する。供給電圧■。

とバイパストランジスタの流れ電圧との和よりも大きい正の過電圧が出力端ＯｔＪ　Ｔに与えられると、バイパストランジスタＢＴは導通状態となり、また出力端ＯＵＴにおける正の過電圧は崩壊される。バイパストランジスタＢＴはその際に追加的に電荷キャリアを吸い出し、またそれにより寄生的バイポーラトランジスタのなかの゛ラッチアンプ”の生起に必要なトリガ電流を高める。

第１図中に示されているＣＭＯＳ出力段の１つの断面が第２図に示されている。

ドープされた半導体材料、たとえばｐ形シリコンから成る１つの半導体基ｈ　Ｐ　ｓｕｎのなかに、境界面ＰＣまで延びている１つのｎ形つェル状の半導体領域Ｎｗが挿入されている。

ウェル状の半導体領域Ｎ、１の外側には半導体基板のなかに、１つのｎチャネル電界効果トランジスタＴ２のソースおよびドレイン領域を形成するｎ゛　ドープされた半導体領域Ｎ１、Ｎ２が挿入されており、他方においてウェル状の単導体領域Ｎ１の内側には、ｐチャネル電界効果トランジスタＴ１およびｐチャネルバイパストランジスタＢＴのソースおよびドレイン領域を形成する３つの２０　ドープされた単導体領域Ｐｉ、Ｐ２およびＰ３が存在している。ｐ゛　ドープされた単導体領域Ｐ１はｐチャネル電界効果トうンジスタＰ１のソース端子に対して、またｐｏ　ドープされた半導体領域Ｐ３はｐチャネルバイパストランジスタＢＴのソース端子に対して利用され、ｐｏ　ドープされた半導体領域Ｐ２はＰチャネル電界効果トランジスタＴ１およびｐチャネルバイパストランジスタＢＴの共通のドレイン端子を形成している。第２図に示さ′れている例では電界効果トランジスタＴＩおよびＴ２は１つのＣＭＯＳ出力段として構成されており、ｎ゛　ドープされた半導体領域Ｎ１はｎチャネル電界効果トランジスタＴ２のソース端子として接地電位Ｖ１ｍと接続されており、またｎ゛　ドープされた半導体領域Ｎ２はｎチャネル電界効果トランジスタＴ２のドレイン端子としてＣＭＯＳ出力段の出力端ＯＵＴを形成している。ｐ′″　ドープされた半導体領域Ｐ２は同じく出力端○ＵＴに接続されており、他方においてｐｏ　ドープされた半導体領域Ｐ１は同じ電界効果トランジスタのソース端子として供給電圧ｖｎｏと接続されている。

ＣＭＯＳ出力段に対する１つの入力信号は入力ＭＩＮを介して第１および第２の電界効果トランジスタＴ１、Ｔ２のゲート領域Ｃ１およびＧ２に伝達され、他方において１つの出力信号が出力端ＯＵＴから取り出され得る。ｐｏ　ドープされた半導体基板ｐ　ｓｕｍは、第２図中に記入されているように、１つの追加的なＰ゛　ドープされた半導体領域Ｐ４を介して接地電位と、または１つの基板バイアス電圧■。／Ｖ＋＋ｍと接続されており、他方においてｎ形つェル状の半導体領域Ｎ８は１つのｎ゛　ドープされた半導体領域Ｎ３を介して供給電圧■、と接続されている。

ＣＭＯＳ出力段の本発明にとって主要な部分は出力端ＯＵＴと供給電圧ＶＤＤとの間のｐチャネルバイパストランジスタＢＴの組み込みである。このために、ｐｏ　ドープされた半導体領域Ｐ２により形成されるバイパストランジスタのドレイン端子は出力端ＯＵＴと、またｐｏ　ドープされた半導体領域Ｐ３により実現されるソース端子およびゲート端子ＣＢはともに供給電圧■。と接続されている。認識されるように、バイパストランジスタＢＴは比較的簡単な仕方でｐｏ　ドープされた半導体領域Ｐ３に対する１つの追加的なｐ゛拡散より、また１つの追加的なＭＯＳゲートＣＢにより実現され得る。バイパストランジスタＢＴのドレイン端子は、同じくｐチャネル電界効果トランジスタＴ１に対するドレイン端子として利用されるｐｏ　ドープされた半導体令頁域Ｐ２である。

“ラッチアップ”効果の危険はｎ導電性の半導体領域Ｎ１、ｐ・ドープされた半導体基板ＰＳＬＩＢ　ｓ　ｎ導電性のウェル状の半導体領域Ｎ８およびｐｏ　ドープされた半導体領域Ｐ２の間のｐ　ｎ、　ｐ　ｎ構造により、ｐｎ接合の１つが導通方向の極性にされているときには常に与えられている。この場合には、１つの４Ｎダイオードに類似するｐｎｐｎ構造がサイリスクの場合のように点弧され得る。

その場合、接合部もしくは導線を溶融するような高い電流がｐｎ出力端０ＴＪＴに生じ、またｐ９　ドープされた半導体領域Ｐ２に与えられる正の過電圧は、過電圧の大きさが供給電圧■。とバイパストランジスタの順方向電圧との和を超過するときには常にｐチャネルバイパストランジスタＢＴを経て供給電圧■。へ導き出される。バイパストランジスタＢＴは、第１図で既に説明したように、追加的な電荷キャリアを吸い出し、またこれによって“ラフチアツブ”効果の生起のために必要なトリガ電流を高める。その際に重要なことは、バイパストランジスタＢＴがｐチャネル電界効果トランジスタＴ１のｐｎ接合の順方向電圧よりも小さい順方向電圧を有することである。

“ラッチアップ”の危険を減するために、バイパストランジスタＢＴは特に、負荷要素またはダイオードとして接続されているｐチャネルＭＯＳトランジスタのｎ形つェル状の半導体領域Ｎいが第１の電位、たとえば供給電圧ＶＩＩＤではなく、回路技術上の理由から可変電位に接続されているときに通している。第３図には１つのこのように接続されているＭＯＳトランジスタＴ１の等価回路が示されている。端子ＡとＢとの間に接続されているｐチャネル電界効果トランジスタＴ１に、第３図によれば、１つのｐチャネルバイパストランジスタＢＴが並列に接続されている。このためにＰチャネル電界効果トランジスタＴ１の第１の端子ならびに基板端子およびゲー）ｔｌ域およびｐチャネルバイパストランジスタＢＴの第１の端子ならびにその基板端子は端子Ａと、またｐチャネル電界効果Ｉ・ランリスクＴ１の第１の端子およびゲート端子およびバイパストランジスタＢＴの第２の端子は端子Ｂと接続されている。正常作動中は、端子Ａは１つの正の電位に、また端子Ｂは１つの負の電位にある。この際には１つの寄生的な縦方向バイポーラトランジスタは能動化されず、また“ラッチアップ”に通じない、擾乱の際または集積回路のその他の回路要素のスイッチングの際に端子Ｂが端子Ａよりも正の電位を受けると、端子Ｂが端子Ａにおける電位とｐチャネル電界効果トランジスタＴ１のｐｎ接合の順方向電圧（約０，７Ｖ）との和よりも大きい１つの電位を有するときには常に“ラッチアップ”の生起が不可避である。バイパストランジスタＢＴの追加的な組み込みにより、端子Ｂにおける電圧がバイパスＩ・ランリスクの順方向電圧と端子Ａにおける電圧との和よりも大きいときには、バイパストランジスタが導通状態となる。この場合、端子Ａは低抵抗で端子Ｂと接続されている、１つの縦方向の寄生的バイポーラトランジスタの能動化による “ラッチアップ”のトリガはこうして困難にされる。

第３図に示されている等価回路の１つの実現が第４図に示されている。この際に、ｐｏ　ドープされた単導体領域Ｐ　３Ｌ１ｍのなかに埋め込まれているｎ形つェル状の半導体領域Ｎ。は第２図の場合のように固定電位と接続されておらずに、可変電位とｎｏ　ドープされた半導体領域Ｎ４を介して端子Ａと接続されている。

ｎ形つェル状の半導体領域Ｎ。は第２図の場合と同じく境界面ＰＣまで延びており、またｐチャネル電界効果トランジスタＴ１ならびに並列に接続されているｐチャネルバイパストランジスタＢＴを含んでいる。ｐチャネル電界効果トランジスタＴ１は２つのｐｏ　ドープされた半導体領域Ｐ１およびＰ２とゲート領域Ｇ１とから構成されており、ｐチャネル電界効果トランジスタＴ１の第１の端子を成すｐｏ　ドープされた半導体領域ＰＬは端子Ａと接続されており、またｐチャネル電界効果トランジスタＴ１の第２の端子を成すｐｏ　ドープされた半導体領域Ｐ２は端子Ｂのゲート領域Ｇ１と接続されている。並列に接続されているバイパストランジスタはｐ”　ドープされた半導体領域Ｐ２およびＰ３ならびにゲーＨ３域ＧＢにより実現されており、ｐｏ　ドープされた半導体領域Ｐ３はバイパストランジスタの第１の端子を成し、またゲート領域ＣＢおよび端子Ａと接続されており、またｐｏ　ドープされた半導体領域Ｐ２はバイパストランジスタの第２の端子を成している。ｐｏ　ドープされた半導体領域Ｐ２はこうして二重機能を満足する。それは一方ではＰチャネル電界効果トランジスタＴ１の第２の端子を成し、また他方ではｐチャネルバイパストランジスタＢＴの第２の端子を形成している。これによりバイパストランジスタの特に簡単な実現が、第２図の説明で既に述べたように、バイパストランジスタに対してｐｏ　ドープされた半導体領域Ｐ３に対する１つの追加的なｐ゛拡散よび１つの追加的なゲート令頁域ＣＢが構成されるだけでよいことによって、保証されている。

第３図および第４図に示されている回路による１つのバイパストランジスタＢＴを有する、ダイオードまたは負荷要素として接続されている１つのｐチャネルＭＯＳトランジスタＴ１のレイアウトによる１つの実現が第５図に上から見た平面図で示されている。寄生的な導線キャパシタンスを回避するため、ゲート領域Ｇ１およびＣＢならびにｐｏ　ドープされた半導体領域Ｐ２およびＰ３はＵ字状にｐｏ　ドープされた半導体領域Ｐ１の回りに配置されている。第３図および第４図によるｐチャネルＭＯＳトランジスタＴ１およびＰチャネルバイパスＩ・ランリスタＢＴの細部が第５図のレイアウト巾でどこに配置されているかを明らかにするため、第３図および第４図中で選ばれた参照符号が同じく第５図中に使用されている。第５図による平面図から認識されるように、ｐ０ドープされた半導体＄頁域Ｐ１、ゲート領域Ｃ１およびｐ゛ドープれた半導体領域Ｐ２はＰチャネルＭＯ３）ランリスタＴ１を形成しており、ｐｏ　ドープされた半導体名頁域Ｐ２は同じ（ゲート領域ＣＢおよびｐｏ　ドープされた半導体領域Ｐ３と共通にｐチャネルバイパストランジスタＢＴを成している。第５図によれば、ｐチャネル電界効果トランジスタＴ１の第１の端子として使用されるｐ“　ドープされた半導体領域Ｐ１は帯状に構成されており、また端子Ａと接続されている。ｐチャネル電界効果トランジスタＴ１に属するゲーＨｉ域Ｇ１と、ｐｏ　ドープされた半導体領域Ｐ２により示されている電界効果トランジスタＴ１の第２の端子とはそれぞれＵ字状にｐ２　ドープされた半導体令頁域Ｐ１の回りに配置されている。この際にｐチャネル電界効果トランジスタＴ１の第２の端子は端子Ｂと、また１つの電気接ＭＢ２を介してゲート領域Ｇ１と接続されている。ゲート領域Ｇ１およびｐｏ　ドープされた半導体領域Ｐ２のＵ字状配置は、先ずゲート領域Ｇ１がｐ゛ドープれた半導体領域Ｐ１の回りに配置されており、またゲート領域Ｇ１の回りにｐｏ　ドープされた半導体令頁域Ｐ２が位置するように構成されており、その際にゲーＩ−領域Ｇ１はｐｏ　ドープされた半導体領域Ｐ１、Ｐ２およびＰ３により仮想的に張られている１つの平面の上に配置されており、また２０　ドープされた半導体領域Ｐ１およびＰ２に対して１つの薄い絶縁層により隔てられている。ｐチャネル電界効果トランジスタＴ１およびｐチャネルバイパストランジスタＢＴに対する第２の端子として利用されるｐ。

ドープされた半導体領域Ｐ２の回りにはゲート領域ＣＢが、またゲート領域ＣＢの回りにはｐ′″　ドープされた半導体領域Ｐ３が構成されている。両ゲーＨＪＩ域Ｇ１およびＣＢに対するゲート材料としてはたとえばポリシリコンが使用され得る。ｐチャネルバイパストランジスタＢＴの第１の端子をも成すｐ′″　ドープされた半導体領域Ｐ３は１つの別の電気接続Ｂ３を介してｐチャネルバイパストランジスタＢＴのゲート領域ＣＢと接続されている。再びゲート領域ＣＢはｐ”　ドープされた半導体領域Ｐ１、Ｐ２およびＰ３により仮想的に張られている１つの平面の上に配置されており、またｐｏ　ドープされた半導体領域Ｐ２＃よびＰ３に対して１つの薄い絶縁層により隔てられている。第５図にはさらに、ｎ″′′ドープた半導体領域Ｎ４が帯状にｐ＋　ドープされた半導体領域Ｐ３の回りに自由に選定可能な間隔で配置されており、また電気接ＭＢＩを介して端子Ａと接続されていることが示されている。

第４図によれば、ｎｏ　ドープされた半導体領域Ｎ４は第５図に破線でｎ３ドープされた半導体領域Ｎ４の外側に示されているｎドープされたウェル状半導体領域Ｎ、への電気接触部を成している。

上記の実施例とならんで本発明は、ｎ形の基板がｐ形のウェル状半導体領域を設けられている実施例をも含んでいる。その際にすべての半導体領域の導電形およびすべての電圧の極性はそれぞれ逆にされる。

ＦＩＧ　ｉ　ＦＩｏ　２ＦＩＧ　３　ＦＩＧ　４ＩＧ　５国際調査報告国際調査報告ＤＥ８８００６ミュ

Claims

【特許請求の範囲】１）相補性ＭＯＳ回路技術による“ラッチアップ”保護回路を有する集積回路であって、第１の導電形のドープされた半導体基板（Ｐｓｕｎ）と、ドープされた半導体基板（Ｐｓｕｎ）のなかに挿入されている第２の導電形のウエル状の半導体領域（Ｎｗ）とを有する集積回路において、“ラッチアップ”保護回路がバイパストランジスタ（ＢＴ）を含んでおり、バイパストランジスタ（ＢＴ）のゲート端子および第１の端子が１つの端子（ＫＬ）と接続されており、またバイパストランジスタの第２の端子が“ラッチアップ”保護回路の１つの出力端（ＯＵＴ）と接続されていることを特徴とする“ラッチアップ”保護回路を有する集積回路。２）バイパストランジスタ（ＢＴ）がｐチャネル電界効果トランジスタであり、第１の導電形のドープされた半導体基板がｐドープされており、第２の導電形のウエル状の半導体領域がｎドープされており、また端子（ＫＬ）および第２の伝導形のウエル状の半導体領域（Ｎｗ）が供給電圧（ＶＤｎ）と接続されていることを特徴とする請求項１記載の“ラッチアップ”保護回路を有する集積回路。３）バイパストランジスタがｎチャネル電界効果トランジスタであり、第１の導電形のドープされた半導体基板がｎドープされており、第２の導電形のウエル状の半導体領域がｐドープされており、また端子（ＫＬ）および第２の導電形のウエル状の半導体領域が接地電位（Ｖｓｓ）と接続されていることを特徴とする請求項１記載の“ラッチアップ”保護回路を有する集積回路。４）バイパストランジスタ（ＢＴ）がｐチャネル電界効果トランジスタであり、第１の導電形のドープされた半導体基板がｐドープされており、第２の導電形のウエル状の半導体領域がｎドープされており、また端子（ＫＬ）および第２の導電形のウェル状の半導体領域が可変電圧と接続されていることを特徴とする請求項１記載の“ラッチアップ”保護回路を有する集積回路。５）バイパストランジスタがｎチャネル電界効果トランジスタであり、第１の導電形のドープされた半導体基板がｎドープされており、第２の導電形のウエル状の半導体領域がｐドープされており、また端子および第２の導電形のウエル状の半導体領域か可変電圧と接続されていることを特徴とする請求項１記載の“ラッチアップ”保護回路を有する集積回路。６）バイパストランジスタ（ＢＴ）の第２の端子（Ｐ２）が、集積回路の電界効果トランジスタの端子を成す半導体領域により実現されていることを特徴とする請求項１ないし５の１つに記載の“ラッチアップ”保護回路を有する集積回路。７）バイパストランジスタ（ＢＴ）の第１の端子が第１の導電形の帯状の半導体領域（Ｐ１）により、また第２の端子が帯状の半導体領域（Ｐ１）を包囲する第１の導電形の半導体領域（Ｐ２）により実現されており、第１の導電形の帯状の半導体領域（Ｐ１）と第１の導電形の半導体領域（Ｐ２）との間に、電界効果トランジスタのゲートの幅に相当する間隔が設けられており、またゲート端子（ＧＢ）が、絶縁されてバイパストランジスタの第１および第２の端子の上に配置されているゲート材料により構成されていることを特徴とする請求項１ないし６の１つに記載の“ラッチアップ”保護回路を有する集積回路。