HK7695A - A hierarchical memory system including separate cache memories for storing data and instructions - Google Patents

A hierarchical memory system including separate cache memories for storing data and instructions Download PDF

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HK7695A
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Claims (9)

  1. Hierarchisches Speichersystem für die Verwendung mit einem Datenverarbeitungssystem mit hoher Geschwindigkeit, einen verhältnismäßig langsamen Hauptspeicher (14) und ein kleineres Untersystem (10, 12) eines Pufferspeichers mit hoher Geschwindigkeit enthaltend, wobei das besagte Pufferspeicher-Untersystem zwei adressierbare Teile enthält, die für die Abspeicherung von Daten beziehungsweise von Anweisungen bestimmt sind, und jeder Abschnitt ein Inhaltsverzeichnis (11, 13) besitzt, das eine adressierbare Speicherstelle für jede in dem zugehörigen Pufferspeicher gespeicherte Zeile enthält, wobei für den Zugriff zum gewünschten Inhaltsverzeichnis des Pufferspeichers das gewünschte "Zeilen"-Feld der Hauptspeicheradresse verwendet wird, und jede besagte Speicherstelle in beiden Verzeichnissen Mittel für die Speicherung der höherwertigen Bits der Hauptspeicheradresse der in der jeweiligen Pufferspeicherzeile abgelegten Information, Mittel für den Vergleich der besagten höherwertigen Bits an der angesprochenen Speicherstelle des Pufferspeichers mit den höherwertigen Bits einer angeforderten Adresse, um zu ermitteln, ob die Information an der angeforderten Adresse im zugeordneten Pufferspeicher anwesend ist, wobei jedes Inhaltsverzeichnis auch mindestens ein Kontrollbit (Va, Vb) enthält, das jeder im besagten Pufferspeicher abgelegten Zeile zugeordnet ist, die unter der Systemkontrolle zugänglich ist, um anzuzeigen, daß die im Pufferspeicher abgelegte zugeordnete Datenzeile ungültig ist, und Mittel zum Abfragen eines solchen Bits auf die Anzeige, daß ein Aufruf aus dem Hauptspeicher notwendig ist, auch wenn die angeforderte Adresse anwesend ist, und Mittel, die verhindern, daß eine im Anweisungsabschnitt des Pufferspeichers-Untersystems abgelegte Zeile zu irgendeiner Zeit in den Hauptspeicher zurückgespeichert wird, dadurch gekennzeichnet, daß mindestens ein "modifiziertes" Bid (Ma, Mb) im Inhaltsverzeichnis des besagten Pufferspeichers einer jeden Zeile der darin abgelegten Hauptspeicherdaten zugeordnet ist, um anzuzeigen, daß die jeweilige Pufferspeicherzeile, auf die von einer bestimmten an der Adreßspeicherstelle des Inhaltsverzeichnisses gespeicherten Adresse durch einen vorangehenden Arbeitsgang der Zentraleinheit geändert wurde, Mittel unter Programmkontrolle für die Speicherung der Datenzeile, die sich gerade im Pufferspeicher befindet, zurück (12) in den Hauptspeicher, bevor die Zeile im Pufferspeicher ersetzt wird, und Mittel zum Setzen des Gültigkeitsbits (Va, Vb) bei einer besonderen Adresse des Inhaltsverzeichnisses des Anweisungs-Pufferspeichers, um unter Programmkontrolle "außer Kraft zu setzen", wenn feststeht, daß eine Anweisung geändert werden muß.
  2. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Untersystem (12, 10) gemäß Anspruch 1, wobei der besagte Anweisungs-Pufferspeicher (10) mit einem "Schreib"-Datenweg vom Hauptspeicher, aber nicht von der Zentraleinheit geliefert wird, so daß die Änderung einer Anweisungszeile im Pufferspeicher durch die Zentraleinheit nicht möglich ist.
  3. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Subsystem (12, 10) gemäß Anspruch 1, Mittel enthaltend, die betätigt werden können, wenn festgestellt wird, daß eine bestimmte angeforderte Informationszeile im Pufferspeicher-Untersystem (12, 10) nicht resident ist, um eine Feststellung "fehlt im Pufferspeicher" auszugeben, und Mittel (DMA) zum Aufsuchen der angeforderten Information aus dem Hauptspeicher und zum gleichzeitigen Durchgeben der angeforderten Informationseinheit direkt an die Zentraleinheit und an das Pufferspeichersystem zum Speichern darin, so daß die Zentraleinheit nicht zu warten braucht, während die Information zuerst an der richtigen Adresse im Pufferspeicher-Untersystem gespeichert wird.
  4. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Untersystem (12, 10) gemäß Anspruch 1, Mittel für den gleichzeitigen Zugriff zum besagten Datenpufferspeicher (12) und zum Anweisungspufferspeicher (10) enthaltend, wodurch Daten und eine Anweisung praktisch gleichzeitig aufgerufen werden kÖnnen, und Mittel, die dafür sorgen, daß nur einer der besagten Pufferspeicher Zugriff zum Hauptspeicher erhält, wenn gerade in beiden Pufferspeichern ein "Daten fehlen" auftritt.
  5. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Untersystem (12, 10) gemäß Anspruch 4, einschließlich dem Pufferspeicher-Untersystem zugeordnete Mittel, die verhindern, daß die besagten "modifizierten Bits" (Ma, Mb) gesetzt werden, wenn im Pufferspeicher Daten durch die Zentraleinheit verändert werden, in den Lagen, in denen nicht gewünscht wird, die Daten im Hauptspeicher festzuhalten.
  6. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Untersystem (12, 10) gemäß Anspruch 5, in dem jeder der besagten Pufferspeicher (12, 10) fähig ist, bis zu zwei Seiten der Information des Hauptspeichers (Daten und Anweisungen) zu speichern, worin jeder besagte Pufferspeicher und sein zugeordnetes Inhaltsverzeichnis (13, 11) so angelegt ist, daß es auf zweierlei Art assoziativ ist, wodurch, wenn eine gegebene Zeilenadresse im Inhaltsverzeichnis und im Pufferspeicher aufgerufen wird und die spezifische Zeile verdeckt, die zwei verschiedenen Seiten (Pa und Pb) angehören, Mittel für die Bestimmung, ob die spezifische angeforderte Seitenadresse (Pt) an der im Pufferspeicher angegebenen spezifischen Zeilenadresse gespeichert ist, und, wenn nicht, Auslösen einer Zeilenwechselprozedur und Mittel zum Schreiben einer neuen Datenzeile aus dem Hauptspeicher in die spezifizierte Zeile des Pufferspeichers, angezeigt durch ein LRU-Bit im Inhaltsverzeichnis für jedes im Pufferspeicher-Untersystem abgelegte Zeilenpaar, was gewährleistet, daß die zuletzt benutzte von den zwei Informationszeilen im Pufferspeicher, die von der Zeilenadresse angezeigt werden, als Ergebnis der Wechselprozedur ersetzt wird.
  7. Hierarchisches Speichersystem und zugeordnetes Untersystem (12, 10) gemäß Anspruch 6, einschließlich Mittel zum Setzen des Bits der LRU, um das andere Glied des Zeilenpaars anzuzeigen, wenn entweder ein Pufferspeicher-Störsignal für die besondere Zeile auftritt oder wenn eine besondere neue Datenzeile im Pufferspeicher abgelegt und an die Zentraleinheit weitergegeben wurde.
  8. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Untersystem (12, 10) gemäß Anspruch 7, einschließlich Mittel zum Schreiben neuer höherwertiger Adreßbits (Seitenadresse) in der zugehörigen Adreßspeicherstelle des Inhaltsverzeichnisses, immer wenn eine neue Datenzeile in eine der beiden Pufferspeicherteile für Anweisungen oder Daten geschrieben wird, und Mittel, das Überschreiben der besagten Seitenadresse zu verhindern, wenn ein Hauptspeicherzugriff als Ergebnis einer Störmeldung "ungültig" erfolgt.
  9. Hierarchisches Speichersystem und zugeordnetes Pufferspeicher-Untersystem (12, 10) gemäß Anspruch 8, worin besagtes Pufferspeicherinhaltsverzeichnis eine getrennte Einheit ist, was seinen zugeordneten Pufferspeicher betrifft, und eine wesentlich kürzere Zugriffszeit aufweist als die Zugangszeit des besagten Pufferspeichers.
HK7695A 1982-12-30 1995-01-19 A hierarchical memory system including separate cache memories for storing data and instructions HK7695A (en)

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Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0630075B2 (ja) * 1984-08-31 1994-04-20 株式会社日立製作所 キャッシュメモリを有するデータ処理装置
US4899275A (en) * 1985-02-22 1990-02-06 Intergraph Corporation Cache-MMU system
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
US5206945A (en) * 1985-03-15 1993-04-27 Hitachi, Ltd. Single-chip pipeline processor for fetching/flushing instruction/data caches in response to first/second hit/mishit signal respectively detected in corresponding to their logical addresses
AU5634086A (en) * 1985-05-06 1986-11-13 Wang Laboratories, Inc. Information processing system with enhanced instruction execution and support control
US5349672A (en) * 1986-03-17 1994-09-20 Hitachi, Ltd. Data processor having logical address memories and purge capabilities
JPS62222344A (ja) * 1986-03-25 1987-09-30 Hitachi Ltd アドレス変換機構
US5010476A (en) * 1986-06-20 1991-04-23 International Business Machines Corporation Time multiplexed system for tightly coupling pipelined processors to separate shared instruction and data storage units
US4992934A (en) * 1986-12-15 1991-02-12 United Technologies Corporation Reduced instruction set computing apparatus and methods
GB2200483B (en) * 1987-01-22 1991-10-16 Nat Semiconductor Corp Memory referencing in a high performance microprocessor
US5136692A (en) * 1987-02-13 1992-08-04 International Business Machines Corporation Memory disk buffer manager
US4912636A (en) * 1987-03-13 1990-03-27 Magar Surendar S Data processing device with multiple on chip memory buses
US5179689A (en) * 1987-03-13 1993-01-12 Texas Instruments Incorporated Dataprocessing device with instruction cache
US4851993A (en) * 1987-04-20 1989-07-25 Amdahl Corporation Cache move-in bypass
US5155833A (en) * 1987-05-11 1992-10-13 At&T Bell Laboratories Multi-purpose cache memory selectively addressable either as a boot memory or as a cache memory
US5168560A (en) * 1987-05-29 1992-12-01 Amdahl Corporation Microprocessor system private split cache tag stores with the system tag store having a different validity bit for the same data line
JPH0648461B2 (ja) * 1987-07-09 1994-06-22 日本電気株式会社 マイクロプログラムの転送レジスタ指定方式
US4910656A (en) * 1987-09-21 1990-03-20 Motorola, Inc. Bus master having selective burst initiation
US5091850A (en) * 1987-09-28 1992-02-25 Compaq Computer Corporation System for fast selection of non-cacheable address ranges using programmed array logic
US5157774A (en) * 1987-09-28 1992-10-20 Compaq Computer Corporation System for fast selection of non-cacheable address ranges using programmed array logic
US4980816A (en) * 1987-12-18 1990-12-25 Nec Corporation Translation look-aside buffer control system with multiple prioritized buffers
US5553262B1 (en) * 1988-01-21 1999-07-06 Mitsubishi Electric Corp Memory apparatus and method capable of setting attribute of information to be cached
JP2617974B2 (ja) * 1988-03-08 1997-06-11 富士通株式会社 データ処理装置
JPH03505793A (ja) * 1988-07-04 1991-12-12 スウェーディッシュ　インスティテュート　オブ　コンピューター　サイエンス 階層構造を有するキャッシュメモリシステムを含むマルチプロセッサシステム
US5317716A (en) * 1988-08-16 1994-05-31 International Business Machines Corporation Multiple caches using state information indicating if cache line was previously modified and type of access rights granted to assign access rights to cache line
US4905141A (en) * 1988-10-25 1990-02-27 International Business Machines Corporation Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification
US6092153A (en) * 1988-11-14 2000-07-18 Lass; Stanley Edwin Subsettable top level cache
US5187793A (en) * 1989-01-09 1993-02-16 Intel Corporation Processor with hierarchal memory and using meta-instructions for software control of loading, unloading and execution of machine instructions stored in the cache
JPH0680499B2 (ja) * 1989-01-13 1994-10-12 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチプロセッサ・システムのキャッシュ制御システムおよび方法
EP0389175A3 (de) * 1989-03-15 1992-11-19 Fujitsu Limited Datenvorausladesystem
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
US5155828A (en) * 1989-07-05 1992-10-13 Hewlett-Packard Company Computing system with a cache memory and an additional look-aside cache memory
JPH0661068B2 (ja) * 1989-07-18 1994-08-10 株式会社日立製作所 記憶再配置方法および階層化記憶システム
US7610452B1 (en) * 1989-10-31 2009-10-27 Canon Kabushiki Kaisha Data processing system wherein data is stored in a memory and an external storage in parallel
US5307477A (en) * 1989-12-01 1994-04-26 Mips Computer Systems, Inc. Two-level cache memory system
JPH0748190B2 (ja) * 1990-01-22 1995-05-24 株式会社東芝 キャッシュメモリ内蔵マイクロプロセッサ
US5206941A (en) * 1990-01-22 1993-04-27 International Business Machines Corporation Fast store-through cache memory
US5467460A (en) * 1990-02-14 1995-11-14 Intel Corporation M&A for minimizing data transfer to main memory from a writeback cache during a cache miss
US5014195A (en) * 1990-05-10 1991-05-07 Digital Equipment Corporation, Inc. Configurable set associative cache with decoded data element enable lines
US5784711A (en) * 1990-05-18 1998-07-21 Philips Electronics North America Corporation Data cache prefetching under control of instruction cache
DE69127773T2 (de) * 1990-06-15 1998-04-02 Compaq Computer Corp Vorrichtung zur echten LRU-Ersetzung
US5276832A (en) * 1990-06-19 1994-01-04 Dell U.S.A., L.P. Computer system having a selectable cache subsystem
FR2664719A1 (fr) * 1990-07-10 1992-01-17 Philips Electronique Lab Dispositif de controle pour une memoire tampon a partitionnement reconfigurable.
JP2774862B2 (ja) * 1990-07-16 1998-07-09 株式会社日立製作所 Ｄｍａ制御装置および情報処理装置
US5530941A (en) * 1990-08-06 1996-06-25 Ncr Corporation System and method for prefetching data from a main computer memory into a cache memory
DE69130967T2 (de) * 1990-08-06 1999-10-21 Ncr International, Inc. Rechnerspeicheranordnung
DE69224084T2 (de) * 1991-01-15 1998-07-23 Koninkl Philips Electronics Nv Rechneranordnung mit Mehrfachpufferdatencachespeicher und Verfahren dafür
US5367659A (en) * 1991-09-30 1994-11-22 Intel Corporation Tag initialization in a controller for two-way set associative cache
US5375216A (en) * 1992-02-28 1994-12-20 Motorola, Inc. Apparatus and method for optimizing performance of a cache memory in a data processing system
DE4391002T1 (de) * 1992-03-06 1995-02-23 Rambus Inc Vor-heranholen in einen Cache-Speicher zum minimieren der Hauptspeicherzugriffszeit und der Cache-Speichergröße in einen Computersystem
US5491811A (en) * 1992-04-20 1996-02-13 International Business Machines Corporation Cache system using mask bits to recorder the sequences for transfers of data through cache to system memory
US5450563A (en) * 1992-10-30 1995-09-12 International Business Machines Corporation Storage protection keys in two level cache system
EP0624844A2 (de) * 1993-05-11 1994-11-17 International Business Machines Corporation Völlig integrierte Cache-Speicherarchitektur
US5809525A (en) * 1993-09-17 1998-09-15 International Business Machines Corporation Multi-level computer cache system providing plural cache controllers associated with memory address ranges and having cache directories
TW228580B (en) * 1993-10-01 1994-08-21 Ibm Information processing system and method of operation
US5634108A (en) * 1993-11-30 1997-05-27 Unisys Corporation Single chip processing system utilizing general cache and microcode cache enabling simultaneous multiple functions
US5574883A (en) * 1993-11-30 1996-11-12 Unisys Corporation Single chip processing unit providing immediate availability of frequently used microcode instruction words
JP2634141B2 (ja) * 1994-01-19 1997-07-23 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・システム
US5584007A (en) * 1994-02-09 1996-12-10 Ballard Synergy Corporation Apparatus and method for discriminating among data to be stored in cache
JP3030229B2 (ja) * 1994-06-20 2000-04-10 インターナショナル・ビジネス・マシーンズ・コーポレイション データを転送する方法及びデータ記憶システム
US5630056A (en) * 1994-09-20 1997-05-13 Stratus Computer, Inc. Digital data processing methods and apparatus for fault detection and fault tolerance
JP3127796B2 (ja) * 1994-10-07 2001-01-29 松下電器産業株式会社 情報記録再生装置
US5732243A (en) * 1994-10-18 1998-03-24 Cyrix Corporation Branch processing unit with target cache using low/high banking to support split prefetching
US5651134A (en) * 1994-10-26 1997-07-22 Ncr Corporation Method for configuring a cache memory to store only data, only code, or code and data based on the operating characteristics of the application program
JP3132749B2 (ja) * 1994-12-05 2001-02-05 インターナショナル・ビジネス・マシーンズ・コーポレ−ション マルチプロセッサ・データ処理システム
US5774685A (en) * 1995-04-21 1998-06-30 International Business Machines Corporation Method and apparatus for biasing cache LRU for prefetched instructions/data based upon evaluation of speculative conditions
US5680571A (en) * 1995-12-28 1997-10-21 Unisys Corporation Multi-processor data processing system with multiple, separate instruction and operand second level caches
US5737749A (en) * 1996-05-20 1998-04-07 International Business Machines Corporation Method and system for dynamically sharing cache capacity in a microprocessor
US6134631A (en) * 1996-08-19 2000-10-17 Hyundai Electronics America, Inc. Non-volatile memory with embedded programmable controller
US5875201A (en) * 1996-12-30 1999-02-23 Unisys Corporation Second level cache having instruction cache parity error control
US5960455A (en) * 1996-12-30 1999-09-28 Unisys Corporation Scalable cross bar type storage controller
US6122711A (en) 1997-01-07 2000-09-19 Unisys Corporation Method of and apparatus for store-in second level cache flush
US5860093A (en) * 1997-01-21 1999-01-12 Unisys Corporation Reduced instruction processor/storage controller interface
US6401167B1 (en) 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
GB9723654D0 (en) * 1997-11-10 1998-01-07 Philips Electronics Nv Distributed database access via virtual environment browser
US6609174B1 (en) * 1999-10-19 2003-08-19 Motorola, Inc. Embedded MRAMs including dual read ports
US6802022B1 (en) 2000-04-14 2004-10-05 Stratus Technologies Bermuda Ltd. Maintenance of consistent, redundant mass storage images
US6862689B2 (en) 2001-04-12 2005-03-01 Stratus Technologies Bermuda Ltd. Method and apparatus for managing session information
US6948010B2 (en) * 2000-12-20 2005-09-20 Stratus Technologies Bermuda Ltd. Method and apparatus for efficiently moving portions of a memory block
US6766413B2 (en) 2001-03-01 2004-07-20 Stratus Technologies Bermuda Ltd. Systems and methods for caching with file-level granularity
US6874102B2 (en) * 2001-03-05 2005-03-29 Stratus Technologies Bermuda Ltd. Coordinated recalibration of high bandwidth memories in a multiprocessor computer
US6516387B1 (en) * 2001-07-30 2003-02-04 Lsi Logic Corporation Set-associative cache having a configurable split and unified mode
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
EP1383339A1 (de) * 2002-07-15 2004-01-21 Matsushita Electric Industrial Co., Ltd. Speicherverwaltungsverfahren für Videosequenzbewegungsschätzung und -kompensation
US7095646B2 (en) * 2002-07-17 2006-08-22 Freescale Semiconductor, Inc. Multi-state magnetoresistance random access cell with improved memory storage density
US7493480B2 (en) * 2002-07-18 2009-02-17 International Business Machines Corporation Method and apparatus for prefetching branch history information
US6956763B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US6967366B2 (en) * 2003-08-25 2005-11-22 Freescale Semiconductor, Inc. Magnetoresistive random access memory with reduced switching field variation
US7129098B2 (en) * 2004-11-24 2006-10-31 Freescale Semiconductor, Inc. Reduced power magnetoresistive random access memory elements
US8131936B2 (en) * 2005-02-11 2012-03-06 International Business Machines Corporation Method and apparatus for implementing a combined data/coherency cache
US7552283B2 (en) * 2006-01-20 2009-06-23 Qualcomm Incorporated Efficient memory hierarchy management
WO2007099643A1 (ja) * 2006-03-03 2007-09-07 Fujitsu Limited マルチプロセッサシステム及びマルチプロセッサシステムの動作方法
US8738863B2 (en) * 2009-09-25 2014-05-27 Intel Corporation Configurable multi-level buffering in media and pipelined processing components
US10140219B2 (en) 2012-11-02 2018-11-27 Blackberry Limited Multi-port shared cache apparatus
JP6155723B2 (ja) * 2013-03-18 2017-07-05 富士通株式会社 レーダ装置及びプログラム
CN107038125B (zh) * 2017-04-25 2020-11-24 上海兆芯集成电路有限公司 具有加速预取请求的独立流水线的处理器高速缓存

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3618041A (en) * 1968-10-31 1971-11-02 Hitachi Ltd Memory control system
US3693165A (en) * 1971-06-29 1972-09-19 Ibm Parallel addressing of a storage hierarchy in a data processing system using virtual addressing
GB1354827A (en) * 1971-08-25 1974-06-05 Ibm Data processing systems
JPS5440182B2 (de) * 1974-02-26 1979-12-01
US4212058A (en) * 1975-09-27 1980-07-08 National Research Development Corporation Computer store mechanism
DE2547488C2 (de) * 1975-10-23 1982-04-15 Ibm Deutschland Gmbh, 7000 Stuttgart Mikroprogrammierte Datenverarbeitungsanlage
US4055851A (en) * 1976-02-13 1977-10-25 Digital Equipment Corporation Memory module with means for generating a control signal that inhibits a subsequent overlapped memory cycle during a reading operation portion of a reading memory cycle
US4070706A (en) * 1976-09-20 1978-01-24 Sperry Rand Corporation Parallel requestor priority determination and requestor address matching in a cache memory system
US4214303A (en) * 1977-12-22 1980-07-22 Honeywell Information Systems Inc. Word oriented high speed buffer memory system connected to a system bus
US4197580A (en) * 1978-06-08 1980-04-08 Bell Telephone Laboratories, Incorporated Data processing system including a cache memory
US4312036A (en) * 1978-12-11 1982-01-19 Honeywell Information Systems Inc. Instruction buffer apparatus of a cache unit
US4268907A (en) * 1979-01-22 1981-05-19 Honeywell Information Systems Inc. Cache unit bypass apparatus
DE3068498D1 (en) * 1979-05-09 1984-08-16 Int Computers Ltd Hierarchical data storage system
JPS5687282A (en) * 1979-12-14 1981-07-15 Nec Corp Data processor
US4345309A (en) * 1980-01-28 1982-08-17 Digital Equipment Corporation Relating to cached multiprocessor system with pipeline timing
US4467414A (en) * 1980-08-22 1984-08-21 Nippon Electric Co., Ltd. Cashe memory arrangement comprising a cashe buffer in combination with a pair of cache memories
US4481573A (en) * 1980-11-17 1984-11-06 Hitachi, Ltd. Shared virtual address translation unit for a multiprocessor system
US4530050A (en) * 1981-08-26 1985-07-16 Hitachi, Ltd. Central processing unit for executing instructions of variable length having end information for operand specifiers
US4472774A (en) * 1982-09-27 1984-09-18 Data General Corp. Encachement apparatus
US4521851A (en) * 1982-10-13 1985-06-04 Honeywell Information Systems Inc. Central processor
US4597044A (en) * 1982-10-14 1986-06-24 Honeywell Information Systems, Inc. Apparatus and method for providing a composite descriptor in a data processing system
US4527238A (en) * 1983-02-28 1985-07-02 Honeywell Information Systems Inc. Cache with independent addressable data and directory arrays
US4612612A (en) * 1983-08-30 1986-09-16 Amdahl Corporation Virtually addressed cache

Also Published As

Publication number Publication date
DE3382179D1 (de) 1991-04-04
JPH0347540B2 (de) 1991-07-19
CA1199420A (en) 1986-01-14
EP0115036B1 (de) 1991-02-27
EP0115036A3 (en) 1986-10-15
WO1984002799A1 (en) 1984-07-19
US4719568A (en) 1988-01-12
EP0115036A2 (de) 1984-08-08
JPS60500187A (ja) 1985-02-07

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