HK85295A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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HK85295A
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HK
Hong Kong
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bias voltage
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HK85295A
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Katsuyuki Sato
Kazumasa Yanagisawa
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Hitachi, Ltd.
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Claims (20)

  1. Integrierte Halbleiterschaltungsanordnung, umfassend    eine erste Schaltung mit Isolierschicht-Feldeffekttransistoren (Qm) mit einem gemeinsamen Substratbereich, an dem eine Substratvorspannung (-Vbb) liegt, wobei der Betrieb der ersten Schaltung durch ein Steuersignal (RAS1) gesteuert wird, und    eine Schaltung (Vbb-G) zur Erzeugung der Substratvorspannung (-Vbb), wobei die Stromausgangskapazität der diese Vorspannung erzeugenden Schaltung (Vbb-G) während der Periode, in der die erste Schaltung in Betrieb ist, aufgrund des Steuersignals (RAS1) geändert wird,    dadurch gekennzeichnet,    daß eine Pegeldetektorschaltung (VLD) zur Erfassung des Pegels der Substratvorspannung (-Vbb) vorgesehen ist, wobei die Stromausgangskapazität auch aufgrund des Erfassungssignals der Pegeldetektorschaltung (VLD) geändert wird, und    daß die die Substratvorspannung erzeugende Schaltung (Vbb-G) eine diese Vorspannung abgebende erste Gleichrichterstufe mit einem Kondensator (C1) und mehreren Gleichrichterelementen (Q18, Q19) sowie eine Steuerschaltung (G1) zur Steuerung von Impulssignalen umfaßt, die in Abhängigkeit vom Ausgangssignal der Pegeldetektorschaltung (VLD) und vom Steuersignal (RAS1) der ersten Gleichrichterstufe zugeführt werden.
  2. Anordnung nach Anspruch 1, wobei die die Substratvorspannung erzeugende Schaltung (Vbb-G) eine periodische Impulssignale empfangende zweite Gleichrichterstufe mit einem Kondensator (C2) und mehreren Gleichrichterelementen (Q20, Q21) umfaßt.
  3. Anordnung nach Anspruch 2, wobei das der ersten Gleichrichterstufe zuzuführende Impulssignal auf einen derartigen Pegel gelegt ist, daß der Kondensator (C1) der ersten Gleichrichterstufe in einen Voraufladezustand gelangt, wenn das Steuersignal (RAS1) sich auf einem derartigen Pegel befindet, daß die erste Schaltung nicht in Betrieb ist.
  4. Anordnung nach Anspruch 2 oder 3, wobei die die Substratvorspannung erzeugende Schaltung (Vbb-G) eine erste Oszillatorschaltung (OSC2) zur Erzeugung von der zweiten Gleichrichterstufe zuzuführenden Impulssignalen und eine zweite Oszillatorschaltung (OSC1) umfaßt, deren Betrieb in Abhängigkeit von einem von der Steuerschaltung (G1) erzeugten Steuersignal gesteuert ist und die Impulssignale zur Zuführung an die erste Gleichrichterstufe erzeugt.
  5. Anordnung nach Anspruch 4, wobei die zweite Oszillatorschaltung (OSC1) einen Ringoszillator umfaßt, der aufgrund des Steuersignals (RAS1) eine Rückkopplungsschleife bildet.
  6. Anordnung nach Anspruch 4 oder 5, wobei die Steuerschaltung (G1) das Betriebssteuersignal erzeugt, um aufgrund dessen während der Periode, in der die erste Schaltung in Betrieb ist, sowie während der Periode, in der das Erfassungssignal erzeugt wird, die zweite Oszillatorstufe (OSC1) in Betrieb zu setzen.
  7. Anordnung nach Anspruch 6, wobei die Pegeldetektorschaltung (VLD) eine Pegelschiebestufe (Q10...Q14), die bei Empfang der Substratvorspannung (-Vbb) eine bezüglich derselben im Pegel verschobene Ausgangsspannung erzeugt, sowie eine Pegeldiskriminatorstufe (Q15...Q17, IVo) umfaßt, die das Ausgangssignal der Pegelschiebestufe empfängt.
  8. Anordnung nach Anspruch 7, wobei die Pegelschiebestufe mehrere Pegelschiebeelemente (Q12...Q14), deren jedes einen Isolierschicht-Feldeffekttransistor in Diodenschaltung aufweist, wobei diese Transistoren in Serie liegen, sowie ein Vorspannungselement (Q10, Q11) umfaßt.
  9. Anordnung nach Anspruch 7 oder 8, wobei die Pegeldiskriminatorstufe eine Hystereseschaltung (Q15...Q17, IVo) umfaßt.
  10. Anordnung nach einem der Ansprüche 4 bis 9, wobei die Oszillatorfrequenz der ersten Oszillatorschaltung (OSC2) niedriger ist als die der zweiten Oszillatorschaltung (OSC1).
  11. Anordnung nach einem der Ansprüche 1 bis 4, wobei die erste Schaltung einen Speicher (MARY) aufweist, dessen Betrieb von dem Steuersignal (RAS1) gesteuert ist.
  12. Anordnung nach Anspruch 11, wobei der Speicher (MARY) einen dynamischen Random-Access-Speicher umfaßt und das Steuersignal (RAS1) ein Chip-Auswahlsignal (RAS1) ist.
  13. Anordnung nach Anspruch 12, wobei der dynamische Random-Access-Speicher (MARY) zu dem durch das Chip-Auswahlsignal (RAS1) bestimmten Zeitpunkt der Chipauswahl sowie zu dem von einem Auffrisch-Steuersignal (φref) bestimmten Zeitpunkt eines Auffrischvorgangs in Betrieb gesetzt wird, und wobei die Steuerschaltung (G1) das Betriebssteuersignal, das die zweite Oszillatorschaltung (OS1) in Betrieb setzt, aufgrund des Chip-Auswahlsignals (RAS1) und des Auffrisch-Steuersignals (φref) synchron mit dem Betriebszustand des dynamischen Random-Access-Speichers erzeugt.
  14. Anordnung nach Anspruch 13, wobei die Steuerschaltung (G1) das Betriebssteuersignal erzeugt, um die zweite Oszillatorschaltung (OSC1) während der Periode, in der der dynamische Random-Access-Speicher (MARY) aufgrund des Chip-Auswahlsignals (RAS1) und des Auffrisch-Steuersignals (φref) in Betrieb ist, sowie während der Periode, in der das Erfassungssignal von der Pegeldetektorschaltung (VLD) erzeugt wird, in Betrieb zu setzen.
  15. Anordnung nach Anspruch 2, wobei die die Substratvorspannung erzeugende Schaltung (Vbb-G) eine gemeinsame Oszillatorschaltung (OSC) zur Erzeugung von der ersten und der zweiten Gleichrichterstufe (CPC2, CPC1) zuzuführenden Impulssignalen, die Steuerschaltung und die ersten und die zweite Gleichrichterstufe umfaßt, und wobei die Steuerschaltung eine Torschaltung (G7) aufweist, die den Betrieb der ersten Gleichrichterstufe (CPC2) inhibiert, wenn die erste Schaltung außer Betrieb ist.
  16. Anordnung nach Anspruch 15, wobei die Torschaltung (G7) zwischen der Ausgangsklemme der Oszillatorschaltung (OSC) und der Eingangsklemme der ersten Gleichrichterstufe (CPC2) angeordnet ist und ihr Betrieb von dem Steuersignal gesteuert wird.
  17. Anordnung nach Anspruch 15 oder 16, wobei die Torschaltung (G7) den Betrieb der ersten Gleichrichterstufe (CPC2) inhibiert, wenn die erste Schaltung außer Betrieb ist und wenn von der Pegeldetektorschaltung (VLD) das Erfassungssignal (GD) nicht erzeugt wird.
  18. Anordnung nach Anspruch 17, wobei die Pegeldetektorschaltung (VLD) eine Pegelschiebestufe (Q26...Q29), die bei Empfang der Substratvorspannung (-Vbb) eine bezüglich derselben im Pegel verschobene Ausgansspannung erzeugt, sowie eine Pegeldiskriminatorstufe (IV10) aufweist, die das Ausgangssignal der Pegelschiebestufe empfängt.
  19. Anordnung nach Anspruch 18, wobei die Pegelschiebestufe mehrere Pegelschiebeelemente (Q27...Q29), deren jedes einen Isolierschicht-Feldeffekttransistor aufweist, wobei diese Transistoren in Serie liegen, sowie ein Vorspannungselement (Q26) umfaßt, das die Pegelschiebeelemente mit einem Vorstrom versorgt.
  20. Anordnung nach Anspruch 2, wobei die die Substratvorspannung erzeugende Schaltung (Vbb-G) umfaßt:    eine erste Gleichrichterstufe (C6, Q35, Q36) mit einem ersten Kondensator (C6), der den Voraufladepegel eines zweiten Kondensators (C5) erhöht, wenn die erste Gleichrichterstufe aufgrund des einer Torschaltung (G8) zugeführten Steuersignals (VCN2) in Betrieb gesetzt wird, und    eine zweite Gleichrichterstufe (C5, Q37, Q38), die den zweiten Kondensator (C5), der in Abhängigkeit von einem ersten Pegel eines periodischen Impulssignales voraufgeladen wird und in Abhängigkeit von einem zweiten Pegel dieses Impulssignals dem gemeinsamen Substratbereich an einem ersten Knotenpunkt (N1) ein Vorspannpotential zuführt, eine erste Schaltstufe (Q37), die mit dem ersten Knotenpunkt (N1) verbunden ist und einen Voraufladepfad für den zweiten Kondensator (C5) bildet, sowie eine zweite Schaltstufe (Q38) umfaßt, die zwischen dem ersten Knotenpunkt (N1) und dem gemeinsamen Substratbereich angeordnet ist und im wesentlichen komplementär zu der ersten Schaltstufe (Q37) arbeitet.
HK85295A 1984-08-31 1995-06-01 Semiconductor integrated circuit device HK85295A (en)

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