IT8322982A1 - Dispositivo elettronico includente una piastrina comprendente un substrato ed una struttura di collegamento elettrico formata su una superficie maggiore del substrato e costituita da una pellicola elettricamente isolante e da uno strato di collegamento metallico - Google Patents
Dispositivo elettronico includente una piastrina comprendente un substrato ed una struttura di collegamento elettrico formata su una superficie maggiore del substrato e costituita da una pellicola elettricamente isolante e da uno strato di collegamento metallico Download PDFInfo
- Publication number
- IT8322982A1 IT8322982A1 IT1983A22982A IT2298283A IT8322982A1 IT 8322982 A1 IT8322982 A1 IT 8322982A1 IT 1983A22982 A IT1983A22982 A IT 1983A22982A IT 2298283 A IT2298283 A IT 2298283A IT 8322982 A1 IT8322982 A1 IT 8322982A1
- Authority
- IT
- Italy
- Prior art keywords
- substrate
- insulating film
- chip
- semiconductor
- wiring
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Description
DESCRIZIONE
La presente invenzione riguarda dispositivi elettro ni ci , ad esempio un dispositivo a circuito integrato a .semiconduttori (in seguito chiamato "IC" )?
In questi ultimi anni , con l'aumento via via progressivo della densit? di integrazione di un circuito integrato bipolare, ecc?, e con la configurazione in pi? strati del ca blagglo, ? entrata in uso diffuso una pelli cola isolante polimerica organica come una pellicola di resina poliimmidica, ec-cellente per resistenza termica, raicrolavorabili t?, ecc? , in qualit? di una pelli cola isolante infrastrati o ima pelli cola di passivazione? Un esempio in cui una resina poliimmidica ? impi egata in qualit? della pellicola isolante infrastrati di un cablaggio a pi? strati , ? illustrato nella Gazzetta Uffi cia le della domanda di brevetto giapponese pubblicata No . 55? 150254? Relativamente ad un IC stampato in resina in cui una piastrina ? incapsulata in una resina stampata, la piastrina comprende una plurali t? di elementi a semiconduttori che sono formati in una superficie maggiore di un substrato di semi con duttore, fili di collegamento di alluminio che collegano elejt tricamente gli elementi semiconduttori , e la summenzionata pel li cola isolante infrastrati che h fatta di resina poliimmidica, l'inventore della presente domanda ha trovato che la resister? za all'umidit? subisce deterioramento in prossimit? della periferia (ad approssimativamente 40-50 micron dal bordo perif? ri co) e acqua penetra nella piastrina attraverso questa parte, per cui il primo strato di cablaggio o collegamento di alluminio e suscettibile di subire corrosione? Come causa di tale deterioramento della resistenza all ?umidit?, l'inventore de]L la presente domanda ha rivelato che la resina poliimmidica si lega scarsamente con una pelli cola di vetro fosfosilicatico (PSG) O pellicola di ossido (SiO^) che ? formata sulla superficie maggiore del substrato di semiconduttore, e forti sollecitazioni esterne ( .ad esempio 60 kg/cm ) agiscono sulla piastrina di circuito integrato a causa della polimeri zzazio ne di una resina nell'operazione di stampaggio della resina, per cui separazione della resina pollimi dica sorge nella par te periferica della piastrina? Per "separazione" si intende lo stato di adesione inferiore che si sviluppa in modo tale che la resina pollimi dica che ? morbida viene deformata, si sposta o devia in corrispondenza della sua interfaccia con la pelli cola a base di SiO^ sottostante che ? dura* Quando il cablaggio a pi? strati della piastrina di semiconduttore ? ulteriormente attuato, tale posizione diviene pi? suscettibile di essere sottoposta a sollecitazioni o deformazi? ni a causa del ri tiro della resina stampata, e la separazione della pellicola di resina nella parte periferica diviene pi? rilevante?
Uno scopo della presente invenzione ? quello di migli? rare la resistenza all'umidit? di un dispositivo elettronico avente una struttura cablata a pi? strati impiegante una pel licola di resina in qualit? di una pellicola isolante infrastrati ?
La presente invenzione ? caratterizzata dal fatto che, per raggiungere tale scopo, elettrodi per proteggere adduttori di collegamento interni formati in una piastrina sono disposti in parti periferiche della piastrina, per impedire ad una qualsiasi sollecitazione esterna di agire su regioni ove sono formati gli adduttori di collegamento interni.
Nei disegni:
la figura 1 ? una vista in pianta tipica di una piastrina di circuito integrato secondo la presente invenzione;
la figura 2 ? una vista in sezione ingrandita presa lungo la linea V-V della piastrina di IC rappresentata in figura 1;
la figura 3 ? una vista in sezione ingrandita presa lungo la linea IV-IV della piastrina di figura 1;
la figura 4 ? una vista in sezione di porzioni essen ziali illustranti un'altra forma di realizzazione della presente invenzione;
la figura 5 ? una vista in sezione di porzioni essen ziali illustrante un'altra forma di realizzazione della presente invenzione ;
le figure da 6 a 12 sono viste in sezione illustranti un procedimento per fabbricare un IC che costituisce la forma -di realizzazione della presente invenzione illustrata in figu ra 4?
la figura 13 ? una tipica vista in pianta di una piastrina di circuito integrato che costituisce ancora un*altra forma di realizzazione della presente invenzione?
Una forma desiderabile della presente invenzione h quella in cui, come ? rappresentato in figura 1, elettrodi protettivi 4 sono collegati ad un substrato di semiconduttore 3 e penetrano in pellicole isolanti a pi? strati (non rappre sentate nella figura) disposte sulla superficie maggiore del substrato di semiconduttore, tali elettrodi essendo previsti nella parte periferica di una piastrina di circuito integrato 1 in maniera da circondare una regione in cui sono formati adduttori di collegamenti interni 2a*
La figura 2 rappresenta una vista in sezione ingrandi ta della piastrina 1 di figura 1 presa lungo la linea V-V? In figura 2, il numero 3 indica un substrato di semiconduttori di silicio che ? formato nella sua superficie maggiore con u na pluralit? di strati diffusi costituenti elementi di semiconduttore, non rappresentati? Il numero 8 indica una pelli_ cola di ossido (pellicola di SiO^) (la cui superficie ? alquan to ricoperta con una pellicola di fosfuro di PSG o simili)? I simboli 5a e 5b indicano pellicole isolanti infrastrati (non rappresentate in figura l) che sono formate in maniera tale che una resina poliimmidica (ad esempio poliirnmide isoindolo^ quinazolindione) ? applicata in uno stato liquido tramite ri vestimento a rotazione e quindi fatta indurire termicamente? Il simbolo 2a indica un primo strato di collegamento di alluminio, e il simbolo 2b un secondo strato di collegamen to di alluminio. Il numero 4 indica un elettrodo protettivo a doppio strato il quale ? collegato al substrato 3 di si li ci? attraverso un foro penetrante 6 previsto nei due strati di pellicole isolanti infrastrati 5a? 5b. Il numero 9 in figura 1 indica una zona di collegamento. Come ? rappresenta to in figura 3, la zona o pad di collegamento 9 ? formata co me una parte del secondo strato di collegamento di alluminio 2b e la superficie di detta zona ? esposta tramite forte fi ' nestratura dello strato superiore nella pellicola isolante infrastrati 5b.
In questa forma di realizzazione, gli elettrodi di protezione sono disposti nelle parti periferiche della piastrina come ? rappresentato in figura 1. Come h rappresentato in figura 2, l'elettrodo di protezione 4 assorbe una sollecitazione esterna (indicata da una freccia) tendente ad agire in prossimit? del primo strato di collegamento di alluminio 2a (la parte periferica della piastrina) e impedisce cos? la separazione della pellicola di resina poliimmidica dalla pellicola di SiO^?
I mezzi a elettrodo di protezione non devono sempre essere disposti in una struttura che circonda l'intera periferia della piastrina. Pi? specificatamente, i pad di collegamento di fili conduttori per portar fuori elettrodi sono disposti nelle parti periferiche della piastrina e i condirti tori di collegamento metallici mantenuti in contatto con il substrato si estendono in prossimit? di essi come ? illustra to in figura 3, per cui le parti periferiche sono relativamente rinforzate contro le sollecitazioni esterne. Per questa ragione, la separazione delle pellicole isolanti infrastra? ti ? suscettibile di verificarsi difficilmente in prossimit? delle zone di collegamento? Perci?, anche quando gli elettrodi di protezione sono disposti solo nelle parti formate senza zona o pad di collegamento e deboli nei confronti delle sollecitazioni esterne come in tale forma di realizzazione, possono essere ottenuti gli effetti della presente invenzione? Naturalmente, i mezzi a elettrodi protettivi posso no essere formati in maniera da circondare l*intera periferia della piastrina? Secondo la presente invenzione avente questa struttura, lo scopo dell?invenzione pu? essere raggiunto per le ragioni seguenti:
(1) Avviene, come si ? detto precedentemente, che la resina poliimmidica organica impiegata in qualit? di pellico la isolante infrastrati fornisce una durezza della pellicola minore di quelle delle pellicole inorganiche, ef quando e sottoposta a sollecitazioni, essa subisce deformazione particolarmente nella parte periferica di una piastrina cos? da de "terminare separazione o spostamento? Relativamente a ci?, quando l?elettrodo di protezione collegato al substrato di semiconduttore attraverso il foro passante della pellicola :i solante ? previsto nella parte periferica della piastrina co me nella presente invenzione, esso serve come barriera contro la sollecitazione cos? da impedire alla sollecitazione di agire sulla regione per formare il filo di collegamento interno in essa cosi da rendere difficile il veriilcarsi di adesione inferiore fra la pellicola di vetro inorganica e la pellicola isolante infrastrati? 'Di conseguenza, la resistenza all'umidit? pu? essere migliorata cos? da impedire corrosione del cablaggio di alluminio (particolarmen te del primo strato del cablaggio) nella parte periferica de^ la piastrina.
(2) L'elettrodo di protezione fatto di metallo ? formato impilando le pellicole di alluminio evaporate per forma re il cablaggio, e ha buona adesione per la superficie del substrato di semiconduttore di silicio o simili. Poich? gli strati metallici impilati hanno resistenza meccanica mag giore di quella delle pellicole isolanti a pi? strati, essi possono sopportare soddisfacentemente le sollecitazioni estem e.
Secondo la presente invenzione descritta con riferimento alla forma di realizzazione, gli elettrodi protettivi disposti nelle parti periferiche pertinenti della piastrina assorbono le sollecitazioni applicate esternamente durante l'operazione di stampaggio della resina e impediso.ono la separazione della pellicola di l'esina poliimmidica dalla pelli_ cola di vetro inorganica (pellicola di SiO,,) nelle parti p?3 rifer? che della piastrina? Di conseguenza, la resistenza all?umidit? di un IC avente una struttura di collegamento a pi? strati pu? essere migliorata? La presente invenzione di mostra effetti pi? pronunciati quando il numero di strati di collegamento aumenta per divenire di tre, quattro e cinque*
Sar? ora descritta un?ulteriore forma di realizzazione dell?invenzione?
Pi? specificatamente un?altra forma desiderabile dell?invenzione ? quella illustrata nelle figure 4 e 5 in cui un elettrodo protettivo 4 di metallo collegantesi ad una rien tranza 7 o ad una parte a gradino 11 formata nella superficie di un substrato di semiconduttore 3 e penetrantein una pel licola isolante a pi? strati 5 ? previsto nella parte perif? rica di una piastrina di circuito integrato cos? da circonda re regioni ove sono formati adduttori di collegamento interni 2a e 2b? In questa forma di realizzazione, l?elettrodo pro^ tettivo ? costituito da tre strati e penetra non solo nella pellicola isolante infrastrati ma anche nella pellicola di pas sivazione finale 5b? Quando, in questo modo, la rientranza o parte a gradino (che ? pi? bassa sul lato periferico e pi? al ta sul lato interno) h formata nella parte periferica del sub strato tramite preliminare incisione e in cui il metallo che deve formare l?elettrodo di protezione ? depositato in manie ra da estendersi sulla rientranza o parte a gradino, l?elet trodo protettivo ? fissato pi? saldamente e diviene pi? effi_ cace nellfassorbire la sollecitazione esterna?
Il procedimento di fabbricazione dell?IC di tale seconda forma di realizzazione sar? ora brevemente illustrato facendo riferimento alle figure 6-12 che sono diagrammi di flusso di trattamento in sezione parziale di una piastrina di circuito integrato.
(1) In una-superficie maggiore di un substrato di si_ lici? semiconduttore 3 di tipo N (wafer) uno strato diffuso 10 per realizzare un elemento semiconduttore viene forma to in conformit? con un processo di fabbricazione di circu? ti integrati convenzionale come ? rappresentato in figura 6.
(2) La pellicola di ossido di campo 8 nella parte p_e riferica viene rimossa parzialmente. Come e illustrato in fi gura 7, impiegando la pellicola di ossido risultante 8 come maschera, il substrato di semiconduttore viene inciso selet tivamente per formare una rientranza 7. Tale rientranza ? formata utilizzando incisione anisotropa che impiega un aggressivo alcalino.
(3) Dopo che la pellicola di ossido ? stata fotoinci^ sa per i contatti, viene evaporato alluminio e quindi ? attua ta incisione per la modellatura. In tal modo, come ? rappresentato in figura 8, viene formato un primo strato di cablag gio 2a e simultaneamente viene formata la parte 4a di primo
strato di un elettrodo di protezione in maniera da estender si sulla rientranza 7?
(4) Una resina polimmidica viene applicata sull'in tera superficie tramite rivestimento a rotazione o a filatu ra, e un primo strato di pellicola isolante infrastrati 5a viene formato come rappresentato nella figura 9?
(5) Dopo che la pellicola isolante infrastrati 5a ? stata incisa per formare un foro passante, alluminio viene evaporato e inciso per la modellatura? In tal modo, come ? rappresentato in figura 10, viene formato un secondo stra to di collegamento o cablaggio 2h, e la parte di secondo strato 4"b dell?elettrodo di protezione collegantesi con la parte di primo strato 4a viene formata in modo da risultare disposta su quest*ultima parte?
(6) La resina poliimmidica viene applicata sulla in tera superficie, per formare un secondo strato di pellicola isolante infrastrati 5b come ? rappresentato in figura 11?
(7) Un foro passante ? formato nel secondo strato della pellicola isolante infrastrati (pellicola di passivazione finale ) e alluminio viene evaporato e inciso per la modellatura con formazione dei disegni? Come ? rappresen tato nella figura 12, la parte di strato superiore 4c dell'elettrodo protettivo ? impilata e fermata sulla parte di secondo strato 4b di esso? Bench? non sia illustrato, una zona di collegamento o pad ? formata in un'altra parte peri ferica della piastrina tramite la medesima fase di evaporazione di alluminio? Come si ? detto pdecedentemente, il pad di collegamento ha la funzione di proteggere il cablaggio interno analogamente all'elettrodo di protezione?
In questo modo, la formazione dell'elettrodo di protj? zione pu? essere attuata simultaneamente con il cablaggio a pi? strati della piastrina di IC tramite l'impiego delle tecni_ che usuali (possono essere meramente cambiati i disegni delle maschere) senza richiedere l'aggiunta di alcuna fase speciale?
Sar? ora descritta una terza forma,di realizzazione? Bench? nelle precedenti forme di realizzazione siano state esemplificate pellicole di resine poliimmidiche, pelli cole di altri materiali organici come ad esempio pellicole di resine siliconiche differiscono per durezza dalle pellicole vetrose inorganiche e sono suscettibili di fornire adesione in feriore quando sottoposte a sollecitazioni esterne e quindi a? plicazione della presente invenzione alle pellicole degLi altri materiali organici risulta efficace? In aggiunta, l'applicazio^ ne della presente invenzione ? efficace per IC che impiegano materiali diversi dalle resine organiche (ad esempio una pellicola di SiO^, una pellicola di PSG ed una pellicola di SiN ) per pellicole isolanti infrastrati (pellicole di passivazione)?
Nei casi delle pellicole di SiO^ e PSG, esse sono dure. Perci?, quando sollecitazioni esterne hanno agito sulla pellicola di SiO^ o PSG in una operazione di stampaggio di r? sine o simili, la pellicola non passa nello stato separato co^ me nel caso della resina poliimmidica,ma ? suscettibile di de terminare incrinature o di spostarsi assieme al cablaggio di alluminio nella superficie di una piastrina di circuito inte grato e scollegare e rompere il cablaggio?
Con la presente invenzione ci? pu? essere impedito? In questo caso, al fine di proteggere il cablaggio interno da intense sollecitazioni esterne, ? desiderabile una strut tura in cui una rientranza sia prevista nella parte periferi ca della piastrina e in cui 1*elettrodo protettivo ? formato su di essa. In altre parole, poich? l?elettrodo protettivo ? saldamente fissato dalla rientranza prevista nella parte periferica della piastrina e diviene scarsamente suscettibile di spostarsi lateralmente, l?effetto di assorbimento delle sollecitazione esterne risulta migliorato?
Ovviamente l?elettrodo protettivo pub essere formato in maniera da circondare l?intera periferia della piastrina come ? rappresentato in figura 13? In questo caso non vi ? nessun indebolimento di parti rispetto alle sollecitazioni e sterne, e la separazione della pellicola isolante incastrati attributita alle sollecitazioni esterne pu? essere perfettamente impedita? In figura 13', le medesime parti rappre sentate nei disegni precedenti sono indicate dai medesimi simboli?
La presente invenzione pu? essere naturalmente appli cata ad un IC avente una struttura di collegamento o cablai gio a strato singolo, e non ad una struttura a pi? strati? La presente invenzione ? efficace quando applicata
Claims (8)
- RIVENDICAZIONI1 Dispositivo elettronico avente.una piastrina in eludente un substrato, ed una struttura di cablaggio o collegamento formata su una superficie maggiore del substrato e costituita da una pellicola elettricamente isolante ed a cablaggio metallico; caratterizzato dal fatto che un elettrodo di protezione fatto di metallo collegantesi a detto substrato ? previsto fra una periferia esterna di detta piastrina e detto collegamento o cablaggio metallico for mato in una parte periferica di detta piastrina, in maniera da penetrare indetta pellicola elettricamente isolante.
- 2 Dispositivo elettronico secondo la rivendicazione 1, in cui detta pellicola elettricamente isolante h cpstitui ta da una resina organica?
- 3 Dispositivo elettronico avente una piastrina ind? dente un substrato, ed una struttura di cablaggio o collega mento che ? formata su una superficie maggiore del substrato e che ? costituita da una pellicola elettricamente isolante e da un cablaggio metallico; caratterizzato dal fatto che un elettrodo di protezione fatto di un metallo collegantesi ad una rientranza o parte a gradino formata nella superficie maggiore di detto substrato ? previsto fra la periferia esterna di detta piastrina e detto cablaggio metallico formato in una parte periferica di detta piastrina e in mani_e ra da penetrare in detta pellicola elettricamente isolante?
- 4. Dispositivo elettronico secondo la rivendicazione 3, in cui detta pellicola elettricamente isolante ? fatta di una resina organica.
- 5 In un dispositivo a semiconduttori avente una pia strina di semiconduttore includente uno strato di cablaggio collegante elettricamente una pluralit? di elementi di semi conduttore formati in una superficie maggiore di un substra to di semiconduttore, ed una pellicola isolante che ? forma ta in maniera da coprire il substrato di semiconduttore e lo strato di cablaggio; un dispositivo a semiconduttori caratterizzato dal fatto che un elettrodo di protezione fatto di un metallo collegantesi a detto substrato di semicondutto re ? previsto fra la periferia esterna di detta piastrina e detto strato di cablaggio formato in una parte periferica di detta piastrina, in maniera da penetrare in detta pellicola isolante.
- 6. Dispositivo a semicondutt?ri secondo la rivendicazione 5? in cui detta pellicola isolante ? fatta di un materiale isolante organico.
- 7. Dispositivo a semiconduttori avente una piastrina di semiconduttore includente uno strato di cablaggio collegante elettricamente una pluralit? di elementi di semicondut tor? formati in una superficie maggiore di un substrato di semiconduttore, ed una pellicola isolante che ? formata in maniera da coprire il substrato di semiconduttore e lo stra to di cablaggio; un dispositivo semiconduttore caratterizza to dal fatto che un elettrodo di protezione che ? fatto di un metallo collegantesi con una rientranza o ima parte a gra dino formata nella superficie di detto substrato di semicon duttore ? previsto fra la periferia esterna di detta piastra na e detto strato di cablaggio formato in una parte periferica di detta piastrina e in maniera da penetrare in detta pellicola isolante?
- 8 Dispositivo a semiconduttori secondo la rivendicazione 7 in cui detta pellicola isolante ? fatta di un materiale isolante organico?
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164839A JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| IT8322982A0 IT8322982A0 (it) | 1983-09-23 |
| IT8322982A1 true IT8322982A1 (it) | 1985-03-23 |
| IT1168293B IT1168293B (it) | 1987-05-20 |
Family
ID=15800899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT8322982A IT1168293B (it) | 1982-09-24 | 1983-09-23 | Dispositivo elettronico includente una piastrina comprendente un substrato ed una struttura di collegamento elettrico formata su una superfice maggiore del substrato e costituita da una pellicola elettricamente isolante e da uno strato di collegamento metallico |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4841354A (it) |
| JP (1) | JPS5955037A (it) |
| KR (1) | KR910007101B1 (it) |
| DE (1) | DE3331624C2 (it) |
| FR (1) | FR2533750B1 (it) |
| GB (1) | GB2128025B (it) |
| IT (1) | IT1168293B (it) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138940A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| US4656055A (en) * | 1984-12-07 | 1987-04-07 | Rca Corporation | Double level metal edge seal for a semiconductor device |
| IT1185731B (it) * | 1984-12-07 | 1987-11-12 | Rca Corp | Sistema metallico di tenuta marginale,a due livelli,per un dispositivo semicondutore |
| US5111276A (en) * | 1985-03-19 | 1992-05-05 | National Semiconductor Corp. | Thick bus metallization interconnect structure to reduce bus area |
| JPS61283160A (ja) * | 1985-06-10 | 1986-12-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0715970B2 (ja) * | 1985-09-26 | 1995-02-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS62194644A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2557898B2 (ja) * | 1987-07-31 | 1996-11-27 | 株式会社東芝 | 半導体装置 |
| JPH077783B2 (ja) * | 1988-03-18 | 1995-01-30 | 株式会社東芝 | 電気的接続部に銅もしくは銅合金製金属細線を配置する半導体装置 |
| US5187558A (en) * | 1989-05-08 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Stress reduction structure for a resin sealed semiconductor device |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| SE465193B (sv) * | 1989-12-06 | 1991-08-05 | Ericsson Telefon Ab L M | Foer hoegspaenning avsedd ic-krets |
| JP3144817B2 (ja) * | 1990-03-23 | 2001-03-12 | 株式会社東芝 | 半導体装置 |
| JPH04256371A (ja) * | 1991-02-08 | 1992-09-11 | Toyota Autom Loom Works Ltd | 半導体装置及びその製造方法 |
| US5252382A (en) * | 1991-09-03 | 1993-10-12 | Cornell Research Foundation, Inc. | Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages |
| US5430325A (en) * | 1992-06-30 | 1995-07-04 | Rohm Co. Ltd. | Semiconductor chip having dummy pattern |
| US5306945A (en) * | 1992-10-27 | 1994-04-26 | Micron Semiconductor, Inc. | Feature for a semiconductor device to reduce mobile ion contamination |
| US5439731A (en) * | 1994-03-11 | 1995-08-08 | Cornell Research Goundation, Inc. | Interconnect structures containing blocked segments to minimize stress migration and electromigration damage |
| JP3504421B2 (ja) * | 1996-03-12 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
| US6137155A (en) * | 1997-12-31 | 2000-10-24 | Intel Corporation | Planar guard ring |
| US6562674B1 (en) * | 1999-07-06 | 2003-05-13 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method of producing the same |
| US6614118B1 (en) * | 1999-12-15 | 2003-09-02 | Intel Corporation | Structures to mechanically stabilize isolated top-level metal lines |
| DE10126955A1 (de) * | 2001-06-01 | 2002-12-05 | Philips Corp Intellectual Pty | Integrierte Schaltung mit energieabsorbierender Struktur |
| JP4501715B2 (ja) * | 2005-02-16 | 2010-07-14 | セイコーエプソン株式会社 | Mems素子およびmems素子の製造方法 |
| DE102007020263B4 (de) * | 2007-04-30 | 2013-12-12 | Infineon Technologies Ag | Verkrallungsstruktur |
| US9076821B2 (en) * | 2007-04-30 | 2015-07-07 | Infineon Technologies Ag | Anchoring structure and intermeshing structure |
| US20110079908A1 (en) * | 2009-10-06 | 2011-04-07 | Unisem Advanced Technologies Sdn. Bhd. | Stress buffer to protect device features |
| DE112013006871T5 (de) * | 2013-03-27 | 2015-12-10 | Toyota Jidosha Kabushiki Kaisha | Vertikale Halbleitervorrichtung |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1424544A (fr) * | 1964-12-03 | 1966-01-15 | Csf | Procédé de passivation des éléments semiconducteurs |
| JPS492798B1 (it) * | 1969-04-16 | 1974-01-22 | ||
| GB1249812A (en) * | 1969-05-29 | 1971-10-13 | Ferranti Ltd | Improvements relating to semiconductor devices |
| GB1251456A (it) * | 1969-06-12 | 1971-10-27 | ||
| US3751292A (en) * | 1971-08-20 | 1973-08-07 | Motorola Inc | Multilayer metallization system |
| JPS4835778A (it) * | 1971-09-09 | 1973-05-26 | ||
| US4001870A (en) * | 1972-08-18 | 1977-01-04 | Hitachi, Ltd. | Isolating protective film for semiconductor devices and method for making the same |
| JPS5421073B2 (it) * | 1974-04-15 | 1979-07-27 | ||
| US3997964A (en) * | 1974-09-30 | 1976-12-21 | General Electric Company | Premature breakage resistant semiconductor wafer and method for the manufacture thereof |
| US3985597A (en) * | 1975-05-01 | 1976-10-12 | International Business Machines Corporation | Process for forming passivated metal interconnection system with a planar surface |
| DE2603747A1 (de) * | 1976-01-31 | 1977-08-04 | Licentia Gmbh | Integrierte schaltungsanordnung |
| JPS56140648A (en) * | 1980-04-04 | 1981-11-04 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5745259A (en) * | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Resin sealing type semiconductor device |
| IT1153991B (it) * | 1980-10-29 | 1987-01-21 | Rca Corp | Metodo per creare una struttura a metallizzazione dielettrico |
| JPS57113235A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Semiconductor device |
| DE3137914A1 (de) * | 1981-09-23 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur kompensation von korrosionseffekten inintegrierten halbleiterschaltkreisen |
| JPS5913364A (ja) * | 1982-07-14 | 1984-01-24 | Toshiba Corp | 半導体装置 |
-
1982
- 1982-09-24 JP JP57164839A patent/JPS5955037A/ja active Granted
-
1983
- 1983-06-30 KR KR1019830002968A patent/KR910007101B1/ko not_active Expired
- 1983-08-04 FR FR8312879A patent/FR2533750B1/fr not_active Expired
- 1983-09-01 DE DE3331624A patent/DE3331624C2/de not_active Expired - Fee Related
- 1983-09-15 GB GB08324765A patent/GB2128025B/en not_active Expired
- 1983-09-23 IT IT8322982A patent/IT1168293B/it active
-
1988
- 1988-04-28 US US07/188,080 patent/US4841354A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3331624A1 (de) | 1984-03-29 |
| GB2128025B (en) | 1986-05-21 |
| JPH0373136B2 (it) | 1991-11-20 |
| FR2533750A1 (fr) | 1984-03-30 |
| IT1168293B (it) | 1987-05-20 |
| DE3331624C2 (de) | 1994-01-20 |
| GB2128025A (en) | 1984-04-18 |
| JPS5955037A (ja) | 1984-03-29 |
| KR840005921A (ko) | 1984-11-19 |
| FR2533750B1 (fr) | 1986-01-24 |
| IT8322982A0 (it) | 1983-09-23 |
| KR910007101B1 (ko) | 1991-09-18 |
| GB8324765D0 (en) | 1983-10-19 |
| US4841354A (en) | 1989-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4841354A (en) | Electronic device with peripheral protective electrode | |
| US20030102551A1 (en) | Semiconductor device and method for manufacturing | |
| JP2004023101A (ja) | 半導体素子パッケージおよびその製造方法 | |
| TWI387064B (zh) | 半導體封裝基板及其製法 | |
| JPH11354680A (ja) | プリント配線基板とこれを用いた半導体パッケージ | |
| JP7144157B2 (ja) | 半導体装置およびその製造方法 | |
| KR100765604B1 (ko) | 회로 장치 및 그 제조 방법 | |
| KR100659625B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20110210439A1 (en) | Semiconductor Package and Manufacturing Method Thereof | |
| JPS63226046A (ja) | パッケージ化応力の減少した半導体デバイスの製造方法 | |
| JP3893301B2 (ja) | 半導体装置の製造方法および半導体モジュールの製造方法 | |
| US7741705B2 (en) | Semiconductor device and method of producing the same | |
| JP2006511085A5 (it) | ||
| US7112881B2 (en) | Semiconductor device | |
| CN101207103B (zh) | 半导体封装元件及其制造方法 | |
| JP4675146B2 (ja) | 半導体装置 | |
| JPS59232424A (ja) | 半導体装置とその製造法 | |
| JP4675147B2 (ja) | 半導体装置 | |
| JP2002026064A (ja) | 半導体素子のボンディングパッド構造体及びその製造方法 | |
| JPS61230344A (ja) | 樹脂封止型半導体装置 | |
| JPH0479333A (ja) | 半導体集積回路 | |
| JP3521383B2 (ja) | 半導体装置及びその製造方法 | |
| JP2533293B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| JP2006222258A (ja) | 半導体ウエハと半導体素子およびその製造方法 | |
| KR100336576B1 (ko) | 웨이퍼 레벨 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TA | Fee payment date (situation as of event date), data collected since 19931001 |
Effective date: 19950927 |