SE465193B - Foer hoegspaenning avsedd ic-krets - Google Patents
Foer hoegspaenning avsedd ic-kretsInfo
- Publication number
- SE465193B SE465193B SE8904120A SE8904120A SE465193B SE 465193 B SE465193 B SE 465193B SE 8904120 A SE8904120 A SE 8904120A SE 8904120 A SE8904120 A SE 8904120A SE 465193 B SE465193 B SE 465193B
- Authority
- SE
- Sweden
- Prior art keywords
- metal conductors
- circuit
- passivating layer
- layer
- circuit according
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
- H10D89/819—Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Description
465 193 2 Samtliga dessa metoder har dock den nackdelen att de är tämligen komplicerade och erfordrar extra kretsyta och/eller processteg vid tillverkning.
Uppfinningens syftemål Föreliggande uppfinning syftar till att vid integrerade kretsar avsedda för högspänning på enkelt sätt erbjuda ett skydd mot parasitära MDS-transistorer.
Kort beskrivning av uppfinningen Ovanstående syftemål uppnås vid en för högspänning avsedd integrerad krets med förbindande metalledare anslutna till jord eller potential nära jord och täckt av ett passiverande skikt genom att det passiverande skiktet delvis är uppbrutet ovanför metalledarna för att förhindra aktivering av parasitära MOS- transistorer.
Enligt en föredragen utföringsform är det passiverande skiktet slitsat ovanför metalledarna.
Enligt en annan föredragen utföringsform är slitsarna samman- hängande.
Enligt ytterligare en föredragen utföringsform har slitsarna en bredd av några pm.
Enligt en särskilt föredragen utföringsform bildas det uppbrutna mönstret ovanför metalledarna i samma processteg och i samma.mask som bandrutor och ritsgator.
Kortfattad beskrivning av ritningen Uppfinningen kommer att beskrivas närmare nedan under hänvisning till den bifogade ritningen, i vilken fig. l visar bakgrunden till det problem uppfinningen söker lösa, v» 465 193 3 fig. 2-4 visar tidigare kända metoder för förhindrande av bildande av parasitära MOS-transistorer, fig. 5 visar en tvärsnittsvy av en integrerad krets konst- ruerad i enlighet med föreliggande uppfinning, fig. 6 visar en.vy uppifrån av en integrerad krets konstruerad i enlighet med föreliggande uppfinning.
Detaljerad beskrivning av uppfinningen I den följande beskrivningen kommer samma hänvisningsbetecknin- gar genomgående att användas för samma element eller element med liknande funktion.
Uppfinningens bakgrund beskrivs närmare nedan under hänvisning till fig. l.
Ett substrat 10 avsett att anslutas till en negativ potential, exempelvis av storleksordningen -70 volt är, täckt av ett epitaktiskt skikt 12 av n-typ. Det epitaktiska skiket 12 innehåller två p+-dopade områden 14, 16. Ovanpå det epitaktiska skiktet 12 är sedan en. passivering 18 anordnad. Denna kan exempelvis bestå av fosfordopad kisel, kiselnitrid eller polyimid. Vid passiveringens övre yta, som är ansluten till negativ potential bildas genom adsorption av joner och vatten ett ytskikt 20. På grund av adsorptionen kan det passiverande skiktets ytresistivitet försämras, så att ytskiktet 20 kommer att bilda en GATE-elektrod. Genom att ytskiktet 20 är anslutet till negativ potential kommer elektronerna mellan de p+-dopade områdena 14, 16 i. det epitaktiska skiktet 12 nämligen att repelleras, så att det bildas en p-kanal mellan områdena 14, 16.
Härigenom uppkommer en s.k. parasitär MOS-transistor.
Fig. 2-4 visar tre olika kända metoder för att förhindra bildande av parasitära MOS-transistorer. 465 193 4 Vid den kända konstruktionen enligt fig. 2 har ett rf-dopat område 22 lagts in emellan de två p-dopade områdena 14, 16.
Härigenom bildas ett överskott av negativa laddningsbärare som kompenserar för den ovan.nämnda effekten. På motsvarande sätt kan ett p*-dopat område anordnas mellan n-dopade områden 14, 16 om laddningsbärare av motsatt polaritet utnyttjas. Nackdelen med denna metod är att den är komplicerad genom att ett extra skyddsområde måste dopas i det epitaktiska skiktet.
Vid den kända konstruktionen enligt fig. 3 har en metallskärm 24 anordnats ovanpå passiveringen 18. Denna metallskärm 24 är förbunden med konventionella metalledare 26, vilka är anslutna till samma potential som det epitaktiska skiktet. Denna metod har den nackdelen att en extra metalledare 24 måste anordnas på passiveringen l8 och att extra förbindelser med metalledaren 26 måste upprättas.
Vid den kända konstruktionen enligt fig. 4 är en skärm 28 av polykisel, vilken är ansluten 'till samma potential som det epitaktiska skiktet, inbäddad i passiveringen 18 vid det kritiska området. Denna metod har den nackdelen att extra kretsyta behövs för att bädda in polykiselskärmen i passiveringen.
En föredragen utföringsform av uppfinningen kommer nu att beskrivas närmare nedan under hänvisning till fig. 5 och 6.
Normalt utformas den integrerade kretsens topologi på sådant sätt att en jordad metalledare 30 omger nästan hela chipet och på flera ställen går in från dess periferi. Genom att öppna passiveringen 18 ovanför metalledare 30, 32 som är anslutna till jord eller potential nära jord jämfört med pálagd spänning, kan uppladdning av passiveringsytan förhindras eller fördröjas. På detta sätt hamnar ritsgatan, vilken normalt ligger på potential med största avstånd till jord, och vissa bondrutor utanför den här delvis icke passiverade metallringen. Den icke passiverade metall som går från chipets periferi utgör ett slags kanal/fälla för laddningsbärare som transporteras på passiveringsytan. Dessa 465 195 s laddningsbärare som transporteras från ritsgatan och bondrutor anslutna till potential långt från jord kommer att fångas upp av den icke passiverade metalledaren.
I fig. 6 visas de öppnade delarna av metalledarna 30, 32 såsom slitsar 34, 36. Det inses dock att öppningarna ej behöver vara sammanhängande utan kan ha annan form. Exempelvis an icke sammanhängande öppningar vara anordnade på ledarna.
De i fig. 6 visade öppningarna 34, 36 har lämpligen en bredd på några pm. Lämpligen åstadkoms dessa öppningar i samma masknings- steg som de ändå nödvändiga bondrutorna. Sålunda åtgår ingen extra kretsyta för åstadkommande av dessa öppningar. Det enda som behövs är en komplettering av masken för bondrutorna.
Claims (5)
1. För högspänning avsedd integrerad krets med förbindande metalledare (30, 32) anslutna till jord eller potential nära jord och. täckt av ett passiverande skikt (18), k ä n n e - t e c k n a d av att det passiverande skiktet (18) delvis är uppbrutet (34, 36) ovanför metalledarna (30, 32) för att förhindra aktivering av parasitära MOS-transistorer.
2. Krets enligt krav 1, k ä n n e t e c k n a d av att det passiverande skiktet (18) är slitsat ovanför metalledarna (30, 32).
3. Krets enligt krav 2, k ä n n e t e c k n a d av att slitsarna är sammanhängande.
4. Krets enligt krav 2 eller 3, k ä n n e t e c k n a d av att slitsarna (34, 36) har en bredd av några pm.
5. Krets enligt något av föregående krav, k ä n n e t e c k - n a d av att det uppbrutna mönstret ovanför metalledarna bildas i samma processteg och i samma mask som bondrutor och ritningsgator. ,(¿ *r
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE8904120A SE465193B (sv) | 1989-12-06 | 1989-12-06 | Foer hoegspaenning avsedd ic-krets |
| GB9024952A GB2238910B (en) | 1989-12-06 | 1990-11-16 | High voltage integrated circuit |
| KR1019900018872A KR960001614B1 (ko) | 1989-12-06 | 1990-11-21 | 고전압 집적회로 |
| IT02220190A IT1243934B (it) | 1989-12-06 | 1990-11-27 | Circuito integrato ad alta tensione. |
| US07/855,490 US5861656A (en) | 1989-12-06 | 1992-03-23 | High voltage integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE8904120A SE465193B (sv) | 1989-12-06 | 1989-12-06 | Foer hoegspaenning avsedd ic-krets |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| SE8904120D0 SE8904120D0 (sv) | 1989-12-06 |
| SE8904120L SE8904120L (sv) | 1991-06-07 |
| SE465193B true SE465193B (sv) | 1991-08-05 |
Family
ID=20377705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE8904120A SE465193B (sv) | 1989-12-06 | 1989-12-06 | Foer hoegspaenning avsedd ic-krets |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5861656A (sv) |
| KR (1) | KR960001614B1 (sv) |
| GB (1) | GB2238910B (sv) |
| IT (1) | IT1243934B (sv) |
| SE (1) | SE465193B (sv) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP4493741B2 (ja) * | 1998-09-04 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP1026732A1 (en) * | 1999-02-05 | 2000-08-09 | Motorola, Inc. | A method of forming a high voltage semiconductor device |
| US6580107B2 (en) * | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| JP2003229502A (ja) * | 2002-02-01 | 2003-08-15 | Mitsubishi Electric Corp | 半導体装置 |
| US6683329B2 (en) * | 2002-02-28 | 2004-01-27 | Oki Electric Industry Co., Ltd. | Semiconductor device with slot above guard ring |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3836998A (en) * | 1969-01-16 | 1974-09-17 | Signetics Corp | High voltage bipolar semiconductor device and integrated circuit using the same and method |
| US3611071A (en) * | 1969-04-10 | 1971-10-05 | Ibm | Inversion prevention system for semiconductor devices |
| JPS4836598B1 (sv) * | 1969-09-05 | 1973-11-06 | ||
| JPS4914390B1 (sv) * | 1969-10-29 | 1974-04-06 | ||
| JPS501872B1 (sv) * | 1970-01-30 | 1975-01-22 | ||
| JPS4940394B1 (sv) * | 1970-08-28 | 1974-11-01 | ||
| DE2603747A1 (de) * | 1976-01-31 | 1977-08-04 | Licentia Gmbh | Integrierte schaltungsanordnung |
| JPS5811750B2 (ja) * | 1979-06-04 | 1983-03-04 | 株式会社日立製作所 | 高耐圧抵抗素子 |
| JPS5955037A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置 |
| JPS6066444A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 半導体装置 |
| JPS60247940A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4606998A (en) * | 1985-04-30 | 1986-08-19 | International Business Machines Corporation | Barrierless high-temperature lift-off process |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| JPH01184942A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | トリミング素子とその電気短絡方法 |
| JPH0237776A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-12-06 SE SE8904120A patent/SE465193B/sv not_active IP Right Cessation
-
1990
- 1990-11-16 GB GB9024952A patent/GB2238910B/en not_active Expired - Fee Related
- 1990-11-21 KR KR1019900018872A patent/KR960001614B1/ko not_active Expired - Lifetime
- 1990-11-27 IT IT02220190A patent/IT1243934B/it active IP Right Grant
-
1992
- 1992-03-23 US US07/855,490 patent/US5861656A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IT9022201A1 (it) | 1991-06-07 |
| KR960001614B1 (ko) | 1996-02-02 |
| IT1243934B (it) | 1994-06-28 |
| GB2238910B (en) | 1993-08-11 |
| SE8904120D0 (sv) | 1989-12-06 |
| GB2238910A (en) | 1991-06-12 |
| IT9022201A0 (it) | 1990-11-27 |
| US5861656A (en) | 1999-01-19 |
| SE8904120L (sv) | 1991-06-07 |
| GB9024952D0 (en) | 1991-01-02 |
| KR920000146A (ko) | 1992-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4941028A (en) | Structure for protecting thin dielectrics during processing | |
| US5686751A (en) | Electrostatic discharge protection circuit triggered by capacitive-coupling | |
| JPH0151070B2 (sv) | ||
| US6097064A (en) | Semiconductor device and manufacturing method thereof | |
| JPH02273971A (ja) | 保護回路をそなえた半導体デバイス | |
| EP0253105B1 (en) | Integrated circuit with improved protective device | |
| US5111262A (en) | Structure for protecting thin dielectrics during processing | |
| US5949634A (en) | Electrostatic discharge protection circuit triggered by MOS transistor | |
| SE465193B (sv) | Foer hoegspaenning avsedd ic-krets | |
| US5221635A (en) | Method of making a field-effect transistor | |
| US4990984A (en) | Semiconductor device having protective element | |
| US5604369A (en) | ESD protection device for high voltage CMOS applications | |
| EP0361121A2 (en) | Semiconductor IC device with improved element isolating scheme | |
| US5744838A (en) | Semiconductor device having internal circuit other than initial input stage circuit | |
| US7462885B2 (en) | ESD structure for high voltage ESD protection | |
| JP2004512685A (ja) | 過電圧保護を備えた集積回路及びその製造方法 | |
| KR100309883B1 (ko) | 반도체장치,정전방전보호소자및절연파괴방지방법 | |
| JPH0917879A (ja) | ヒューズバンク | |
| US5962898A (en) | Field-effect transistor | |
| SE466078B (sv) | Anordning vid en skaerm hos en integrerad krets och foerfarande foer framstaellning av anordningen | |
| US6759716B1 (en) | Input/output protection device for a semiconductor integrated circuit | |
| KR100244294B1 (ko) | 이에스디(esd) 보호회로 | |
| US6541839B1 (en) | Microelectronics structure comprising a low voltage part provided with protection against a high voltage part and method for obtaining said protection | |
| US6773976B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPS5837969A (ja) | 保護回路素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NAL | Patent in force |
Ref document number: 8904120-6 Format of ref document f/p: F |
|
| NUG | Patent has lapsed |