IT9020460A1 - Circuito di precarico di buffer d'uscita per memoria ram dinamica - Google Patents

Circuito di precarico di buffer d'uscita per memoria ram dinamica

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IT9020460A1 IT020460A IT2046090A IT9020460A1 IT 9020460 A1 IT9020460 A1 IT 9020460A1 IT 020460 A IT020460 A IT 020460A IT 2046090 A IT2046090 A IT 2046090A IT 9020460 A1 IT9020460 A1 IT 9020460A1
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Description

D E S C R I Z I O N E
annessa a domanda di brevetto per INVENZIONE INDUSTRIALE dal titolo;
"CIRCUITO DI PRECARICO DI BUFFER D'USCITA PER MEMORIA RAM DINAMICA"
R I A S S U N T O
Circuito di precarico di buffer d'uscita per memoria, comprendente; un generatore di impulsi attivato durante tempo costante dopo transizione di indirizzo; un circuito di controllo che combina lo stato di uscita dei dati non validi con lo stato degli impulsi generato da detto generatore di impulsi; ed un circuito di precarico che scarica l'uscita di dati in caso di dati non validi di alto livello, caricando l'uscita di dati in caso di dati non validi di basso livello fino ad un livello di tensione di impedenza quasi alto,
D E S C R I Z I O N E SFONDO DELL' INVENZIONE
La presente invenzione si riferisce ad un circuito di controlli·per un buffer per emettere i dati da un dispositivo di memoria e particolarmente ad un circuito di controllo di precarico di buffer d'uscita che viene usato nella rilevazione di una transizione di indirizzo in cui il nodo d'uscita viene fatto scorrere ad un livello desiderato prima che i dati validi siano emessi facendo in modo che il percorso di precarico sia diviso a seconda che i dati non validi siano "0" oppure "1", e se i dati d'uscita non validi sono "1", il nodo d'uscita viene scaricato, mentre, se i dati d'uscita non validi sono "0", il nodo d'uscita viene caricato,
Un dispositivo di memoria a semiconduttore carica dati tramite il pin d'entrata nelle celle di memoria interna e, se necessario, legge tramite il pin di uscita i dati memorizzati dalle celle di memoria interna, dovendo passare attraverso un certo numero di fasi interne per effettuare tali letture e scritture La procedura di emettere un dato consiste di una pluralità di fasi;
invio di segnale di indirizzo di colonna→ scatto entrata/uscita (I/O)-> linea entrata/uscita-> linea di invio segnali di abilitazione dati-> bus dati→ uscita dati.
Vale a dire, se viene inviato un segnale di indirizzo di colonna, viene emesso un impulso di attivazione per scegliere un terminale entrata/ uscita e quindi, viene scelta una linea entrata/ uscita. Quindi, nelle fasi della linea entrata/ uscita e della linea di invio segnali di abilitazione dati, viene effettuato un secondo rilevamento dati per alzare la bassa tensione della linea entrata/uscita ad una tensione più alta, per scegliere un bus dati e per emettere un segnale dati,
E' richiesta una conversione del segnale dati tra il bus dati ed il pin d'uscita dati tale che il livello dei segnali, che è stato un livello CMOS prima del bus dati, diventi un livello TTL alla sua uscita, Di conseguenza, viene usato un buffer d'uscita allo scopo di far scorrere il livello del segnale,
E' stato usato convenzionalmente per lo scorrimento di livello del buffer d'uscita un circuito come illustrato nelle figure le 2, ma la sezione di precarico 9 di figura 1 viene mantenuta in una condizione attivata o disattivata assieme ai transistori MOS, M1, M2 a causa della funzione di un impulso di precarico di controllo DCPP, con il risultato che viene causato un percorso di corrente continua ,
Nel frattempo, nel circuito di figura 2, può essere impedita la dissipazione della corrente continua attraverso uno scatto per mezzo dell'impulso di precarico di controllo DCPP, ma nel caso in cui i dati non validi hanno un livello "O", il pin d'uscita dati non può essere precaricato ad un livello di alta impedenza e richiede l'uso di un transistore MOS di grande dimensione nella sezione di precarico 9,
SOMMARIO DELL'INVENZIONE
La presente invenzione è prevista per ovviare ai summenzionati svantaggi della tecnica convenzionale. Quindi, un oggetto della presente invenzione è di fornire un circuito di controllo di precarico di buffer d'uscita in cui il disturbo che si verifica al lato dell'uscita della sezione di precarico può essere eliminato e la velocità di elaborazine dei dati può essere aumentata in un circuito controllato rivelando la transizione di indirizzo. Un altro oggetto della presente invenzione è di fornire un circuito di controllo di precarico in cui la sezione di precarico può consistere di transistori NMOS considerando l'affidabilità del bloccaggio e simile sul lato di uscita.
Per conseguire i summenzionati oggetti, i transistori MOS che costituiscono la sezione di precarico in accordo con la presente invenzione vengono comandati in modo che; transistori MOS diversi vengono comandati in accordo con lo stato dei dati ("1” o "O") di un dato non valido; all'invio di un dato non valido di livello L ("0"), la sezione di precarico viene lasciata formare un percorso di carico in modo da alzare il livello complessivo e da emettere un segnale di livello TTL ad alta velocità; e all'invio di un livello H ( "1 ") di un dato non valido, la sezione di precarico viene lasciata formare un percorso di scarico in modo che il livello complessivo venga abbassato, e che il livello TT1 venga estratto ad alta velocità.
Nel conseguire i summenzionati oggetti, il circuito di precarico, in accordo con lo stato dei dati non validi al lato di uscita, è caratterizzato dal fatto che il lato di uscita del buffer d'uscita viene caricato o scaricato in accordo con i dati non validi da una sezione di generazione di segnali dati, e che il livello del pin d'uscita è lasciato cadere o salire in anticipo prima che i dati non validi inviati successivamente vengano emessi attraverso il pin d'uscita del tampone d'uscita, BREVE DESCRIZIONE DEI DISEGNI
Isummenzionati oggetti ed altri vantaggi della presente invenzione saranno più evidenti descrivendo in dettaglio la forma di realizzazione preferita della presente invenzione con riferimento agli allegati disegni, in cui:
- la figura 1 illustra un circuito di controllo di precarico di buffer d'uscita convenzionale da usarsi in un dispositivo di memoria;
- la figura 2 illustra un altro circuito di controllo di precarico di buffer d'uscita convenzionale;
- la figura 3 illustra il circuito di controllo di precarico di buffer d'uscita in accordo con la presente invenzione; e
- la figura 4 mostra diagrammi di temporizzazione che illustrano le operazioni di precarico del buffer d'uscita in accordo con la presente invenzione.
DESCRIZIONE DETTAGLIATA DELL'INVENZIONE
La figura 1 illustra un circuito di controllo di precarico di buffer d'uscita convenzionale da usarsi in un dispositivo di memoria convenzionale.
In questo disegno, il buffer d'uscita 5 comprende: un blocco 1 per ricevere segnali di dati DB, DB di un bus dati; circuiti di controllo 2,3 per elaborare i dati per mezzo di segnali di controllo ∅TRST ed i segnali di stato del blocco 1: e transistori MOS M11 , MI2, per emettere i segnali dei circuiti di controllo 2, 3,
Dietro il buffer d'uscita 5 è prevista una sezione di precarico 9 che consiste di transistori MOS MI, M2.
Una sezione generatrice di impulsi di precarico di controllo 10 consiste di; una sezione generatrice di impulsi di controllo 6 per generare impulsi di controllo dopo ricezione dei segnali di transizione di indirizzo ATS; ed una sezione generatrice di impulsi 7 per generare impulsi di precarico di controllo DCPP dopo ricezione dei segnali della sezione generatrice di impulsi di controllo 6,
In questo circuito, se viene generato un impulso di controllo a tre stati OTRST dalla sezione generatrice di impulsi di controllo 6 in risposta al segnale di transizione di indirizzo ATS ad una transizione di indirizzo, la sezione generatrice di impulsi 7 genera un impulso di precarico di controllo DCPP di 4-5 ns a ricezione del bordo di caduta dell'impulso di controllo OTRST,
Dopo generazione dell'impulso di precarico di controllo DCPP, l'impulso di precarico di controllo DCPP viene inviato alle porte dei transistori MDS MI, 112 della sezione di precarico 9 nel modo descritto qui di seguito,
Quindi, se un impulso di precarico di controllo DCPP di alto livello viene inviato alle porte dei transistori MDS MI, M2, i transistori MOS MI, M2 vengono attivati cosicché il livello dati non validi del pin d'uscita DOUT viene fatto scorrere ad un livello intermedio, in tal modo aumentando la velocità e riducendo il disturbo dovuto al valore massimo della corrente ICC ed ISS durante l'uscita dei dati validi,
Tuttavia, nonostante tale vantaggio, il circuito convenzionale descritto in precedenza presenta lo svantaggio che, se un dato non valido è "1", il transistore MOS M2 viene attivato assieme al transistore MOS MI e, se un dato non valido è "0", il transistore MOS MI viene attivato assieme al transistore MOS M2, con il risultato che si forma un percorso di dissipazione di corrente continua, in tal modo creando difficoltà per mantenere il livello di precarico ad un'alta impedenza.
La figura 2 illustra un altro circuito di controllo di precarico di buffer d'uscita convenzionale.
In questo circuito, il buffer d'uscita 5 e la sezione generatrice di impulsi di precarico di controllo 10 hanno la stessa costituzione di quelli di figura 1, Ha la sezione di precarico 9 collegata al pin d'uscita DOUT del buffer d'uscita 5 comprende: un transistore MOS MA avente una porta collegata al summenzionato pin d'uscita DOUT; ed un transistore MOS M3 collegato tra il pin d'uscita DOUT ed il transistore MOS MA, mentre il transistore MOS M3 è comandato per mezzo dell'impulso di precarico di controllo DCPP,
Questo circuito presenta il vantaggio che la corrente ISS,dovuta all'impulso di precarico di controllo DCPP che si verifica al momento dello scatto può essere ridotta, ma lo svantaggio che nel caso di dati non validi "0", non possono essere ottenuti guadagno di velocità e riduzione del picco ICC, ed inoltre è necessario un transistore MOS di grande dimensione.
La presente invenzione intende ovviare agli svantaggi che si incontrano nei circuiti delle figure 1 e 2, come descritti in precedenza.
La figura 3 illustra una forma di realizzazione del circuito in accordo con la presente invenzione.
Il circuito in accordo con la presente invenzione comprende un circuito di precarico di buffer d'uscita per memoria RAM dinamica, comprendente;
- un blocco 1 al quale viene inviato il segnale dati da un bus dati CDB), CDB); circuiti di controllo 2, 3 per emettere dati "1" oppure "0" dopo ricezione dell'uscita di detto blocco le di un segnale di controllo DTRST; buffer d'uscita S consistente di transistori MOS M1 1, M12 e comandato da mezzi d'uscita di detti circuiti di controllo 2, 3; una sezione generatrice di impulsi di precarico 10 comprendente una sezione generatrice di impulsi di controllo 6 per generare segnali di controllo a tre stati OTRST in risposta ai segnali di transizione di indirizzo ATS, ad un circuito generatore di impulsi 7 per emettere impulsi di precarico di controllo; ed una sezione di precarico 9 per ricevere le uscite DOUT di detto buffer d'uscita 5, caratterizzato dal fatto che detto circuito di pntcarico di buffer d'uscita comprende inoltre una sezione generatrice del segnale di transizione 15 per inviare segnali dati D∅P, DIP a detta sezione di precarico 9, consistente di ;
transistori MOS Μ7, Μ8 per inviare segnali dati DB, DB; blocchi 11,12 per bloccare l'uscita da detti transistori MOS M7, MS, ed invertitori 17, 18 e porte NAND ND1, ND2 per inserire logicamente segnali di stato di detti blocchi 11, 12 e detto impulso di precarico di controllo DCPP da detta sezione generatrice di impulsi di precarico 10;
- e che detto circuito di precarico di buffer d'uscita comprende inoltre una sezione di precarico 9 consistente di transistori MOS M5, MS collegati al pin d'uscita DOUT di detto buffer d'uscita 5, detta sezione di precarico 9 essendo collegata al lato posteriore di detto buffer d'uscita.
Nella conformazione descritta in precedenza, il segnale dati inviato ai bus dati DB, DB è un dato trasmesso attraverso rilevamenti ingresso/ uscita, mentre il segnale a tre stati ∅TRST viene abilitato dopo essere stato ritardato al bordo di caduta di un segnale dì abilitazione di indirizzo di colonna CAS, ed ha la funzione di determinare se i dati (DB, DB) devono essere emessi al nodo d'uscita, Come illustrato in figura 4A, il segnale di controllo ∅TRST è fatto transitare da alto a basso quando il segnale di transizione di indirizzo ATS cade, e l'impulso di precarico di controllo DCPP, un impulso avente una larghezza d'impulso automatico AUTO, è generato per mezzo del bordo di caduta di ATS.
Un impulso di carico di linea del bus dati ∅DOP ha la funzione di precaricare i nodi della linea bus dati DB e della linea di invio dei segnali abilitazione dati DI durante il tempo in cui il segnale di transizione di indirizzo ATS è ad un livello L.
Dapprima, verrà descritto a larghe linee il comando del circuito della presente invenzione, Nel caso in cui un dato di "0" viene caricato sul bus dati DB del buffer d'uscita 5, ed in cui un dato di "1" viene caricato sul bus dati DB, l'uscita della porta NOR NOI diventa "1" attraverso il blocco 1, e l'uscita della porta NOR N02 diventa 'Ό".
Di conseguenza viene emesso un segnale di livello H ai circuiti di controllo 2, 3.
Se il circuito di controllo 2 avente un dato "l" viene attivato, un segnale di livello H viene inviato alla porta del transistore MOS M11 affinchè il pin d'uscita DOUT diventi uno stato di livello "1 " (stato di livello H), mentre, se viene attivato il circuito di controllo 3 avente un dato "0", allora un segnale di livello H attiva il transistore MOS MI2 in modo che il pin d'uscita DOUT diventi ad uno stato di livello H,
Ora verrà descritto, con riferimento alla figura 4A, il funzionamento del circuito della presente invenzione per il caso di uno stato di dati non validi di "l".
Il controllo del buffer uscita dati DTRST viene abilitato (H) quando un segnale di abilitazione di catena CAS, che è un ciclo di macchina meccanico, viene attivato CO , In questo caso, l'indirizzo di colonna CAi è un indirizzo di colonna non valido e CAj è un indirizzo di colonna valido, Se il dato di cella corrispondente all'indirizzo di colonna non valido CAi è "1" e il dato di cella corrispondente all'indirizzo di colonna valido CAj è "0", il livello DOUT del pin d'uscita aumenta da livello ad alta impedenza ad alta tensione quando ∅TRST è abilitato (H'),
Allo stesso tempo, M7 ed M8 vengono attivati ed il blocco 11 diventa 'Η' mentre il blocco 12 diventa
'L',
Quindi, l'indirizzo di colonna viene caricato da CAi a CAj e di conseguenza il segnale di transizione di indirizzo di colonna ATS viene fatto transitare ad 'L' per la durata degli impulsi,
Come descritto dettagliatamente in precedenza, se ATS viene fatto transitare da Ή ' ad ’L' 1‘autoimpulso di precarico DCPP viene generato da detta sezione generatrice di impulsi di precarico 10.
La sezione generatrice dei segnali di transizione dati 15 viene azionata in modo che, all'invio del segnale di controllo a tre stati ∅TRST, i dati dai bus dati D5, DB vengono inviati attraverso i transistori MDS M7, MS ed i dati D1P, D∅ vengono emessi attraverso i blocchi 11, 12 per la funzione del circuito AND consistente delle porte NANO ND1, ND2 e degli invertitori 17, 18,
Quando l'impulso di precarico di controllo DCPP viene abilitato, i dati DOP, D1P vengono generati in accordo con lo stato dei dati non validi che vengono inviati attraverso i bus dati T3B, DB. Se i dati non validi sono “1", i dati D1P avranno un livello H, ed i dati D ∅P avranno un livello L, mentre, se i dati non validi sono "0", i dati D∅P genereranno un segnale di un livello H, ed i dati D1P genereranno un segnale di un livello L, in modo da inviarli alle porte dei transistori MOS MI, M2 della sezione di precarico 9,
Nel frattempo, i segnali dati che vengono inviati attraverso i bus dati DB, DB vengono inviati attraverso il blocco 1 consistente delle porte NOR NOI, N02 e degli invertitori II, 12 ai circuiti di controllo 2, 3, mentre, nei circuiti di controllo 2, 3 i segnali di controllo a tre stati ∅TRST vengono inviati alle porte dei transistori MOS M11, M12.
Come risultato, se i dati non validi sono "1", il segnale dati D1P avrà un livello H per attivare il transistore M6 della sezione di precarico 9 e, quindi, il pin d'uscita DOUT viene scaricato attraverso il transistore MOS MS, in tal modo abbassando il livello di tensione Dout non valido prima di raggiungere i dati validi 'L',
D'altra pare, se i dati non validi sono "0", il segnale dati D∅P avrà un livello H per attivare il transistore MOS MS, Di conseguenza, il pin d'uscita Dout viene caricato attraverso il transistore MOS M5, in tal modo aumentando il livello di tensione Dout non valido prima di raggiungere i dati validi 'H',
Come risultato, possiamo diminuire di molto il disturbo ed anche aumentare di molto la velocità, Guardando il pin d'uscita DOUT in figura 4A, se i dati non validi sono un livello H, viene prodotta un'uscita consistente di una combinazione del segnale di controllo ∅TRST e del segnale di stato DB del bus dati, e se i dati non validi sono "1", il transistore MOS M6 viene attivato durante il tempo costante per abbassare il livello principalmente assieme al segnale dati D1P,
Di conseguenza, i dati validi inviati al successivo segmento di indirizzo CAj vengono caricati sul livello abbassato, in tal modo diminuendo il disturbo ed aumentando la velocità,
Verrà ora fatta una descrizione del livello del pin d'uscita DOUT per il caso in cui i dati non validi abbiano un livello L come illustrato in figura 4B, In questo caso, come nel caso della figura 4A, un dato non valido "0" verrà caricato nel segmento dell'indirizzo CAI dell'indirizzo di colonna Ai, mentre un dato valido "1" verrà caricato nel segmento dell'indirizzo CAj,
Pertanto, il pin d'uscita DOUT darà un'uscita consistente di una combinazione del segnale di controllo a tre stati OTRST ed un segnale di stato (DB) del bus dati, i dati non validi essendo ad un livello L, ed il transistore MOS MS viene attivato in una stato di "0" dei dati non validi, allo scopo di elevare il livello principalmente assieme al segnale dati DOP.
Di conseguenza, i dati validi caricati nel successivo segmento dell'indirizzo CAj vengono caricati sul livello aumentato, in tal modo diminuendo il disturbo ed aumentando la velocità, Come descritto in precedenza, in accordo con la presente invenzione, il lato d'uscita viene caricato o scaricato a seconda che lo stato dei dati non validi sia "1" oppure "0", con il risultato che il rumore può essere diminuito durante la transizione da dati non validi a dati validi e che i dati validi vengono inviati in uno stato caricato o scaricato in anticipo in modo da aumentare la velocità di elaborazione.
Particolarmente, la sezione di precarico in accordo con la presente invenzione usa transistori MOS a canale N, con il risultato che può essere assicurata affidabilità durante le operazioni come blocco e simili, in tal modo rendendo possibile usare transistori MOS di piccole dimensioni nel buffer d'uscita.

Claims (1)

  1. R I V E N D I C A Z I O N I 1. Circuito di precarico di buffer d'uscita per memoria, caratterizzato dal fatto di comprendere: - un generatore di impulsi durante tempo costante dopo transizione di indirizzo; - un circuito di controllo che combina uno stato d'uscita di dati non validi con uno stato di impulsi generato da detto generatore di impulsi; e - un circuito di precarico che scarical'uscita dati in caso di dati non validi di alto livello, caricando l'uscita dati in caso di dati non validi di basso livello, a livello di tensione di impedenza quasi alto, 2. Circuito di controllo secondo la rivendicazione 1, caratterizzato dal fatto di comprendere: - due porte di trasmissione e due blocchi che bloccano lo stato del bus dati non validi durante il tempo di abilitazione del buffer d'uscita dati; e - due porte NAND in cui un'entrata è lo stato di dati non validi bloccati, l'altra entrata é lo stato di impulsi generati da detto generatore di impulsi 3. Circuito di precarico secondo la rivendicazione 1, consistente di transistori NMOS.
IT02046090A 1989-06-15 1990-05-29 Circuito di precarico di buffer d'uscita per memoria ram dinamica IT1248661B (it)

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