JPH0632216B2 - メモリ素子の出力バッファのプレチャージ制御回路 - Google Patents
メモリ素子の出力バッファのプレチャージ制御回路Info
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- JPH0632216B2 JPH0632216B2 JP2048204A JP4820490A JPH0632216B2 JP H0632216 B2 JPH0632216 B2 JP H0632216B2 JP 2048204 A JP2048204 A JP 2048204A JP 4820490 A JP4820490 A JP 4820490A JP H0632216 B2 JPH0632216 B2 JP H0632216B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ素子からデータが出力されるバッファの
制御回路に関するもので、より詳しくは無効データ（in
valid′data）をプレチャージさせるときに無効データ
の“０”又は“１”の状態に応じてプレチャージされる
通路を分離して出力側データが“１”でる場合に出力側
ノードを放電（discharge）させ、出力側データが
“０”である場合には充電（charge vp）させて有効デ
ータ（valid data）が出力される前に出力側ノードを望
むレベルに作るアドレス変換検出による出力バッファの
プレチャージ制御回路に関する。
制御回路に関するもので、より詳しくは無効データ（in
valid′data）をプレチャージさせるときに無効データ
の“０”又は“１”の状態に応じてプレチャージされる
通路を分離して出力側データが“１”でる場合に出力側
ノードを放電（discharge）させ、出力側データが
“０”である場合には充電（charge vp）させて有効デ
ータ（valid data）が出力される前に出力側ノードを望
むレベルに作るアドレス変換検出による出力バッファの
プレチャージ制御回路に関する。
（従来の技術） 半導体メモリ素子は外部から供給されるデータを内部メ
モリセルに貯蔵させて（WRITE）必要に応じて内部メモ
リセルに貯蔵されたデータを読取させて（WRITE）出力
させるものであって、メモリセルに書込み、読取りする
ときに内部的に種々の段階（step）を経るようになる。
モリセルに貯蔵させて（WRITE）必要に応じて内部メモ
リセルに貯蔵されたデータを読取させて（WRITE）出力
させるものであって、メモリセルに書込み、読取りする
ときに内部的に種々の段階（step）を経るようになる。
このときデータを出力させる過程を段階的に考察する
と、カラムアドレス信号供給→入出力（Ｉ／Ｏ）デーテ
ィング→入出力ライン→データエネイブル信号供給ライ
ン→データバス→データ出力となる。即ちカラムアドレ
ス信号が供給されるとそれに基づく入出力（Ｉ／Ｏ）端
子を選ぶためのゲーティングパルスが出て、入出力（Ｉ
／Ｏ）ラインが選ばれる。
と、カラムアドレス信号供給→入出力（Ｉ／Ｏ）デーテ
ィング→入出力ライン→データエネイブル信号供給ライ
ン→データバス→データ出力となる。即ちカラムアドレ
ス信号が供給されるとそれに基づく入出力（Ｉ／Ｏ）端
子を選ぶためのゲーティングパルスが出て、入出力（Ｉ
／Ｏ）ラインが選ばれる。
つぎに、入出力ライン段階とデータエネイブル信号供給
ライン段階で、２次にデータセンシングを行って入出力
ラインの小さい電圧を大きな電圧に作ったあとデータバ
スが選ばれてデータ信号が出力するようになる。
ライン段階で、２次にデータセンシングを行って入出力
ラインの小さい電圧を大きな電圧に作ったあとデータバ
スが選ばれてデータ信号が出力するようになる。
そしてデータバスとデータ出力との間にはデータ信号の
転換が必要なのでデータバス前までの信号レベルはＣＭ
ＯＳレベルか、データの出力はＴＴＬレベルとなる。
転換が必要なのでデータバス前までの信号レベルはＣＭ
ＯＳレベルか、データの出力はＴＴＬレベルとなる。
従って、このときのレベル転換のための出力バッファを
使用するようになる。
使用するようになる。
従来にも出力バッファのレベル転換のため第３図及び第
４図のような回路を用いているが、第３図のプレチャー
ジ部（９）はコントロールプレチャージパルス（ＤＣＰ
Ｐ）によってＭＯＳトランジスタ（Ｍ１）（Ｍ２）が共
にターン・オンされるかターン・オフされる状態を維持
しているので直流電流（ＤＣ）の損失が生じプレチャー
ジレベルを高インピーダンス状態に維持することができ
ないものであった。
４図のような回路を用いているが、第３図のプレチャー
ジ部（９）はコントロールプレチャージパルス（ＤＣＰ
Ｐ）によってＭＯＳトランジスタ（Ｍ１）（Ｍ２）が共
にターン・オンされるかターン・オフされる状態を維持
しているので直流電流（ＤＣ）の損失が生じプレチャー
ジレベルを高インピーダンス状態に維持することができ
ないものであった。
又、第４図のような回路ではコントロールプレチャージ
パルス（ＤＣＰＰ）によるゲーティングで電流の損失を
防ぐことができるが、無効データが“１”レベルである
場合も亦電流の損失が生じるまかりでなく、プレチャー
ジ部（９）に大きなサイズのＭＯＳトランジスタが使用
されなければならないのであった。
パルス（ＤＣＰＰ）によるゲーティングで電流の損失を
防ぐことができるが、無効データが“１”レベルである
場合も亦電流の損失が生じるまかりでなく、プレチャー
ジ部（９）に大きなサイズのＭＯＳトランジスタが使用
されなければならないのであった。
以下に第３図および第４図の従来のメモリ素子において
使用される出力側バッファのプレチャージ制御回路につ
いて詳細に説明する。
使用される出力側バッファのプレチャージ制御回路につ
いて詳細に説明する。
第３図において、出力バッファ（５）はデータバスのデ
ータ信号（ＤＢ），（▲▼）が印加されるラッチ
（１）と、上記ラッチ（１）の状態信号及びコントロー
ル信号（ΦＴＲＳＴ）によってデータを処理するコント
ロール回路（２）（３）と、上記コントロール回路
（２）（３）の信号を出力させるＭＯＳトランジスタ
（Ｍ１１）（Ｍ１２）から構成される。
ータ信号（ＤＢ），（▲▼）が印加されるラッチ
（１）と、上記ラッチ（１）の状態信号及びコントロー
ル信号（ΦＴＲＳＴ）によってデータを処理するコント
ロール回路（２）（３）と、上記コントロール回路
（２）（３）の信号を出力させるＭＯＳトランジスタ
（Ｍ１１）（Ｍ１２）から構成される。
そして、出力バッファ（５）の後端にはＭＯＳトランジ
スタ（Ｍ１）（Ｍ２）から構成されたプレチャージ部
（９）が構成される。コントロールプレチャージパルス
発生部（１０）はアドレス変換信号（▲▼）を受
けてコントロールパルスを発生させるコントロールパル
ス発生部（６）と、上記コントロールパルス発生部
（６）の信号を受けてコントロールプレチャージパルス
（ＤＣＰＰ）を発生させるパルス発生部（７）と、から
構成される。
スタ（Ｍ１）（Ｍ２）から構成されたプレチャージ部
（９）が構成される。コントロールプレチャージパルス
発生部（１０）はアドレス変換信号（▲▼）を受
けてコントロールパルスを発生させるコントロールパル
ス発生部（６）と、上記コントロールパルス発生部
（６）の信号を受けてコントロールプレチャージパルス
（ＤＣＰＰ）を発生させるパルス発生部（７）と、から
構成される。
このような回路は１Ｍ又は４Ｍメモリ素子（ＤＲＡＭ）
において使用されるプレチャージ制御回路であって、ア
ドレス変換時、アドレス変換信号（▲▼）によっ
てコントロールパルス発生部（６）のスリーステートコ
ントロールパルス（ΦＴＲＳＴ）が発生すればコントロ
ールパルス（ΦＴＲＳＴ）のフォーリングエッジ（fall
ingedge）を受けてパルス発生部（７）で４−５ｎｓの
コントロールプレチャージパルス（ＤＣＰＰ）を発生さ
せる。
において使用されるプレチャージ制御回路であって、ア
ドレス変換時、アドレス変換信号（▲▼）によっ
てコントロールパルス発生部（６）のスリーステートコ
ントロールパルス（ΦＴＲＳＴ）が発生すればコントロ
ールパルス（ΦＴＲＳＴ）のフォーリングエッジ（fall
ingedge）を受けてパルス発生部（７）で４−５ｎｓの
コントロールプレチャージパルス（ＤＣＰＰ）を発生さ
せる。
そしてコントロールプレチャージパルス（ＤＣＰＰ）の
発生時、コントロールプレチャージパルス（ＤＣＰＰ）
はＬレベル状態にてプレチャージ部（９）のＭＯＳトラ
ンジスタ（Ｍ１）（Ｍ２）のゲートに印加されるもので
あって、スリーステートコントロールパルス（ΦＴＲＳ
Ｔ）の発生時ＭＯＳトランジスタ（Ｍ１）（Ｍ２）のゲ
ートにはＬレベルの状態信号が印加されてターン・オフ
状態を維持するので、出力側（ＤＯＵＴ）は高インピー
ダス状態となる。
発生時、コントロールプレチャージパルス（ＤＣＰＰ）
はＬレベル状態にてプレチャージ部（９）のＭＯＳトラ
ンジスタ（Ｍ１）（Ｍ２）のゲートに印加されるもので
あって、スリーステートコントロールパルス（ΦＴＲＳ
Ｔ）の発生時ＭＯＳトランジスタ（Ｍ１）（Ｍ２）のゲ
ートにはＬレベルの状態信号が印加されてターン・オフ
状態を維持するので、出力側（ＤＯＵＴ）は高インピー
ダス状態となる。
その次のサイクルにおいてコントロールプレチャージパ
ルス（ＤＣＰＰ）がＨレベル状態でＭＯＳトランジスタ
（Ｍ１）（Ｍ２）のゲートに印加さればＭＯＳトランジ
スタ（Ｍ１）（Ｍ２）がターン・オンされ出力側（ＤＯ
ＵＴ）の無効（invalid）レベルを中間レベルに変換さ
せて次の有効（valid）データが出力されるときに電流
（ＩＣＣとＩＳＳ）ピーク値によるノイズを減少させて
スピードの向上を期するようにしている。
ルス（ＤＣＰＰ）がＨレベル状態でＭＯＳトランジスタ
（Ｍ１）（Ｍ２）のゲートに印加さればＭＯＳトランジ
スタ（Ｍ１）（Ｍ２）がターン・オンされ出力側（ＤＯ
ＵＴ）の無効（invalid）レベルを中間レベルに変換さ
せて次の有効（valid）データが出力されるときに電流
（ＩＣＣとＩＳＳ）ピーク値によるノイズを減少させて
スピードの向上を期するようにしている。
しかしながらこのような長所にも拘らず上記の従来の技
術による回路にあっては、無効データが“１”である場
合にＭＯＳトランジスタ（Ｍ２）と共にＭＯＳトランジ
スタ（Ｍ１）もターン・オンされ、無効データが“０”
である場合にＭＯＳトランジスタ（Ｍ１）と共にＭＯＳ
トランジスタ（Ｍ２）もターン・オンされ、ＤＣ電流の
ロス（loss）通路が形成されるのでプレチャージレベル
が十分な高インピーダンスレベルを維持するのに妨害と
なる原因になるものであった。
術による回路にあっては、無効データが“１”である場
合にＭＯＳトランジスタ（Ｍ２）と共にＭＯＳトランジ
スタ（Ｍ１）もターン・オンされ、無効データが“０”
である場合にＭＯＳトランジスタ（Ｍ１）と共にＭＯＳ
トランジスタ（Ｍ２）もターン・オンされ、ＤＣ電流の
ロス（loss）通路が形成されるのでプレチャージレベル
が十分な高インピーダンスレベルを維持するのに妨害と
なる原因になるものであった。
第４図は従来の他の実施例を示した出力側バッファのプ
レチャージ制御回路であって、EEPROMの如きメモリ素子
に使用されている。
レチャージ制御回路であって、EEPROMの如きメモリ素子
に使用されている。
この回路で出力バッファ（５）とコントロールプレチャ
ージパルス発生部（１０）は第１図の回路と同様な構成
を有している。
ージパルス発生部（１０）は第１図の回路と同様な構成
を有している。
ただ、出力バッファ（５）の出力側（ＤＯＵＴ）に連結
されるプレチャージ部（９）は上記出力側（ＤＯＵＴ）
がゲートに連結されたＭＯＳトランジスタ（Ｍ４）と、
上記の出力側（ＤＯＵＴ）及びＭＯＳトランジスタ（Ｍ
４）間に連結されるＭＯＳトランジスタ（Ｍ３）から構
成され、ＭＯＳトランジスタ（Ｍ３）は、コントロール
プレチャージパルス（ＤＣＰＰ）によって構成される。
されるプレチャージ部（９）は上記出力側（ＤＯＵＴ）
がゲートに連結されたＭＯＳトランジスタ（Ｍ４）と、
上記の出力側（ＤＯＵＴ）及びＭＯＳトランジスタ（Ｍ
４）間に連結されるＭＯＳトランジスタ（Ｍ３）から構
成され、ＭＯＳトランジスタ（Ｍ３）は、コントロール
プレチャージパルス（ＤＣＰＰ）によって構成される。
この回路ではコントロールプレチャージパルス（ＤＣＰ
Ｐ）によるゲーティング時、電流（ＩＳＳ）のピーク値
を減らすことができる利点はあるが、データ“１”のプ
レチャージに局限されデータ“１”の場合スピードの向
上及び電流のピーク値（ＩＳＳ）を減少させることがで
きないし、大きなサイズのＭＯＳトランジスタが要求さ
れる。
Ｐ）によるゲーティング時、電流（ＩＳＳ）のピーク値
を減らすことができる利点はあるが、データ“１”のプ
レチャージに局限されデータ“１”の場合スピードの向
上及び電流のピーク値（ＩＳＳ）を減少させることがで
きないし、大きなサイズのＭＯＳトランジスタが要求さ
れる。
（半導体解決しようとする課題） 本発明はこのような問題点を解決するためのものであっ
て、本発明の目的は、アドレス変換検出によってコント
ロールされる回路でプレチャージ部の出力側に生ずるノ
イズを除去し、データの処理速度を高めることができる
出力バッファのプレチャージ制御回路を提供しようとす
ることである。
て、本発明の目的は、アドレス変換検出によってコント
ロールされる回路でプレチャージ部の出力側に生ずるノ
イズを除去し、データの処理速度を高めることができる
出力バッファのプレチャージ制御回路を提供しようとす
ることである。
他の目的は、出力側のラッチアップ等の信頼性を考慮し
てＭＯＳトランジスタ等でプレチャージ部を構成するこ
とができるプレチャージ制御回路を提供しようとするも
のである。
てＭＯＳトランジスタ等でプレチャージ部を構成するこ
とができるプレチャージ制御回路を提供しようとするも
のである。
（課題を解決するための手段） このような目的を達成するために本発明にあっては、デ
ータ信号が供給されるラッチ（１）と、上記ラッチ
（１）の出力及びコントロール信号（ΦＴＲＳＴ）が印
加されるデータを出力するコントロール回路（２），
（３）と、このコントロール回路（２），（３）の出力
によって駆動されるＭＯＳトランジスタから構成される
出力バッファ（５）と、 アドレス変換信号（▲▼）によってコントロール
プレチャージパルス（ＤＣＰＰ）を出力するプレチャー
ジパルス発生部（１０）と、上記出力バッファ（５）の
出力（ＤＯＵＴ）を受けるプレチャージ部（９）を含む
ＤＲＡＭの出力バッファプレチャージ制御回路におい
て、 上記プレチャージ部（９）へデータ信号（ＤΦＰ），
（Ｄ１Ｐ）を供給するように、データ信号（ＤＢ），
（Ｂ）を受けるＭＯＳトランジスタ（Ｍ７），（Ｍ
８）と、これに連結されたラッチ（１１），（１２）
と、このラッチ信号と上記プレチャージパルス発生部
（１０）からのコントロールプレチャージパルス（ＤＣ
ＰＰ）を入力とする個々のＮＡＮＤゲート（ＮＤ１），
（ＮＤ２）と、これに連結されたインバータ（１７），
（１８）と、から構成されるデータ変換信号発生部（２
５）と、 上記データ変換信号発生部（２５）の各出力が印加され
るＭＯＳトランジスタ（Ｍ５），（Ｍ６）のゲートを含
むプレチャージ部（９）とを連結構成したことを特徴と
する。
ータ信号が供給されるラッチ（１）と、上記ラッチ
（１）の出力及びコントロール信号（ΦＴＲＳＴ）が印
加されるデータを出力するコントロール回路（２），
（３）と、このコントロール回路（２），（３）の出力
によって駆動されるＭＯＳトランジスタから構成される
出力バッファ（５）と、 アドレス変換信号（▲▼）によってコントロール
プレチャージパルス（ＤＣＰＰ）を出力するプレチャー
ジパルス発生部（１０）と、上記出力バッファ（５）の
出力（ＤＯＵＴ）を受けるプレチャージ部（９）を含む
ＤＲＡＭの出力バッファプレチャージ制御回路におい
て、 上記プレチャージ部（９）へデータ信号（ＤΦＰ），
（Ｄ１Ｐ）を供給するように、データ信号（ＤＢ），
（Ｂ）を受けるＭＯＳトランジスタ（Ｍ７），（Ｍ
８）と、これに連結されたラッチ（１１），（１２）
と、このラッチ信号と上記プレチャージパルス発生部
（１０）からのコントロールプレチャージパルス（ＤＣ
ＰＰ）を入力とする個々のＮＡＮＤゲート（ＮＤ１），
（ＮＤ２）と、これに連結されたインバータ（１７），
（１８）と、から構成されるデータ変換信号発生部（２
５）と、 上記データ変換信号発生部（２５）の各出力が印加され
るＭＯＳトランジスタ（Ｍ５），（Ｍ６）のゲートを含
むプレチャージ部（９）とを連結構成したことを特徴と
する。
（作用） 本発明はプレチャージ部を構成するＭＯＳトランジスタ
等の駆動が、無効データのデータ状態（“１”又は
“０”）に応じてそれぞれ異なるＭＯＳトランジスタ
（Ｍ５），（Ｍ６）が駆動され、Ｈレベル（“１”）の
有効データの供給時にはプレチャージ部９に充電通路が
形成、出力され、全体的なレベルが上昇して速やかにＴ
ＬＬレベルの信号が出力される。
等の駆動が、無効データのデータ状態（“１”又は
“０”）に応じてそれぞれ異なるＭＯＳトランジスタ
（Ｍ５），（Ｍ６）が駆動され、Ｈレベル（“１”）の
有効データの供給時にはプレチャージ部９に充電通路が
形成、出力され、全体的なレベルが上昇して速やかにＴ
ＬＬレベルの信号が出力される。
また、Ｌレベル（“０”）の有効データの供給時にはプ
レチャージ部９の放電通路が形成され、全体的なレベル
を降下させて速やかにＴＴＬレベルに転換されるように
することにより行われる。
レチャージ部９の放電通路が形成され、全体的なレベル
を降下させて速やかにＴＴＬレベルに転換されるように
することにより行われる。
すなわち本発明は、ＣＭＯＳレベルをＴＴＬレベルに変
換させる出力側に無効データ状態に応じてプレチャージ
されるようにする回路において、無効データに基づいて
データ変換信号発生部２５のデータ信号（ＤΦＰ），
（Ｄ１Ｐ）が出力バッファ５の出力側が充，放電される
ように作用し、つぎに供給される有効データが出力バッ
ファ５の出力側に出力される前に上記出力側のレベルが
予め、降下又は上昇されるようにしたものである。
換させる出力側に無効データ状態に応じてプレチャージ
されるようにする回路において、無効データに基づいて
データ変換信号発生部２５のデータ信号（ＤΦＰ），
（Ｄ１Ｐ）が出力バッファ５の出力側が充，放電される
ように作用し、つぎに供給される有効データが出力バッ
ファ５の出力側に出力される前に上記出力側のレベルが
予め、降下又は上昇されるようにしたものである。
（実施例） 以下添付の図面によって詳しく説明すると、第１図は本
発明の回路図の実施例を示している。即ち、本発明の回
路はデータバス（ＤＢ），（▲▼）のデータ信号が
供給されるラッチ（１）と、上記ラッチ（１）の出力及
びコントロール信号（ΦＴＲＳＴ）が印加されデータ
（“１”又は“０”）信号を出力させるコントロール回
路（２）（３）と、コントロール回路（２）（３）の出
力信号によって駆動されるＭＯＳトランジスタ（Ｍ１
１）（Ｍ１２）から構成される出力バッファ（５）と、
アドレス変換信号（▲▼Ｓ）によってスリーステー
トコントロール信号（ΦＴＲＳＴ）を発生させるコント
ロールパルス発生部（６）と、上記コントロールパルス
発生部（６）の出力を受けてコントロールプレチャージ
パルス（ＤＣＰＰ）を出力させるパルス発生部（７）と
から構成されるプレチャージパルス発生部（１０）と、
前記出力バッファ（５）の出力（ＤＯＵＴ）を受けるプ
レチャージ部（９）を含むＤＲＡＭの出力バッファプレ
チャージ回路において、前記プレチャージ部（９）にデ
ータ信号（ＤΦＰ）（Ｄ１Ｐ）を供給するデータ変換信
号発生部（２５）が設けられている。
発明の回路図の実施例を示している。即ち、本発明の回
路はデータバス（ＤＢ），（▲▼）のデータ信号が
供給されるラッチ（１）と、上記ラッチ（１）の出力及
びコントロール信号（ΦＴＲＳＴ）が印加されデータ
（“１”又は“０”）信号を出力させるコントロール回
路（２）（３）と、コントロール回路（２）（３）の出
力信号によって駆動されるＭＯＳトランジスタ（Ｍ１
１）（Ｍ１２）から構成される出力バッファ（５）と、
アドレス変換信号（▲▼Ｓ）によってスリーステー
トコントロール信号（ΦＴＲＳＴ）を発生させるコント
ロールパルス発生部（６）と、上記コントロールパルス
発生部（６）の出力を受けてコントロールプレチャージ
パルス（ＤＣＰＰ）を出力させるパルス発生部（７）と
から構成されるプレチャージパルス発生部（１０）と、
前記出力バッファ（５）の出力（ＤＯＵＴ）を受けるプ
レチャージ部（９）を含むＤＲＡＭの出力バッファプレ
チャージ回路において、前記プレチャージ部（９）にデ
ータ信号（ＤΦＰ）（Ｄ１Ｐ）を供給するデータ変換信
号発生部（２５）が設けられている。
データ変換信号発生部（２５）はデータバス（ＤＢ）
（▲▼）のデータ信号を供給させるＭＯＳトランジ
スタ（Ｍ７）（Ｍ８）と、上記ＭＯＳトランジスタ（Ｍ
７）（Ｍ８）の出力をラッチさせるラッチ（１１）（１
２）と、ラッチ（１１）（１２）の状態信号及び前記プ
レチャージパルス発生部（１０）からのコントロールプ
レチャージパルス（ＤＣＰＰ）をアンド（ＡＮＤ）させ
るためのナンドゲート（ＮＤ１）（ＮＤ２）及びインバ
ータ（Ｉ７）（Ｉ８）から構成される前記プレチャージ
部（９）へデータ信号（ＤΦＰ），（Ｄ１Ｐ）を供給す
る。
（▲▼）のデータ信号を供給させるＭＯＳトランジ
スタ（Ｍ７）（Ｍ８）と、上記ＭＯＳトランジスタ（Ｍ
７）（Ｍ８）の出力をラッチさせるラッチ（１１）（１
２）と、ラッチ（１１）（１２）の状態信号及び前記プ
レチャージパルス発生部（１０）からのコントロールプ
レチャージパルス（ＤＣＰＰ）をアンド（ＡＮＤ）させ
るためのナンドゲート（ＮＤ１）（ＮＤ２）及びインバ
ータ（Ｉ７）（Ｉ８）から構成される前記プレチャージ
部（９）へデータ信号（ＤΦＰ），（Ｄ１Ｐ）を供給す
る。
このデータ変換信号発生部（２５）が、データ信号（Ｄ
ΦＰ），（Ｄ１Ｐ）に基づいて動作されるＭＯＳトラン
ジスタ（Ｍ５）（Ｍ６）が前記出力バッファ（５）の出
力側（ＤＯＵＴ）に連結された出力バッファ（５）の後
端に連結されている。
ΦＰ），（Ｄ１Ｐ）に基づいて動作されるＭＯＳトラン
ジスタ（Ｍ５）（Ｍ６）が前記出力バッファ（５）の出
力側（ＤＯＵＴ）に連結された出力バッファ（５）の後
端に連結されている。
上記構成において、データバス（▲▼）（ＤＢ）に
印加されるデータ信号は入出力（Ｉ／Ｏ）センシングを
経て出力側（ＤＯＵＴ）に伝達されるデータであり、ス
リーステートコントロール信号（ΦＴＲＳＴ）はカラム
アドレスエネイブル信号（▲▼）のフォーリング
時点で遅延されエネイブルされる信号であって、出力側
（ＤＯＵＴ）ノードでデータ出力するか否かを決定する
機能をする。
印加されるデータ信号は入出力（Ｉ／Ｏ）センシングを
経て出力側（ＤＯＵＴ）に伝達されるデータであり、ス
リーステートコントロール信号（ΦＴＲＳＴ）はカラム
アドレスエネイブル信号（▲▼）のフォーリング
時点で遅延されエネイブルされる信号であって、出力側
（ＤＯＵＴ）ノードでデータ出力するか否かを決定する
機能をする。
コントロールプレチャージパルス（ＤＣＰＰ）は第２図
(イ)の如くアドレス変換信号（▲▼）のフォーリ
ングエッジによりコントロール信号（ΦＴＲＳＴ）は降
下（shut ddown）され、このフォーリングエッジの時、
自動的なパルス幅（ＡＵＴＯ）を有するパルスが発生さ
れる。
(イ)の如くアドレス変換信号（▲▼）のフォーリ
ングエッジによりコントロール信号（ΦＴＲＳＴ）は降
下（shut ddown）され、このフォーリングエッジの時、
自動的なパルス幅（ＡＵＴＯ）を有するパルスが発生さ
れる。
又、データバスラインプレチャージパルス（ΦＤＯＰ）
はデータエネイブル信号供給ライン（DO line）及びデ
ータバス（ＤＢ）のノードをアドレス変換信号（▲
▼）がＬレベルである間、プレチャージさせる機能を
する。
はデータエネイブル信号供給ライン（DO line）及びデ
ータバス（ＤＢ）のノードをアドレス変換信号（▲
▼）がＬレベルである間、プレチャージさせる機能を
する。
先ず、本発明の駆動状態を大略的に検討すると、出力バ
ッファ（５）のデータバス（▲▼）に“０”のデー
タが書込まれ、データバス（ＤＢ）に“１”のデータが
書込まれた場合、ラッチ（１）を通じてノアゲート（Ｎ
０１）の出力は“１”となりノアゲート（ＮＯ２）の出
力は“０”となる。
ッファ（５）のデータバス（▲▼）に“０”のデー
タが書込まれ、データバス（ＤＢ）に“１”のデータが
書込まれた場合、ラッチ（１）を通じてノアゲート（Ｎ
０１）の出力は“１”となりノアゲート（ＮＯ２）の出
力は“０”となる。
上記ノアゲート（ＮＯ１）（ＮＯ２）出力とコントロー
ル信号（ΦＴＲＳＴ）の出力を比較してコントロール回
路（２）（３）にＨレベルの状態信号が出力される。
ル信号（ΦＴＲＳＴ）の出力を比較してコントロール回
路（２）（３）にＨレベルの状態信号が出力される。
若しも、データ“１”のコントロール回路（２）が動作
される場合、Ｈレベルの状態信号をＭＯＳトランジスタ
（Ｍ１１）のゲート側に供給して出力側（ＤＯＵＴ）が
“１”レベル状態（Ｈレベル状態）となり、データ
“０”のコントロール回路（３）が動作する場合、Ｈレ
ベルの状態信号がＭＯＳトランジスタ（Ｍ１２）をター
ン・オンさせるので出力側（ＤＯＵＴ）はＬレベル状態
になる。
される場合、Ｈレベルの状態信号をＭＯＳトランジスタ
（Ｍ１１）のゲート側に供給して出力側（ＤＯＵＴ）が
“１”レベル状態（Ｈレベル状態）となり、データ
“０”のコントロール回路（３）が動作する場合、Ｈレ
ベルの状態信号がＭＯＳトランジスタ（Ｍ１２）をター
ン・オンさせるので出力側（ＤＯＵＴ）はＬレベル状態
になる。
このようにＣＯＭＳレベルがＴＴＬレベルに変換される
ときに、出力側（ＤＯＵＴ）がＨレベルを維持する場
合、プレチャージ部（９）から予め、ＭＯＳトランジス
タ（Ｍ５）をターン・オンさせて電源（ＶＣＣ）が供給
されるようにしてレベルが上昇される高インピーダンス
状態を作ってやり、出力側（ＤＯＵＴ）にレベルが維持
される場合プレチャージ部（９）から予め、ＭＯＳトラ
ンジスタ（Ｍ６）をターン・オンさせてＬレベル状態に
維持されるようにするのである。
ときに、出力側（ＤＯＵＴ）がＨレベルを維持する場
合、プレチャージ部（９）から予め、ＭＯＳトランジス
タ（Ｍ５）をターン・オンさせて電源（ＶＣＣ）が供給
されるようにしてレベルが上昇される高インピーダンス
状態を作ってやり、出力側（ＤＯＵＴ）にレベルが維持
される場合プレチャージ部（９）から予め、ＭＯＳトラ
ンジスタ（Ｍ６）をターン・オンさせてＬレベル状態に
維持されるようにするのである。
このとき、このプレチャージ部（９）から予めインピー
ダンスの変化が生じるようにするのはデータ変換信号発
生部（２５）の出力に依存するようになる。
ダンスの変化が生じるようにするのはデータ変換信号発
生部（２５）の出力に依存するようになる。
以下この動作関係を第２図の(イ)によって無効データが
“１”状態の場合として説明すると、 機械的なマシンサイクルであるカラムアドレスエネイブ
ルシグナル（▲▼）が発生するとＬレベル状態信
号を感知してカラムアドレス（Ａｉ）信号が発生され
る。
“１”状態の場合として説明すると、 機械的なマシンサイクルであるカラムアドレスエネイブ
ルシグナル（▲▼）が発生するとＬレベル状態信
号を感知してカラムアドレス（Ａｉ）信号が発生され
る。
このカラムアドレス（Ａｉ）にはアドレス（ＣＡｉ）の
間、Ｈレベルの無効データが書込まれ、アドレス（ＣＡ
ｊ）の間、Ｌレベルの有効データが書込まれる。
間、Ｈレベルの無効データが書込まれ、アドレス（ＣＡ
ｊ）の間、Ｌレベルの有効データが書込まれる。
今、プレチャージパルス発生部（１０）にアドレス変換
信号（▲▼）が供給されるとコントロールパルス
発生部（６）を通じてスリーステートコントロール信号
（ΦＴＲＳＴ）を出力させる。
信号（▲▼）が供給されるとコントロールパルス
発生部（６）を通じてスリーステートコントロール信号
（ΦＴＲＳＴ）を出力させる。
上記アドレス変換信号（▲▼）は内部に入出力
（Ｉ／Ｏ）ゲーティングエネイブル信号（ΦＹＥ）及び
カラムアドレス信号（Ａｉ）によって生成され、一定な
自動パルス幅（ＡＵＴＯ）を以て繰り返される。
（Ｉ／Ｏ）ゲーティングエネイブル信号（ΦＹＥ）及び
カラムアドレス信号（Ａｉ）によって生成され、一定な
自動パルス幅（ＡＵＴＯ）を以て繰り返される。
のスリーステートコントロール信号（ΦＴＲＳＴ）はバ
ッファ（５）のコントロール回路（２）（３）に印加さ
れコントロール回路（２）（３）を通じて出力される信
号を選ぶようになる。
ッファ（５）のコントロール回路（２）（３）に印加さ
れコントロール回路（２）（３）を通じて出力される信
号を選ぶようになる。
そして、スリーステートコントロール信号（ΦＴＲＳ
Ｔ）はパルス発生部（７）に印加されて出力バッファ
（５）の出力側（ＤＯＵＴ）コントロールプレチャージ
パルスを発生させる。
Ｔ）はパルス発生部（７）に印加されて出力バッファ
（５）の出力側（ＤＯＵＴ）コントロールプレチャージ
パルスを発生させる。
このときにもパルス発生部（７）によって一定なパルス
幅（ＡＵＴＯ）を有するようになる。
幅（ＡＵＴＯ）を有するようになる。
このパルス幅は出力側（ＤＯＵＴ）をプレチャージさせ
る時間で十分に高インピーダンスを維持できるようにな
っており、データバスラインプレチャージパルス（ΦＤ
ＯＰ）はデータエネイブル信号供給ライン（DO line）
及びデータバス（ＤＢ）ラインをアドレス変換信号（▲
▼）がＬレベルを維持する間、プレチャージさせ
る機能を行う。コントロールプレチャージパルス（ＤＣ
ＰＰ）はデータ変換信号発生部（２５）に入力されデー
タ信号（Ｄ１Ｐ）（ＤΦＰ）の出力するか否かを決定す
る。データ変換信号発生部（２５）はスリーステートコ
ントロール信号（ΦＴＲＳＴ）が供給されればＭＯＳト
ランジスタ（Ｍ７）（Ｍ８）を通じてデータバス（Ｄ
Ｂ）（▲▼）のデータが供給され、ラッチ（１１）
（１２）を通じてナンドゲート（ＮＤ１）（ＮＤ２）及
びインバータ（Ｉ７）（Ｉ８）から構成されたアンド回
路によってデータ（Ｄ１Ｐ）（Ｄ０Ｐ）が出力される。
る時間で十分に高インピーダンスを維持できるようにな
っており、データバスラインプレチャージパルス（ΦＤ
ＯＰ）はデータエネイブル信号供給ライン（DO line）
及びデータバス（ＤＢ）ラインをアドレス変換信号（▲
▼）がＬレベルを維持する間、プレチャージさせ
る機能を行う。コントロールプレチャージパルス（ＤＣ
ＰＰ）はデータ変換信号発生部（２５）に入力されデー
タ信号（Ｄ１Ｐ）（ＤΦＰ）の出力するか否かを決定す
る。データ変換信号発生部（２５）はスリーステートコ
ントロール信号（ΦＴＲＳＴ）が供給されればＭＯＳト
ランジスタ（Ｍ７）（Ｍ８）を通じてデータバス（Ｄ
Ｂ）（▲▼）のデータが供給され、ラッチ（１１）
（１２）を通じてナンドゲート（ＮＤ１）（ＮＤ２）及
びインバータ（Ｉ７）（Ｉ８）から構成されたアンド回
路によってデータ（Ｄ１Ｐ）（Ｄ０Ｐ）が出力される。
従って、上記タイムチャートにおけるようにステートコ
ントロール信号（ΦＴＲＳＴ）がＨレベルのとき無効デ
ータが出力バッファ（５）の出力側（ＤＯＵＴ）に供給
される間、ラッチ（１１）（１２）にそれぞれ伝達さ
れ、コントロールプレチャージパルス（ＤＣＰＰ）がエ
ネイブルのときデータバス（▲▼）（ＤＢ）を通じ
て印加される無効データの状態に応じてデータ（ＤΦ
Ｐ）（Ｄ１Ｐ）を発生させる。
ントロール信号（ΦＴＲＳＴ）がＨレベルのとき無効デ
ータが出力バッファ（５）の出力側（ＤＯＵＴ）に供給
される間、ラッチ（１１）（１２）にそれぞれ伝達さ
れ、コントロールプレチャージパルス（ＤＣＰＰ）がエ
ネイブルのときデータバス（▲▼）（ＤＢ）を通じ
て印加される無効データの状態に応じてデータ（ＤΦ
Ｐ）（Ｄ１Ｐ）を発生させる。
ここで、無効データが“１”であればデータ（Ｄ１Ｐ）
はＨレベル、データ（Ｄ０Ｐ）はＬレベルとなり無効デ
ータが“０”であれば、データ（Ｄ０Ｐ）はＨレベル、
データ（Ｄ１Ｐ）はＬレベルの信号を発生させてプレチ
ャージ部（９）のＭＯＳトランジスタ（Ｍ１）（Ｍ２）
のゲート側に印加される。
はＨレベル、データ（Ｄ０Ｐ）はＬレベルとなり無効デ
ータが“０”であれば、データ（Ｄ０Ｐ）はＨレベル、
データ（Ｄ１Ｐ）はＬレベルの信号を発生させてプレチ
ャージ部（９）のＭＯＳトランジスタ（Ｍ１）（Ｍ２）
のゲート側に印加される。
又、出力側バッファ（５）のデータバス（ＤＢ）（▲
▼）を通じて印加されるデータ信号はノアゲート（Ｎ
Ｏ１）（ＮＯ２）及びインバータ（Ｉ１）（Ｉ２）から
構成されたラッチ（１）を通じてコントロール回路
（２）（３）に印加され、コントロール回路（２）
（３）ではスリーステートコントロール信号（ΦＴＲＳ
Ｔ）が印加さればＭＯＳトランジスタ（Ｍ１１）（Ｍ１
２）のゲートに印加される。
▼）を通じて印加されるデータ信号はノアゲート（Ｎ
Ｏ１）（ＮＯ２）及びインバータ（Ｉ１）（Ｉ２）から
構成されたラッチ（１）を通じてコントロール回路
（２）（３）に印加され、コントロール回路（２）
（３）ではスリーステートコントロール信号（ΦＴＲＳ
Ｔ）が印加さればＭＯＳトランジスタ（Ｍ１１）（Ｍ１
２）のゲートに印加される。
結局、無効データが“１”であればデータ信号（Ｄ１
Ｐ）はＨレベルとなりプレチャージ部（９）のＭＯＳト
ランジスタ（Ｍ６）をターン・オンさせるので、出力側
（ＤＯＵＴ）の電源が放電されＭＯＳトランジスタ（Ｍ
６）に流れインピーダンスレベルが低くなるようにな
る。
Ｐ）はＨレベルとなりプレチャージ部（９）のＭＯＳト
ランジスタ（Ｍ６）をターン・オンさせるので、出力側
（ＤＯＵＴ）の電源が放電されＭＯＳトランジスタ（Ｍ
６）に流れインピーダンスレベルが低くなるようにな
る。
反対に、無効データが“０”である場合にはデータ信号
（ＤΦＰ）はＨレベルとなりＭＯＳトランジスタ（Ｍ
５）がターン・オンされる。
（ＤΦＰ）はＨレベルとなりＭＯＳトランジスタ（Ｍ
５）がターン・オンされる。
従って、出力側（ＤＯＵＴ）に電源（ＶＣＣ）が供給さ
れて充電されるので高インピーダンスレベルを維持する
ようになるもので、有効データが出力されるとき、出力
側インピーダンスが予め調節され無効データに対する影
響を受けないので、ノイズが大きく減少されスピードが
大きく向上される。
れて充電されるので高インピーダンスレベルを維持する
ようになるもので、有効データが出力されるとき、出力
側インピーダンスが予め調節され無効データに対する影
響を受けないので、ノイズが大きく減少されスピードが
大きく向上される。
即ち、第２図(イ)から出力側（ＤＯＵＴ）を考察する
と、無効データがＨレベル状態においてコントロール信
号（ΦＴＲＳＴ）及びデータバス（ＤＢ）の状態信号が
合成された出力が表われ、無効データが“１”状態でＭ
ＯＳトランジスタ（Ｍ６）がターン・オンされてデータ
信号（Ｄ１Ｐ）とともに１次レベルを降下させてスリー
ステートコントロール信号（ΦＴＲＳＴ）によって２次
降下させたレベルを維持するようになりプレチャージさ
れる全体的なレベルを降下させる。
と、無効データがＨレベル状態においてコントロール信
号（ΦＴＲＳＴ）及びデータバス（ＤＢ）の状態信号が
合成された出力が表われ、無効データが“１”状態でＭ
ＯＳトランジスタ（Ｍ６）がターン・オンされてデータ
信号（Ｄ１Ｐ）とともに１次レベルを降下させてスリー
ステートコントロール信号（ΦＴＲＳＴ）によって２次
降下させたレベルを維持するようになりプレチャージさ
れる全体的なレベルを降下させる。
従って、次のアドレス（ＣＡｊ）区間に印加される有効
データは降下されたレベルに共に書込まられるのでノイ
ズの減少及びスピードを向上させることができる。
データは降下されたレベルに共に書込まられるのでノイ
ズの減少及びスピードを向上させることができる。
第２図(ロ)のように無効データがＬレベルの状態
（“０”）である場合に出力側（ＤＯＵＴ）のレベルを
考察すると、このときには、(イ)の如くカラムアドレス
（Ａｊ）においてアドレス（ＣＡｉ）区間で無効データ
“０”が書込まれアドレス信号（ＣＡｊ）区間には有効
データが“１”が書込まれるようになる。
（“０”）である場合に出力側（ＤＯＵＴ）のレベルを
考察すると、このときには、(イ)の如くカラムアドレス
（Ａｊ）においてアドレス（ＣＡｉ）区間で無効データ
“０”が書込まれアドレス信号（ＣＡｊ）区間には有効
データが“１”が書込まれるようになる。
従って、出力側（ＤＯＵＴ）は無効データレベルがＬレ
ベル状態において、スリーステートコントロール信号
（０ＴＲＳＴ）及びデータバス（▲▼）の状態信号
によって合成された出力が表われ、無効データが“０”
状態でＭＯＳトランジスタ（Ｍ５）がターン・オンされ
てデータ信号（Ｄ０Ｐ）と共に１次にレベルを上昇させ
たあと、スリーステートコントロール信号（０ＴＲＳ
Ｔ）によって２次にレベルを上昇させるようになる。
ベル状態において、スリーステートコントロール信号
（０ＴＲＳＴ）及びデータバス（▲▼）の状態信号
によって合成された出力が表われ、無効データが“０”
状態でＭＯＳトランジスタ（Ｍ５）がターン・オンされ
てデータ信号（Ｄ０Ｐ）と共に１次にレベルを上昇させ
たあと、スリーステートコントロール信号（０ＴＲＳ
Ｔ）によって２次にレベルを上昇させるようになる。
従って、次のアドレス（ＣＡｊ）区間で印加される有効
データは上昇されたレベルと共に書込まられるのでノイ
ズの減少及びスピードを向上させることができる。
データは上昇されたレベルと共に書込まられるのでノイ
ズの減少及びスピードを向上させることができる。
（発明の効果） 以上におけるように、本発明は無効データ“１”又は
“０”の状態に応じて出力側が充電又は放電されるよう
にプレチャージさせることにより、ＣＭＯＳレベルがＴ
ＴＬレベルに変換されるときに、ノイズを減少させるこ
とができるので、入力レベルのマージンを大きくするこ
とができるし、予め、充電されるか放電されたレベル
で、有効データが供給されるのでデータの処理速度を高
めることができるのである。
“０”の状態に応じて出力側が充電又は放電されるよう
にプレチャージさせることにより、ＣＭＯＳレベルがＴ
ＴＬレベルに変換されるときに、ノイズを減少させるこ
とができるので、入力レベルのマージンを大きくするこ
とができるし、予め、充電されるか放電されたレベル
で、有効データが供給されるのでデータの処理速度を高
めることができるのである。
特に、本発明のプレチャージ部はＮチャネルＭＯＳトラ
ンジスタを使用してラッチアップ等動作信頼性を与える
ことができるので、出力バッファの所要量トランジスタ
を使用することができる利点があるのである。
ンジスタを使用してラッチアップ等動作信頼性を与える
ことができるので、出力バッファの所要量トランジスタ
を使用することができる利点があるのである。
第１図は本発明の実施例を示す出力側バッファのプレチ
ャージ制御回路図であり、 第２図(イ)，(ロ)は本発明において出力側バッファのプレ
チャージされる動作状態を示すタイムチャートであり、
第３図は従来のメモリ素子（４ＭＤＲＡＭ）において使
用される出力側バッファのプレチャージ制御回路図であ
り、 第４図は従来の他の実施例を示した出力側バッファのプ
レチャージ制御回路図である。 図面の主要部分に対する符号の説明 １，１１，１２…ラッチ ２，３…コントロール回路 ５…出力バッファ ６…コントロールパルス発生部 ７…パルス発生部、９…プレチャージ部 １０…プレチャージパルス発生部 １５…データ変換信号発生部 ＤＢ，▲▼…データバス ０ＴＲＳＴ…コントロール信号（スリーステート用） ▲▼…アドレス変換信号 ▲▼…カラムアドレスエネイブル信号 Ａｉ…カラムアドレス ０ＤＯＰ…データバスラインプレチャージパルス ＤＣＰＰ…コントロールプレチャージパルス Ｄ１Ｐ，Ｄ０Ｐ…データ信号 ＤＯＵＴ…出力（側） ＮＯ１，ＮＯ２…ノアゲート Ｉ１−Ｉ８…インバータ Ｍ１，Ｍ２，Ｍ３，……ＭＯＳトランジスタ ＮＤ１，ＮＤ２…ナンドゲート
ャージ制御回路図であり、 第２図(イ)，(ロ)は本発明において出力側バッファのプレ
チャージされる動作状態を示すタイムチャートであり、
第３図は従来のメモリ素子（４ＭＤＲＡＭ）において使
用される出力側バッファのプレチャージ制御回路図であ
り、 第４図は従来の他の実施例を示した出力側バッファのプ
レチャージ制御回路図である。 図面の主要部分に対する符号の説明 １，１１，１２…ラッチ ２，３…コントロール回路 ５…出力バッファ ６…コントロールパルス発生部 ７…パルス発生部、９…プレチャージ部 １０…プレチャージパルス発生部 １５…データ変換信号発生部 ＤＢ，▲▼…データバス ０ＴＲＳＴ…コントロール信号（スリーステート用） ▲▼…アドレス変換信号 ▲▼…カラムアドレスエネイブル信号 Ａｉ…カラムアドレス ０ＤＯＰ…データバスラインプレチャージパルス ＤＣＰＰ…コントロールプレチャージパルス Ｄ１Ｐ，Ｄ０Ｐ…データ信号 ＤＯＵＴ…出力（側） ＮＯ１，ＮＯ２…ノアゲート Ｉ１−Ｉ８…インバータ Ｍ１，Ｍ２，Ｍ３，……ＭＯＳトランジスタ ＮＤ１，ＮＤ２…ナンドゲート
Claims (1)
- 【請求項１】データ信号が供給されるラッチ（１）と、
上記ラッチ（１）の出力及びコントロール信号（ΦＴＲ
ＳＴ）が印加されデータを出力するコントロール回路
（２），（３）と、このコントロール回路（２），
（３）の出力によって駆動されるＭＯＳトランジスタか
ら構成される出力バッファ（５）と、 アドレス変換信号（▲▼）によってコントロール
プレチャージパルス（ＤＣＰＰ）を出力するプレチャー
ジパルス発生部（１０）と、上記出力バッファ（５）の
出力（ＤＯＵＴ）を受けるプレチャージ部（９）を含む
ＤＲＡＭの出力バッファプレチャージ制御回路におい
て、 上記プレチャージ部（９）へデータ信号（ＤΦＰ），
（Ｄ１Ｐ）を供給するように、 データ信号（ＤＢ），（Ｂ）を受けるＭＯＳトランジ
スタ（Ｍ７），（Ｍ８）と、これに連結されたラッチ
（１１），（１２）と、このラッチ信号と上記プレチャ
ージパルス発生部（１０）からのコントロールプレチャ
ージパルス（ＤＣＰＰ）を入力とする個々のＮＡＮＤゲ
ート（ＮＤ１），（ＮＤ２）と、これに連結されたイン
バータ（１７），（１８）と、から構成されるデータ変
換信号発生部（２５）と、 上記データ変換信号発生部（２５）の各出力が印加され
るＭＯＳトランジスタ（Ｍ５），（Ｍ６）のゲートを含
むプレチャージ部（９）とを連結構成したことを特徴と
するメモリ素子の出力バッファプレチャージ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008263A KR910005602B1 (ko) | 1989-06-15 | 1989-06-15 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
| KR1989-8263 | 1989-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330185A JPH0330185A (ja) | 1991-02-08 |
| JPH0632216B2 true JPH0632216B2 (ja) | 1994-04-27 |
Family
ID=19287133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048204A Expired - Lifetime JPH0632216B2 (ja) | 1989-06-15 | 1990-02-28 | メモリ素子の出力バッファのプレチャージ制御回路 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5058066A (ja) |
| JP (1) | JPH0632216B2 (ja) |
| KR (1) | KR910005602B1 (ja) |
| CN (1) | CN1019706B (ja) |
| DE (1) | DE4006703A1 (ja) |
| FR (1) | FR2648610B1 (ja) |
| GB (1) | GB2233131B (ja) |
| IT (1) | IT1248661B (ja) |
| NL (1) | NL9000467A (ja) |
| RU (1) | RU2051429C1 (ja) |
| SE (1) | SE513715C2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857768A (en) * | 1988-04-27 | 1989-08-15 | Sun Microsystems, Inc. | Triple rail logic gate |
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| KR940005688B1 (ko) * | 1991-09-05 | 1994-06-22 | 삼성전자 주식회사 | 메모리 소자에 있어서 데이터 라인의 프리챠아지 자동 검사 장치 |
| FR2694121B1 (fr) * | 1992-07-24 | 1995-09-22 | Sgs Thomson Microelectronics | Memoire en circuit integre avec prechaarge prealable en sortie. |
| US5469385A (en) * | 1993-05-11 | 1995-11-21 | Texas Instruments Incorporated | Output buffer with boost from voltage supplies |
| US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2634141B2 (ja) * | 1994-01-19 | 1997-07-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサ・システム |
| KR960004567B1 (ko) * | 1994-02-04 | 1996-04-09 | 삼성전자주식회사 | 반도체 메모리 장치의 데이타 출력 버퍼 |
| US5652724A (en) * | 1994-12-23 | 1997-07-29 | Micron Technology, Inc. | Burst EDO memory device having pipelined output buffer |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
| US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5610864A (en) | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
| US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
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