JP2000208531A - ヘテロ接合バイポ―ラトランジスタ - Google Patents
ヘテロ接合バイポ―ラトランジスタInfo
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- JP2000208531A JP2000208531A JP11009973A JP997399A JP2000208531A JP 2000208531 A JP2000208531 A JP 2000208531A JP 11009973 A JP11009973 A JP 11009973A JP 997399 A JP997399 A JP 997399A JP 2000208531 A JP2000208531 A JP 2000208531A
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Abstract
(57)【要約】
【課題】ヘテロ接合バイポーラトランジスタの素子サイ
ズを縮小化し、素子内部で発生した熱を効率良く取り除
くことができる半導体装置を提供することを目的とす
る。 【解決手段】本発明のヘテロ接合バイポーラトランジス
タは、n+型GaAs基板１上にｎ+型AlGaAsエミッタ層５、
ｐ+型GaAsベース層６、ｎ型GaAsコレクタ層７、ｎ +型Ga
Asコレクタキャップ層８、AuGeとNiの合金から成るコレ
クタ電極１１を順次形成している。n+型GaAs基板１裏面
全体にはTi層とAu層から成るエミッタ電極１３を有して
いる。ｎ+型AlGaAsエミッタ層５直下部のn+型GaAs基板
１裏面には凹部１４を有している。凹部１４を形成する
ことにより、エミッタ層５とエミッタ電極１３間の距離
は短くなり、エミッタ電極からの放熱が容易になる。
ズを縮小化し、素子内部で発生した熱を効率良く取り除
くことができる半導体装置を提供することを目的とす
る。 【解決手段】本発明のヘテロ接合バイポーラトランジス
タは、n+型GaAs基板１上にｎ+型AlGaAsエミッタ層５、
ｐ+型GaAsベース層６、ｎ型GaAsコレクタ層７、ｎ +型Ga
Asコレクタキャップ層８、AuGeとNiの合金から成るコレ
クタ電極１１を順次形成している。n+型GaAs基板１裏面
全体にはTi層とAu層から成るエミッタ電極１３を有して
いる。ｎ+型AlGaAsエミッタ層５直下部のn+型GaAs基板
１裏面には凹部１４を有している。凹部１４を形成する
ことにより、エミッタ層５とエミッタ電極１３間の距離
は短くなり、エミッタ電極からの放熱が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は高周波動作、高速動
作素子として用いられる化合物ヘテロ接合バイポーラト
ランジスタに関する。
作素子として用いられる化合物ヘテロ接合バイポーラト
ランジスタに関する。
【０００２】
【従来の技術】近年、半導体装置において高集積化、高
速化が進んでいる。ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）は超高速動作の可能な素子として注目を集め
ており、移動通信への実用化、アナログＩＣやディジタ
ル回路への応用を検討されている。超高速動作を実現す
るために素子サイズの縮小化やベース抵抗の低減化は不
可欠である。図１４は従来のヘテロ接合バイポーラトラ
ンジスタの素子断面図である。半絶縁性のGaAs基板４０
上にGaAsから成るｎ型コレクタ高濃度層４１が形成さ
れ、GaAsコレクタ高濃度層４１上の一部にGaAsから成る
ｎ型コレクタ層４２とコレクタ電極４３が形成されてい
る。さらにｎ型GaAsコレクタ層４２上にGaAsから成るｐ
型ベース層４４が形成され、ｐ型GaAsベース層４４上の
一部にベース電極４５とGaAsから成るｎ型エミッタ層４
６が形成されている。ｎ型GaAsエミッタ層４６上にはWS
iから成るエミッタ電極４７が形成されている。このHBT
素子と隣接する素子との間のGaAs基板およびｎ型GaAsコ
レクタ高濃度層部分にバイアホール技術を用いて幅１０
０μｍ以上のバイアホール開口領域４８を形成してい
る。バイアホール開口領域４８およびGaAs基板４０裏面
には裏面電極４９が形成されている。そして裏面電極４
９はAuメッキされたエミッタ配線５０を介してWSiエミ
ッタ電極４７と接続している。この従来のHBTはエミッ
タ層４６で発生した熱を熱伝率の良いエミッタ配線５０
を通して裏面電極４９から放出する構造をもつ。
速化が進んでいる。ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）は超高速動作の可能な素子として注目を集め
ており、移動通信への実用化、アナログＩＣやディジタ
ル回路への応用を検討されている。超高速動作を実現す
るために素子サイズの縮小化やベース抵抗の低減化は不
可欠である。図１４は従来のヘテロ接合バイポーラトラ
ンジスタの素子断面図である。半絶縁性のGaAs基板４０
上にGaAsから成るｎ型コレクタ高濃度層４１が形成さ
れ、GaAsコレクタ高濃度層４１上の一部にGaAsから成る
ｎ型コレクタ層４２とコレクタ電極４３が形成されてい
る。さらにｎ型GaAsコレクタ層４２上にGaAsから成るｐ
型ベース層４４が形成され、ｐ型GaAsベース層４４上の
一部にベース電極４５とGaAsから成るｎ型エミッタ層４
６が形成されている。ｎ型GaAsエミッタ層４６上にはWS
iから成るエミッタ電極４７が形成されている。このHBT
素子と隣接する素子との間のGaAs基板およびｎ型GaAsコ
レクタ高濃度層部分にバイアホール技術を用いて幅１０
０μｍ以上のバイアホール開口領域４８を形成してい
る。バイアホール開口領域４８およびGaAs基板４０裏面
には裏面電極４９が形成されている。そして裏面電極４
９はAuメッキされたエミッタ配線５０を介してWSiエミ
ッタ電極４７と接続している。この従来のHBTはエミッ
タ層４６で発生した熱を熱伝率の良いエミッタ配線５０
を通して裏面電極４９から放出する構造をもつ。
【０００３】 第二の従来例として、エミッタ電極を基板
下部に形成したＨＢＴの断面を図１５に示す。高濃度Ｎ
+型GaAs基板５１上にｎ+型GaAsエミッタ層５２がメサ形
に形成されており、メサ部上にｎ型AlGaAsエミッタ層５
３が、メサ部以外の部分には高抵抗化層５４が形成され
ている。そしてｎ型AlGaAsエミッタ層５３上および高抵
抗化層５４上の一部にｐ+型GaAsベース層５５が形成さ
れている。ｐ+型GaAsベース層５５上においてｎ型AlGaA
sエミッタ層５３形成面と反対の面上にｎ型GaAsコレク
タ層５６、ｎ+型GaAsコレクタコンタクト層５７、コレ
クタ電極５８が順次形成されている。ｐ+型GaAsベース
層５５上において高抵抗化層５４形成面と反対の面上の
一部にベース電極５９が形成されている。またｎ+型GaA
s基板５１裏面にはエミッタ電極６０が形成されてい
る。この第二の従来例はエミッタ電極６０をｎ+型GaAs
基板５１裏面に形成することにより、素子サイズの小さ
い構造をとることができる。
下部に形成したＨＢＴの断面を図１５に示す。高濃度Ｎ
+型GaAs基板５１上にｎ+型GaAsエミッタ層５２がメサ形
に形成されており、メサ部上にｎ型AlGaAsエミッタ層５
３が、メサ部以外の部分には高抵抗化層５４が形成され
ている。そしてｎ型AlGaAsエミッタ層５３上および高抵
抗化層５４上の一部にｐ+型GaAsベース層５５が形成さ
れている。ｐ+型GaAsベース層５５上においてｎ型AlGaA
sエミッタ層５３形成面と反対の面上にｎ型GaAsコレク
タ層５６、ｎ+型GaAsコレクタコンタクト層５７、コレ
クタ電極５８が順次形成されている。ｐ+型GaAsベース
層５５上において高抵抗化層５４形成面と反対の面上の
一部にベース電極５９が形成されている。またｎ+型GaA
s基板５１裏面にはエミッタ電極６０が形成されてい
る。この第二の従来例はエミッタ電極６０をｎ+型GaAs
基板５１裏面に形成することにより、素子サイズの小さ
い構造をとることができる。
【０００４】
【発明が解決しようとする課題】上記従来の第一のＨＢ
Ｔは基板４０およびコレクタ高濃度層４１部分に幅１０
０μｍ以上の開口領域４８を必要とするため、大きな素
子構造になるという問題があった。また、開口領域を設
けずに基板裏面にエミッタ電極を形成した従来第二のHB
Tは、ｎ型AlGaAsエミッタ層５３とエミッタ電極６０の
間に均一で厚いｎ+型GaAs基板５１を持つ。このｎ+型Ga
As基板５１はエミッタ層で発生した熱をエミッタ電極へ
伝熱する際の妨げとなっていた。そこで本発明は素子サ
イズが小さく、エミッタ電極から十分な放熱を行うこと
ができるHBTを提供することを目的とする。
Ｔは基板４０およびコレクタ高濃度層４１部分に幅１０
０μｍ以上の開口領域４８を必要とするため、大きな素
子構造になるという問題があった。また、開口領域を設
けずに基板裏面にエミッタ電極を形成した従来第二のHB
Tは、ｎ型AlGaAsエミッタ層５３とエミッタ電極６０の
間に均一で厚いｎ+型GaAs基板５１を持つ。このｎ+型Ga
As基板５１はエミッタ層で発生した熱をエミッタ電極へ
伝熱する際の妨げとなっていた。そこで本発明は素子サ
イズが小さく、エミッタ電極から十分な放熱を行うこと
ができるHBTを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタは、半導体基板と、前記半導体基板
上の一部に形成された第一導電型のエミッタ層と、前記
半導体基板上で前記エミッタ層が形成されていない部分
に前記エミッタ層と接して形成された半絶縁層と、前記
半絶縁層下部で前記半導体基板内の一部に形成された高
抵抗化層と、前記エミッタ層および前記半絶縁層上に形
成された第二導電型のベース層と、前記ベース層におい
て前記エミッタ層の形成面と反対の面上に形成された第
一導電型のコレクタ層と、前記コレクタ層上に形成され
た第一導電型のコレクタキャップ層と、前記ベース層上
の一部に形成されたベース電極と、前記第一導電型コレ
クタキャップ層上に形成されたコレクタ電極と、前記エ
ミッタ層下部の前記半導体基板裏面に形成された凹部
と、前記半導体基板裏面および前記凹部に形成されたエ
ミッタ電極とを具備することを特徴とする。また、前記
エミッタ層はAlGaAsであり、前記ベース層はGaAsである
ことを特徴とする。あるいは、前記エミッタ層はInGaP
であり、前記ベース層はGaAsであることを特徴とする。
このように本発明は半導体基板裏面に凹部を形成するこ
とで、エミッタ層で発生した熱の除去を容易にし、素子
サイズを小さくする。
ポーラトランジスタは、半導体基板と、前記半導体基板
上の一部に形成された第一導電型のエミッタ層と、前記
半導体基板上で前記エミッタ層が形成されていない部分
に前記エミッタ層と接して形成された半絶縁層と、前記
半絶縁層下部で前記半導体基板内の一部に形成された高
抵抗化層と、前記エミッタ層および前記半絶縁層上に形
成された第二導電型のベース層と、前記ベース層におい
て前記エミッタ層の形成面と反対の面上に形成された第
一導電型のコレクタ層と、前記コレクタ層上に形成され
た第一導電型のコレクタキャップ層と、前記ベース層上
の一部に形成されたベース電極と、前記第一導電型コレ
クタキャップ層上に形成されたコレクタ電極と、前記エ
ミッタ層下部の前記半導体基板裏面に形成された凹部
と、前記半導体基板裏面および前記凹部に形成されたエ
ミッタ電極とを具備することを特徴とする。また、前記
エミッタ層はAlGaAsであり、前記ベース層はGaAsである
ことを特徴とする。あるいは、前記エミッタ層はInGaP
であり、前記ベース層はGaAsであることを特徴とする。
このように本発明は半導体基板裏面に凹部を形成するこ
とで、エミッタ層で発生した熱の除去を容易にし、素子
サイズを小さくする。
【０００６】
【発明の実施の形態】以下、本発明の詳細を実施例に基
づいて説明する。図１１は本発明の第一の実施例による
NPN型のHBTの概略構造を示す断面図である。n+型GaAs基
板１上の一部にｎ+型AlGaAsエミッタ層５が形成されて
おり、ｎ+型AlGaAsエミッタ層５以外の部分には半絶縁
性のundope GaAs層３が、ｎ+型AlGaAsエミッタ層５と
接するように形成されている。undope GaAs層３下部で
ｎ+型GaAs基板１内の上層部に、高抵抗化層２が形成さ
れている。ｎ+型AlGaAsエミッタ層５上およびundope G
aAs層３上にはｐ+型GaAsベース層６が形成されている。
ｐ+型GaAsベース層６においてｎ+型AlGaAsエミッタ層５
の形成面と反対の面上にはｎ型GaAsコレクタ層７、ｎ+
型GaAsコレクタキャップ層８が順次形成されており、ｎ
+型GaAsコレクタキャップ層８上の一部にAuGeとNiの合
金から成るコレクタ電極１１が形成されている。ｐ+型G
aAsベース層６のundope GaAs層３形成面と反対の面上
にはPtから成るベース電極９が形成されている。ｎ+型G
aAsコレクタキャップ層８上の一部とベース電極９上と
ｐ+型GaAsベース層６上にはSiO2絶縁酸化膜１０が形成
されている。SiO2絶縁酸化膜１０およびコレクタ電極１
１上には窒化膜１２が形成されている。ｎ+型AlGaAsエ
ミッタ層５直下部のn+型GaAs基板１裏面には凹部１４が
形成されている。n+型GaAs基板１裏面全体にはTi層とAu
層から成るエミッタ電極１３が形成されている。
づいて説明する。図１１は本発明の第一の実施例による
NPN型のHBTの概略構造を示す断面図である。n+型GaAs基
板１上の一部にｎ+型AlGaAsエミッタ層５が形成されて
おり、ｎ+型AlGaAsエミッタ層５以外の部分には半絶縁
性のundope GaAs層３が、ｎ+型AlGaAsエミッタ層５と
接するように形成されている。undope GaAs層３下部で
ｎ+型GaAs基板１内の上層部に、高抵抗化層２が形成さ
れている。ｎ+型AlGaAsエミッタ層５上およびundope G
aAs層３上にはｐ+型GaAsベース層６が形成されている。
ｐ+型GaAsベース層６においてｎ+型AlGaAsエミッタ層５
の形成面と反対の面上にはｎ型GaAsコレクタ層７、ｎ+
型GaAsコレクタキャップ層８が順次形成されており、ｎ
+型GaAsコレクタキャップ層８上の一部にAuGeとNiの合
金から成るコレクタ電極１１が形成されている。ｐ+型G
aAsベース層６のundope GaAs層３形成面と反対の面上
にはPtから成るベース電極９が形成されている。ｎ+型G
aAsコレクタキャップ層８上の一部とベース電極９上と
ｐ+型GaAsベース層６上にはSiO2絶縁酸化膜１０が形成
されている。SiO2絶縁酸化膜１０およびコレクタ電極１
１上には窒化膜１２が形成されている。ｎ+型AlGaAsエ
ミッタ層５直下部のn+型GaAs基板１裏面には凹部１４が
形成されている。n+型GaAs基板１裏面全体にはTi層とAu
層から成るエミッタ電極１３が形成されている。
【０００７】図１２は本発明の第一の実施例によるNPN
型のHBTを下部から見た図である。説明の都合上チップ
１５の裏面全体に形成されるエミッタ電極１３は省略し
ている。四角い領域で示される凹部１４はチップ１５の
裏面上に多数形成されている。なお図１１は図１２のA
A'間の断面図を示したものである。図１乃至図１１は本
発明の第一の実施例によるNPN型のHBTの製造工程を示す
断面図である。まず炭素を高濃度にドープしたｎ+型GaA
s基板１に、パターニングされたフォトレジストを形成
し、マスク以外の部分に速さ６００kev、濃度１ｘ１０
１９ｃｍ-２でホウ素をイオン注入して高抵抗化層２を
形成する（図１）。ｎ+型GaAs基板１および高抵抗化層
２上にundope GaAs層３を結晶成長させ、その上にSiO2
から成る絶縁酸化膜４をCVD法により形成する（図
２）。ｎ+型GaAs基板１上に形成されたundope GaAs層
３とSiO2絶縁酸化膜４をフォトレジストをマスクとして
用いて選択的にエッチング除去する（図３）。エッチン
グされたundope GaAs層３の露出面形状はその結晶方向
に添った形状となり、下半分がメサ形で、上半分が逆メ
サ形となる。露出したｎ+型GaAs基板１上にAlGaAsから
成るｎ+型エミッタ層５をundope GaAs層３のメサ形の
部分まで結晶成長させ、SiO2絶縁酸化膜４はエッチング
によりすべて除去する（図４）。undope GaAs層３は逆
メサ部位をスライトエッチングにより除去してメサ形と
する（図５）。ｎ+型AlGaAsエミッタ層５および undop
e GaAs層３上にGaAsから成るｐ+型GaAsベース層６を
０、１μｍの厚さに結晶成長して形成する。ｐ+型GaAs
ベース層６上に、ｎ型GaAsコレクタ層７、ｎ+型GaAsコ
レクタキャップ層８を順次成長させる（図６）。形成さ
れたｎ型GaAsコレクタ層７とｎ+型GaAsコレクタキャッ
プ層８はベース電極引きだし領域に開口を持つマスクを
用いてメサ上にパターン形成すると同時に、ｐ+型GaAs
ベース層６を露出させてPtから成るベース電極９を形成
する。（図７）。その後CVD法を用いてSiO2絶縁酸化膜
１０を全体に０、５μｍの厚さに結晶成長させる（図
８）。コレクタキャップ層８上のSiO2絶縁酸化膜１０を
エッチング除去して、AuGeとNiの合金から成るコレクタ
電極１１を形成する。SiO2絶縁酸化膜１０およびコレク
タ電極１１上に窒化膜１２をCVD法を用いて形成させる
（図９）。ｎ+型GaAs基板１は１００μｍ程度の厚さに
ラッピングし、裏面にパターニングされたフォトレジス
トを形成する。その後エッチング除去を行いｎ+型AlGaA
sエミッタ層５直下部分に凹部１４を形成する（図１
０）。凹部１４の底は１辺２０〜４０μｍの四角い領域
で、深さは５０μｍ以上に設定されている。ｎ+型GaAs
基板１の裏面および凹部１４全体にTi層とAu層を順次形
成して熱処理を行い、エミッタ電極１３を形成する（図
１１）。
型のHBTを下部から見た図である。説明の都合上チップ
１５の裏面全体に形成されるエミッタ電極１３は省略し
ている。四角い領域で示される凹部１４はチップ１５の
裏面上に多数形成されている。なお図１１は図１２のA
A'間の断面図を示したものである。図１乃至図１１は本
発明の第一の実施例によるNPN型のHBTの製造工程を示す
断面図である。まず炭素を高濃度にドープしたｎ+型GaA
s基板１に、パターニングされたフォトレジストを形成
し、マスク以外の部分に速さ６００kev、濃度１ｘ１０
１９ｃｍ-２でホウ素をイオン注入して高抵抗化層２を
形成する（図１）。ｎ+型GaAs基板１および高抵抗化層
２上にundope GaAs層３を結晶成長させ、その上にSiO2
から成る絶縁酸化膜４をCVD法により形成する（図
２）。ｎ+型GaAs基板１上に形成されたundope GaAs層
３とSiO2絶縁酸化膜４をフォトレジストをマスクとして
用いて選択的にエッチング除去する（図３）。エッチン
グされたundope GaAs層３の露出面形状はその結晶方向
に添った形状となり、下半分がメサ形で、上半分が逆メ
サ形となる。露出したｎ+型GaAs基板１上にAlGaAsから
成るｎ+型エミッタ層５をundope GaAs層３のメサ形の
部分まで結晶成長させ、SiO2絶縁酸化膜４はエッチング
によりすべて除去する（図４）。undope GaAs層３は逆
メサ部位をスライトエッチングにより除去してメサ形と
する（図５）。ｎ+型AlGaAsエミッタ層５および undop
e GaAs層３上にGaAsから成るｐ+型GaAsベース層６を
０、１μｍの厚さに結晶成長して形成する。ｐ+型GaAs
ベース層６上に、ｎ型GaAsコレクタ層７、ｎ+型GaAsコ
レクタキャップ層８を順次成長させる（図６）。形成さ
れたｎ型GaAsコレクタ層７とｎ+型GaAsコレクタキャッ
プ層８はベース電極引きだし領域に開口を持つマスクを
用いてメサ上にパターン形成すると同時に、ｐ+型GaAs
ベース層６を露出させてPtから成るベース電極９を形成
する。（図７）。その後CVD法を用いてSiO2絶縁酸化膜
１０を全体に０、５μｍの厚さに結晶成長させる（図
８）。コレクタキャップ層８上のSiO2絶縁酸化膜１０を
エッチング除去して、AuGeとNiの合金から成るコレクタ
電極１１を形成する。SiO2絶縁酸化膜１０およびコレク
タ電極１１上に窒化膜１２をCVD法を用いて形成させる
（図９）。ｎ+型GaAs基板１は１００μｍ程度の厚さに
ラッピングし、裏面にパターニングされたフォトレジス
トを形成する。その後エッチング除去を行いｎ+型AlGaA
sエミッタ層５直下部分に凹部１４を形成する（図１
０）。凹部１４の底は１辺２０〜４０μｍの四角い領域
で、深さは５０μｍ以上に設定されている。ｎ+型GaAs
基板１の裏面および凹部１４全体にTi層とAu層を順次形
成して熱処理を行い、エミッタ電極１３を形成する（図
１１）。
【０００８】本実施例のエミッタ層５はAlGaAs の代わ
りにInGaPを用いても良く、他の材料でも良い。また、
コレクタ電極１１はAuGeとNiの合金を用いたがこの限り
ではない。また、ベース電極９はPtを用いたが代わりに
Tiを用いてもよい。また、エミッタ電極１３はTi層とAu
層を用いたがこの限りではない。高抵抗化層２はホウ素
をイオン注入して形成したが、他の元素を注入しても良
い。本実施例のｐ+型GaAsベース層６、SiO2絶縁酸化膜
１０、ｎ+型GaAs基板１の厚さは記述される限りではな
く、他の厚さに設定してもよい。また本実施例の凹部１
４の幅および深さは記述される限りではなく、他の厚さ
に設定してもよい。第一の実施例によるNPN型のHBTの構
造において、エミッタ電極１３を下部に形成することで
素子サイズを小さくでき、またｎ+型GaAs基板１の裏面
に凹部１４を形成することにより、エミッタ層とエミッ
タ電極間の距離が短くなり、エミッタ電極からの放熱を
容易にすることができる。図１３は本発明の第二の実施
例における２個連続して形成されたHBTの概略構造を示
す断面図である。図中それぞれのHBTの高抵抗化層１
６、２６、undope GaAs層１７、２７、ｐ+型GaAsベー
ス層１８、２８、Ptベース電極１９、２９、SiO2絶縁酸
化膜２０、３０、窒化膜２１、３１、ｎ+型AlGaAsエミ
ッタ層２２、３２、ｎ型GaAsコレクタ層２３、３３、ｎ
+型GaAsコレクタキャップ層２４、３４、コレクタ電極
２５、３５は、第一の実施例と同様の構造であるため、
説明を省略する。本実施例ではｎ+型GaAs基板裏面３６
の凹部３７が第一および第二のｎ+型AlGaAsエミッタ層
下部と、第一および第二のｎ+型AlGaAsエミッタ層間の
高抵抗化層の下部に形成されている点で第一の実施例と
異なる。ｎ+型GaAs基板３６の裏面にパターニングされ
たフォトレジストをマスクとして用いて一部エッチング
除去し、凹部３７を形成する。この凹部の底は１辺が８
０〜１００μｍの四角い領域で、深さは５０μｍ以上に
設定している。ｎ+型GaAs基板の裏面および凹部３７全
体にTi層とAu層を順次形成して熱処理を行い、エミッタ
電極３８を形成する。本実施例では２個連続して形成さ
れたHBT下部のｎ+型GaAs基板裏面に凹部を形成したが、
連続した数個のHBT下部のｎ+型GaAs基板裏面に凹部を形
成しても良い。
りにInGaPを用いても良く、他の材料でも良い。また、
コレクタ電極１１はAuGeとNiの合金を用いたがこの限り
ではない。また、ベース電極９はPtを用いたが代わりに
Tiを用いてもよい。また、エミッタ電極１３はTi層とAu
層を用いたがこの限りではない。高抵抗化層２はホウ素
をイオン注入して形成したが、他の元素を注入しても良
い。本実施例のｐ+型GaAsベース層６、SiO2絶縁酸化膜
１０、ｎ+型GaAs基板１の厚さは記述される限りではな
く、他の厚さに設定してもよい。また本実施例の凹部１
４の幅および深さは記述される限りではなく、他の厚さ
に設定してもよい。第一の実施例によるNPN型のHBTの構
造において、エミッタ電極１３を下部に形成することで
素子サイズを小さくでき、またｎ+型GaAs基板１の裏面
に凹部１４を形成することにより、エミッタ層とエミッ
タ電極間の距離が短くなり、エミッタ電極からの放熱を
容易にすることができる。図１３は本発明の第二の実施
例における２個連続して形成されたHBTの概略構造を示
す断面図である。図中それぞれのHBTの高抵抗化層１
６、２６、undope GaAs層１７、２７、ｐ+型GaAsベー
ス層１８、２８、Ptベース電極１９、２９、SiO2絶縁酸
化膜２０、３０、窒化膜２１、３１、ｎ+型AlGaAsエミ
ッタ層２２、３２、ｎ型GaAsコレクタ層２３、３３、ｎ
+型GaAsコレクタキャップ層２４、３４、コレクタ電極
２５、３５は、第一の実施例と同様の構造であるため、
説明を省略する。本実施例ではｎ+型GaAs基板裏面３６
の凹部３７が第一および第二のｎ+型AlGaAsエミッタ層
下部と、第一および第二のｎ+型AlGaAsエミッタ層間の
高抵抗化層の下部に形成されている点で第一の実施例と
異なる。ｎ+型GaAs基板３６の裏面にパターニングされ
たフォトレジストをマスクとして用いて一部エッチング
除去し、凹部３７を形成する。この凹部の底は１辺が８
０〜１００μｍの四角い領域で、深さは５０μｍ以上に
設定している。ｎ+型GaAs基板の裏面および凹部３７全
体にTi層とAu層を順次形成して熱処理を行い、エミッタ
電極３８を形成する。本実施例では２個連続して形成さ
れたHBT下部のｎ+型GaAs基板裏面に凹部を形成したが、
連続した数個のHBT下部のｎ+型GaAs基板裏面に凹部を形
成しても良い。
【０００９】
【発明の効果】本発明のヘテロ接合バイポーラトランジ
スタの構造において、ｎ+型AlGaAsエミッタ層直下部の
ｎ+型GaAs基板裏面に凹部を形成し、エミッタ電極をｎ+
型GaAs基板裏面に形成することにより、素子サイズを小
さくすることができ、かつエミッタ層からの放熱を十分
に行うことができる。
スタの構造において、ｎ+型AlGaAsエミッタ層直下部の
ｎ+型GaAs基板裏面に凹部を形成し、エミッタ電極をｎ+
型GaAs基板裏面に形成することにより、素子サイズを小
さくすることができ、かつエミッタ層からの放熱を十分
に行うことができる。
【図１】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図２】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図３】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図４】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図５】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図６】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図７】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図８】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図９】本発明の実施例に係わるヘテロ接合バイポーラ
トランジスタの製造工程を示す断面図、
トランジスタの製造工程を示す断面図、
【図１０】本発明の実施例に係わるヘテロ接合バイポー
ラトランジスタの製造工程を示す断面図、
ラトランジスタの製造工程を示す断面図、
【図１１】本発明の実施例に係わるヘテロ接合バイポー
ラトランジスタの構造を示す断面図、
ラトランジスタの構造を示す断面図、
【図１２】本発明の実施例に係わるヘテロ接合バイポー
ラトランジスタの下部を示す図、
ラトランジスタの下部を示す図、
【図１３】本発明の実施例に係わるヘテロ接合バイポー
ラトランジスタの構造を示す断面図、
ラトランジスタの構造を示す断面図、
【図１４】従来のヘテロ接合バイポーラトランジスタの
構造を示す断面図、
構造を示す断面図、
【図１５】従来のヘテロ接合バイポーラトランジスタの
構造を示す断面図。
構造を示す断面図。
１、３６…ｎ+型GaAs基板 ２、１６、２６…高抵抗化層 ３、１７、２７…undope GaAs層 ５、２２、２３…ｎ+型AlGaAsエミッタ層 ６、１８、２８…GaAsｐ+型ベース層 ７、２３、３３…ｎ型GaAsコレクタ層 ８、２４、３４…ｎ+型GaAsコレクタキャップ層 ９、１９、２９…Ptベース電極 １０、２０、３０…SiO2絶縁酸化膜 １１、２５、３５…コレクタ電極 １２、２１、３１…窒化膜 １３、３８…エミッタ電極 １４、３７…凹部
Claims (4)
- 【請求項１】半導体基板と、前記半導体基板上の一部に
形成された第一導電型のエミッタ層と、前記半導体基板
上で前記エミッタ層が形成されていない部分に前記エミ
ッタ層と接して形成された半絶縁層と、前記半絶縁層下
部で前記半導体基板内の一部に形成された高抵抗化層
と、前記エミッタ層および前記半絶縁層上に形成された
第二導電型のベース層と、前記ベース層において前記エ
ミッタ層の形成面と反対の面上に形成された第一導電型
のコレクタ層と、前記コレクタ層上に形成された第一導
電型コレクタキャップ層と、前記ベース層上の一部に形
成されたベース電極と、前記第一導電型コレクタキャッ
プ層上に形成されたコレクタ電極と、前記エミッタ層下
部の前記半導体基板裏面に形成された凹部と、前記半導
体基板裏面および前記凹部に形成されたエミッタ電極
と、を具備することを特徴とするヘテロ接合バイポーラ
トランジスタ。 - 【請求項２】半導体基板と、前記半導体基板上の一部に
形成された第一導電型の第一のエミッタ層と、前記半導
体基板上で前記第一のエミッタ層が形成されていない部
分に前記第一のエミッタ層と接して形成された第一の半
絶縁層と、前記第一の半絶縁層下部で前記半導体基板内
の一部に形成された第一の高抵抗化層と、前記第一のエ
ミッタ層および前記第一の半絶縁層上に形成された第二
導電型の第一のベース層と、前記第一のベース層におい
て前記第一のエミッタ層の形成面と反対の面上に形成さ
れた第一導電型の第一のコレクタ層と、前記第一のコレ
クタ層上に形成された第一導電型の第一のコレクタキャ
ップ層と、前記第一のベース層上の一部に形成された第
一のベース電極と、前記第一のコレクタキャップ層上に
形成された第一のコレクタ電極とを有する第一のヘテロ
接合バイポーラトランジスタと、前記第一のヘテロ接合
バイポーラトランジスタと同一の半導体基板上に形成さ
れた第一導電型の第二のエミッタ層と、前記半導体基板
上で前記第二のエミッタ層が形成されていない部分に前
記第二のエミッタ層と接して形成された第二の半絶縁層
と、前記第二の半絶縁層下部で前記半導体基板内の一部
に形成された第二の高抵抗化層と、前記第二のエミッタ
層および前記第二の半絶縁層上に形成された第二導電型
の第二のベース層と、前記第二のベース層において前記
第二のエミッタ層の形成面と反対の面上に形成された第
一導電型の第二のコレクタ層と、前期第二のコレクタ層
上に形成された第一導電型の第二のコレクタキャップ層
と、前記第二のベース層上の一部に形成された第二のベ
ース電極と、前記第二のコレクタキャップ層上に形成さ
れた第二のコレクタ電極とを有する第二のヘテロ接合バ
イポーラトランジスタと、前記第一および第二のエミッ
タ層下と前記第一および第二のヘテロ接合バイポーラト
ランジスタ間の領域下の前記半導体基板裏面に形成され
た凹部と、前記半導体基板裏面および前記凹部全体に形
成されたエミッタ電極と、を具備することを特徴とする
ヘテロ接合バイポーラトランジスタ。 - 【請求項３】前記エミッタ層はAlGaAsであり、前記ベー
ス層はGaAsであることを特徴とする請求項１記載のヘテ
ロ接合バイポーラトランジスタ。 - 【請求項４】前記エミッタ層はInGaPであり、前記ベー
ス層はGaAsであることを特徴とする請求項１記載のヘテ
ロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009973A JP2000208531A (ja) | 1999-01-19 | 1999-01-19 | ヘテロ接合バイポ―ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009973A JP2000208531A (ja) | 1999-01-19 | 1999-01-19 | ヘテロ接合バイポ―ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208531A true JP2000208531A (ja) | 2000-07-28 |
Family
ID=11734873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11009973A Pending JP2000208531A (ja) | 1999-01-19 | 1999-01-19 | ヘテロ接合バイポ―ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040623A (ja) * | 2009-08-13 | 2011-02-24 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタおよびその製法 |
-
1999
- 1999-01-19 JP JP11009973A patent/JP2000208531A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040623A (ja) * | 2009-08-13 | 2011-02-24 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタおよびその製法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
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