JP2000208640A

JP2000208640A - 半導体装置の製造方法

Info

Publication number: JP2000208640A
Application number: JP11003309A
Authority: JP
Inventors: Atsushi Suzuki; 篤鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-08
Filing date: 1999-01-08
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】同一基板上にｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタとを有し、第１導電型のトランジスタの
ゲート電極が第１導電型され第２の導電型のトランジス
タのゲート電極が第２の導電型とされた半導体装置を、
少ない工程数で且つ高精度に製造する。【解決手段】ｐ型不純物であるホウ素を添加して第１
のシリコン膜１６を堆積した後、ノンドープの第２のシ
リコン膜１７を堆積し、２層のゲート電極を形成する。
そして、ＰＭＯＳ側をレジストでマスクしてヒ素イオン
を注入し、ＮＭＯＳ側をレジストでマスクしてホウ素イ
オンを注入し、熱処理して、ゲート／ドレイン領域及び
ゲート電極の不純物を拡散する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１導電型及び第
２導電型のトランジスタが同一基板上に形成された半導
体装置の製造方法に関し、特に、第１の導電型のトラン
ジスタのゲート電極を第１導電型にし、第２の導電型の
トランジスタのゲート電極を第２導電型にした半導体装
置の製造方法に関する。

【０００２】

【従来の技術】同一基板上にｎ型ＭＯＳトランジスタ
（ＮＭＯＳ）とｐ型ＭＯＳトランジスタ（ＰＭＯＳ）と
が形成された相補型ＭＯＳトランジスタ（ＣＭＯＳトラ
ンジスタ）は、ｎ型及びｐ型の両トランジスタがオンと
なったときのみ電流が流れるため消費電力が低く、また
微細化や高集積化が容易であり、一般に広く用いられて
いる。

【０００３】このようなＣＭＯＳトランジスタでは、従
来、ＮＭＯＳのゲート電極及びＰＭＯＳのゲート電極と
もに、リンやヒ素等のｎ型不純物が添加されたｎ型ポリ
シリコン膜が用いられていた。しかしながら、近年、Ｎ
ＭＯＳとＰＭＯＳとの間で閾値電圧を対称化し低電圧化
が図れるようにするため、ＰＭＯＳのゲート電極をｎ型
ポリシリコン膜からｐ型ポリシリコン膜に代えて用いら
れるようになってきている。このようなｎ型不純物を含
むゲート電極を備えたＮＭＯＳと、ｐ型不純物を含むゲ
ート電極を備えたＰＭＯＳとから構成されるＣＭＯＳト
ランジスタは、デュアルゲート型ＣＭＯＳトランジスタ
と呼ばれている。

【０００４】ゲート電極となるポリシリコン層に不純物
を導入する方法としては、熱拡散方法、イオン注入方
法、又は、シリコンの堆積中の雰囲気に不純物ガスを添
加する方法（以下、この方法をその場ドーピングと呼
ぶ。）等が知られている。

【０００５】デュアルゲート型ＣＭＯＳトランジスタで
は、一般に、イオン注入方法により、ゲート電極となる
ポリシリコン層に不純物を導入している。例えば、ＮＭ
ＯＳのゲート電極となるポリシリコン層には、ＰＭＯＳ
の領域をレジストでマスクした状態でリンやヒ素といっ
たｎ型不純物イオンを注入し、ＰＭＯＳのゲート電極と
なるポリシリコン層には、ＮＭＯＳ領域をレジストでマ
スクした状態でホウ素や二フッ化ホウ素といったｐ型不
純物イオンを注入する。

【０００６】

【発明が解決しようとする課題】ところで、ＰＭＯＳの
ゲート電極となるポリシリコン層にホウ素イオンを注入
する場合、注入後の熱拡散時にホウ素イオンの一部がポ
リシリコン層の結晶粒界に捕獲されてしまうので、注入
したホウ素イオンの活性化率が低くなってしまう。従っ
て、ＰＭＯＳのゲート電極となるポリシリコン層にホウ
素イオンを注入する場合、抵抗値を低くするために大量
のホウ素イオンを注入しなければならない。しかしなが
ら、ゲート電極となるポリシリコン層に大量のホウ素イ
オンを注入すると、ソース／ドレイン領域の活性化時等
に行う熱処理の際に、ゲート電極のホウ素が拡散してゲ
ート酸化膜中に取り込まれたり、更にそのホウ素がゲー
ト酸化膜を突き抜けてシリコン基板中へ拡散したりして
しまうといった問題が発生し、ＰＭＯＳの閾値電圧の変
動が生じゲート酸化膜の信頼性低下を招いてしまう。

【０００７】従って、従来よりデュアルゲート型ＣＭＯ
Ｓトランジスタを製造する場合には、これらの相反する
問題を解決しながら、ＰＭＯＳのゲート電極となるポリ
シリコン層にホウ素イオンを注入しなければならなかっ
たので、信頼性を高くするのが非常に困難であった。

【０００８】また、このようなイオン注入によるホウ素
の突き抜け等の問題を回避する方法として、その場ドー
ピングにより、ゲート電極となるポリシリコン層に不純
物を導入することが考えられる。その場ドーピングで
は、ポリシリコンの堆積中の雰囲気にホウ素ガスや二フ
ッ化ホウ素ガスを添加するので、ポリシリコンの結晶中
に効率よく不純物が取り込まれ、イオン注入に比べて少
ないホウ素量で同等の活性化率を達成することができ
る。従って、その場ドーピングによりポリシリコン層に
不純物を導入した場合には、その後の熱拡散時にホウ素
の突き抜けといった問題が生じない。

【０００９】しかしながら、その場ドーピングによりゲ
ート電極を形成した場合、シリコン基板の全面がｐ型電
極となってしまう。そのため、デュアルゲート型ＣＭＯ
ＳトランジスタのＮＭＯＳ領域のゲート電極を形成する
場合には、その場ドーピングで形成されたｐ型ポリシリ
コン層を剥離して改めてポリシリコン層を堆積した後
に、イオン注入等によりｎ型不純物を導入しなければな
らない。従って、製造に非常に多くの工程数が必要とな
ってしまっていた。

【００１０】本発明は、このような実情を鑑みてなされ
たものであり、同一基板上に第１導電型のトランジスタ
と第２導電型のトランジスタとを有し、第１導電型のト
ランジスタのゲート電極が第１導電型され第２の導電型
のトランジスタのゲート電極が第２の導電型とされた半
導体装置を、少ない工程数で且つ高い信頼性で製造でき
る半導体装置の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、第１導電
型の領域と第２導電型の領域とを有する半導体基板上に
絶縁膜が形成された半導体装置の製造方法であって、上
記絶縁膜が形成された半導体基板上に、第１導電型の不
純物が添加された第１のシリコン膜を形成する第１のシ
リコン膜形成工程と、上記第１のシリコン膜上に、この
第１のシリコン膜に添加された第１導電型の不純物より
少ない濃度の第１導電型の不純物が添加された第２のシ
リコン膜を形成する第２のシリコン膜形成工程と、上記
第１導電型の領域上に形成された上記第２のシリコン膜
に対して、第２導電型の不純物イオンを注入する第１の
イオン注入工程と、上記第２導電型の領域上に形成され
た上記第２のシリコン膜に対して、第１導電型の不純物
イオンを注入する第２のイオン注入工程とを備えること
を特徴とする。

【００１２】本発明にかかる半導体装置の製造方法で
は、１つの半導体基板上に第１と第２の２種類の導電型
のトランジスタを有し、第１導電型のトランジスタには
第１導電型のゲート電極が形成され、第２導電型のトラ
ンジスタには第２導電型のゲート電極が形成した半導体
装置を製造するものである。例えば、ｎＭＯＳ型トラン
ジスタとｐＭＯＳ型トランジスタと１つの半導体基板上
に有し、ｎＭＯＳ型トランジスタのゲート電極にはｎ型
不純物が導入され、ｐＭＯＳ型トランジスタのゲート電
極にはｐ型不純物が導入されたＣＭＯＳ型トランジスタ
を製造するものである。

【００１３】本発明では、各導電型のトランジスタのゲ
ート電極を以下のように形成する。

【００１４】まず、第１導電型の不純物を添加したシリ
コンを、半導体基板上に堆積させて、第１のシリコン膜
を形成する。この第１のシリコン膜は、イオン注入で不
純物を注入した場合に比べて、非常に少ない不純物量で
高い活性化率が得られる。例えば、半導体基板上に、ホ
ウ素等のｐ型不純物ガスを添加してシリコンを堆積させ
て、第１のシリコン膜を形成する。

【００１５】続いて、ノンドープのシリコンを、この第
１のシリコン膜上に堆積させて、第２のシリコン膜を形
成する。この第２のシリコン膜には不純物が含まれてい
なくてよいが、第１のシリコン膜の不純物濃度と比較し
て少なければよい。

【００１６】本発明では、ゲート電極を形成するため
に、まず、このように２層構造のシリコン膜を形成す
る。

【００１７】続いて本発明では、第２導電型のトランジ
スタとなる第１導電型の領域の第２のシリコン膜に、第
２導電型の不純物をイオン注入する。例えば、ｎＭＯＳ
トランジスタの領域の第２のシリコン膜に対して、リン
やヒ素等のｎ型不純物イオンを注入する。

【００１８】続いて本発明では、第１導電型のトランジ
スタとなる第２導電型の領域の第２のシリコン膜に、第
１導電型の不純物をイオン注入する。例えば、ｐＭＯＳ
トランジスタの領域の第２のシリコン膜に対して、ホウ
素等のｐ型不純物イオンを注入する。

【００１９】このようにイオン注入することにより、第
１導電型のトランジスタには、第１導電型の不純物ガス
を添加して堆積された第１のシリコン膜（下層）と、第
１導電型の不純物がイオン注入された第２のシリコン膜
（上層）とからなる２層構造のゲート電極が形成され
る。例えば、ｐＭＯＳ型トランジスタには、ｐ型不純物
であるホウ素を添加して堆積された第１のシリコン膜
（下層）と、ｐ型不純物であるホウ素がイオン注入され
た第２のシリコン膜（上層）とからなる２層構造のゲー
ト電極が形成される。

【００２０】また、第２導電型のトランジスタには、第
１導電型の不純物ガスを添加して堆積された第１のシリ
コン膜（下層）と、第２導電型の不純物がイオン注入さ
れた第２のシリコン膜（上層）とからなる２層構造のゲ
ート電極が形成される。例えば、ｎＭＯＳ型トランジス
タには、ｐ型不純物であるホウ素を添加して堆積された
第１のシリコン膜（下層）と、ｎ型不純物であるリンや
ヒ素がイオン注入された第２のシリコン膜（上層）とか
らなる２層構造のゲート電極が形成される。

【００２１】ここで、このような２層構造とされたゲー
ト電極は、この後熱処理されて、注入されたイオンが拡
散する。

【００２２】このとき、第１導電型のトランジスタのゲ
ート電極は、すでに第１のシリコン膜に第１導電型の不
純物が効率良く導入されている。従って、第２のシリコ
ン膜に注入する第１導電型の不純物量が少なくても、全
体として高い活性化率が得られた第１導電型のゲート電
極が形成できる。例えば、ｐＭＯＳ型トランジスタのゲ
ート電極の下層のシリコン膜には、ｐ型不純物であるホ
ウ素が堆積時に導入されているため高い活性化率が得ら
れる。従って、上層のシリコン膜に注入するｐ型不純物
であるホウ素イオンが少なくても、全体として高い活性
化率が得られるｐ型のゲート電極が形成できる。

【００２３】また、第２導電型のトランジスタのゲート
電極は、第１のシリコン膜に第１導電型の導電型の不純
物が導入されているが、これを打ち消す量の第２導電型
の不純物をイオン注入することにより、ｎ型のゲート電
極が形成できる。

【００２４】

【発明の実施の形態】（第１の実施の形態）本発明の第
１の実施の形態のデュアルゲートＣＭＯＳトランジスタ
の製造方法について説明する。

【００２５】本発明の第１の実施の形態のデュアルゲー
トＣＭＯＳトランジスタの製造方法では、まず、図１に
示すように、シリコン酸化膜の形成までを従来どおりに
行う。すなわち、シリコン基板（Ｓｉ）１１上に素子分
離酸化膜１２を形成する。次に、シリコン基板１１上の
ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）が形成される領域
にｐ型ウエル（ｐ−ｗｅｌｌ）１３を形成し、また、シ
リコン基板１１上のｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ）が形成される領域にｎ型ウエル（ｎ−ｗｅｌｌ）１
４を形成する。次に、熱酸化により、シリコン基板１１
上に膜厚５ｎｍのシリコン酸化膜１５を形成する。

【００２６】続いて、図２に示すように、ＣＶＤによ
り、シリコン酸化膜１５及び素子分離酸化膜１２が形成
されたシリコン基板１１上の全面にシリコンを堆積さ
せ、膜厚３０ｎｍの第１のシリコン膜１６を形成する。
このとき、堆積するシリコン層に対して、ｐ型不純物で
あるホウ素をその場ドーピングにより導入する。すなわ
ち、不純物ガス（ホウ素）を雰囲気中に添加してシリコ
ンを堆積させる。このときのその場ドーピングの条件は
以下のとおりである。

【００２７】雰囲気：ＳｉＨ₄（５００ｓｃｃｍ）＋Ｂ₂Ｈ₆
（５０ｓｃｃｍ）温度：６８０°Ｃ圧力：５０Ｔｏｒｒ（６．７×１０³Ｐａ）ホウ素濃度：５×１０¹⁹ｃｍ^-3 膜厚：３０ｎｍ

【００２８】なお、温度が６８０°Ｃと高温であるた
め、第１のシリコン膜１６は堆積時にポリシリコンとな
る。

【００２９】続いて、図３に示すように、ＣＶＤによ
り、第１のシリコン膜１６上にノンドープのシリコンを
堆積させ、膜厚７０ｎｍの第２のシリコン膜１７を形成
する。このときのシリコンの堆積条件は以下のとおりで
ある。

【００３０】雰囲気：ＳｉＨ₄（５００ｓｃｃｍ）温度：６８０°Ｃ圧力：５０Ｔｏｒｒ（６．７×１０³Ｐａ）膜厚：７０ｎｍ

【００３１】なお、温度が６８０°Ｃと高温であるた
め、第２のシリコン膜１７は、堆積時にポリシリコンと
なる。また、第２のシリコン膜１７の堆積は、第１のシ
リコン膜１６を堆積した直後に行っても良いし、所定時
間間隔をあけて行っても良い。

【００３２】続いて、図４に示すように、フォトリソグ
ラフィと現像処理によりレジストパターンを形成し、第
１のシリコン膜１６と第２のシリコン膜１７とを異方性
エッチングし、ゲート電極をパターニングする。なお、
ＮＭＯＳ領域上に形成されたゲート電極をｎＭＯＳゲー
ト電極１８とし、ｐＭＯＳ領域上に形成されたゲート電
極をｐＭＯＳゲート電極１９とする。

【００３３】続いて、図５に示すように、ＰＭＯＳ領域
をレジスト２１で覆い、ＮＭＯＳ領域にヒ素イオン（Ａ
ｓ⁺）を１５ｋｅＶ，１×１０¹³ｃｍ^-2の条件で注入
し、ＬＤＤ構造における低濃度不純物拡散領域となるｎ
^-型ソース／ドレイン領域を形成する。なお、このヒ素
イオンは、ｎＭＯＳゲート電極１８の第２のシリコン膜
１７にも注入される。

【００３４】続いて、レジスト２１を除去した後、図６
に示すように、ＮＭＯＳ領域をレジスト２２で覆い、Ｐ
ＭＯＳ領域に二フッ化ホウ素イオン（ＢＦ₂ ^-）を１０ｋ
ｅＶ，１×１０¹⁴ｃｍ^-2の条件で注入し、ＬＤＤ構造に
おける低濃度不純物拡散領域となるｐ^-型ソース／ドレ
イン領域を形成する。なお、この二フッ化ホウ素イオン
は、ｐＭＯＳゲート電極１９の第２のシリコン膜１７に
も注入される。

【００３５】続いて、レジスト２２を除去した後、ＣＶ
Ｄにより１００ｎｍ程度のシリコン酸化膜をシリコン基
板１１上に堆積させた後、エッチバックして、第１のシ
リコン膜１６及び第２のシリコン膜１７から形成された
ｎＭＯＳゲート電極１８及びｐＭＯＳゲート電極１９の
側壁に対して、サイドウォール酸化膜２３を形成する。

【００３６】続いて、図７に示すように、ＰＭＯＳ領域
をレジスト２４で覆い、ＮＭＯＳ領域にヒ素イオン（Ａ
ｓ⁺）を３０ｋｅＶ，１×１０¹⁶ｃｍ^-2の条件で注入
し、ＮＭＯＳの高濃度不純物拡散領域となるｎ⁺型ソー
ス／ドレイン領域を形成する。なお、このヒ素イオン
は、ｎＭＯＳゲート電極１８の第２のシリコン膜１７に
も注入される。

【００３７】続いて、レジスト２４を除去した後、図８
に示すように、ＮＭＯＳ領域をレジスト２５で覆い、Ｐ
ＭＯＳ領域にホウ素イオン（Ｂ^-）を５ｋｅＶ，２×１
０¹⁵ｃｍ^-2の条件で注入し、ＰＭＯＳの高濃度不純物拡
散領域となるｐ⁺型ソース／ドレイン領域を形成する。
なお、このホウ素イオンは、ｐＭＯＳゲート電極１９の
第２のシリコン膜１７にも注入される。

【００３８】続いて、レジスト２５を除去した後、１０
００°Ｃ，１０秒程度の急速熱処理を行い、ソース／ド
レイン領域に注入した不純物を活性化させる。

【００３９】ここで、シリコン堆積時においては不純物
が導入されていなかったｎＭＯＳゲート電極１８の第２
のシリコン層１７には、ヒ素イオンの注入工程（図５，
図７）において大量のヒ素イオンが導入されている。第
２のシリコン層１７に導入されたヒ素イオンは、その場
ドーピングで第１のシリコン層１６に導入されたホウ素
イオンと比較して非常に多い。そのため、ここで急速熱
処理を行うと、第２のシリコン層１７に導入されている
ヒ素イオン（ｎ型不純物）が第２のシリコン膜１７から
第１のシリコン膜１６まで拡散し、第１のシリコン膜１
６のその場ドーピングで導入したホウ素イオン（ｐ型不
純物）が打ち消され、全体としてｎ⁺型のポリシリコン
層が形成される。

【００４０】また、シリコン堆積時においては不純物が
導入されていなかったｐＭＯＳゲート電極１９の第２の
シリコン層１７には、ホウ素イオンの注入工程（図６，
図８）においてホウ素イオンが導入されている。この第
２のシリコン層１７は、その場ドーピングによりホウ素
イオンが導入された第１のシリコン層１７上に堆積して
いる。この第２のシリコン層１７は、その場ドーピング
によりホウ素イオンが導入されているので、少ないホウ
素量で高い活性化率が得られている。そのため、第２の
シリコン層１７に注入するホウ素イオン量が少なくても
ｐＭＯＳゲート電極１９全体としては低い抵抗値のｐ＋
型のポリシリコン層が形成され、また、熱処理の際にも
ホウ素のゲート酸化膜１５への突き抜けが生じない。

【００４１】以上のような製造工程により、図９に示す
ような、ｎ⁺型のポリシリコン層からなるｎＭＯＳゲー
ト電極１８とｎ^-型ソース／ドレイン領域２６とｎ⁺型ソ
ース／ドレイン領域２７とから構成されるＮＭＯＳと、
ｐ⁺型のポリシリコン層からなるｐＭＯＳゲート電極１
９とｐ^-型ソース／ドレイン領域２８とｐ⁺型ソース／ド
レイン領域２９とから構成されるＰＭＯＳとが形成され
たデュアルゲートＣＭＯＳトランジスタを製造すること
ができる。

【００４２】以上のように本発明の第１の実施形態で
は、ｐ型不純物であるホウ素を添加して第１のシリコン
膜１６を堆積した後、ノンドープの第２のシリコン膜１
７を堆積することにより２層のゲート電極を形成してデ
ュアルゲートＣＭＯＳトランジスタを製造する。このこ
とにより、本発明の第１の実施形態では、その場ドーピ
ングにより形成されたｐ型ポリシリコン層を剥離する工
程等がなく、ＰＭＯＳのｐＭＯＳゲート電極１９の低抵
抗化を図ることができる。さらに、ＰＭＯＳのｐＭＯＳ
ゲート電極１９の熱拡散時におけるホウ素のゲート酸化
膜の突き抜けが生じず、従来技術の問題点であったゲー
ト電極のホウ素の突き抜けを回避することができる。

【００４３】なお、本発明の第１の実施の形態では、第
２のシリコン膜１７上に、シリサイド膜を形成して、ゲ
ート電極の低抵抗化を図っても良い。

【００４４】（第２の実施の形態）つぎに、本発明の第
２の実施の形態のデュアルゲートＣＭＯＳトランジスタ
の製造方法について説明する。

【００４５】本発明の第２の実施の形態のデュアルゲー
トＣＭＯＳトランジスタの製造方法では、図１０に示す
ように、シリコン酸化膜の形成までを従来通りに行う。
すなわち、シリコン基板（Ｓｉ）３１上に素子分離酸化
膜３２を形成する。次に、シリコン基板３１上のｎ型Ｍ
ＯＳトランジスタ（ＮＭＯＳ）が形成される領域にｐ型
ウエル（ｐ−ｗｅｌｌ）３３を形成し、シリコン基板３
１上のｐ型ＭＯＳトランジスタ（ＰＭＯＳ）が形成され
る領域にｎ型ウエル（ｎ−ｗｅｌｌ）３４を形成する。
次に、熱酸化により、シリコン基板３１上に膜厚５ｎｍ
のシリコン酸化膜３５を形成する。

【００４６】続いて、図１１に示すように、ＣＶＤによ
り、シリコン酸化膜３５及び素子分離酸化膜３２が形成
されたシリコン基板３１上にシリコンを堆積させ、膜厚
２０ｎｍの第１のシリコン膜３６を形成する。このと
き、堆積するシリコン層に対して、ｐ型不純物であるホ
ウ素をその場ドーピングにより導入する。すなわち、不
純物ガス（ホウ素）を雰囲気中に添加してシリコンを堆
積させる。このときのその場ドーピングの条件は以下の
とおりである。

【００４７】雰囲気：ＳｉＨ₄（５００ｓｃｃｍ）＋Ｂ₂Ｈ₆
（５０ｓｃｃｍ）温度：５３０°Ｃ圧力：１００Ｔｏｒｒ（１．３×１０⁴Ｐａ）ホウ素濃度：５×１０¹⁹ｃｍ^-3 膜厚：２０ｎｍ

【００４８】なお、温度が５３０°Ｃと低温であるた
め、第１のシリコン膜３６は堆積時にアモルファスシリ
コンとなる。

【００４９】続いて、図１２に示すように、ＣＶＤによ
り、第１のシリコン膜３６上にノンドープのシリコンを
堆積させ、膜厚５０ｎｍの第２のシリコン膜３７を形成
する。このときのシリコンの堆積条件は以下のとおりで
ある。

【００５０】雰囲気：ＳｉＨ₄（５００ｓｃｃｍ）温度：５３０°Ｃ圧力：１００Ｔｏｒｒ（１．３×１０⁴Ｐａ）膜厚：５０ｎｍ

【００５１】なお、温度が５３０°Ｃと低温であるた
め、第２のシリコン膜３７は、堆積時にアモルファスシ
リコンとなる。また、第２のシリコン膜３７の堆積は、
第１のシリコン膜３６を堆積した直後に行っても良い
し、所定時間間隔をあけて行っても良い。

【００５２】続いて、図１３に示すように、ＰＭＯＳ領
域をレジスト４１で覆い、ＮＭＯＳ領域の第２のシリコ
ン膜３７に、リンイオン（Ｐ⁺）を１０ｋｅＶ，８×１
０¹⁵ｃｍ^-2の条件で注入する。

【００５３】続いて、レジスト４１を除去した後、図１
４に示すように、ＮＭＯＳ領域をレジスト４２で覆い、
ＰＭＯＳ領域の第２のシリコン膜３７に、ホウ素イオン
（Ｂ^-）を５ｋｅＶ，１．５×１０¹⁵ｃｍ^-2の条件で注
入する。

【００５４】続いて、レジスト４２を除去した後、熱処
理を行い、アモルファスシリコンからなる第１のシリコ
ン層３６及び第２のシリコン層３７を結晶化させる。熱
処理の条件は、以下のとおりである。

【００５５】雰囲気：Ｎ₂ 温度：７００°Ｃ時間：１時間ここで、シリコン堆積時においては不純物が導入されて
いなかったＮＭＯＳ領域の第２のシリコン層３７には、
リンイオンの注入工程（図１３）において大量のリンイ
オンが導入されている。第２のシリコン層３７に導入さ
れたリンイオンは、その場ドーピングで第１のシリコン
層３６に導入されたホウ素イオンと比較して非常に多
い。そのため、ここで熱処理を行うと、第２のシリコン
層３７に導入されているリンイオン（ｎ型不純物）が第
２のシリコン膜３７から第１のシリコン膜３６まで拡散
し、第１のシリコン膜３６のその場ドーピングで導入し
たホウ素イオン（ｐ型不純物）が打ち消され、全体とし
てｎ⁺型のポリシリコン層が形成される。

【００５６】また、シリコン堆積時においては不純物が
導入されていなかったＰＭＯＳ領域の第２のシリコン層
３７には、ホウ素イオンの注入工程（図１４）において
ホウ素イオンが導入されている。この第２のシリコン層
３７は、その場ドーピングによりホウ素イオンが導入さ
れた第１のシリコン層３６上に堆積している。この第２
のシリコン層３７は、その場ドーピングによりホウ素イ
オンが導入されているので、少ないホウ素量で高い活性
化率が得られている。そのため、第２のシリコン層３７
に注入するホウ素イオン量が少なくても、ＰＭＯＳのゲ
ート電極には全体として低い抵抗値のｐ＋型のポリシリ
コン層が形成され、また、熱処理の際にもホウ素のゲー
ト酸化膜３５への突き抜けが生じない。

【００５７】続いて、図１５に示すように、ＣＶＤによ
り、ポリシリコン化した第２のシリコン層３７上にタン
グステンシリサイドを堆積させ、膜厚７０ｎｍのタング
ステンシリサイド膜４３を形成する。このタングステン
シリサイド膜４３を形成することにより、ゲート電極の
配線抵抗を下げることができる。このときのシリコンの
堆積条件は以下のとおりである。

【００５８】雰囲気：ＳｉＨ₄（４００ｓｃｃｍ）＋ＷＦ₆
（４ｓｃｃｍ）＋Ａｒ（３００ｓｃｃｍ）温度：４００°Ｃ圧力：１Ｔｏｒｒ（１．３×１０²Ｐａ）膜厚：７０ｎｍなお、ここで、堆積するシリサイドは、タングステンシ
リサイドに限らず、他のシリサイドであってもよい。ま
た、タングステン等の高融点金属を第２のシリコン層３
７上に堆積してもよい。

【００５９】続いて、図１６に示すように、フォトリソ
グラフィと現像処理によりレジストパターンを形成し、
第１のシリコン膜３６と第２のシリコン膜３７とタング
ステンシリサイド膜４３を異方性エッチングし、ゲート
電極をパターニングする。なお、ＮＭＯＳ領域上に形成
されたゲート電極をｎＭＯＳゲート電極４４とし、ｐＭ
ＯＳ領域上に形成されたゲート電極をｐＭＯＳゲート電
極４５とする。

【００６０】続いて、図１７に示すように、ＰＭＯＳ領
域をレジスト４６で覆い、ＮＭＯＳ領域にヒ素イオン
（Ａｓ⁺）を１５ｋｅＶ，１×１０¹³ｃｍ^-2の条件で注
入し、ＬＤＤ構造における低濃度不純物拡散領域となる
ｎ^-型ソース／ドレイン領域を形成する。

【００６１】続いて、レジスト４６を除去した後、図１
８に示すように、ＮＭＯＳ領域をレジスト４７で覆い、
ＰＭＯＳ領域に二フッ化ホウ素イオン（ＢＦ₂ ^-）を１０
ｋｅＶ，１×１０¹⁴ｃｍ^-2の条件で注入し、ＬＤＤ構造
における低濃度不純物拡散領域となるｐ^-型ソース／ド
レイン領域を形成する。

【００６２】続いて、レジスト４７を除去した後、ＣＶ
Ｄにより１００ｎｍ程度のシリコン酸化膜をシリコン基
板３１上に堆積させた後、エッチバックして、第１のシ
リコン膜３６及び第２のシリコン膜３７から形成された
ｎＭＯＳゲート電極４４及びｐＭＯＳゲート電極４５の
側壁に対して、サイドウォール酸化膜５１を形成する。

【００６３】続いて、図１９に示すように、ＰＭＯＳ領
域をレジスト５２で覆い、ＮＭＯＳ領域にヒ素イオン
（Ａｓ⁺）を３０ｋｅＶ，１×１０¹⁵ｃｍ^-2の条件で注
入し、ＮＭＯＳの高濃度不純物拡散領域となるｎ⁺型ソ
ース／ドレイン領域を形成する。

【００６４】続いて、レジスト５２を除去した後、図２
０に示すように、ＮＭＯＳ領域をレジスト５３で覆い、
ＰＭＯＳ領域にホウ素イオン（Ｂ^-）を５ｋｅＶ，２×
１０¹ ⁵ｃｍ^-2の条件で注入し、ＰＭＯＳの高濃度不純物
拡散領域となるｐ⁺型ソース／ドレイン領域を形成す
る。

【００６５】続いて、レジスト５３を除去した後、１０
００°Ｃ，１０秒程度の急速熱処理を行い、ソース／ド
レイン領域に注入した不純物を活性化させる。

【００６６】以上のような製造工程により、図２１に示
すような、タングステンシリサイド膜４３及びｎ⁺型の
ポリシリコン層５４からなるｎＭＯＳゲート電極４４
と、ｎ^-型ソース／ドレイン領域５６と、ｎ⁺型ソース／
ドレイン領域５７とから構成されるＮＭＯＳと、タング
ステンシリサイド膜４３及びｐ⁺型のポリシリコン層５
５からなるｐＭＯＳゲート電極４５と、ｐ^-型ソース／
ドレイン領域５８と、ｐ⁺型ソース／ドレイン領域５９
とから構成されるＰＭＯＳとを備えるデュアルゲートＣ
ＭＯＳトランジスタを製造することができる。

【００６７】以上のように本発明の第２の実施形態で
は、ｐ型不純物であるホウ素を添加して第１のシリコン
膜３６を堆積した後、ノンドープの第２のシリコン膜３
７を堆積することにより２層のゲート電極を形成してデ
ュアルゲートＣＭＯＳトランジスタを製造する。このこ
とにより、本発明の第２の実施形態では、その場ドーピ
ングにより形成されたｐ型ポリシリコン層を剥離する工
程等がなく、ＰＭＯＳのｐＭＯＳゲート電極４５の低抵
抗化を図ることができる。さらに、ＰＭＯＳのｐＭＯＳ
ゲート電極４５の熱拡散時におけるホウ素のゲート酸化
膜の突き抜けが生じず、従来技術の問題点であったゲー
ト電極のホウ素の突き抜けを回避することができる。

【００６８】

【発明の効果】本発明に係る半導体装置の製造方法で
は、第１導電型の不純物を添加して堆積された第１のシ
リコン膜と、この第１のシリコン膜の上に堆積された例
えばノンドープの第２のシリコン膜との２層構造を用い
てゲート電極を形成し、同一基板上に第１導電型のトラ
ンジスタと第１導電型のトランジスタとを形成する。す
なわち、第１導電型のトランジスタの領域には、第１導
電型の不純物を添加して堆積された第１のシリコン膜
と、第１導電型の不純物がイオン注入された第２のシリ
コン膜とからなる２層構造のゲート電極が形成される。
また、第２導電型のトランジスタの領域には、第１導電
型の不純物を添加して堆積された第１のシリコン膜と、
第２導電型の不純物がイオン注入された第２のシリコン
膜とからなる２層構造のゲート電極が形成される。

【００６９】このことにより本発明では、同一基板上に
第１導電型のトランジスタと第２導電型のトランジスタ
とを有し、第１導電型のトランジスタのゲート電極が第
１導電型とされ、第２の導電型のトランジスタのゲート
電極が第２の導電型とされた半導体装置を、少ない工程
数で且つ高い信頼性で製造できる。例えば、本発明で
は、熱処理の際にホウ素等の不純物がゲート酸化膜へ突
き抜けることがなく、且つ、ゲート電極をするために成
膜したシリコン膜を剥離することなく、半導体装置を製
造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のデュアルゲートＭ
ＯＳトランジスタの製造方法において、シリコン基板上
に、素子分離層、Ｐ型ウエル、Ｎ型ウエル、シリコン酸
化膜の形成を行った後の状態を示す模式的な断面図であ
る。

【図２】図１のシリコン酸化膜上に第１のシリコン膜を
形成した状態を示す模式的な断面図である。

【図３】図２の第１のシリコン膜上に第２のシリコン膜
を形成した状態を示す模式的な断面図である。

【図４】図３の第１のシリコン膜及び第２のシリコン膜
をエッチングしてゲート電極をパターニングした状態を
示す模式的な断面図である。

【図５】図４のシリコン基板のＮＭＯＳ領域をレジスト
でマスクしてイオン注入をした状態を示す模式的な断面
図である。

【図６】図５のシリコン基板のＰＭＯＳ領域をレジスト
でマスクしてイオン注入をした状態を示す模式的な断面
図である。

【図７】図６のゲート電極にサイドウォールを形成し、
ＰＭＯＳ領域をレジストでマスクしてイオン注入をした
状態を示す模式的な断面図である。

【図８】図７のシリコン基板のＰＭＯＳ領域をレジスト
でマスクしてイオン注入をした状態を示す模式的な断面
図である。

【図９】本発明の第１の実施の形態で完成したデュアル
ゲートＭＯＳトランジスタの模式的な断面図である。

【図１０】本発明の第２の実施の形態のデュアルゲート
ＭＯＳトランジスタの製造方法において、シリコン基板
上に、素子分離層、Ｐ型ウエル、Ｎ型ウエル、シリコン
酸化膜の形成を行った後の状態を示す模式的な断面図で
ある。

【図１１】図１０のシリコン酸化膜上に第１のシリコン
膜を形成した状態を示す模式的な断面図である。

【図１２】図１１の第１のシリコン膜上に第２のシリコ
ン膜を形成した状態を示す模式的な断面図である。

【図１３】図１２のシリコン基板のＰＭＯＳ領域をレジ
ストでマスクして、第２のシリコン膜にイオン注入した
状態を示す模式的な断面図である。

【図１４】図１３のシリコン基板のＮＭＯＳ領域をレジ
ストでマスクして、第２のシリコン膜にイオン注入した
状態を示す模式的な断面図である。

【図１５】図１４の第２のシリコン膜上にタングステン
シリサイド膜を形成した状態を示す模式的な断面図であ
る。

【図１６】図１５の第１のシリコン膜，第２のシリコン
膜，タングステンシリサイド膜をエッチングしてゲート
電極をパターニングした状態を示す模式的な断面図であ
る。

【図１７】図１６のシリコン基板のＮＭＯＳ領域をレジ
ストでマスクしてイオン注入をした状態を示す模式的な
断面図である。

【図１８】図１７のシリコン基板のＰＭＯＳ領域をレジ
ストでマスクしてイオン注入をした状態を示す模式的な
断面図である。

【図１９】図１８のゲート電極にサイドウォールを形成
し、ＰＭＯＳ領域をレジストでマスクしてイオン注入を
した状態を示す模式的な断面図である。

【図２０】図１９のシリコン基板のＰＭＯＳ領域をレジ
ストでマスクしてイオン注入をした状態を示す模式的な
断面図である。

【図２１】本発明の第２の実施の形態で完成したデュア
ルゲートＭＯＳトランジスタの模式的な断面図である。

【符号の説明】

１１，３１シリコン基板、１３，３３Ｐ型ウエル、
１４，３４Ｎ型ウエル、１５，３５シリコン酸化
膜、１６，３６第１のシリコン膜、１７，３７第２の
シリコン膜、１８，４４ＮＭＯＳゲート電極、１９，
４５ＰＭＯＳゲート電極、４３タングステンシリサ
イド膜

Claims

【特許請求の範囲】

【請求項１】第１導電型の領域と第２導電型の領域と
を有する半導体基板上に絶縁膜が形成された半導体装置
の製造方法において、上記絶縁膜が形成された半導体基板上に、第１導電型の
不純物が添加された第１のシリコン膜を形成する第１の
シリコン膜形成工程と、上記第１のシリコン膜上に、この第１のシリコン膜に添
加された第１導電型の不純物より少ない濃度の第１導電
型の不純物が添加された第２のシリコン膜を形成する第
２のシリコン膜形成工程と、上記第１導電型の領域上に形成された上記第２のシリコ
ン膜に対して、第２導電型の不純物イオンを注入する第
１のイオン注入工程と、上記第２導電型の領域上に形成された上記第２のシリコ
ン膜に対して、第１導電型の不純物イオンを注入する第
２のイオン注入工程とを備える半導体装置の製造方法。
【請求項２】上記半導体基板上に形成された上記第１
のシリコン膜と上記第２のシリコン膜とをパターニング
してゲート電極を形成するゲート電極パターニング工程
を備え、上記第１のイオン注入工程と上記第２のイオン注入工程
は、ゲート電極を形成した後にイオンを注入することを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】上記第２のシリコン膜に対してイオン注
入した後に、上記第１のシリコン膜と上記第２のシリコ
ン膜とをパターニングしてゲート電極を形成するゲート
電極パターニング工程を備えることを特徴とする請求項
１記載の半導体装置の製造方法。
【請求項４】上記第１導電型及び上記第２の導電型
は、ｐ型及びｎ型であることを特徴とする請求項１記載
の半導体装置の製造方法。
【請求項５】上記第２のシリコン膜形成工程は、ノン
ドープのシリコン膜を形成することを特徴とする請求項
１記載の半導体装置の製造方法。
【請求項６】上記第１及び第２のシリコン膜形成工程
は、非単結晶のシリコン膜を形成することを特徴とする
請求項１記載の半導体装置の製造方法。
【請求項７】上記第１導電型の領域上に形成された上
記第２のシリコン膜に対して第２導電型の不純物イオン
を注入し、上記第２導電型の領域上に対して形成された
上記第２のシリコン膜に対して第１導電型の不純物イオ
ンを注入した後に、熱処理を行って上記非単結晶のシリ
コン膜を結晶化する結晶化工程を備えることを特徴とす
る請求項６記載の半導体装置の製造方法。
【請求項８】ゲート電極の領域上のシリサイド膜を上
記第２のシリコン膜上に形成するシリサイド膜形成工程
を備えることを特徴とする請求項１記載の半導体装置の
製造方法。