JP2000208642A - デュアルゲ―トｍｏｓトランジスタの製造方法。 - Google Patents

デュアルゲ―トｍｏｓトランジスタの製造方法。

Info

Publication number
JP2000208642A
JP2000208642A JP2321A JP2000002321A JP2000208642A JP 2000208642 A JP2000208642 A JP 2000208642A JP 2321 A JP2321 A JP 2321A JP 2000002321 A JP2000002321 A JP 2000002321A JP 2000208642 A JP2000208642 A JP 2000208642A
Authority
JP
Japan
Prior art keywords
forming
gate
heat treatment
gate electrode
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2321A
Other languages
English (en)
Inventor
Shogen Kin
商 鉉 金
Nankun Cho
南 勲 趙
Zaisei Ro
在 盛 盧
Chomo Ko
丁 模 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JP2000208642A publication Critical patent/JP2000208642A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H10W10/0127—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers using both n-type and p-type impurities, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】不純物イオンの注入及び活性化の過程で生じる
不純物のチャネリング及びゲート不純物の拡散現象を最
小化するに適したデュアルゲートMOSトランジスタの製
造方法を提供する。 【解決手段】隔離領域及び活性領が形成された半導体基
板1にP型及びN型ウェル2,3を形成する段階と,基板1全面
にゲート酸化膜4を形成し同ゲート酸化膜4上に660℃〜7
00℃の温度で10〜300Torr(13.33×102〜399.96×102Pa)
の圧力でポリシリコン5を形成する段階と,両者5,4を選
択的に除去して各ウェル2,3上にゲート電極を形成する
段階と,各ウェル2,3の露出部に反対導電型の低濃度不純
物領域を形成する段階と,各ゲート電極の側面に絶縁膜
側壁8を形成する段階と,ゲート電極に高濃度のN型不純
物をイオン注入する段階と,ゲート電極に高濃度のP型不
純物イオンを注入する段階と,O２ガス雰囲気で１次熱処
理した後,窒素ガス雰囲気で2次熱処理して不純物を拡散
させる段階とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、不純物イオンの注入及び活性化の過
程で生じる不純物のチャネリング及びゲート不純物拡散
現象を最小化するに適したデュアルゲートＭＯＳトラン
ジスタの製造方法に関する。
【０００２】
【従来の技術】以下、従来のデュアルゲートＭＯＳトラ
ンジスタの製造方法を添付の図面を参照して説明する。
【０００３】図１（ａ）乃至図３（ｂ）は、従来のＭＯ
Ｓトランジスタの工程断面図であり、図４は、従来のイ
オン注入時のイオン注入状態の説明図である。図１
（ａ）に示すように、隔離領域の形成された半導体基板
１に、それぞれＰ形不純物イオン及びＮ形不純物イオン
を注入してＰ形ウェル２及びＮ形ウェル３を形成する。
【０００４】図１（ｂ）に示すように、活性領域にゲー
ト酸化膜４を形成し、ゲート酸化膜４上にポリシリコン
５を蒸着する。この時、ポリシリコン５を、ＳｉＨ4ガ
スを利用し約６１０℃でグレーンサイズ（Grain size)
が小さくなるように蒸着する。
【０００５】図１（ｃ）に示すように、前記ポリシリコ
ン５及びゲート酸化膜４を選択的に除去して前記Ｐ形ウ
ェル２とＮ形ウェル３上にそれぞれゲート電極５ａを形
成する。
【０００６】図２（ａ）に示すように、前記Ｐ形ウェル
２部分のみ露出されるよう前記基板上に第１感光膜６を
形成し、前記露出されたＰ形ウェル２の表面に低濃度の
Ｎ形（Ａｓ）不純物イオンを注入する。
【０００７】図２（ｂ）に示すように、前記第１感光膜
６を除去した後、前記Ｎ形ウェル３部分のみ露出される
よう前記基板上に第２感光膜７を形成し、前記露出され
たＮ形ウェル３の表面に低濃度のＰ形（Ｂ+）不純物イ
オンを注入する。
【０００８】図２（ｃ）のように、前記第２感光膜７を
除去し、全面にＣＶＤ酸化膜を蒸着し異方性食刻するこ
とにより各ゲート電極５ａの側面に酸化膜側壁８を形成
する。そして前記ゲート酸化膜４ａ及び酸化膜側壁８に
窒素イオンを注入する。窒素をイオン注入する理由は、
以後の熱処理時にＰ形ゲート電極５ａからボロン
（Ｂ +）が浸透することを防止するためである。
【０００９】図３（ａ）に示すように、前記Ｐ形ウェル
２領域のみ露出するように前記基板に第３感光膜９を形
成し、露出したＰ形ウェル２の表面及びゲート電極５ａ
に高濃度のＮ形不純物（Ａｓ+）イオンを注入する。
【００１０】図３（ｂ）に示すように、第３感光膜９を
除去した後、前記Ｎ形ウェル３領域のみ露出するよう前
記基板に第４感光膜１０を形成し、露出したＮ形ウェル
３の表面及びゲート電極５ａに高濃度のＰ形不純物（Ｂ
+）イオンを注入する。
【００１１】そして、前記第４感光膜１０を除去し、窒
素ガス雰囲気で約１０００℃の温度で熱処理して拡散さ
せる。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のデュアルゲートＭＯＳトランジスタの製造方
法においては次のような問題点があった。
【００１３】図４は、従来のゲート電極のイオン注入時
のイオン注入状態の説明図である。第１に、デュアルゲ
ート電極を形成するために非晶質状態或いはカラムナー
（Columnar)構造のシリコンを蒸着する。しかしなが
ら、非晶質状態では熱処理によってＮＭＯＳ領域のディ
プリーション現象が起こり、カラムナー構造ではイオン
注入時のチャネリングによって素子の特性が変化してし
まう。
【００１４】即ち、非晶質状態では、ＮＭＯＳ領域にお
けるＡｓとＰＭＯＳ領域におけるのボロンの拡散速度は
Ａｓ＜＜Ｂであり、ボロンの拡散速度がＡｓの拡散速度
よりずっと速い。そのため、Ａｓ及びＢイオンを注入後
に熱処理するとき、その工程時間を長くすると、拡散速
度の速いＰＭＯＳ領域のボロンがゲート酸化膜４ａを通
って基板１まで侵入し、チャネリング現象が起こるとの
問題がある。これに対して、熱工程の時間を短くする
と、拡散速度の遅いＮＭＯＳのＡｓのためＮＭＯＳのデ
ィプリーション現象が生じるという問題がある。
【００１５】又、カラムナー構造の多結晶シリコンで
は、Ｓｉ膜の蒸着で、非晶質シリコンやカラムナー構造
でない多結晶シリコンでは１１１面で先に形成される反
面、カラムナー構造の多結晶シリコンではイオン注入時
のチャネリングに最も弱い１１０面で先に形成される。
特に、イオン半径の小さいボロンの場合、チャネリング
現象をもたらすので、以後の熱処理工程時のボロンの浸
透現象を助長して素子の特性を変化させてしまう。
【００１６】第２に、ゲート電極に高濃度のＰ形不純物
イオンを注入する前に、窒素イオンをゲート絶縁膜に注
入して最終拡散工程で１０００℃の温度で熱処理する
と、Ｐ形ゲート電極に注入されたボロンがゲート酸化膜
以下の領域に浸透することが防止できる。しかしなが
ら、Ｎ形ゲート電極に注入されたＡｓイオンが外部に拡
散するため、Ｎ形ゲート電極の不純物濃度が減少し、Ｎ
ＭＯＳ領域の素子の特性が低下する。
【００１７】本発明は、このような問題点を解決するた
めに成されたもので、ゲート電極の形成時に微細なグレ
ーンの重畳の構造を有し、カラムナー構造にならないよ
うにポリシリコンを形成し、不純物拡散のための熱処理
時に２次にわたって熱処理して、ｎ−ＭＯＳのドープ剤
ディプリーション（dopant depletion)現象とｐ−ＭＯ
Ｓのボロン浸透現象を抑え、ゲート電極に注入された不
純物が外部に拡散することを最小限に抑えてゲート電極
の面抵抗を減少させることのできるデュアルゲートＭＯ
Ｓトランジスタの製造方法を提供するにその目的があ
る。
【００１８】
【課題を解決するための手段】上記のような目的を達成
するための請求項１では、デュアルゲートＭＯＳトラン
ジスタの製造方法は、隔離領域及び活性領域の形成され
た半導体基板にそれぞれ第１導電型ウェル及び第２導電
型ウェルを形成する段階と、基板全面にゲート酸化膜を
形成し前記ゲート酸化膜の上に６６０℃〜７００℃の温
度で１０〜３００Ｔｏｒｒ（１３．３３×１０2〜３９
９．９６×１０2Ｐａ）の圧力でポリシリコンを形成す
る段階と、前記ポリシリコン及びゲート酸化膜を選択的
に除去して前記各ウェル上にそれぞれゲート電極を形成
する段階と、前記各ウェルの露出された表面にそれぞれ
反対導電型の低濃度不純物領域を形成する段階と、前記
各ゲート電極の側面に絶縁膜側壁を形成する段階と、前
記露出された第１導電型ウェルの表面及び第１導電型ウ
ェル上に形成されたゲート電極に高濃度の第２導電型不
純物イオンを注入する段階と、前記露出された第２導電
型ウェルの表面及び第２導電型ウェル上に形成されたゲ
ート電極に高濃度の第１導電型不純物イオンを注入する
段階と、Ｏ2ガス雰囲気で１次熱処理した後、窒素ガス
雰囲気で２次熱処理して不純物を拡散させる段階とを含
むことを特徴とする。
【００１９】請求項２によれば、第１導電型不純物イオ
ンは、ボロンイオンを含み、第２導電型不純物イオン
は、ヒ素（Ａｓ）を含むことを特徴とする。請求項３に
よれば、１次熱処理は、６００〜８００℃の温度で行
い、２次熱処理は、９００〜１１００℃の温度で行うこ
とを特徴とする。
【００２０】請求項４によれば、前記絶縁膜側壁を形成
した後、ゲート絶縁膜及び絶縁膜側壁に窒素イオンを注
入する段階をさらに備えることを特徴とする。
【００２１】
【発明の実施の形態】以下、上記のような本発明の一実
施形態に従うデュアルゲートＭＯＳトランジスタの製造
方法を添付の図面を参照してより詳しく説明する。
【００２２】図５（ａ）〜図７（ｂ）は、本実施形態の
デュアルゲートＭＯＳトランジスタの工程断面図であ
り、図４は、本実施形態の多結晶シリコンのＴＥＭ比較
図である。
【００２３】図５（ａ）に示すように、隔離領域が形成
された半導体基板１にそれぞれＰ形不純物イオン及びＮ
形不純物イオンを注入してＰ形ウェル２及びＮ形ウェル
３を形成し、Ｐ形ウェル及びＮ形ウェルの界面及び隔離
領域に隔離膜を形成する。
【００２４】図５（ｂ）に示すように、前記半導体基板
１の全面にゲート酸化膜４を形成しゲート酸化膜４上に
ポリシリコン５を蒸着する。この時、ポリシリコン５
は、６６０℃〜７００℃の温度で１０〜３００Ｔｏｒｒ
（１３．３３×１０2〜３９９．９６×１０2Ｐａ）の圧
力でＳｉＨ4ガスの分解により微細なグレーンが重畳形
成され、カラムナー構造にならないように蒸着する。図
８には６６０℃、６８０℃及び７００℃の温度で前述と
同じ条件でポリシリコン５を蒸着した時の状態を示す。
図８から明らかなように、微細な（４００〜６００Å程
度）グレーンが重畳形成され、カラムナー構造にはなら
ないことが分かる。
【００２５】図５（ｃ）に示すように、前記ポリシリコ
ン５及びゲート酸化膜４を選択的に除去して前記Ｐ形ウ
ェル及びＮ形ウェル３上にそれぞれゲート電極５ａを形
成する。
【００２６】図６（ａ）に示すように、前記Ｐ形ウェル
２部分のみ露出するように前記基板１上に第１感光膜６
を形成し、前記露出したＰ形ウェル２の表面に低濃度の
Ｎ形（Ａｓ）不純物イオンを注入する。
【００２７】図６（ｂ）に示すように、前記第１感光膜
６を除去した後、前記Ｎ形ウェル３部分のみ露出するよ
うに前記基板１上に第２感光膜７を形成し、前記露出し
たＮ形ウェル３の表面に低濃度のＰ形（Ｂ+）不純物イ
オンを注入する。
【００２８】図６（ｃ）に示すように前記第２感光膜７
を除去し、全面にＣＶＤ酸化膜を蒸着し異方性食刻して
各ゲート電極５ａの側面に酸化膜側壁８を形成する。そ
して、前記ゲート酸化膜４ａ及び酸化膜側壁８に窒素イ
オンを注入する。窒素イオンを注入する理由は、後の熱
処理時にＰ形ゲート電極５ａからボロン（Ｂ）が基板１
に浸透されることを防止するためである。
【００２９】図７（ａ）に示すように、前記Ｐ形ウェル
２領域のみ露出するように前記基板１に第３感光膜９を
形成し、露出したＰ形ウェル２の表面及びゲート電極５
ａに高濃度のＮ形不純物（Ａｓ+）イオンを注入する。
【００３０】図７（ｂ）に示すように第３感光膜９を除
去した後、前記Ｎ形ウェル３領域のみ露出するよう前記
基板１に第４感光膜１０を形成し、露出したＮ形ウェル
３の表面及びゲート電極５ａに高濃度のＰ形不純物（Ｂ
+）イオンを注入する。
【００３１】そして、前記第４感光膜１０を除去し、Ｏ
2ガス雰囲気で６００〜８００℃（最も好ましくは７０
０℃）の温度で１次熱処理した後、窒素ガス雰囲気で約
９００〜１１００℃（最も好ましくは１０００℃）の温
度で熱処理して不純物を拡散させる。
【００３２】図９，図１０は従来と本実施形態の熱処理
による面抵抗を示したグラフである。即ち、図９はＡｓ
イオンを５×１０15atoms/cm2程度の濃度でドープした
後に熱処理した場合であり、図５ｂはＢＦ２イオンを３
×１０15atoms/cm2程度でドーピングした後に熱処理し
た場合である。従来のように窒素（Ｎ2）雰囲気で１０
００℃の温度で熱処理した結果と、本実施形態のように
酸素（Ｏ2）雰囲気で７００℃の温度で１次熱処理した
後に再び窒素（Ｎ2）雰囲気で１０００℃の温度で約１
分又は約３分間熱処理した結果を示したもので、ＢＦ2
イオンの注入時の従来の方法と本実施形態の方法との面
抵抗の差はほとんどない。しかし、Ａｓイオンの場合
は、本発明の熱処理による面抵抗が従来のそれよりずっ
と低いのがわかる。これは、従来ではイオン注入された
Ａｓイオンが熱処理時に外部に多量放出されるのに対
し、本実施形態では放出されないことを意味する。
【００３３】上述したように、本実施形態のデュアルゲ
ートＭＯＳトランジスタの製造方法においては次のよう
な効果がある。第１に、本実施形態では、ゲート電極5a
を形成するためのポリシリコン５の蒸着が６６０〜７０
０℃の温度で１０〜３００Ｔｏｒｒ（１３．３３×１０
2〜３９９．９６×１０2Ｐａ）の圧力で行われるので、
カラムナー構造でなく微細なグレーンが重複形成され
る。従って、デュアルゲートＭＯＳトランジスタの製造
時、それぞれボロン（Ｂ）とヒ素（Ａｓ）の不純物を使
う場合、ボロンの拡散速度がヒ素より速くてもボロンが
ゲート酸化膜４を通って基板１まで侵入することを防止
できる。さらに、チャネリング現象が防止され、ヒ素の
拡散のための熱処理時間が充分に確保されるので、ＮＭ
ＯＳのディプリーション現象を防止することができる。
【００３４】第２に、Ａｓイオン注入後の熱処理工程
時、Ｏ2雰囲気で６００〜８００℃の温度で１次熱処理
した後、窒素雰囲気で９００〜１１００℃の温度で熱処
理することにより、ＮＭＯＳトランジスタのゲートに注
入されたＡｓイオンが外部に拡散することを最大限に防
止できる。従って、ゲート電極５ａの面抵抗が減少する
のはもちろんトランジスタの動作特性が向上する。
【００３５】
【発明の効果】上述したように、本発明の請求項１〜４
によればデュアルゲートＭＯＳトランジスタの製造方法
においては次のような効果がある。
【００３６】第１に、本発明では、ゲート電極を形成す
るためのポリシリコンの蒸着が６６０〜７００℃の温度
で１０〜３００Ｔｏｒｒ（１３．３３×１０2〜３９
９．９６×１０2Ｐａ）の圧力で行われるので、カラム
ナー構造でなく微細なグレーンが重複形成される。従っ
て、デュアルゲートＭＯＳトランジスタの製造時、それ
ぞれボロン（Ｂ）とヒ素（Ａｓ）の不純物を使う場合、
ボロンの拡散速度がＡｓより速くてもボロンがゲート酸
化膜を通って基板まで侵入することを防止できる。さら
に、チャネリング現象が防止され、Ａｓの拡散のための
熱処理時間が充分に確保されるので、ＮＭＯＳのディプ
リーション現象を防止することができる。
【００３７】第２に、Ａｓイオン注入後の熱処理工程
時、Ｏ2雰囲気で６００〜８００℃の温度で１次熱処理
した後、窒素雰囲気で９００〜１１００℃の温度で熱処
理することにより、ＮＭＯＳトランジスタのゲートに注
入されたＡｓイオンが外部に拡散することを最大限に防
止できる。従って、ゲート電極の面抵抗が減少するのは
もちろんトランジスタの動作特性が向上する。
【図面の簡単な説明】
【図１】 従来のデュアルゲートＭＯＳトランジスタの
工程断面図。
【図２】 図１の工程に引き続き行われる工程断面図。
【図３】 図２の工程に引き続き行われる工程断面図。
【図４】 従来のイオン注入時のイオン注入状態の説明
図。
【図５】 本発明の一実施形態に従うデュアルゲートＭ
ＯＳトランジスタの工程断面図。
【図６】 図５に引き続き行われる工程断面図。
【図７】 図６に引き続き行われる工程断面図。
【図８】 本発明の多結晶シリコンのＴＥＭ比較図。
【図９】 従来の熱処理による面抵抗のグラフ。
【図１０】 本実施形態の熱処理による面抵抗のグラ
フ。
【符号の説明】 １：半導体基板 ２：Ｐ形ウェル ３：Ｎ形ウェル ４：ゲート酸化
膜 ５：ポリシリコン ５ａ：ゲート電
極 ６、７、９、１０：感光膜 ８：絶縁膜側壁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 盧 在 盛 大韓民国 慶機道 果川市 別陽洞 主供 アパートメント 503−303 (72)発明者 黄 丁 模 大韓民国 大田市 儒城区 漁銀洞 99 ハンビット アパートメント 110−1205

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 隔離領域及び活性領域が形成された半
    導体基板に、それぞれ第１導電型ウェル及び第２導電型
    ウェルを形成する段階と、 基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜
    の上に６６０℃〜７００℃の温度で１０〜３００Ｔｏｒ
    ｒ（１３．３３×１０2〜３９９．９６×１０2Ｐａ）の
    圧力でポリシリコンを蒸着する段階と、 前記ポリシリコン及びゲート酸化膜を選択的に除去して
    前記各ウェル上にそれぞれゲート電極を形成する段階
    と、 前記各ウェルの露出された表面にそれぞれ反対導電型の
    不純物イオンを注入して低濃度不純物領域を形成する段
    階と、 前記各ゲート電極の側面に絶縁膜側壁を形成する段階
    と、 前記露出された第１導電型ウェルの表面及び第１導電型
    ウェル上に形成されたゲート電極に、高濃度の第２導電
    型不純物イオンを注入する段階と、 前記露出された第２導電型ウェルの表面及び第２導電型
    ウェル上に形成されたゲート電極に高濃度の第１導電型
    不純物イオンを注入する段階と、 Ｏ2ガス雰囲気で１次熱処理した後、窒素ガス雰囲気で
    ２次熱処理して不純物を拡散させる段階とを備えること
    を特徴とするデュアルゲートＭＯＳトランジスタの製造
    方法。
  2. 【請求項２】 第１導電型不純物イオンは、ボロンイ
    オンを含み、第２導電型不純物イオンは、ヒ素（Ａｓ）
    を含むことを特徴とする請求項１記載のデュアルゲート
    ＭＯＳトランジスタの製造方法。
  3. 【請求項３】 １次熱処理は、６００〜８００℃の温
    度で行い、２次熱処理は、９００〜１１００℃の温度で
    行うことを特徴とする請求項１記載のデュアルゲートＭ
    ＯＳトランジスタの製造方法。
  4. 【請求項４】 前記絶縁膜側壁を形成した後、ゲート
    絶縁膜及び絶縁膜側壁に窒素イオンを注入する段階をさ
    らに備えることを特徴とする請求項１記載のデュアルゲ
    ートＭＯＳトランジスタの製造方法。
JP2321A 1999-01-12 2000-01-11 デュアルゲ―トｍｏｓトランジスタの製造方法。 Pending JP2000208642A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019990000628A KR100308133B1 (ko) 1999-01-12 1999-01-12 듀얼 게이트 모스 트랜지스터 제조방법
KR628/1999 1999-01-12

Publications (1)

Publication Number Publication Date
JP2000208642A true JP2000208642A (ja) 2000-07-28

Family

ID=19571118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2321A Pending JP2000208642A (ja) 1999-01-12 2000-01-11 デュアルゲ―トｍｏｓトランジスタの製造方法。

Country Status (4)

Country Link
US (1) US6326252B1 (ja)
JP (1) JP2000208642A (ja)
KR (1) KR100308133B1 (ja)
DE (1) DE10000624B4 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653189B1 (en) * 2000-10-30 2003-11-25 Advanced Micro Devices, Inc. Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory
US6517025B1 (en) * 2000-11-16 2003-02-11 Georgia-Pacific Corporation Low reserve indicator for a coreless paper towel dispenser
US6709912B1 (en) 2002-10-08 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Dual Si-Ge polysilicon gate with different Ge concentrations for CMOS device optimization
KR100719145B1 (ko) 2005-06-21 2007-05-17 주식회사 하이닉스반도체 아웃디퓨전을 방지한 반도체 소자 및 이를 이용한 씨모스 소자 제조방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348865A (ja) * 1986-08-19 1988-03-01 Toshiba Corp 半導体装置
JPH01261867A (ja) * 1988-04-12 1989-10-18 Sony Corp 半導体装置
JPH033365A (ja) * 1989-05-31 1991-01-09 Sanyo Electric Co Ltd Ｍｏｓトランジスタ
JPH0677474A (ja) * 1992-05-22 1994-03-18 Matsushita Electron Corp 半導体装置の製造方法および製造装置
JPH06350080A (ja) * 1993-06-08 1994-12-22 Fujitsu Ltd 半導体装置の製造方法
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0917883A (ja) * 1995-07-03 1997-01-17 Sharp Corp 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法
JPH1098187A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置の製造方法
JPH10326893A (ja) * 1997-05-23 1998-12-08 Nec Corp 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4350541A (en) * 1979-08-13 1982-09-21 Nippon Telegraph & Telephone Public Corp. Doping from a photoresist layer
US5247199A (en) * 1986-01-15 1993-09-21 Harris Corporation Process for forming twin well CMOS integrated circuits
ATE139058T1 (de) * 1990-10-23 1996-06-15 Siemens Ag Verfahren zur herstellung einer dotierten polyzidschicht auf einem halbleitersubstrat
JP3121131B2 (ja) * 1991-08-09 2000-12-25 アプライド マテリアルズ インコーポレイテッド 低温高圧のシリコン蒸着方法
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
JPH08153804A (ja) * 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
JPH08139315A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JPH08264660A (ja) * 1995-03-24 1996-10-11 Nec Corp 半導体装置の製造方法
KR0172788B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 트랜지스터 제조방법
US5756392A (en) * 1997-01-22 1998-05-26 Taiwan Semiconductor Manuacturing Company, Ltd. Method of formation of polycide in a semiconductor IC device
US5933721A (en) * 1997-04-21 1999-08-03 Advanced Micro Devices, Inc. Method for fabricating differential threshold voltage transistor pair
US5989950A (en) * 1998-01-26 1999-11-23 Texas Instruments - Acer Incorporated Reduced mask CMOS salicided process
US6221724B1 (en) * 1998-11-06 2001-04-24 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit having punch-through suppression

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348865A (ja) * 1986-08-19 1988-03-01 Toshiba Corp 半導体装置
JPH01261867A (ja) * 1988-04-12 1989-10-18 Sony Corp 半導体装置
JPH033365A (ja) * 1989-05-31 1991-01-09 Sanyo Electric Co Ltd Ｍｏｓトランジスタ
JPH0677474A (ja) * 1992-05-22 1994-03-18 Matsushita Electron Corp 半導体装置の製造方法および製造装置
JPH06350080A (ja) * 1993-06-08 1994-12-22 Fujitsu Ltd 半導体装置の製造方法
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0917883A (ja) * 1995-07-03 1997-01-17 Sharp Corp 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法
JPH1098187A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置の製造方法
JPH10326893A (ja) * 1997-05-23 1998-12-08 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6326252B1 (en) 2001-12-04
DE10000624A1 (de) 2000-07-20
KR100308133B1 (ko) 2001-09-26
DE10000624B4 (de) 2005-08-04
KR20000050626A (ko) 2000-08-05

Similar Documents

Publication Publication Date Title
US6121100A (en) Method of fabricating a MOS transistor with a raised source/drain extension
JP4313065B2 (ja) シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法
CN100456439C (zh) 具有抬高的源极/漏极结构的mos晶体管及其制造方法
US20100012988A1 (en) Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same
US7132322B1 (en) Method for forming a SiGe or SiGeC gate selectively in a complementary MIS/MOS FET device
JP2009158853A (ja) 半導体装置
US20080054363A1 (en) Dual gate cmos semiconductor device and method for manufacturing the same
CN100355046C (zh) 防止掺杂剂自源极/漏极延伸部向外扩散的方法
US6261912B1 (en) Method of fabricating a transistor
TWI822155B (zh) 電晶體結構及其製造方法
US7148130B2 (en) Semiconductor device and method of manufacturing the same
US5650347A (en) Method of manufacturing a lightly doped drain MOS transistor
US5913115A (en) Method for producing a CMOS circuit
JPH09167804A (ja) 半導体装置及びその製造方法
US20060105518A1 (en) Ultra-shallow arsenic junction formation in silicon germanium
JP3166911B2 (ja) 半導体装置の製造方法
KR100308133B1 (ko) 듀얼 게이트 모스 트랜지스터 제조방법
US9412869B2 (en) MOSFET with source side only stress
JP2931243B2 (ja) 半導体素子の製造方法
JPH09205151A (ja) 相補型半導体装置の製造方法
JP3052348B2 (ja) 半導体装置の製造方法
JPH0964361A (ja) 半導体装置の製造方法
JPH07249761A (ja) 半導体装置の製造方法及び半導体装置
JP2000208640A (ja) 半導体装置の製造方法
JP2001257343A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080526

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080703

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080725